CN110534623A - Led芯片及其制作方法 - Google Patents
Led芯片及其制作方法 Download PDFInfo
- Publication number
- CN110534623A CN110534623A CN201910827366.9A CN201910827366A CN110534623A CN 110534623 A CN110534623 A CN 110534623A CN 201910827366 A CN201910827366 A CN 201910827366A CN 110534623 A CN110534623 A CN 110534623A
- Authority
- CN
- China
- Prior art keywords
- type electrode
- epitaxial structure
- layer
- type
- led chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000002360 preparation method Methods 0.000 title abstract description 6
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims abstract description 99
- 229910002601 GaN Inorganic materials 0.000 claims abstract description 97
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 230000004888 barrier function Effects 0.000 claims description 56
- 238000000034 method Methods 0.000 claims description 24
- 238000002161 passivation Methods 0.000 claims description 20
- 238000004519 manufacturing process Methods 0.000 claims description 16
- 238000000407 epitaxy Methods 0.000 claims description 9
- 238000004806 packaging method and process Methods 0.000 abstract description 16
- 238000003466 welding Methods 0.000 abstract description 13
- RSWGJHLUYNHPMX-UHFFFAOYSA-N Abietic-Saeure Natural products C12CCC(C(C)C)=CC2=CCC2C1(C)CCCC2(C)C(O)=O RSWGJHLUYNHPMX-UHFFFAOYSA-N 0.000 abstract description 9
- KHPCPRHQVVSZAH-HUOMCSJISA-N Rosin Natural products O(C/C=C/c1ccccc1)[C@H]1[C@H](O)[C@@H](O)[C@@H](O)[C@@H](CO)O1 KHPCPRHQVVSZAH-HUOMCSJISA-N 0.000 abstract description 9
- KHPCPRHQVVSZAH-UHFFFAOYSA-N trans-cinnamyl beta-D-glucopyranoside Natural products OC1C(O)C(O)C(CO)OC1OCC=CC1=CC=CC=C1 KHPCPRHQVVSZAH-UHFFFAOYSA-N 0.000 abstract description 9
- 230000015572 biosynthetic process Effects 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000005611 electricity Effects 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 5
- 238000009826 distribution Methods 0.000 description 5
- 229910052733 gallium Inorganic materials 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910017083 AlN Inorganic materials 0.000 description 1
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- MRNHPUHPBOKKQT-UHFFFAOYSA-N indium;tin;hydrate Chemical group O.[In].[Sn] MRNHPUHPBOKKQT-UHFFFAOYSA-N 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0062—Processes for devices with an active region comprising only III-V compounds
- H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
- H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/08—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
- H01L2933/0008—Processes
- H01L2933/0016—Processes relating to electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Led Devices (AREA)
Abstract
本申请实施例公开了一种LED芯片及其制作方法，所述LED芯片的外延结构中具有贯穿P型氮化镓层和有源层的凹槽，该凹槽曝露N型氮化镓层部分表面，将外延结构分成位于凹槽两侧的第一外延结构和第二外延结构，第一P型电极位于透明导电层背离第一外延结构一侧表面，第一N型电极位于第二外延结构背离衬底一侧表面，从而使得本申请实施例提供的LED芯片中，与外界结构相连的第一P型电极所在的第一外延结构和用于与外界结构相连的第一N型电极所在的第二外延结构等高，进而在焊接第一P型电极和第一N型电极时，可以避免第一P型电极和第一N型电极的高度差过大导致的LED芯片在封装打线过程中存在虚焊或焊接压力过大的问题。
Description
技术领域
本申请涉及LED技术领域，尤其涉及一种LED芯片及其制作方法。
背景技术
随着LED芯片技术的快速发展以及LED芯片光效的逐步提高，LED芯片的应用将越来越广泛。然而，在封装打线过程中，现有的LED芯片的结构存在虚焊或焊接压力过大的问题。
发明内容
为解决上述技术问题，本申请实施例提供了一种LED芯片，以使得所述LED芯片中，所述第一P型电极和所述第一N型电极等高，从而解决所述LED芯片在封装打线过程中存在的虚焊或焊接压力过大的问题。
为解决上述问题，本申请实施例提供了如下技术方案：
一种LED芯片，包括：
衬底；
位于所述衬底一侧表面的外延结构，所述外延结构包括：层叠的N型氮化镓层、有源层和P型氮化镓以及贯穿所述P型氮化镓层和有源层的凹槽，所述凹槽曝露所述N型氮化镓层部分表面，将所述外延结构分成位于所述凹槽两侧的第一外延结构和第二外延结构；
位于所述第一外延结构背离所述衬底一侧，覆盖所述第一外延结构背离所述衬底一侧表面，且与所述第一外延结构电连接的透明导电层；
位于所述透明导电层背离所述第一外延结构一侧表面的第一P型电极和第二P型电极，所述第二P型电极与所述第一P型电极电连接；
位于所述第二外延结构背离所述衬底一侧表面的第一N型电极；
位于所述凹槽内裸露N型氮化镓层的表面及所述第二外延结构朝向所述凹槽的侧面，与所述N型氮化镓层电连接的第二N型电极，所述第二N型电极与所述第一N型电极电连接，所述第二N型电极与所述第一外延结构不接触。
可选的，所述LED芯片还包括：位于所述第一外延结构和所述透明导电层之间的电流阻挡层。
可选的，所述透明导电层中具有贯穿所述透明导电层的第一开孔，所述电流阻挡层中具有贯穿所述电流阻挡层的第二开孔，其中，所述第一开孔在所述外延结构上的正投影完全覆盖所述第二开孔在所述外延结构上的正投影；所述第一P型电极还填充所述第一开孔和所述第二开孔。
可选的，所述第二外延结构上表面的面积不小于所述第一N型电极的面积。
可选的，所述第二外延结构朝向所述凹槽一侧的侧面与所述凹槽底部所在平面之间的夹角大于或等于120°。
可选的，所述第二P型电极为P型叉指电极，所述第二N型电极为N型叉指电极。
可选的，还包括：钝化层，所述钝化层覆盖所述透明导电层裸露表面、所述第二P型电极、所述凹槽、所述第二N型电极以及所述第二外延结构裸露表面，曝露所述第一P型电极和所述第一N型电极。
相应还提供了一种LED芯片的制作方法，应用于上述任一所述LED芯片，所述制作方法包括：
提供衬底；
在所述衬底一侧表面形成外延结构，所述外延结构包括：层叠的N型氮化镓层、有源层和P型氮化镓以及贯穿所述P型氮化镓层和有源层的凹槽，所述凹槽曝露所述N型氮化镓层部分表面，将所述外延结构分成位于所述凹槽两侧的第一外延结构和第二外延结构；
在所述第一外延结构背离所述衬底一侧形成覆盖所述第一外延结构背离所述衬底一侧表面，且与所述第一外延结构电连接的透明导电层；
在所述透明导电层背离所述第一外延结构一侧表面形成第一P型电极和第二P型电极，所述第二P型电极与所述第一P型电极电连接；
在所述第二外延结构背离所述衬底一侧表面形成第一N型电极；
在所述凹槽内裸露N型氮化镓层的表面及所述第二外延结构朝向所述凹槽的侧面形成与所述N型氮化镓层电连接的第二N型电极，所述第二N型电极与所述第一N型电极电连接，所述第二N型电极与所述第一外延结构不接触。
可选的，所述制作方法还包括：在所述第一外延结构和所述透明导电层之间形成电流阻挡层。
可选的，在所述透明导电层背离所述第一外延结构一侧表面形成第一P型电极和第二P型电极之前还包括：
在所述透明导电层中形成贯穿所述透明导电层的第一开孔；
在所述电流阻挡层中形成贯穿所述电流阻挡层的第二开孔；
其中，所述第一开孔在所述外延结构上的正投影完全覆盖所述第二开孔在所述外延结构上的正投影；所述第一P型电极还填充所述第一开孔和所述第二开孔。
可选的，所述第一P型电极和所述第二P型电极同时形成，所述第一N型电极和所述第二N型电极同时形成。
可选的，还包括：形成覆盖所述透明导电层裸露表面、所述第二P型电极、所述凹槽、所述第二N型电极以及所述第二外延结构裸露表面，曝露所述第一P型电极和所述第一N型电极的钝化层。
与现有技术相比，上述技术方案具有以下优点：
本申请实施例所提供的LED芯片中，所述外延结构中具有贯穿所述P型氮化镓层和所述有源层的凹槽，所述凹槽曝露所述N型氮化镓层部分表面，将所述外延结构分成位于所述凹槽两侧的第一外延结构和第二外延结构，所述第一P型电极位于所述透明导电层背离所述第一外延结构一侧表面，所述第一N型电极位于所述第二外延结构背离所述衬底一侧表面，从而使得所述LED芯片中，与外界结构相连的第一P型电极所在的第一外延结构和用于与外界结构相连的第一N型电极所在的第二外延结构等高，进而在焊接所述第一P型电极和第一N型电极时，可以避免第一P型电极和第一N型电极的高度差过大导致的LED芯片在封装打线过程中存在虚焊或焊接压力过大的问题。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中一种LED芯片的剖视图；
图2(a)-图2(e)为图1所提供的LED芯片各结构的俯视图；
图3为LED芯片一种改进后的剖视图；
图4(a)-图4(e)为图3所提供的LED芯片各结构的俯视图；
图5为LED芯片又一改进后的剖视图；
图6(a)-图6(e)为图5所提供的LED芯片中各结构的俯视图；
图7为本申请实施例提供的一种LED芯片的剖视图；
图8为图7所提供的LED芯片各结构的俯视图；
图9为本申请实施例提供的另一种LED芯片的剖视图；
图10为本申请实施例提供的一种LED芯片制作方法的流程示意图；
图11、13、15、17、19为本申请实施例提供的一种LED芯片的制作方法中各工艺步骤完成后对应的结构的剖视图；
图12为图11所提供的LED芯片各结构的俯视图；
图14为图13所提供的LED芯片各结构的俯视图；
图16为图15所提供的LED芯片各结构的俯视图；
图18为图17所提供的LED芯片各结构的俯视图；
图20为图19所提供的LED芯片各结构的俯视图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
正如背景技术部分所述，现有的LED芯片，在封装打线过程中存在虚焊或焊接压力过大的问题。
具体的，如图1-图2所示，其中，图1为现有LED芯片的剖视图，图2(a)为图1中所示LED芯片形成外延结构1后的俯视图，图2(b)为在图2(a)提供的LED芯片的基础上形成第一电流阻挡层2后的俯视图，图2(c)为在图2(b)提供的LED芯片的基础上形成透明导电层3后的俯视图，图2(d)在图2(c)提供的LED芯片的基础上形成P型电极4和N型电极5后的俯视图，图2(e)为在图2(d)提供的LED芯片的基础上形成钝化层6后的俯视图。
从图1和图2(a)-图2(e)中可以看出，现有LED芯片的P型电极4和N型电极5的高度相差较大，在封装打线过程中容易出现虚焊或焊接压力过大的问题。
而且，所述LED芯片在工作的过程中，N型电极区域的电流分布主要集中在N焊线电极区域，相应的，会导致发光区域集中在N型焊线电极周边，影响LED芯片整体的发光分布。
对于上述问题，常规的解决方案是在N焊线电极下方直接增加一个电流阻挡层，具体的，如图3-图4所示，其中，图3为LED芯片改进后的剖视图，图4(a)为图3中所示LED芯片形成外延结构1后的俯视图，图4(b)为在图4(a)提供的LED芯片的基础上形成第一电流阻挡层2和第二阻挡层7后的俯视图，图4(c)为在图4(b)提供的LED芯片的基础上形成透明导电层3后的俯视图，图4(d)为在图4(c)提供的LED芯片的基础上形成P型电极4和N型电极5(即N型焊线电极)后的俯视图，图4(e)为在图4(d)提供的LED芯片的基础上形成钝化层6后的俯视图。
如图3和图4(a)-图4(e)所示，发明人研究发现，可通过在N型电极5下方设置第二电流阻挡层7，来减小P型电极4和N型电极5之间的高度差，从而不仅可以减小P型电极4和N型电极5之间的高度差，解决封装打线过程中容易出现虚焊或焊接压力过大的问题，还能减少位于所述N型电极5下方的电流，增加LED芯片的整体亮度。但是，受所述第二电流阻挡层7厚度的限制，在所述N型电极5下方设置第二电流阻挡层7的方式，对于改善N型电极5和P型电极4之间的高度差，效果较为有限。而且，由于现有的第二电流阻挡层7常采用氧化硅等绝缘材质，而氧化硅等绝缘材质的沉积温度较低，使得该第二电流阻挡层7的致密度低，且与外延结构1的结合不牢固，进而使得在封装打线过程中，位于N型电极5下方的该第二电流阻挡层7容易出现破损脱落，导致N型电极5掉落。
具体的，如图5-图6所示，其中，图5为LED芯片的另一种改进后的剖视图，图6(a)为图5所述的LED芯片形成外延结构1后的俯视图，图6(b)为在图6(a)提供的LED芯片的基础上形成第一电流阻挡层2后的俯视图，图6(c)为在图6(b)提供的LED芯片的基础上形成绝缘层8后的俯视图，图6(d)为在图6(c)提供的LED芯片的基础上形成P型电极4和N型电极5后的俯视图，图6(e)为在图6(d)提供的LED芯片的基础上形成钝化层6后的俯视图。
如图5和图6(a)-6(e)所示，发明人还研究发现，可通过将P型电极4和N型电极5设置在同一个外延结构1上，并在所述N型电极5下方设置使所述N型电极5与所述外延结构1中的P型氮化镓层绝缘的绝缘层8，从而解决P型电极4和N型电极5之间存在的高度差过大的问题，同时，保证所述N型电极5和所述外延结构1中的P型氮化镓层绝缘。然而，这种结构中，N型电极5和外延结构1中的P型氮化镓层之间仅仅靠绝缘层8隔离，一旦绝缘层8出现破损，会使N型电极5和外延结构1中的P型氮化镓层电连接，造成该LED芯片会存在较大的漏电风险。
有鉴于此，本申请实施例提供了一种LED芯片，如图7-图8所示，该LED芯片包括：
衬底10；
位于所述衬底10一侧表面的外延结构，所述外延结构包括：层叠的N型氮化镓层110、有源层111和P型氮化镓层112以及贯穿所述P型氮化镓层112和有源层111的凹槽13，所述凹槽13曝露所述N型氮化镓层110部分表面，将所述外延结构分成位于所述凹槽13两侧的第一外延结构11和第二外延结构12；
位于所述第一外延结构11背离所述衬底10一侧，覆盖所述第一外延结构11背离所述衬底10一侧表面，且与所述第一外延结构11电连接的透明导电层15；
位于所述透明导电层15背离所述第一外延结构11一侧表面的第一P型电极16和第二P型电极18，所述第二P型电极18与所述第一P型电极16电连接；
位于所述第二外延结构12背离所述衬底10一侧表面的第一N型电极18；
位于所述凹槽13内裸露N型氮化镓层的表面及所述第二外延结构12朝向所述凹槽13的侧面，与所述N型氮化镓层110电连接的第二N型电极19，所述第二N型电极19与所述第一N型电极18电连接，所述第二N型电极19与所述第一外延结构11不接触。
需要说明的是，在本申请实施例中，外延结构还包括位于第一外延结构11和第二外延结构12之间，连接所述第一外延结构11和所述第二外延结构12的N型氮化镓层区域，其中，位于所述第一外延结构11中的N型氮化镓层区域、位于第二外延结构12中的N型氮化镓层区域以及位于所述第一外延结构11和所述第二外延结构12之间的N型氮化镓层区域为一体结构。
还需要说明的是，在本申请实施例中，所述第一P型电极为P型焊线电极，用于电连接所述第一外延结构中的P型氮化镓层与外界结构，所述第一N型电极为N型焊线电极，用于电连接所述第二外延结构中的N型氮化镓层与外界结构，所述第二P型电极为P型叉指电极，第二N型电极为N型叉指电极，其中，所述第二N型电极与所述凹槽内的N型氮化镓层电连接，所述第一N型电极通过所述第二N型电极与所述外延结构中的N型氮化镓层电连接，与所述凹槽内的N型氮化镓层不直接电连接。
在上述实施例的基础上，在本申请的一个实施例中，继续如图7所示，所述LED芯片还包括：位于所述第一外延结构11和所述透明导电层15之间的电流阻挡层14，以对由所述第一P型电极向其正下方传输的电流进行阻挡，提高LED芯片的整体发光亮度。
在上述实施例的基础上，在本申请的一个实施例中，所述第一P型电极和所述第二P型电极为金属电极，所述第一N型电极和所述第二N型电极为金属电极，以降低P型电极和N型电极的电阻率。
另外，需要说明的是，在本申请实施例中，所述电流阻挡层覆盖所述第一外延结构部分表面，裸露所述第一外延结构部分表面，所述透明导电层完全覆盖所述第一外延结构，以使得位于所述电流阻挡层背离所述第一外延结构一侧的透明导电层可以与所述第一外延结构电连接。
由上可知，本申请实施例所提供的LED芯片中，所述外延结构中具有贯穿所述P型氮化镓层和所述有源层的凹槽，所述凹槽曝露所述N型氮化镓层部分表面，将所述外延结构分成位于所述凹槽两侧的第一外延结构和第二外延结构，所述第一P型电极位于所述透明导电层背离所述第一外延结构一侧表面，所述第一N型电极位于所述第二外延结构背离所述衬底一侧表面，从而使得本申请实施例所提供的LED芯片中，与外界结构相连的第一P型电极所在的第一外延结构和用于与外界结构相连的第一N型电极所在的第二外延结构等高，进而在焊接所述第一P型电极和第一N型电极时，可以避免第一P型电极和第一N型电极的高度差过大导致的LED芯片在封装打线过程中存在虚焊或焊接压力过大的问题。
另外，由于当所述第一P型电极和第一N型电极施加电压时，所述LED芯片中的电流方向为第一P型电极-第一外延结构中的P型氮化镓层-有源层-第一外延结构中的N型氮化镓层-第一N型电极，由此可见，在第二外延结构中，电流先进入N型氮化镓层中，相当于第二外延结构中的PN结反向，所述第二外延结构的N型氮化镓层中的电流无法经过第二外延结构中的有源层，传输至第二外延结构中的P型氮化镓层中，从而使得第二外延结构中的P型氮化镓层和有源层可以相当于绝缘层，可以作为第一N型电极的电流阻挡层，因此，本申请实施例所提供的LED芯片中，无需在所述第一N型电极的下方设置绝缘介质，即可保证所述第一N型电极和第二外延结构中P型氮化镓层的电绝缘，降低了漏电的风险，且避免了由于所述绝缘介质和所述P型氮化镓层之间的固定不牢固导致的后续封装打线的制程中使第一N型电极脱落的问题。
此外，由于所述第一N型电极与P型氮化镓层之间的接触较为牢固，故本申请实施例中，利用所述第二外延结构中P型氮化镓层和有源层作为第一N型电极的电流阻挡层，可以进一步降低在后续封装打线的制程中使第一N型电极脱落的风险。
在本申请上述任一实施例的基础上，在本申请的一个实施例中，所述凹槽可以延伸到所述N型氮化镓的表面，也可以延伸到N型氮化镓表面内，即刻蚀掉一部分N型氮化镓，本申请对此并不做限定，只要暴露所述N型氮化镓部分表面即可。
需要说明的是，在本申请实施例中，如果第一N型电极和第二N型电极采用常规电连接方式，即焊线电极直接与N型氮化镓层电连接，叉指电极通过焊线电极与N型氮化镓层电连接的方式，需要保证所述第一N型电极不仅覆盖第二外延结构的上表面，还需要直接覆盖部分N型氮化镓层，即部分覆盖所述第二外延结构的侧面和所述凹槽的底面，在这种情况下，如果保持第一N型电极所占用的空间不变，就会减小所述第一N型电极的焊线面积(如图9所示，X为所述第一N型电极18的焊线面积)，在后续焊线时，容易产生接触不良等现象，影响后续封装打线制程，如果保持所述第一N型电极的焊线面积不变，即需要增加第一N型电极所占用的总面积，在LED芯片面积固定的前提下，就会损失LED芯片的发光面积。
有鉴于此，在本申请上述任一实施例的基础上，在本申请的一个实施例中，发明人打破本领域常规思想，不再采用常规电连接方式(即焊线电极与N型氮化镓层直接电连接，叉指电极通过焊线电极与N型氮化镓层电连接)，而是创造性的提出新的电连接方式，即叉指电极与N型氮化镓层直接电连接，焊线电极通过叉指电极与N型氮化镓层电连接的方式，并设置所述第一N型电极仅位于第二外延结构的上表面上。相较于所述第一N型电极不仅位于所述第二外延结构的上表面，还位于所述第二外延结构的侧面，本申请实施例所提供的LED芯片，所述第一N型电极仅位于所述第二外延结构的上表面，并通过第二N型电极与N型氮化镓层电连接的方式，可以在不增加所述第一N型电极所用空间的前提下，即在不减小所述LED芯片的发光面积的前提下，尽可能的增大所述第一N型电极的焊线面积(如图7所示，Y为本申请实施例所提供的LED芯片中所述第一N型电极18的焊线面积)，降低后续封装打线制程中接触不良的概率。
在本申请上述任一实施例的基础上，在本申请的一个实施例中，所述第二外延结构上表面(即所述第二外延结构背离所述衬底一侧表面)的面积不小于所述第一N型电极的面积，即第二外延结构上表面的面积可以大于所述第一N型电极的面积，也可以等于所述第一N型电极的面积，本申请对此并不做限定，只要保证所述第一N型电极仅位于所述第二外延结构的上表面即可。
可选的，在本申请的一个实施例中，所述第一N型电极在所述预设平面上的正投影与所述第二外延结构的上表面在所述预设平面上的正投影重合，以在不增加所述第一N型电极所用空间的前提下，即在不减小所述LED芯片的发光面积的前提下，最大程度的增大所述第一N型电极的焊线面积。但本申请对此不做限定，具体视情况而定。其中，所述预设平面平行于所述衬底所在平面。
在上述实施例的基础上，在本申请的一个实施例中，所述第二外延结构的剖视图的截面图形为矩形，所述第二外延结构距离所述衬底不同位置处的横截面在所述预设平面上的正投影面积相同。在本申请的另一个实施例中，所述第二外延结构的剖视图的截面图形为梯形，所述第二外延结构距离所述衬底不同位置处的横截面在所述预设平面上的正投影面积不同，在本申请的其他实施例中，所述第二外延结构的剖面图的截面图形还可以为其他图形，本申请对此并不做限定。
在本申请上述任一实施例的基础上，在本申请的一个实施例中，所述第二外延结构朝向所述凹槽一侧的侧面与所述凹槽底部所在平面之间的夹角大于或等于120°，以降低由于所述第二外延结构朝向所述凹槽一侧的侧面的坡度太陡，而导致后续形成的第二N型电极位于所述凹槽侧面的部分出现断裂的风险。
可选的，继续如图7和图8所示，所述LED芯片还包括：钝化层20，所述钝化层20覆盖所述透明导电层15裸露表面、所述第二P型电极17、所述凹槽13、所述第二N型电极19以及所述第二外延结构12裸露表面，曝露所述第一P型电极16和所述第一N型电极18。
在本申请上述实施例的基础上，在本申请的一个实施例中，所述外延层还包括位于所述N型氮化镓层和所述有源层之间的空穴阻挡层，以及位于所述有源层和所述P型氮化镓层之间的电子阻挡层。
在本申请上述实施例的基础上，在本申请的一个实施例中，所述外延结构还包括位于所述衬底与所述N型氮化镓层之间的缓冲层，可选的，所述缓冲层包括：层叠的氮化铝层、低温缓冲层以及高温缓冲层。但本申请对此并不做限定，具体视情况而定。
在本申请上述任一实施例的基础上，在本申请的一个实施例中，所述透明导电层中具有贯穿所述透明导电层的第一开孔，所述电流阻挡层中具有贯穿所述电流阻挡层的第二开孔，所述第一P型电极还填充所述第一开孔和所述第二开孔，以使得所述第一P型电极可以通过所述第一开孔和所述第二开孔直接与所述第一外延结构中的P型氮化镓层电连接，增加所述第一P型电极与所述第一外延结构之间的牢固性，降低所述第一P型电极脱落的风险。
需要说明的是，在本申请实施例中，所述第一P型电极在所述外延结构上的正投影完全覆盖所述第一开孔和所述第二开孔在所述外延结构上的正投影，以使得所述第一开孔和所述第二开孔位于所述第一P型电极所在的区域。
可选的，在上述实施例的基础上，在本申请的一个实施例中，所述第一开孔在所述外延结构上的正投影完全覆盖所述第二开孔在所述外延结构上的正投影(即所述第一开孔不小于第二开孔)，以使得所述电流阻挡层可以完全隔绝所述透明导电层和所述第一外延结构，避免所述第一P型电极中的电流经过所述透明导电层后直接进入所述第一外延结构中，增加第一P型电极正下方的电流分布，减少位于所述LED芯片发光区域的电流分布，影响所述LED芯片的发光效率。
需要说明的是，在本申请实施例中，所述第一开孔在所述外延结构上的正投影完全覆盖所述第二开孔在所述外延结构上的正投影可以为所述第一开孔在所述外延结构上的正投影大于所述第二开孔在所述外延结构上的正投影，即所述第一开孔大于所述第二开孔，也可以为所述第一开孔在所述外延结构上的正投影等于所述第二开孔在所述外延结构上的正投影，即所述第一开孔等于所述第二开孔，本申请对此并不做限定，具体视情况而定。
相应的，本申请还提供了一种LED芯片的制作方法，所述方法应用于上述任一所述LED芯片，如图10所示，所述制作方法包括：
S1：提供衬底，可选的，所述衬底可以为蓝宝石衬底，本申请对此并不做限定，所述衬底还可以为其他材质的衬底，具体视情况而定。
S2：如图11-图12所示，在所述衬底10一侧表面形成外延结构，所述外延结构包括：层叠的N型氮化镓层110、有源层111和P型氮化镓层112以及贯穿所述P型氮化镓层112和有源层111的凹槽13，所述凹槽13曝露所述N型氮化镓层110部分表面，将所述外延结构分成位于所述凹槽13两侧的第一外延结构11和第二外延结构12。
需要说明的是，在本申请实施例中，外延结构还包括位于第一外延结构11和第二外延结构12之间，连接所述第一外延结构11和所述第二外延结构12的N型氮化镓层区域，其中，位于所述第一外延结构11中的N型氮化镓层区域、位于第二外延结构12中的N型氮化镓层区域以及位于所述第一外延结构11和所述第二外延结构12的N型氮化镓层区域为一体结构。
在本申请上述任一实施例的基础上，在本申请的一个实施例中，所述凹槽可以延伸到所述N型氮化镓的表面，也可以延伸到N型氮化镓表面内，即刻蚀掉一部分N型氮化镓，本申请对此并不做限定，只要暴露所述N型氮化镓部分表面即可。
可选的，在本申请的一个实施例中，所述凹槽可通过干法刻蚀的方法形成，在本申请的其他实施例中，所述凹槽也可通过湿法刻蚀的方式形成，对此，本申请不做限定，具体视情况而定。
在本申请上述任一实施例的基础上，在本申请的一个实施例中，所述第二外延结构朝向所述凹槽一侧的侧面与所述凹槽底部所在平面之间的夹角大于或等于120°，以降低由于所述第二外延结构朝向所述凹槽一侧的侧面的坡度太陡，而导致后续形成的第二N型电极位于所述凹槽侧面的部分出现断裂的风险。
在本申请上述任一实施例的基础上，在本申请的一个实施例中，所述外延层还包括位于所述N型氮化镓层和所述有源层之间的空穴阻挡层，以及位于所述有源层和所述P型氮化镓层之间的电子阻挡层。
在本申请上述任一实施例的基础上，在本申请的一个实施例中，所述外延结构还包括位于所述衬底与所述N型氮化镓层之间层叠的氮化铝层、低温缓冲层以及高温缓冲层，即所述衬底上依次层叠氮化铝层、低温缓冲层以及高温缓冲层、N型氮化镓层、有源层和P型氮化镓层等结构。
可选的，在本申请的一个实施例中，所述外延结构中各膜层的形成工艺为：MOCVD(即Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉积)工艺。
S3：在所述第一外延结构11背离所述衬底10一侧形成覆盖所述第一外延结构11背离所述衬底10一侧表面，且与所述第一外延结构11电连接的透明导电层。
具体的，在本申请的一个实施例中，在所述第一外延结构11背离所述衬底10一侧形成覆盖所述第一外延结构11背离所述衬底10一侧表面，且与所述第一外延结构11电连接的透明导电层包括：
在所述第一外延结构11背离所述衬底10一侧沉积透明导电层，然后在所述透明导电层表面形成光刻胶，以所述光刻胶为掩膜，采用湿法刻蚀的方法对所述透明导电层位于凹槽13内的部分和透明导电层位于所述第二外延结构12上的部分透明导电层进行刻蚀，形成覆盖所述第一外延结构11背离所述衬底10一侧表面，且与所述第一外延结构11电连接的透明导电层，最后去除所述光刻胶。
可选的，所述透明导电层的材料可以为氧化铟锡，也可以为其他的导电材料，本申请对此不限定，具体视情况而定。
在本申请上述任一实施例的基础上，在本申请的一个实施例中，如图13-图14所示，在所述第一外延结构11背离所述衬底10一侧形成覆盖所述第一外延结构11背离所述衬底10一侧表面，且与所述第一外延结构11电连接的透明导电层之前，该方法还包括：在所述第一外延结构11背离所述衬底10一侧形成电流阻挡层14。在本申请实施例中，如图15-图16所示，所述透明导电层15形成在所述电流阻挡层14背离所述第一外延结构11一侧，覆盖所述第一外延结构11背离所述衬底10一侧表面，且与所述第一外延结构11电连接。
具体的，在本申请的一个实施例中，在所述第一外延结构11背离所述衬底10一侧形成电流阻挡层14包括：在所述第一外延结构11背离所述衬底10一侧，采用PECVD(即Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积)工艺沉积电流阻挡层14，然后采用光刻蚀的方式刻蚀电流阻挡层14，去除所述电流阻挡层14位于所述第二外延结构12和所述凹槽13内的全部以及位于所述第一外延结构11表面的部分，形成覆盖所述第一外延结构11部分表面，裸露所述第一外延结构11部分表面的电流阻挡层14。
可选的，在本申请的一个实施例中，所述电流阻挡层为氧化硅层，在本申请的其他实施例中，所述电流阻挡层还可以为其他绝缘材料层，本申请对此并不做限定，具体视情况而定。
在本申请上述任一实施例的基础上，在本申请的一个实施例中，在所述透明导电层15背离所述第一外延结构11一侧表面形成第一P型电极和第二P型电极之前，该方法还包括：
在所述透明导电层中形成贯穿所述透明导电层的第一开孔，并在所述电流阻挡层中形成贯穿所述电流阻挡层的第二开孔。
需要说明的是，在本申请实施例中，所述第一开孔和所述第二开孔可以同时形成，也可以独立形成。
如果所述第一开孔和所述第二开孔同时形成，在所述透明导电层中形成贯穿所述透明导电层的第一开孔，并在所述电流阻挡层中形成贯穿所述电流阻挡层的第二开孔包括：
在所述电流阻挡层背离所述第一外延结构一侧形成覆盖所述第一外延结构背离所述衬底一侧表面，且与所述第一外延结构电连接的透明导电层之后，对所述透明导电层进行刻蚀，形成贯穿所述透明导电层和所述电流阻挡层的开孔，该开孔包括贯穿所述透明导电层的第一开孔和贯穿所述电流阻挡层的第二开孔。
如果所述第一开孔和第二开孔独立形成，在所述透明导电层中形成贯穿所述透明导电层的第一开孔，并在所述电流阻挡层中形成贯穿所述电流阻挡层的第二开孔包括：
在所述电流阻挡层形成之后，所述透明导电层形成之前，在所述电流阻挡层中形成贯穿所述电流阻挡层的第二开孔；
在所述透明导电层中形成之后，在所述透明导电层中形成贯穿所述透明导电层的第一开孔，所述第一开孔和第二开孔相连通。
需要说明的是，在上述任一实施例中，所述第一开孔在所述外延结构上的正投影完全覆盖所述第二开孔在所述外延结构上的正投影(即所述第一开孔不小于第二开孔)，以使得所述电流阻挡层可以完全隔绝所述透明导电层和所述第一外延结构，避免所述第一P型电极中的电流经过所述透明导电层后直接进入所述第一外延结构中，增加第一P型电极正下方的电流分布，减少位于所述LED芯片发光区域的电流，影响所述LED芯片的发光效率。
还需要说明的是，在本申请实施例中，所述第一开孔在所述外延结构上的正投影完全覆盖所述第二开孔在所述外延结构上的正投影可以为所述第一开孔在所述外延结构上的正投影大于所述第二开孔在所述外延结构上的正投影，即所述第一开孔大于所述第二开孔，也可以为所述第一开孔在所述外延结构上的正投影等于所述第二开孔在所述外延结构上的正投影，即所述第一开孔等于所述第二开孔，本申请对此并不做限定，具体视情况而定。
S4：如图17-图18所示，在所述透明导电层15背离所述第一外延结构11一侧表面形成第一P型电极16和第二P型电极17，所述第二P型电极17与所述第一P型电极16电连接。其中，所述第一P型电极16为P型焊线电极，用于电连接所述第一外延结构11中的P型氮化镓层112与外界结构，所述第二P型电极17为P型叉指电极。
需要说明的是，在本申请实施例中，如果所述透明导电层中具有第一开孔，所述电流阻挡层中具有第二开孔，所述第一P型电极还填充所述第一开孔和第二开孔，以使得所述第一P型电极可以直接与所述第一外延结构中的P型氮化镓层直接接触，增强所述第一P型电极的牢固性，降低所述第一P型电极脱落的风险。
S5：继续如图17-图18所示，在所述第二外延结构12背离所述衬底10一侧表面形成第一N型电极18。
S6：继续如图17-图18所示，在所述凹槽13内裸露N型氮化镓层的表面及所述第二外延结构12朝向所述凹槽的侧面形成与所述N型氮化镓层110电连接的第二N型电极19，所述第二N型电极19与所述第一N型电极18电连接，所述第二N型电极19与所述第一外延结构11不接触。
需要说明的是，所述第一N型电极为N型焊线电极，用于电连接所述第二外延结构与外界结构，第二N型电极为N型叉指电极，所述第二N型电极与所述凹槽内的N型氮化镓层电连接，所述第一N型电极仅位于所述第二外延结构的上表面，不与所述凹槽内的N型氮化镓层直接电连接，通过所述第二N型电极与所述外延结构中的N型氮化镓层电连接，以在不增加所述第一N型电极所用空间的前提下，即在不减小所述LED芯片的发光面积的前提下，尽可能的增大所述第一N型电极的焊线面积，降低后续封装打线制程中接触不良的概率。
在本申请上述任一实施例的基础上，在本申请的一个实施例中，所述第二外延结构上表面(即所述第二外延结构背离所述衬底一侧表面)的面积不小于所述第一N型电极的面积，即第二外延结构上表面的面积可以大于所述第一N型电极的面积，也可以等于所述第一N型电极的面积，本申请对此并不做限定，只要保证所述第一N型电极仅位于所述第二外延结构的上表面即可。
可选的，在本申请的一个实施例中，所述第一N型电极在所述预设平面上的正投影与所述第二外延结构的上表面在所述预设平面上的正投影重合，以在不增加所述第一N型电极所用空间的前提下，即在不减小所述LED芯片的发光面积的前提下，最大程度的增大所述第一N型电极的焊线面积。但本申请对此不做限定，具体视情况而定。其中，所述预设平面平行于所述衬底所在平面。
在上述实施例的基础上，在本申请的一个实施例中，所述第二外延结构的剖视图的截面图形为矩形，所述第二外延结构距离所述衬底不同位置处的横截面在所述预设平面上的正投影面积相同。在本申请的另一个实施例中，所述第二外延结构的剖视图的截面图形为梯形，所述第二外延结构距离所述衬底不同位置处的横截面在所述预设平面上的正投影面积不同，在本申请的其他实施例中，所述第二外延结构的剖面图的截面图形还可以为其他图形，本申请对此并不做限定。
可选的，在本申请的一个实施例中，所述第一P型电极和所述第二P型电极同时形成，所述第一N型电极和所述第二N型电极同时形成，在本申请其他实施例中，所述第一P型电极和所述第二P型电极可以不同时形成，所述第一N型电极和所述第二N型电极也可以不同时形成，本申请对此不做限定，具体视情况而定。
同理，所述第一P型电极和所述第一N型电极可以同时形成，也可以不同时形成。
在本申请上述任一实施例的基础上，在本申请的一个实施例中，所述在所述透明导电层背离所述第一外延结构一侧表面形成第一P型电极和第二P型电极包括：在所述透明导电层背离所述第一外延结构一侧表面采用蒸镀的方法形成金属电极层，在所述金属电极上形成感光胶层，对所述感光胶层进行曝光、显影，形成具有多个预设图形的感光单元，以所述感光单元为掩膜，对所述金属电极层进行刻蚀，形成多个具有所述预设图形的第一P型电极和所述第二P型电极，最后去除所述感光单元。
需要说明的是，所述预设图形根据实际需要进行设定的，本申请对此不做限定，具体视情况而定。还需要说明的是，所述感光胶层可以为正性光刻胶层，也可以为负性光刻胶层，本申请对此不做限定，具体视情况而定。
可选的，在上述实施例的基础上，在本申请的一个实施例中，在采用上述形成多个具有所述预设图形的第一P型电极和第二P型电极的同时，还形成多个具有所述预设图形的第一N型电极和所述第二N型电极，以简化所述LED芯片的制作方法。
如图19-图20所示，在本申请上述任一实施例的基础上，在本申请的一个实施例中，该制作方法还包括：形成覆盖所述透明导电层15裸露表面、所述第二P型电极17、所述凹槽13、所述第二N型电极19以及所述第二外延结构12裸露表面，曝露所述第一P型电极16和所述第一N型电极18的钝化层20。
具体的，在本申请的一个实施例中，形成所述钝化层的方法包括：在第一N型电极背离所述第一外延结构一侧沉积钝化层，所述钝化层覆盖所述透明导电层裸露表面、所述第一P型电极、所述第二P型电极、所述凹槽、所述第一N型电极、所述第二N型电极；
采用湿法刻蚀的方法去除第一P型电极上方和第一N型电极上方的钝化层，形成覆盖所述透明导电层裸露表面、所述第二P型电极、所述凹槽、所述第二N型电极以及所述第二外延结构裸露表面，曝露所述第一P型电极和所述第一N型电极的钝化层。
在本申请的其他实施例中，还可以采用干法刻蚀的方法除第一P型电极上方和第一N型电极上方的钝化层，本申请对此不作限定，具体视情况而定。
可选的，在本申请的一个实施例中，所述钝化层为氧化硅层，在本申请其他实施例中，所述钝化层还可以为其他绝缘层，本申请对此并不做具体限定。
本申请实施例所提供的LED芯片以及制作方法，所述外延结构中具有贯穿所述P型氮化镓层和所述有源层的凹槽，所述凹槽曝露所述N型氮化镓层部分表面，将所述外延结构分成位于所述凹槽两侧的第一外延结构和第二外延结构，所述第一P型电极位于所述透明导电层背离所述第一外延结构一侧表面，所述第一N型电极位于所述第二外延结构背离所述衬底一侧表面，从而使得本申请实施例所提供的LED芯片中，与外界结构相连的第一P型电极所在的第一外延结构和用于与外界结构相连的第一N型电极所在的第二外延结构等高，从而在焊接所述第一P型电极和第一N型电极时，可以避免第一P型电极和第一N型电极的高度差过大导致的LED芯片在封装打线过程中存在虚焊或焊接压力过大的问题，有利于封装打线。
另外，本申请实施例所提供的LED芯片及其制作方法中，利用第二外延结构中的P型氮化镓层和有源层，作为第一N型电极的电流阻挡层，从而无需在所述第一N型电极的下方设置绝缘介质，即可保证所述第一N型电极和第二外延结构中P型氮化镓层的电连接，降低了漏电的风险，且降低了由于所述绝缘介质和所述P型氮化镓层之间的固定不牢固导致的后续封装打线的制程中使第一N型电极脱落的风险。
本说明书中各个部分采用递进或并列的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特、创造性相一致的最宽的范围。
Claims (12)
1.一种LED芯片，其特征在于，包括：
衬底；
位于所述衬底一侧表面的外延结构，所述外延结构包括：层叠的N型氮化镓层、有源层和P型氮化镓以及贯穿所述P型氮化镓层和有源层的凹槽，所述凹槽曝露所述N型氮化镓层部分表面，将所述外延结构分成位于所述凹槽两侧的第一外延结构和第二外延结构；
位于所述第一外延结构背离所述衬底一侧，覆盖所述第一外延结构背离所述衬底一侧表面，且与所述第一外延结构电连接的透明导电层；
位于所述透明导电层背离所述第一外延结构一侧表面的第一P型电极和第二P型电极，所述第二P型电极与所述第一P型电极电连接；
位于所述第二外延结构背离所述衬底一侧表面的第一N型电极；
位于所述凹槽内裸露N型氮化镓层的表面及所述第二外延结构朝向所述凹槽的侧面，与所述N型氮化镓层电连接的第二N型电极，所述第二N型电极与所述第一N型电极电连接，所述第二N型电极与所述第一外延结构不接触。
2.根据权利要求1所述的LED芯片，其特征在于，所述LED芯片还包括：位于所述第一外延结构和所述透明导电层之间的电流阻挡层。
3.根据权利要求2所述的LED芯片，其特征在于，所述透明导电层中具有贯穿所述透明导电层的第一开孔，所述电流阻挡层中具有贯穿所述电流阻挡层的第二开孔，其中，所述第一开孔在所述外延结构上的正投影完全覆盖所述第二开孔在所述外延结构上的正投影；所述第一P型电极还填充所述第一开孔和所述第二开孔。
4.根据权利要求1所述的LED芯片，其特征在于，所述第二外延结构上表面的面积不小于所述第一N型电极的面积。
5.根据权利要求1所述的LED芯片，其特征在于，所述第二外延结构朝向所述凹槽一侧的侧面与所述凹槽底部所在平面之间的夹角大于或等于120°。
6.根据权利要求1所述的LED芯片，其特征在于，所述第二P型电极为P型叉指电极，所述第二N型电极为N型叉指电极。
7.根据权利要求1所述的LED芯片，其特征在于，还包括：钝化层，所述钝化层覆盖所述透明导电层裸露表面、所述第二P型电极、所述凹槽、所述第二N型电极以及所述第二外延结构裸露表面，曝露所述第一P型电极和所述第一N型电极。
8.一种LED芯片的制作方法，其特征在于，应用于如1-7任一所述LED芯片，所述制作方法包括：
提供衬底；
在所述衬底一侧表面形成外延结构，所述外延结构包括：层叠的N型氮化镓层、有源层和P型氮化镓以及贯穿所述P型氮化镓层和有源层的凹槽，所述凹槽曝露所述N型氮化镓层部分表面，将所述外延结构分成位于所述凹槽两侧的第一外延结构和第二外延结构；
在所述第一外延结构背离所述衬底一侧形成覆盖所述第一外延结构背离所述衬底一侧表面，且与所述第一外延结构电连接的透明导电层；
在所述透明导电层背离所述第一外延结构一侧表面形成第一P型电极和第二P型电极，所述第二P型电极与所述第一P型电极电连接；
在所述第二外延结构背离所述衬底一侧表面形成第一N型电极；
在所述凹槽内裸露N型氮化镓层的表面及所述第二外延结构朝向所述凹槽的侧面形成与所述N型氮化镓层电连接的第二N型电极，所述第二N型电极与所述第一N型电极电连接，所述第二N型电极与所述第一外延结构不接触。
9.根据权利要求8所述的LED芯片的制作方法，其特征在于，还包括：在所述第一外延结构和所述透明导电层之间形成电流阻挡层。
10.根据权利要求9所述的LED芯片的制作方法，其特征在于，在所述透明导电层背离所述第一外延结构一侧表面形成第一P型电极和第二P型电极之前还包括：
在所述透明导电层中形成贯穿所述透明导电层的第一开孔；
在所述电流阻挡层中形成贯穿所述电流阻挡层的第二开孔；
其中，所述第一开孔在所述外延结构上的正投影完全覆盖所述第二开孔在所述外延结构上的正投影；所述第一P型电极还填充所述第一开孔和所述第二开孔。
11.根据权利要求8所述的LED芯片的制作方法，其特征在于，所述第一P型电极和所述第二P型电极同时形成，所述第一N型电极和所述第二N型电极同时形成。
12.根据权利要求8所述的LED芯片的制作方法，其特征在于，还包括：形成覆盖所述透明导电层裸露表面、所述第二P型电极、所述凹槽、所述第二N型电极以及所述第二外延结构裸露表面，曝露所述第一P型电极和所述第一N型电极的钝化层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910827366.9A CN110534623B (zh) | 2019-09-03 | 2019-09-03 | Led芯片及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910827366.9A CN110534623B (zh) | 2019-09-03 | 2019-09-03 | Led芯片及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110534623A true CN110534623A (zh) | 2019-12-03 |
| CN110534623B CN110534623B (zh) | 2021-06-11 |
Family
ID=68666396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910827366.9A Active CN110534623B (zh) | 2019-09-03 | 2019-09-03 | Led芯片及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110534623B (zh) |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1780002A (zh) * | 2004-11-19 | 2006-05-31 | 中国科学院半导体研究所 | 倒装氮化镓基发光二极管芯片的制作方法 |
| CN1841797A (zh) * | 2005-03-30 | 2006-10-04 | 三星电机株式会社 | 氮化物半导体发光器件 |
| CN103456855A (zh) * | 2013-09-17 | 2013-12-18 | 聚灿光电科技(苏州)有限公司 | 一种led表面粗化芯片以及制作方法 |
| CN204045634U (zh) * | 2014-08-01 | 2014-12-24 | 晶科电子（广州）有限公司 | 导电导热良好的倒装led芯片、及其led器件 |
| CN105720155A (zh) * | 2016-02-03 | 2016-06-29 | 华灿光电(苏州）有限公司 | 一种发光二极管led及其制作方法 |
| CN105720156A (zh) * | 2016-02-03 | 2016-06-29 | 华灿光电(苏州）有限公司 | 一种发光二极管及其制作方法 |
| CN105789397A (zh) * | 2016-04-07 | 2016-07-20 | 厦门乾照光电股份有限公司 | 一种正装GaN LED芯片及其制作方法 |
| CN205645852U (zh) * | 2016-04-22 | 2016-10-12 | 厦门乾照光电股份有限公司 | 一种正装led发光二极管 |
| CN107017322A (zh) * | 2015-12-22 | 2017-08-04 | 晶元光电股份有限公司 | 发光组件 |
| CN107452846A (zh) * | 2017-09-25 | 2017-12-08 | 广东工业大学 | 一种紫外led倒装芯片 |
| CN109346586A (zh) * | 2018-10-12 | 2019-02-15 | 厦门乾照光电股份有限公司 | 发光芯片及其制造方法 |
| CN109616562A (zh) * | 2018-11-13 | 2019-04-12 | 厦门乾照光电股份有限公司 | Led发光芯片 |
-
2019
- 2019-09-03 CN CN201910827366.9A patent/CN110534623B/zh active Active
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1780002A (zh) * | 2004-11-19 | 2006-05-31 | 中国科学院半导体研究所 | 倒装氮化镓基发光二极管芯片的制作方法 |
| CN1841797A (zh) * | 2005-03-30 | 2006-10-04 | 三星电机株式会社 | 氮化物半导体发光器件 |
| CN103456855A (zh) * | 2013-09-17 | 2013-12-18 | 聚灿光电科技(苏州)有限公司 | 一种led表面粗化芯片以及制作方法 |
| CN204045634U (zh) * | 2014-08-01 | 2014-12-24 | 晶科电子（广州）有限公司 | 导电导热良好的倒装led芯片、及其led器件 |
| CN107017322A (zh) * | 2015-12-22 | 2017-08-04 | 晶元光电股份有限公司 | 发光组件 |
| CN105720155A (zh) * | 2016-02-03 | 2016-06-29 | 华灿光电(苏州）有限公司 | 一种发光二极管led及其制作方法 |
| CN105720156A (zh) * | 2016-02-03 | 2016-06-29 | 华灿光电(苏州）有限公司 | 一种发光二极管及其制作方法 |
| CN105789397A (zh) * | 2016-04-07 | 2016-07-20 | 厦门乾照光电股份有限公司 | 一种正装GaN LED芯片及其制作方法 |
| CN205645852U (zh) * | 2016-04-22 | 2016-10-12 | 厦门乾照光电股份有限公司 | 一种正装led发光二极管 |
| CN107452846A (zh) * | 2017-09-25 | 2017-12-08 | 广东工业大学 | 一种紫外led倒装芯片 |
| CN109346586A (zh) * | 2018-10-12 | 2019-02-15 | 厦门乾照光电股份有限公司 | 发光芯片及其制造方法 |
| CN109616562A (zh) * | 2018-11-13 | 2019-04-12 | 厦门乾照光电股份有限公司 | Led发光芯片 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110534623B (zh) | 2021-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107546303B (zh) | 一种AlGaInP基发光二极管及其制造方法 | |
| US10211373B2 (en) | Light-emitting device | |
| CN104620399A (zh) | 晶圆级发光二极管阵列 | |
| CN104485405B (zh) | Led芯片及其制作方法 | |
| CN109659414A (zh) | 一种倒装led芯片及其制作方法 | |
| CN109378376B (zh) | 一种发光二极管结构 | |
| CN107768490B (zh) | 一种优化GaN基LED芯片性能的制备方法 | |
| WO2019140625A1 (zh) | 发光二极管及其制作方法 | |
| CN104134734A (zh) | 一种出光效率高的倒装led芯片、及其led器件和制备方法 | |
| CN106981497A (zh) | 一种高压倒装led芯片结构及其制造方法 | |
| CN108040503A (zh) | 发光元件和具有该发光元件的发光元件封装 | |
| CN104143603A (zh) | 导电导热良好的倒装led芯片、及其led器件和制备方法 | |
| CN104993031B (zh) | 高压倒装led芯片及其制造方法 | |
| CN104993024A (zh) | 发光二极管芯片及其制作方法和封装方法 | |
| CN108110099B (zh) | 一种led芯片及其制作方法 | |
| CN110176470A (zh) | 一种高压发光二极管及其制作方法 | |
| CN109860349A (zh) | 一种led芯片及其制造方法 | |
| US20130049060A1 (en) | Light-emitting diode structure and method for manufacturing the same | |
| CN103579438A (zh) | 发光元件及其制作方法 | |
| CN205355082U (zh) | 一种led倒装芯片 | |
| CN110534623A (zh) | Led芯片及其制作方法 | |
| CN205319180U (zh) | 一种含有反射层的led倒装芯片 | |
| CN210379101U (zh) | 一种抗水解的倒装led芯片 | |
| CN204045634U (zh) | 导电导热良好的倒装led芯片、及其led器件 | |
| CN109994583A (zh) | 一种大功率紫外发光二极管及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |