CN110494992A - 半导体器件以及包括该半导体器件的发光器件封装 - Google Patents

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Abstract

一个实施例涉及一种半导体器件和包括该半导体器件的发光器件封装。根据实施例的半导体器件可以包括：第一半导体层；第二半导体层，设置在第一半导体层上并包括V形坑；有源层，设置在第二半导体层上；第三半导体层，位于有源层上，具有比有源层的带隙宽的带隙；第四半导体层，其带隙窄于第三半导体层上的第三半导体层的带隙；第四半导体层，位于第三半导体层上，其带隙比第三半导体层的带隙窄；其中，第三半导体层和第五半导体层包括铝组分，第五半导体层的带隙等于或宽于第三半导体层的带隙。根据该实施例的半导体器件不仅可以通过2DHG效应提高空穴注入效率，而且可以增加通过V形坑注入的载流子的注入，从而提高发光效率。

Description

半导体器件以及包括该半导体器件的发光器件封装
技术领域
实施例涉及半导体器件以及包括该半导体器件的半导体器件封装。
背景技术
由于包括诸如GaN和AlGaN的化合物的半导体器件具有许多优点，例如宽且易于调节的带隙能量，所以半导体器件可以以各种方式用作发光器件、光接收器件和各种二极管。
特别地，与荧光灯和白炽灯之类的传统光源相比，诸如使用III-V族化合物半导体材料或II-VI族化合物半导体材料的发光二极管或激光二极管之类的发光器件，可以通过薄膜生长技术和器件材料的发展实现诸如红色、绿色、蓝色、以及紫外光之类的各种颜色，可以通过使用荧光材料或组合颜色实现高效率的白色光束，可以具有诸如低功耗、半永久寿命、快速响应时间、安全性和环境友好性。
此外，当通过使用III-V族化合物半导体材料或II-VI族化合物半导体材料制造诸如光电探测器或太阳能电池之类的光接收器件时，可以开发器件材料以使用各种波长范围的光来产生光电流。因此，可以使用从伽马射线到无线电波长范围的各种波长范围的光。此外，由于响应时间快、安全性、环境友好性、器件材料的易于控制性等优点，它可以很容易地用于功率控制、微波电路或通信模块。
因此，半导体器件的应用扩展到光通信装置的传输模块，发光二极管背光代替冷阴极荧光灯(CCFL)构成液晶显示器(LCD)器件的背光，白色发光二极管照明器件能够取代荧光灯或白炽灯、汽车前灯、交通信号灯和燃气或火灾传感器。此外，半导体器件的应用可以扩展到高频应用电路、其他功率控制设备和通信模块。
发明内容
实施例可以提供能够提高载流子注入效率的半导体器件、以及包括该半导体器件的发光器件封装。
实施例可以提供能够提高空穴注入效率并改善电流扩散的半导体器件、以及包括该半导体器件的发光器件封装。
实施例可以增大由于2DHG效应引起的空穴注入效率，并且可以增加通过V形坑注入的载流子的注入，从而提高发光效率。
实施例可以提供能够改善显色指数的半导体器件。
实施例可以提供能够改善光输出的半导体器件。
实施例可以提供能够降低驱动电压的半导体器件。
根据实施例的半导体器件包括：第一半导体层；第二半导体层，设置在第一半导体层上并包括V形坑；有源层，设置在第二半导体层上；第三半导体层，位于有源层上，其带隙宽于有源层的带隙；第四半导体层，设置在第三半导体层上；第五半导体层，位于第四半导体层上，其带隙宽于第四半导体层的带隙；其中，第三半导体层和第五半导体层包括铝组分，第五半导体层的带隙等于或大于第三半导体层的带隙。
根据实施例的半导体器件包括：第一导电半导体层；有源层，设置在第一导电类型半导体层上，并包括第一有源层和设置在第一有源层上的第二有源层；第二导电类型半导体层，设置在有源层上；其中，有源层包括第一区域和第二区域，第一区域包括多个凹部，第二区域设置在凹部之间，第一有源层的第一区域的厚度为小于第一有源层的第二区域的厚度。
实施例可以通过V形坑改善载流子注入效率。
实施例可以增加空穴注入效率并改善电流扩散。
实施例可以改善载流子注入效率并降低操作电压以实现低电压驱动。
实施例可以增大由于2DHG效应引起的空穴注入效率，并且可以增加通过V形坑注入的载流子的注入，从而提高发光效率。
实施例可以改善发光器件的显色指数。
实施例可以改善发光器件的光输出并降低驱动电压。
附图说明
图1是示出根据实施例的半导体器件的平面图。
图2是示出图1中的部分A的视图。
图3是示出沿图2中的线B-B截取的半导体器件的截面图。
图4是示出根据实施例的半导体器件的能带图的视图。
图5至图9是示出根据实施例的制造半导体器件的方法的视图。
图10是示出包括电极的水平型半导体器件的视图。
图11是示出包括电极的纵向型半导体器件的视图。
图12是根据本发明另一实施例的发光结构的概念图。
图13是示出根据本发明另一实施例的具有各种尺寸的凹部的平面图。
图14是示出显色指数和光输出之间的关系的曲线图。
图15是根据本发明另一实施例的发光结构的局部剖视图。
图16是图15中的部分A和部分B的放大视图。
图17是示出根据本发明另一实施例的半导体器件的截面的视图。
图18是根据本发明另一实施例的半导体器件的局部剖视图。
图19是根据本发明又一实施例的半导体器件的局部剖视图。
图20是根据本发明又一实施例的半导体器件的局部剖视图。
图21是用于描述根据本发明另一实施例的制造半导体器件的方法的流程图。
图22是根据本发明的实施例的半导体器件封装的概念图
具体实施方式
可以以其他形式修改实施例，或者可以将各种实施例彼此组合。本发明的范围不限于下文描述的以下实施例。
尽管在特定实施例中描述的内容并没有在另一个实施例中描述，但是可以理解为与另一个实施例相关的描述，除非在另一个实施例中另有说明或矛盾。
例如，当在特定实施例中描述了用于配置A的特征并且在另一个实施例中描述了用于配置B的特征时，尽管没有明确地描述其中结合配置A和配置B的实施例，但是应理解，除非另有说明或相互矛盾，否则结合了配置A和配置B的实施例落入本发明的范围内。
在下文中，将参考附图描述可以具体实现上述目的的本发明的实施例。
在根据本发明的实施例的描述中，应当理解，当元件被称为在另一元件“上”或“下”时，它可以直接形成在另一元件之上或之下，并且可以在两个元件之间间接地形成一个或多个中间元件。而且，当表示为“上”或“下”时，它不仅可以包括相对于一个元件的向上方向，还可以包括相对于一个元件的向下方向。
电气设备可以包括各种电子器件，例如发光设备、光接收设备、光学调制器和气体传感器。尽管实施例通过示例描述了气体传感器，但是本发明不限于此并且可以应用于各种领域的电气设备。
图1是示出根据实施例的半导体器件的平面图。
图2是示出图1中的部分A的视图。
图3是示出沿图2中的线B-B截取的半导体器件的截面图。
图4是示出根据实施例的半导体器件的能带图的视图。
如图1至图4所示，根据实施例的半导体器件101被描述为发出具有预定波长的光的发光器件的示例，但是本发明不限于此。
该实施例的一个目的是通过穿透位错(Threading Dislocation，TD)形成的V形坑V来改善载流子注入效率。此外，该实施例的一个目的是减少纵向方向上的载流子注入，增加通过V形坑V的载流子注入，并提高发光效率。为此，该实施例可以包括能够改善有源层50上的V形坑(V)载流子注入的第三至第五半导体层71、72和73。
本实施例的半导体器件101可以包括第一半导体层40、第二半导体层41、第三半导体层71、第四半导体层72、第五半导体层73、有源层50、第六半导体层60、第七半导体层43、第一电极191和第二电极195。
半导体器件101可以包括在第一半导体层40下面的基板20，或者可以包括在第一半导体层40下面的基板20和缓冲层30。
基板20可以是例如透光基板、导电基板或绝缘基板。例如，基板20可以包括蓝宝石(Al2O3)、SiC、Si、GaAs、GaN、ZnO、GaP、InP、Ge和Ga2O3中的至少一种。多个突起(未示出)可以形成在基板20的上表面和/或下表面上。多个突起中的每一个的侧截面可以具有半球形状、多边形形状和椭圆形。多个突起可以以条带形式或矩阵形式布置。突起可以提高光提取效率。
缓冲层30可以设置在基板20和第一半导体层40之间。缓冲层30可以通过使用III-V族化合物半导体或II-VI族化合物半导体形成为具有至少一层。缓冲层30可以由例如具有经验式InxAlyGa1-x-yN(0≤x≤1，0≤y≤1，0≤x+y≤1)的半导体材料制成。缓冲层30可包括例如GaN、AlN、AlGaN、InGaN、InN、InAlGaN、AlInN、AlGaAs、GaP、GaAs、GaAsP、AlGaInP或ZnO中的至少一种。
通过交替布置不同的半导体层，缓冲层30可以形成为具有超晶格结构。可以设置缓冲层30以减小基板20和氮化物基半导体层之间的晶格常数差异，并且可以将缓冲层30定义为缺陷控制层。缓冲层30的晶格常数可以具有基板20和氮化物基半导体层的晶格常数之间的值。可以不形成缓冲层30，并且本发明不限于此。
〈第一半导体层〉
第一半导体层40可以设置在基板20和第二半导体层41之间。第一半导体层40可以由III-V族化合物半导体或II-VI族化合物半导体中的至少一种制成。第一半导体层40可以由例如具有经验式InxAlyGa1-x-yN(0≤x≤1，0≤y≤1，0≤x+y≤1)的半导体材料制成。第一半导体层40可以包括例如GaN、AlN、AlGaN、InGaN、InN、InAlGaN、AlInN、AlGaAs、GaP、GaAs、GaAsP或AlGaInP中的至少一种。第一半导体层40可以是掺杂有诸如Si、Ge、Sn、Se和Te的n型掺杂剂的n型半导体层。
第一半导体层40可以以单层或多层形成。当第一半导体层40是多层时，可以交替地重复堆叠两个或三个不同的层。例如，可以在AlGaN/GaN、AlInN/GaN、InGaN/GaN或AlInGaN/InGaN/GaN中的至少一种的循环中堆叠两个或三个不同的层。可以在2至30个循环中形成两个或三个不同的层。第一半导体层40可以包括超晶格结构。
〈第二半导体层〉
第二半导体层41可以设置在第一半导体层40上。第二半导体层41可以包括V形坑V。第二半导体层41可以是通过低温生长工艺在其中的穿透位错区域(TD)中形成V形坑V的层。第二半导体层41可以具有恒定的厚度，以便控制V形坑V的宽度。例如，第二半导体层41的厚度可以是60nm至300nm。具体地，第二半导体层41的厚度可以是60nm至100nm。
第二半导体层41可以由III-V族化合物半导体或II-VI族化合物半导体中的至少一种制成。第二半导体层41可以由例如具有经验式InxAlyGa1-x-yN(0≤x≤1，0≤y≤1，0≤x+y≤1)的半导体材料制成。第二半导体层41可以包括例如GaN、AlN、AlGaN、InGaN、InN、InAlGaN、AlInN、AlGaAs、GaP、GaAs、GaAsP或AlGaInP中的至少一种。第二半导体层41可以是掺杂有诸如Si、Ge、Sn、Se和Te的n型掺杂剂的n型半导体层。例如，第二半导体层41的n型掺杂剂的掺杂浓度可以是2E17cm-3至1E19cm-3。
第二半导体层41可以以单层或多层形成。当第二半导体层41是多层时，可以交替地重复堆叠两个或三个不同的层。例如，可以在AlGaN/GaN、AlInN/GaN、InGaN/GaN或AlInGaN/InGaN/GaN中的至少一种的周期中堆叠两个或三个不同的层。可以在2至30个循环中形成两个或三个不同的层。第二半导体层41可以包括超晶格结构。
V形坑V可以包括朝向第六半导体层60的上表面逐渐增加的宽度。例如，V形坑V可以包括第一宽度D1和大于第一宽度D1的第二宽度D2。第一宽度D1可以是V形坑V平行于有源层50在水平方向上的上部的宽度。第二宽度D2可以设置在第一宽度D1上方，并且可以是V形坑V平行于第五半导体层73在水平方向上的上部的宽度。例如，V形坑V可以包括钝化功能，以防止通过半导体器件101的穿透位错(TD)产生漏电流。例如，V形坑V可以具有100nm或更大的第二宽度D2，以进行钝化。具体地，第一宽度D1可以是200nm至300nm，第二宽度D2可以是300nm至400nm。本实施例的V形坑V可以通过增加第一宽度和第二宽度D2来改善钝化功能。
当V形坑V的第一宽度D1小于100nm时，通过V形坑V提供的电子可以通过穿透位错(TD)产生漏电流。因此，当V形坑V的第一宽度D1小于100nm时，钝化功能可能劣化。
〈有源层〉
有源层50可以设置在第二半导体层41上。该实施例的有源层50可以包括V形坑V。有源层50的第一区域可以设置在V形坑V上。另外，有源层50的第二区域可以设置在V形坑V的外部。有源层50的第二区域可以设置在第一区域上方，并且可以包括沿第一方向的平坦表面。有源层50的第一区域可以比有源层50的第二区域薄。
有源层50的第二区域可以对应于作为极性平面的C(0001)平面，并且第一区域可以对应于作为半极性平面的R(1102)平面。
有源层50可以具有单阱结构、单量子阱(SQM)结构、多阱结构、多量子阱(MQW)结构、量子线结构或量子点结构中的至少一种。
有源层50是通过第一半导体层40注入的电子(或空穴)和通过第二半导体层60注入的空穴(或电子)彼此复合以由于根据有源层50的形成材料之间的带隙差而发光的层。有源层50可以由化合物半导体制成。有源层50可以由III-V族化合物半导体或II-VI族化合物半导体中的至少一种制成。当通过多阱结构实现有源层50时，有源层50可以包括交替设置的多个阱层和多个阻挡层。
多个阱层可以由例如具有经验式InxAlyGa1-x-yN(0≤x≤1，0≤y≤1，0≤x+y≤1)的半导体材料制成。多个阻挡层可以由例如具有经验式InxAlyGa1-x-yN(0≤x≤1，0≤y≤1，0≤x+y≤1)的半导体材料制成。
阱层和阻挡层均包括InGaN/GaN、GaN/AlGaN、AlGaN/AlGaN、InGaN/AlGaN、InGaN/InGaN、AlGaAs/GaA、InGaAs/GaAs、InGaP/GaP、AlInGaP/InGaP和InP/GaAs对中的至少一对。
〈第七半导体层〉
第七半导体层43可以设置在有源层50和第二半导体层41之间。第七半导体层43可以具有包括多对的超晶格结构。例如，第七半导体层43可以具有多对半导体层交替设置的结构，所述多对半导体层由选自诸如以下化合物半导体中的至少两种制成：GaN、InN、AlN、InGaN、AlGaN、InAlGaN和AlInN。例如，第七半导体层43可以是包括多对的InGaN/GaN。
具有超晶格结构的第七半导体层43可以包括电流扩散函数和应力松弛函数。
虽然未在附图中示出，但是可以在有源层50和第六半导体层60之间进一步包括具有超晶格结构的半导体层。具有超晶格结构的半导体层例如可以包括多个对。例如，具有超晶格结构的半导体层可以具有多对半导体层交替设置的结构，所述多对半导体层由选自诸如以下化合物半导体中的至少两种制成：GaN、InN、AlN、InGaN、AlGaN、InAlGaN和AlInN。具有超晶格结构的半导体层可以包括电流扩散功能和应力松弛功能。
〈第三半导体层〉
第三半导体层71可以设置在有源层50上。第三半导体层71可以包括阻挡电子穿过有源层50的电子阻挡功能。例如，第三半导体层71可以包括，例如，诸如GaN、InN、AlN、InGaN、AlGaN、InAlGaN和AlInN的化合物半导体中的至少一种。第三半导体层71可以包括诸如InxAlyGa1-x-yN(0≤x≤1，0<y≤1，0<x+y≤1)的经验式。第三半导体层71可以由带隙比有源层50的阻挡层的带隙宽的AlN基半导体制成，AlN基半导体可以包括选自AlN、AlGaN、InAlGaN和AlInN基半导体中的至少一种。第三半导体层71可以是包括诸如Mg、Zn、Ca、Sr和Ba的p型掺杂剂的p型半导体层。
第三半导体层71可以包括V形坑V。第三半导体层71的第一区域可以设置在V形坑V上。另外，第三半导体层71的第二区域可以设置在V形坑V外部。第三半导体层71的第二区域可以设置在第三半导体层71的第一区域上方，并且可以包括沿第一方向的平坦表面。第三半导体层71的第一区域可以比第三半导体层71的第二区域薄。
第三半导体层71的第二区域可以对应于作为极性平面的C(0001)平面，并且第三半导体层71的第一区域可以对应于作为半极性平面的R(1102)平面。
第三半导体层71的第一区域的厚度可以小于其第二区域的厚度。第一区域与第二区域的比率可以是1:50至1:2。具体地，第一区域与第二区域的比率可以是1:5至3:10。
例如，第三半导体层71的第一区域的厚度可以是1nm至50nm。更具体地，第三半导体层71的第一区域的厚度可以是1nm至5nm。当第三半导体层71的第一区域的厚度小于1nm时，电子可能由于该小厚度而通过，可能劣化电子阻挡功能。当第三半导体层71的第一区域的厚度大于50nm时，由于包含铝组合物的半导体层的厚度增加，铝组分可能使晶体质量劣化。
第三半导体层71可以以单层或多层形成。当第三半导体层71是多层时，
第三半导体层71可以包括超晶格结构。超晶格结构可以是具有不同铝组分的AlGaN/AlGaN的堆叠结构，或者可以包括AlGaN/GaN的超晶格结构。第三半导体层71的超晶格结构可以通过扩散包括在电压中的异常电流来保护有源层50。
〈第四半导体层〉
第四半导体层72可以设置在第三半导体层71上。第四半导体层72可以设置在第三半导体层71和第五半导体层73之间。
第四半导体层72可以由III-V族化合物半导体或II-VI族化合物半导体中的至少一种制成。第四半导体层72可以由例如具有经验式InxAlyGa1-x-yN(0≤x≤1，0≤y≤1，0≤x+y≤1)的半导体材料制成。第四半导体层72可以包括例如GaN、AlN、AlGaN、InGaN、InN、InAlGaN、AlInN、AlGaAs、GaP、GaAs、GaAsP或AlGaInP中的至少一种。作为该实施例的第四半导体层72，将描述GaN作为示例。第四半导体层72可以是未掺杂的半导体层，但是本发明不限于此。
第四半导体层72可以包括低于第三半导体层71和第五半导体层73的带隙的带隙。第四半导体层72设置在第三半导体层71和第五半导体层73之间，以通过由比第三半导体层71和第五半导体层73的带隙低的带隙所产生的2维空穴气(2-dimensional hole gas，2DHG)增大空穴注入效率。
第四半导体层72可以包括V形坑V。第四半导体层72的第一区域可以设置在V形坑V上。另外，第四半导体层72的第二区域可以设置在V形坑V外部。第四半导体层72的第二区域可以设置在第一区域上方，并且可以包括沿第一方向的平坦表面。第四半导体层72的第一区域的厚度可以小于其第二区域的厚度。
第四半导体层72的第二区域可以对应于作为极性平面的C(0001)平面，并且第四半导体层72的第一区域可以对应于作为半极性平面的R(1102)平面。
〈第五半导体层〉
第五半导体层73可以设置在第四半导体层72上。第五半导体层73可以包括电流阻挡功能，用于阻挡空穴从第六半导体层60沿垂直方向行进。第五半导体层73可以引导空穴通过V形坑V注入，以提高载流子注入效率。
为此，第五半导体层73可以包括V形坑V。第五半导体层73的第一区域73S可以设置在V形坑V上。此外，第五半导体层73的第二区域73T可以设置在V形坑V的外部。第五半导体层73的第二区域73T可以设置在第五半导体层73的第一区域73S上方，并且可以包括沿第一方向的平坦表面。第五半导体层73的第一区域73S可以比第五半导体层73的第二区域73T薄。该实施例可以通过由包括比第二区域73T薄的第一区域73S的第五半导体层73，引导空穴穿过V形坑V来改善发光效率。
第五半导体层73的第二区域73T可以对应于作为极性平面的C(0001)平面，并且第五半导体层73的第一区域73S可以对应于作为半极性平面的R(1102)平面。
当第五半导体层73的第一区域73S的厚度是t1并且第五半导体层73的第二区域73T的厚度是t2时，第五半导体层73可以具有t1<t2的关系。t1:t2的比例可以是1:50至1:2。具体地，t1:t2比率可以是1:5至3:10。
例如，第五半导体层73的第一区域73S的厚度可以是1nm至50nm。更具体地，第五半导体层73的第一区域73S的厚度可以是1nm至5nm。当第五半导体层73的第一区域73S的厚度小于1nm时，电子可能由于该小厚度而通过，并且可能劣化电子阻挡功能。当第五半导体层73的第一区域73S的厚度大于50nm时，由于包含铝组合物的半导体层的厚度增加，铝组分可能使晶体质量劣化。
例如，第五半导体层73可以包括诸如GaN、InN、AlN、InGaN、AlGaN、InAlGaN和AlInN的化合物半导体中的至少一种。第五半导体层73可以包括经验式，例如，InxAlyGa1-x-yN(0≤x≤1，0<y≤1，0<x+y≤1)。第五半导体层73可以由带隙比有源层50的阻挡层的带隙宽的AlN基半导体制成。例如，AlN基半导体可以包括选自AlN、AlGaN、InAlGaN和AlInN基半导体中的至少一种。第五半导体层73可以包括比第三半导体层71的带隙宽的带隙，但是本发明不限于此。例如，第五半导体层73的带隙可以与第三半导体层71的带隙相同。第五半导体层73可以是未掺杂的半导体层，但是本发明不限于此。
例如，第五半导体层73可以是掺杂有诸如Si、Ge、Sn、Se和Te的n型掺杂剂的n型半导体层。另外，第五半导体层73可以是包括诸如Mg、Zn、Ca、Sr和Ba的p型掺杂剂的p型半导体层。另外，第五半导体层73可以是包含氧化物或碳的绝缘层。
第五半导体层73可以以单层或多层形成。当第五半导体层73是多层时，第五半导体层73可以包括超晶格结构。超晶格结构可以是具有不同铝组分的AlGaN/AlGaN的堆叠结构，或者可以包括AlGaN/GaN的超晶格结构。第五半导体层73的超晶格结构可以通过扩散包括在电压中的异常电流来保护有源层50。
〈第六半导体层〉
第六半导体层60可以设置在第五半导体层73上。第六半导体层60可以以单层或多层形成。第六半导体层60可以具有平坦的上表面。第六半导体层60可以设置在V形坑V上。
第六半导体层60可以由III-V族化合物半导体或II-VI族化合物半导体中的至少一种制成。第六半导体层60可以由例如具有经验式InxAlyGa1-x-yN(0≤x≤6，0≤y≤1，0≤x+y≤1)的半导体材料制成。第六半导体层60可以包括例如GaN、AlN、AlGaN、InGaN、InN、InAlGaN、AlInN、AlGaAs、GaP、GaAs、GaAsP或AlGaInP中的至少一种。第六半导体层60可以是包括诸如Mg、Zn、Ca、Sr和Ba的p型掺杂剂的p型半导体层。
本实施例的第一半导体层40可以由n型半导体层实现，第六半导体层60可以由p型半导体层实现，但是本发明不限于此。第一半导体层40可以是p型半导体层，第六半导体层60可以是n型半导体层。另外，可以在第六半导体层60上形成具有与第二导电类型的极性相反的极性的半导体层(例如，n型半导体层(未示出))。因此，半导体器件101实施例可以具有选自np结结构、pn结结构、npn结结构和pnp结结构中的任何一种结构。
在该实施例的半导体器件101中，第三至第五半导体层71、72和73设置在有源层50上以减少纵向方向上的载流子注入，并且可以增加通过V形坑V的载流子注入，提高发光效率。
由于本实施例的半导体器件101包括第五半导体层73，其中对应于C(0001)平面的第二区域73T的厚度与对应于R(1102)平面的第一区域73S的厚度的比率为1:50至1:2，通过2DHG效应增大空穴注入效率，同时增大通过V形坑V注入的载流子注入，以提高发光效率。
图5至图9是示出根据实施例的制造半导体器件的方法的视图。
参考图5，在一个实施例中，缓冲层30和第一半导体层40可以形成在基板20上。
将基板20载入到生长装置中，并且可以通过使用III-V族元素或II-VI族元素的化合物半导体在基板20上形成层或图案。
生长装置可以采用电子束蒸发器、PVD装置、CVD装置、PLD装置、双型热蒸发器、溅射装置、MOCVD装置等，但是本发明不仅限于这些装置。
基板20可以是导电基板或绝缘基板。例如，生长基板20可以选自由蓝宝石基板(Al2O3)、GaN、SiC、ZnO、Si、GaP、InP、Ga2O3和GaAs构成的组。
可以在基板20上形成缓冲层30。缓冲层30可以通过使用III-V族化合物半导体或II-VI族化合物半导体形成至少一层。缓冲层30可以由例如具有经验式InxAlyGa1-x-yN(0≤x≤1，0≤y≤1，0≤x+y≤1)的半导体材料制成。缓冲层30可以包括例如GaN、AlN、AlGaN、InGaN、InN、InAlGaN、AlInN、AlGaAs、GaP、GaAs、GaAsP、AlGaInP或ZnO中的至少一种。
第一半导体层40可以形成在缓冲层30上。第一半导体层40可以由III-V族化合物半导体或II-VI族化合物半导体中的至少一种制成。第一半导体层40可以由例如具有经验式InxAlyGa1-x-yN(0≤x≤1，0≤y≤1，0≤x+y≤1)的半导体材料制成。第一半导体层40可以包括例如GaN、AlN、AlGaN、InGaN、InN、InAlGaN、AlInN、AlGaAs、GaP、GaAs、GaAsP或AlGaInP中的至少一种。第一半导体层40可以是掺杂有诸如Si、Ge、Sn、Se和Te的n型掺杂剂的n型半导体层。
参考图6，可以在1000℃或更低的低温下在第一半导体层40上二维地生长第二半导体层41，以在多个穿透位错TD上形成V形坑V。V形坑V的下顶点可以对应于每个穿透位错TD。具体地，V形坑V的下顶点可以与踩踏位错TD接触。
第二半导体层41可以由III-V族化合物半导体或II-VI族化合物半导体中的至少一种制成。第二半导体层41可以由例如具有经验式InxAlyGa1-x-yN(0≤x≤1，0≤y≤1，0≤x+y≤1)的半导体材料制成。第二半导体层41可以包括例如GaN、AlN、AlGaN、InGaN、InN、InAlGaN、AlInN、AlGaAs、GaP、GaAs、GaAsP或AlGaInP中的至少一种。第二半导体层41可以是掺杂有诸如Si、Ge、Sn、Se和Te的n型掺杂剂的n型半导体层。
参考图6，可以在第二半导体层41上形成第七半导体层43。有源层50可以形成在第二半导体层41上。
可以在1,000℃或更低的低温下生长第七半导体层43和有源层50以包括V形坑V。第七半导体层43和有源层50可以形成为使得对应于R(1102)平面的第一区域比对应于C(0001)平面的第二区域薄。
有源层50可以由化合物半导体实现。有源层50可以由III-V族化合物半导体或II-VI族化合物半导体中的至少一种制成。当通过多阱结构实现有源层50时，有源层50可以包括交替设置的多个阱层和多个阻挡层。多个阱层可以由例如具有经验式InxAlyGa1-x-yN(0≤x≤1，0≤y≤1，0≤x+y≤1)的半导体材料制成。多个阻挡层可以由例如具有经验式InxAlyGa1-x-yN(0≤x≤1，0≤y≤1，0≤x+y≤1)的半导体材料制成。阱层和阻挡层各自包括InGaN/GaN、GaN/AlGaN、AlGaN/AlGaN、InGaN/AlGaN、InGaN/InGaN、AlGaAs/GaAs、InGaAs/GaAs、InGaP/GaP、AlInGaP/InGaP和InP/GaAs中的至少一对。
第七半导体层43可以形成为包括多对的超晶格结构。例如，第七半导体层43可以具有这样的结构，其中交替地设置由诸如GaN、InN、AlN、InGaN、AlGaN、InAlGaN和AlInN的化合物半导体中的至少两种制成的多对半导体层。例如，第七半导体层43可以是包括多对的InGaN/GaN。
参考图8，可以在有源层50上形成第三至第五半导体层71、72和73。
可以在1000℃或更低的低温下生长第三至第五半导体层71、72和73,以包括V形坑(V)。
第三至第五半导体层71、72和73可以形成为使得对应于R(1102)平面的第一区域比对应于C(0001)平面的第二区域薄。
第三半导体层71可以包括例如化合物半导体中的至少一种，诸如GaN、InN、AlN、InGaN、AlGaN、InAlGaN和AlInN。第三半导体层71可以包括经验式，例如，InxAlyGa1-x-yN(0≤x≤1，0<y≤1，0<x+y≤1)。第三半导体层71可以由带隙比有源层50的势垒层的带隙宽的AlN基半导体制成。AlN基半导体可以包括选自AlN、AlGaN、InAlGaN和AlInN基半导体中的至少一种。第三半导体层71可以是包括诸如Mg、Zn、Ca、Sr和Ba的p型掺杂剂的p型半导体层。
第三半导体层71的第一区域与第二区域的比率可以是1:50至1:2。具体地，第一区域与第二区域的比率可以是1:5至3:10。
例如，第三半导体层71的第一区域的厚度可以是1nm至50nm。更具体地，第三半导体层71的第一区域的厚度可以是1nm至5nm。当第三半导体层71的第一区域的厚度小于1nm时，电子可能由于该小厚度而通过，可能劣化电子阻挡功能。当第三半导体层71的第一区域的厚度大于50nm时，由于包含铝组合物的半导体层的厚度增加，铝组分可能使晶体质量劣化。
第三半导体层71可以以单层或多层形成。当第三半导体层71是多层时，第三半导体层71可以包括超晶格结构。超晶格结构可以是具有不同铝组分的AlGaN/AlGaN的堆叠结构，或者可以包括AlGaN/GaN的超晶格结构。第三半导体层71的超晶格结构可以通过扩散包括在电压中的异常电流来保护有源层50。
第四半导体层72可以由III-V族化合物半导体或II-VI族化合物半导体中的至少一种制成。第四半导体层72可以由例如具有经验式InxAlyGa1-x-yN(0≤x≤1，0≤y≤1，0≤x+y≤1)的半导体材料制成。第四半导体层72可以包括例如GaN、AlN、AlGaN、InGaN、InN、InAlGaN、AlInN、AlGaAs、GaP、GaAs、GaAsP或AlGaInP中的至少一种。作为该实施例的第四半导体层72，将描述GaN作为示例。第四半导体层72可以是未掺杂的半导体层，但是本发明不限于此。
第四半导体层72可以包括比第三半导体层71和第五半导体层73的带隙低的带隙。第四半导体层72设置在第三和第五半导体层71和73之间，以通过由带隙低于第三和第五半导体层71和73的带隙引起的二维空穴气体(2DHG)效应增加空穴注入效率。
第五半导体层73可以包括电流阻挡功能，以阻挡空穴在纵向上行进。第五半导体层73可以引导空穴通过V形坑V注入，以提高载流子注入效率。
第五半导体层73的第一区域73S可以设置在V形坑V上。另外，第五半导体层73的第二区域73T可以设置在V形坑V的外部。第五半导体层73的第二区域73T可以设置在第五半导体层73的第一区域73S上方，并且可以包括沿第一方向的平坦表面。
该实施例可以通过包括比第二区域73T薄的第一区域73S的第五半导体层73引导空穴穿过V形坑V，提高发光效率。
当第五半导体层73的第一区域73S的厚度是t1并且第五半导体层73的第二区域73T的厚度是t2时，第五半导体层73可以具有t1<t2的关系。t1:t2的比例可以是1:50至1:2。具体地，t1:t2比率可以是1:5至3:10。
例如，第五半导体层73的第一区域73S的厚度可以是1nm至50nm。更具体地，第五半导体层73的第一区域73S的厚度可以是1nm至5nm。当第五半导体层73的第一区域73S的厚度小于1nm时，由于电子可能由于该小厚度而通过，电子阻挡功能可能劣化。当第五半导体层73的第一区域73S的厚度大于50nm时，由于包含铝组合物的半导体层的厚度增加，铝组分可能使晶体质量劣化。
第五半导体层73可以包括例如化合物半导体中的至少一种，诸如GaN、InN、AlN、InGaN、AlGaN、InAlGaN和AlInN。第五半导体层73可以包括经验式，例如，InxAlyGa1-x-yN(0≤x≤1，0<y≤1，0<x+y≤1)。第五半导体层73可以由带隙比有源层50的阻挡层的带隙宽的AlN基半导体制成。例如，AlN基半导体可以包括选自AlN、AlGaN、InAlGaN和AlInN基半导体中的至少一种。第五半导体层73可以包括比第三半导体层71宽的带隙，但是本发明不限于此。例如，第五半导体层73的带隙可以与第三半导体层71的带隙相同。第五半导体层73可以是未掺杂的半导体层，但是本发明不限于此。
例如，第五半导体层73可以是掺杂有诸如Si、Ge、Sn、Se和Te的n型掺杂剂的n型半导体层。另外，第五半导体层73可以是包括诸如Mg、Zn、Ca、Sr和Ba的p型掺杂剂的p型半导体层。另外，第五半导体层73可以是包含氧化物或碳的绝缘层。
第五半导体层73可以以单层或多层形成。当第五半导体层73是多层时，
第五半导体层73可以包括超晶格结构。超晶格结构可以是具有不同铝组分的AlGaN/AlGaN的堆叠结构，或者可以包括AlGaN/GaN的超晶格结构。第五半导体层73的超晶格结构可以通过扩散包括在电压中的异常电流来保护有源层50。
参考图9，可以在第五半导体层73上形成第六半导体层60。可以通过增强二维生长来填充V形坑V来合并第六半导体层60。
第六半导体层60可以由III-V族化合物半导体或II-VI族化合物半导体中的至少一种制成。第六半导体层60可以由例如具有经验式InxAlyGa1-x-yN(0≤x≤1，0≤y≤1，0≤x+y≤1)的半导体材料制成。第六半导体层60可以包括例如GaN、AlN、AlGaN、InGaN、InN、InAlGaN、AlInN、AlGaAs、GaP、GaAs、GaAsP或AlGaInP中的至少一种。第六半导体层60可以是包括诸如Mg、Zn、Ca、Sr和Ba的p型掺杂剂的p型半导体层。
本实施例的第一半导体层40可以由n型半导体层实现，第六半导体层60可以由p型半导体层实现，但是本发明不限于此。第一半导体层40可以是p型半导体层，第六半导体层60可以是n型半导体层。另外，可以在第六半导体层60上形成具有与第二导电类型的极性相反的极性的半导体层(例如，n型半导体层(未示出))。因此，半导体器件101实施例可以具有选自np结结构，pn结结构，npn结结构和pnp结结构中的任何一种结构。
在该实施例的半导体器件101中，第三至第五半导体层71、72和73设置在有源层50上以减少纵向上的载流子注入，并且可以增加穿过V形坑V的载流子注入，提高发光效率。
由于本实施例的半导体器件101包括第五半导体层73，其中对应于C(0001)面的第一区域73S的厚度与对应于R(1102)平面的第二区域73T的厚度的比率为1:50至1:2，通过2DHG效应增加空穴注入效率，同时增加通过V形坑V注入的载流子注入，以提高发光效率。
图10是示出包括电极的水平型发光器件的视图。
如图10所示，在水平型半导体器件101中，相同的附图标记被分配给与图1至图9中所示的构造相对应的构造，可以采用参照图1至图9的技术特征。
如图1和图10所示，水平型半导体器件101可以包括第一电极191和第二电极195，第一电极191可以电连接到第一半导体层40，第二电极195可以电连接到第六半导体层60。第一电极191可以设置在第一半导体层40上，第二电极195可以设置在第二半导体层70上。
第一电极191和第二电极195还可以包括具有臂结构或指状结构的电流扩散图案。第一电极191和第二电极195可以由具有欧姆接触特性的非透光金属、接触层和接合层制成，但是本发明不限于此。第一电极193和第二电极195可以选自Ti、Ru、Rh、Ir、Mg、Zn、Al、In、Ta、Pd、Co、Ni、Si、Ge、Ag、Au及其选择性合金。
这里，具有欧姆功能的导电层80可以设置在第二电极195和第六半导体层60之间。
导电层80可包括至少一种导电材料。导电层80可以是单层或多层。导电层80可以包括金属、金属氧化物或金属氮化物中的至少一种。导电层80可以包括透光材料。例如，导电层80可以包括氧化铟锡(ITO)、氧化铟锌(IZO)、氮氧化铟锌(IZON)、氧化铟锌锡(IZTO)、氧化铟铝锌(IAZO)、氧化铟镓锌(IGZO)、氧化铟镓锡(IGTO)、氧化铝锌(AZO)、氧化锑锡(ATO)、氧化镓锌(GZO)、IrOx、RuOx、RuOx/ITO、Ni/IrOx/Au、Ni/IrOx/Au/ITO、Pt、Ni、Au、Rh或Pd中的至少一种。
绝缘层180可以设置在导电层80上。绝缘层180可以设置在导电层80、第三至第六半导体层43、90、45和60的侧表面上。另外，绝缘层180可以设置在第二半导体层41从第四半导体层90暴露的上表面上，并且可以直接与第一电极191和第二电极195接触。绝缘层180包括绝缘材料或由包括Al、Cr、Is、Ti、Zn或Zr中的至少一种的氧化物、氮化物、氟化物和硫化物中的至少一种制成的绝缘树脂。绝缘层180可以选择性地由例如SiO2、Si3N4、Al2O3和TiO2制成。绝缘层180可以形成有单层或多层，但是本发明不限于此。
图11是示出包括电极的纵向型发光器件的视图。
如图11所示，在半导体器件102中，相同的附图标记被分配给与图1至图10中所示的构造相对应的构造，可以使用图1至图9的技术特征。
如图9所示，半导体器件102可以包括在第一半导体层40上的第一电极291，以及设置在与第一电极291相对的一侧上的第二电极295。
第二电极295可以设置在第六半导体层60下方，并且可以包括导电层281、反射层297、接合层298和支撑构件299。
导电层281可以设置在第六半导体层60上。导电层281可以与第六半导体层60欧姆接触，并且可以包括至少一种导电材料。导电层281可以是单层或多层。
导电层281可以包括金属、金属氧化物或金属氮化物中的至少一种。导电层281可以包括透光材料。例如，导电层281可以包括氧化铟锡(ITO)、氧化铟锌(IZO)、氮氮化铟锌(IZON)、氧化铟锌锡(IZTO)、氧化铟铝锌(IAZO)、氧化铟镓锌(IGZO)、氧化铟镓锡(IGTO)、氧化铝锌(AZO)、氧化锑锡(ATO)、氧化镓锌(GZO)、IrOx、RuOx、RuOx/ITO、Ni/IrOx/Au、Ni/IrOx/Au/ITO、Pt、Ni、Au、Rh或Pd中的至少一种。
反射层297可以设置在导电层281上。反射层297可以形成为包括由选自Ag、Ni、Al、Rh、Pd、Ir、Ru、Mg、Zn、Pt、Au、Hf及其任何组合组成的组中选择的材料制成的至少一个层的结构。
接合层298可以设置在反射层297上。接合层298可以设置在支撑构件299和反射层297之间。接合层298可以用作阻挡金属或接合金属，其材料可包括，例如，Ti、Au、Sn、Ni、Cr、Ga、In、Bi、Cu、Ag、Ta或其选择性合金中的至少一种。
支撑构件299可以设置在接合层298上。支撑构件299可以由导电构件制成，例如铜(Cu)、金(Au)、镍(Ni)、钼(Mo)、铜-钨(Cu-W)和载体晶片(例如，Si、Ge、GaAs、ZnO、SiC等)。作为另一示例，支撑构件299可以由导电片实现。
沟道层283和电流阻挡层285可以设置在第六半导体层60和第二电极295之间。
沟道层283可以设置在第六半导体层60的下边缘区域处，并且可以形成为具有圆环形、环形或框架形状。沟道层283可以包括透明导电材料或绝缘材料。例如，沟道层283可以包括ITO、IZO、IZTO、IAZO、IGZO、IGTO、AZO、ATO、SiO2、SiOx、SiOxNy、Si3N4、Al2O3或TiO2中的至少一种。沟道层283的内部部分设置在第六半导体层60下方，沟道层283的外部部分设置为比发光结构的侧表面更靠近外侧。
电流阻挡层285可以设置在第六半导体层60和反射层297之间。电流阻挡层285可以包括绝缘材料。例如，电流阻挡层85可以包括SiO2、SiOx、SiOxNy、Si3N4、Al2O3或TiO2中的至少一种。作为另一示例，电流阻挡层285可以由用于肖特基接触的金属制成。
电流阻挡层285设置得在半导体层的厚度方向上对应于设置在半导体层上的第一电极291。电流阻挡层285可阻挡在第一和第二电极291和295之间的最短距离中流动的电流，并将电流引导到另一路径以实现电流扩散效果。可以设置一个或多个电流阻挡层285，并且其部分区域或整个区域可以在垂直于第一电极291的方向上重叠。
这里，可以在第一半导体层40上形成诸如粗糙结构的光提取结构(未示出)。在第一半导体层40的上表面、第一至第六半导体层40、41、90、43和45以及有源层50和沟道层283的侧表面上形成绝缘层(未示出)，但是本发明不限于此。
在图10和图11中所示的水平型和纵向型半导体器件101和102中，第三至第五半导体层71、72和73设置在有源层50上以减少纵向方向上的载流子注入，并且可以增大通过V形坑V的载流子注入，以提高发光效率。
由于本实施例的半导体器件101包括第五半导体层73，其中对应于C(0001)面的第二区域73T的厚度与对应于R(1102)平面的第一区域73S的厚度的比率为1:50至1:2，通过2DHG效应增加空穴注入效率，同时增加穿过V形坑V注入的载流子注入，以提高发光效率。
图12是根据本公开另一实施例的半导体器件的概念图。
图13是示出根据本发明的实施例的具有各种尺寸的凹部的平面图。
参考图12，根据本发明另一实施例的半导体器件103可以包括第一导电类型半导体层300、设置在第一导电类型半导体层300上的有源层500、以及设置在有源层500上的第二导电类型半导体层700。第一导电类型半导体层300、有源层500或第二导电类型半导体层700中的至少一个可以包括形成在其中的V-形凹部(V形坑)。
基板100可以包括导电基板或绝缘基板。基板100可以是适合于半导体材料生长的材料或载体晶片。基板100可以由选自蓝宝石(Al2O3)、SiC、GaAs、GaN、ZnO、GaP、InP和Ge的材料制成，但是本发明不限于此。
缓冲层200可以设置在第一导电类型半导体层300和基板100之间。缓冲层200可以减轻发光结构和基板100之间的晶格失配。
缓冲层200可以是III族元素和V族元素的组合，或者可以包括GaN、InN、AlN、InGaN、AlGaN、InAlGaN和AlInN中的任何一种。缓冲层200可以掺杂有掺杂剂，但是本发明不限于此。
缓冲层200可以在基板100上生长为单晶，并且生长为单晶的缓冲层200可以改善在缓冲层上生长的第一导电类型半导体层300的结晶度200。
第一导电类型半导体层300可以由诸如III-V族或II-VI族的化合物半导体制成，并且可以掺杂有第一掺杂剂。第一导电类型半导体层300可以由具有经验式Inx1Aly1Ga1-x1- y1N(0≤x1≤1，0≤y1≤1，0≤x1+y1≤1)的半导体材料制成，例如，GaN、AlGaN、InGaN和InAlGaN。第一掺杂剂可以是n型掺杂剂，例如Si，Ge，Sn，Se和Te。当第一掺杂剂是n型掺杂剂时，掺杂有第一掺杂剂的第一导电类型半导体层300可以是n型半导体层。
有源层500是其中通过第一导电类型半导体层300注入的电子(或空穴)和通过第二导电类型半导体层700注入的空穴(或电子)彼此相遇的层。由于电子和空穴的复合，有源层500可以移位到低能级以发射具有与能级相对应的波长的光。
有源层500可以具有单阱结构、多阱结构、单量子阱结构、多量子阱(MQW)结构、量子点结构或量子线结构中的任何一种，但是有源层500的结构不限于此。
通常，由于基板100和第一导电类型半导体层300之间的晶格失配，在第一导电类型半导体层300中可能发生诸如位错(D)的晶格缺陷。漏电流由于半导体器件的位错(D)而增大，并且可能易受外部静电的影响。
有源层500可以形成有由位错D引起的凹部R1。凹部的尺寸可以以各种方式形成。凹部R1缓和第一导电类型半导体层300和有源层500之间的应力，并防止位错D延伸到有源层500和第二导电类型半导体层700，从而改善半导体器件的质量。
凹部R1可以防止由于位错D引起的漏电流，以改善静电放电(ESD)量。然而，形成凹部的区域对发光没有贡献，因此发光强度降低。
第二导电类型半导体层700可以形成在有源层500上，可以由诸如III-V族或II-VI族的化合物半导体制成，并且可以掺杂有第二掺杂剂。第二导电类型半导体层700可以由具有经验式Inx5Aly2Ga1-x5-y2N(0≤x5≤1，0≤y2≤1，0≤x5+y2≤1)的半导体材料或选自AlInN、AlGaAs、GaP、GaAs、GaAsP和AlGaInP材料制成。当第二掺杂剂是诸如Mg、Zn、Ca、Sr和Ba的p型掺杂剂时，掺杂有第二掺杂剂的第二导电类型半导体层700可以是p型半导体层。
电子阻挡层(EBL)600可以设置在有源层500和第二导电类型半导体层700之间。电子阻挡层600可以阻挡从第一导电类型半导体层300供应的电子的流动到第二导电类型半导体层700，从而增加电子和空穴在有源层500中复合的可能性。电子阻挡层600的能带隙可以大于有源层500和/或第二导电类型半导体层700的能带隙。
电子阻挡层600可以由具有经验式Inx1Aly1Ga1-x1-y1N(0≤x≤1，0≤y≤1，0≤x1+y1≤1)的半导体材料制成，例如，AlGaN、InGaN和InAlGaN，但是本发明不限于此。由于电子阻挡层600形成在具有凹部的有源层500上，所以电子阻挡层600可以具有与凹部的形状对应的凹部。
图14是示出显色指数和光输出之间的关系的曲线图。
参考图14，可以看出显色指数(CRI)和光输出具有反比关系。显色指数(CRI)是一种指数，用于评估光源的光线如何使物体的固有颜色呈现自然色。
随着半导体器件的波长增加，可以增加显色指数，同时可以减少光输出。特别地，随着显色指数的增加，光输出在450nm或更小的峰值波长处增加，但是随着显色指数的增加，光输出在大于450nm的峰值波长处减小。因此，需要开发一种能够在450nm或更高、或450nm至460nm的峰值波长下随着显色指数的增加而增加光输出的半导体器件。
光输出与半导体器件的主波长有关。这是因为商业化阶段中的磷光体技术的效率在450nm以下降低。
可能有必要控制有源层500的能带隙以在半导体器件中具有450nm或更大的峰值波长。例如，当有源层500是InGaN阱层/GaN势垒层时，可以通过调整阱层的In的组成来控制能带隙。然而，如果In的组成增加，则有源层500的膜质量降低，并且光输出降低。
可以增加阻挡层的厚度以改善有源层500的膜质量。当阻挡层是多个时，可以通过增加所有多个阻挡层的厚度来改善膜质量。然而，当阻挡层变厚时，存在工作电压升高的问题。
作为改善有源层500的膜质量的另一种方法，可以考虑在高温下生长阻挡层的方法。当阻挡层在高温下生长时，结晶度得到改善，以改善有源层500的膜质量。然而，当阻挡层在高温下生长时，存在形成在有源层500中的V形凹部的尺寸减小或消失的问题。
当凹部的尺寸减小或消失时，多个凹部的尺寸变得不均匀，从而降低了有利效果并降低了产量。另外，由于空穴难以注入凹部一侧，因此可能减少光输出。因此，需要一种在高温下生长阻挡层以在保持凹部的同时提高膜质量的技术。
图15是根据本发明另一实施例的半导体器件的局部剖视图。
图16是图15中的部分A和部分B的放大视图。
图17是示出根据本发明另一实施例的半导体器件的横截面的视图。
参见图15和16，有源层500可以设置在触发层400上。触发层400的铟(In)的组分可以高于第一导电类型半导体层300的铟的组分。通常，铟(In)具有大的晶格尺寸。因此，对于包含较大量铟的氮化镓(GaN)层，可以更容易地形成晶格失配导致的凹部。触发层400可以将位错转换为凹部410，使多个凹部生长为均匀的尺寸。
有源层500可以包括第一有源层510和第二有源层520。第一有源层510可以是与第一导电类型半导体层300相邻设置的层，第二有源层520可以是设置在第一有源层510和第二导电类型半导体层700之间的层。
第一有源层510和第二有源层520可以包括具有多个凹部R1的第一区域P1、以及在多个凹部R1之间的第二区域P2。
第一有源层510可以包括交替布置的多个第一阱层510a和多个第一阻挡层510b。第二有源层520可以包括交替布置的多个第二阱层520a和多个第二阻挡层520b。
由于第一有源层510形成在形成于触发层400中的凹部410上，因此凹部R1可以形成在第一区域P1中，并且相对平坦的区域可以形成在第二区域P2中。类似地，由于第二有源层520形成在第一有源层510的凹部R1上，所以凹部R1可以形成在第一区域P1中，并且相对平坦的区域可以形成在第二区域P2中。
第一有源层510的厚度可以小于第二区域P2的厚度。第一有源层510中的第一区域P1的厚度与第二区域P2的厚度的比率可以是1：2至1:10。当第一有源层510的第一阻挡层510b在低温下生长时，第一区域P1的厚度变得小于第二区域P2的厚度，从而可以保持凹部R1的形状。这里，第一区域P1的厚度可以是发光结构在厚度方向上的距离。
第一有源层510可能几乎不参与发光。也就是说，由于从第二导电类型半导体层700注入的空穴相对较重，所以空穴可能不会被注入到第一有源层510中。因此，第一有源层510可能不参与发光，或者可能产生相对弱的光。在一个实施例中，第一有源层510可以用于保持凹部R1的形状。
在第一阻挡层510中，第一区域P1的厚度可以小于第二区域P2的厚度。与第一阻挡层510b类似，第一阱层510a中的第一区域P1的厚度可以小于第二区域P2的厚度。或者，对于第一阱层510a的厚度，第一区域P1和第二区域P2之间可以没有很大差异。在一个实施例中，可以通过在低温下生长第一阻挡层510b并在第一区域P1中控制小厚度来保持凹部的形状。
在第一阻挡层510b中，第一区域P1的厚度与第二区域P2的厚度的比率可以是1:2至1:10。当厚度比小于1:2时，第一区域P1中的厚度可以增加并且凹部R1的尺寸可以逐渐变小。当凹部R1的尺寸在第一有源层510中开始减小时，凹部R1可在第二有源层520的生长过程中消失。当厚度比大于1:10时，第一区域P1中的厚度变得太小，并且第一阻挡层510b可能在一些区域中破裂。
第一阱层510a的厚度与第一阻挡层510b的厚度的比率可以是1:1至1:2.5。例如，第一阱层510a的厚度可以是2nm和5nm，并且第一势垒层510b的厚度可以是2nm和12.5nm。
由于第二有源层520设置在第一有源层510和第二导电类型半导体层700之间，因此大部分第二有源层520可以参与光发射。根据实施例，由于有源层500包括In以便产生具有450nm至460nm的长波长范围的光，因此膜的质量可能相对降低。因此，第二阻挡层520b可以在高温下生长以补偿膜的质量。
第二阻挡层520b的第一区域可以朝向第二导电类型半导体层700(从P1到P3)逐渐变窄。当第二阻挡层520b在高温下生长时，晶片翘曲。因此，第一区域P1可以变得相对较厚。因此，第二有源层520中的第一区域P1的厚度可以大于第二区域P2的厚度。
具体地，在第二阻挡层520b中，第一区域P1的厚度可以大于第二区域P2的厚度。类似于第二阻挡层520b，第二阱层520a中的第一区域P1的厚度可以大于第二区域P1的厚度。或者，对于第二阱层520a的厚度，第一区域P1和第二区域P2之间可以没有很大差异。
第一区域P1中的第二阻挡层520b的厚度可以大于第一阻挡层510b的厚度。这是因为第二阻挡层520b在比第一阻挡层510b更高的温度下生长。然而，第一区域P1中的第二有源层520的厚度可以不与第一有源层510的厚度显着不同。这是因为第一有源层510和第二有源层520在基本相似的温度下生长。因此，第一区域P1中的第二有源层520的厚度可以大于第一有源层510的厚度。
第二阻挡层520b可以具有厚度朝向凹部R1的中心增加的部分(更靠近位错传播路径D)。也就是说，第二阻挡层520b可以朝向凹部R1的中心逐渐变厚。另外，在第二阻挡层520b中，凹部R1的尺寸可以随着距第一有源层510的距离的增加而减小。
第二阻挡层520b中的第一区域P1的厚度与第二区域P2的厚度的比率可以在2:1和10:1之间。当厚度比小于2:1时，第二阻挡层520b的厚度可能减小并且膜质量可能劣化。当厚度比大于10:1时，凹部R1的尺寸可能过度减小。
在第二有源层520中，最靠近第一有源层510的阻挡层520b的厚度可以大于其余阻挡层的厚度。也就是说，在完成第一有源层510的生长并且开始第二有源层520的生长的部分中，阻挡层的厚度可以最大。
第二阱层520a的厚度与第二阻挡层520b的厚度的比率可以是1:1和1:3。第二阱层520a的厚度可以是2nm和5nm，第二势垒层520b的厚度可以是2nm和15nm。
根据实施例，第一阱层510a和第二阱层520a可以具有相同的厚度。然而，本发明不必限于此，第二阱层520a可以比第一阱层510a厚。在这种情况下，由于参与发光的第二有源层520的厚度增加，所以可以提高发光效率。
第一阻挡层510b和第二阻挡层520b可以掺杂有n型掺杂剂。随着第一阻挡层510b和第二阻挡层520b的厚度增加，可以降低工作电压。因此，第一和第二阻挡层510b和520b可以掺杂有掺杂剂以降低工作电压。掺杂浓度可以是1×1016/cm3至1×1019/cm3，但是本发明不限于此。
根据实施例，第一阻挡层510b可以在低温下生长以保持凹部R1，并且第二阻挡层520b可以在高温下生长以改善第二有源层520的膜质量。因此，可以产生具有长波长带的光，并且可以改善光输出。
参考图17，可以看出第一阻挡层510b的厚度从第二区域P2到第一区域P1逐渐减小。此外，可以确认凹部的形状保持在第一有源层中。
相反，可以看出，第二阻挡层520b的厚度从第二区域P2到第一区域P1逐渐增加。另外，可以看出第二阻挡层520b的厚度朝向第二有源层520中的上部变厚(d3>d2>d1)。
图18是根据本发明另一实施例的半导体器件的局部剖视图。图19是根据本发明又一实施例的半导体器件的局部剖视图。
图19是根据本发明又一实施例的半导体器件的局部剖视图。
参考图18，设置在有源层500上的电子阻挡层600和第二导电类型半导体层700可以设置在有源层500的凹部R1内。因此，从第二导电类型半导体层700注入的空穴可以穿过电子阻挡层600注入到有源层500中。
可以适当地调整第一有源层510的厚度和第二有源层520的厚度，使得当第二有源层520生长时凹部不会消失。
电子阻挡层600可以掺杂有P型掺杂剂，以增强空穴注入。如果掺杂P型掺杂剂，则可以降低电阻并且可以增加电流注入。P型掺杂剂可以是选自Mg、Zn、Ca、Sr和Ba中的一种或多种。
在第二区域P2中，由于P型掺杂剂的浓度相对较高，因此空穴注入相对容易。在第一区域P1中，由于Al的浓度相对较高并且P型掺杂剂的浓度低，因此空穴注入变得困难。也就是说，第一区域P1的电阻可以高于第二区域P2的电阻。随着第一区域P1的厚度变小，P型掺杂剂的掺杂可能变得困难。因此，电子阻挡层600可以在高温下生长，以增加凹部中的厚度。结果，可以增加掺杂剂的掺杂浓度。例如，电子阻挡层600可以在790℃至1230℃下生长，以将第一区域P1与第二区域P2的厚度比控制为0.8:1至1:1。
参考图19，可以仅控制第二有源层520的第二阻挡层520b的厚度以改善膜质量。根据实施例，由于第二阻挡层520b不是在高温下生长，因此可以解决第二阻挡层520b在第一区域P1中过度生长以减小凹部的问题。
另外，如图20所示，第一至第三有源层510、520和530可以设置为三个部分，并且第一至第三有源层510、520和530的阻挡层可以在不同的温度条件下生长。例如，第一部分510的阻挡层可以在200℃至230℃下生长，第二部分520的阻挡层可以在230℃至260℃下生长，并且第三部分530的阻挡层可以在260℃至270℃下生长。
根据一个实施方案，可以通过逐步升高生长温度来防止阻挡层在凹部中快速生长。因此，可以抑制有源层中的凹部尺寸的减小。
图21是用于描述根据本发明的实施例的制造半导体器件的方法的流程图。
参考图21，在制造半导体器件的方法中，第一导电类型半导体层300、有源层500、电子阻挡层600和第二导电类型半导体层700可以在基板上顺序形成。具体地，有源层500可以分为生长第一有源层510的操作(S10)和生长第二有源层520的操作(步骤S20)。
生长第一有源层510的操作可包括在700℃至800℃下形成第一阱层510a并在780℃至1030℃下生长第一阻挡层510b。由于第一阻挡层510b的生长温度相对较低，所以第一阻挡层510b可以在第一区域P1中生长为较小的厚度。
为了降低工作电压，第一阻挡层510b可以掺杂有硅。掺杂浓度可以是1×1016/cm3至1×1019/cm3，但是本发明不限于此。
生长第二有源层520的操作可包括在700℃至800℃下形成第二阱层520a并在790℃至1230℃下生长第二阻挡层520b。也就是说，第二阻挡层520b的生长温度可以设定为高于第一阻挡层510b的生长温度。
因此，可以改善第二阻挡层520b的结晶度。另外，第二阻挡层520b可以比第一区域P1中的第一阻挡层510b更厚。或者，由于晶片在第二阻挡层520b的生长温度下弯曲，所以第一区域P1可以变得相对较厚。当生长第二阻挡层520b时，可以比生长第一阻挡层510b时更多地供应生长气体。然而，本发明不限于此。
第二阻挡层520b可以掺杂有硅。掺杂浓度可以是1×1016/cm3至1×1019/cm3，但是本发明不限于此。
图22是示出根据实施例的半导体器件封装的截面图。
参考图22，根据实施例的半导体器件封装可以包括主体1，设置在主体1上的第一引线电极3和第二引线电极4，从第一引线电极3和第二引线电极4接收电力的半导体器件101、102和103，以及围绕半导体器件101、102和103的模制构件5。
主体1可以包括硅材料、合成树脂材料或金属材料，并且倾斜表面1a可以形成在半导体器件101、102和103周围。
第一引线电极3和第二引线电极4彼此电分离以向半导体器件101供电。
另外，第一引线电极3和第二引线电极4可以反射由半导体器件101、102和103产生的光，从而提高发光效率，并且可以用于将半导体器件101、102和103产生的热量释放到外面。
半导体器件101、102和103可以设置在第一引线电极3、第二引线电极4和主体1中的任何一个上，并且可以通过线方法、芯片键合方法等电连接到第一引线电极3和第二引线电极4，但是本发明不限于此。例如，半导体器件101、102和103中的每一个的一侧，例如，每个半导体器件101、102和103的背侧与第一引线电极3的上侧电接触，并且，半导体器件101、102和103中的每一个的另一侧可以通过使用导线电连接到第二引线电极4。
本实施例的半导体器件101、102和103可以是上述水平型半导体器件，翻盖型半导体器件和纵向型半导体器件中的任何一种，但是本发明不限于此。
模制构件5可以围绕半导体器件101、102和103以保护半导体器件101、102和103。另外，模塑构件5可以包括磷光体以改变由半导体器件101、102和103发射的光的波长。
根据实施例的半导体器件封装包括板上芯片(Chip On Board，COB)类型。主体1的上表面可以是平坦的，并且多个半导体器件101和102可以设置在主体1上。
半导体器件可以用作照明系统的光源、图像显示器件的光源或照明器件的光源。也就是说，半导体器件可以应用于布置在壳体中以提供光的各种电子器件。例如，当混合使用半导体器件和RGB磷光体时，可以实现具有优异显色指数(CRI)的白光。
采用具有高硅浓度比的硅原子的富Si的第四半导体层，半导体器件可以在没有穿透位错缺陷(TD)的情况下包括第二V形坑，从而提高载流子注入效率。也就是说，该实施例可以改善在具有穿透位错(TD)密度为1E8/cm2或更小的高质量模板中可能出现的工作电压上升和载流子注入效率劣化。
此外，该实施例的半导体器件封装包括第二V形坑，以提高载流子注入效率并使发光面积减小最小化，从而提高发光效率。
上述半导体器件包括发光器件封装，并且可以用作照明系统的光源，例如，用作图像显示器件的光源或照明器件的光源。
当用作图像显示器件的背光单元时，半导体装置可用作侧入式背光单元或直下式背光单元。当用作照明装置的光源时，半导体装置可以用作照明灯具或灯泡类型，或者可以用作移动终端的光源。
除了上述发光二极管之外，半导体器件还包括激光二极管。
与发光器件类似，激光二极管可以包括具有上述结构的第一导电类型半导体层、有源层和第二导电类型半导体层。虽然使用了当电流流过彼此接合的p型第一导电类型半导体和n型第二导电类型半导体时发光的电致发光现象，但在发射光的方向和相位上是存在不同。也就是说，激光二极管可以通过使用称为受激发射和相长干涉现象的现象来发射具有相同相位和相同方向的一个特定波长(单色光束)的光。由于这些特性，激光二极管可以用于光通信、医疗设备和半导体工艺设备。
作为光接收器件，例示了光检测器，其是一种检测光并将光的强度转换成电信号的换能器。光电探测器的实例包括光电池(硅，硒)、光输出元件(硫化镉，硒化镉)、光电二极管(例如，在可见盲光谱区域或真盲光谱区域具有峰值波长的PD)、光电晶体管、光电子增强管、光电管(真空，气体填充)和IR(红外线)检测器，但实施方案不限于此。
另外，诸如光电探测器的半导体器件可以通过使用通常具有优异光转换效率的直接带隙半导体来制造。或者，光电探测器具有多种结构，其最通用的结构包括使用pn结的钉扎光电探测器、使用肖特基结的肖特基光电探测器和金属-半导体-金属(MSM)光电探测器。
与发光器件类似，光电二极管可以包括具有上述结构的第一导电类型半导体层、有源层和第二导电类型半导体层，并且可以具有pn结或引脚结构。光电二极管通过施加反向偏压或零偏压来工作。当光入射到光电二极管上时，产生电子和空穴并且电流流动。此时，电流的大小可以近似与入射在光电二极管上的光的强度成比例。
光伏电池或太阳能电池是一种可以将光转换成电流的光电二极管。与发光器件类似，太阳能电池可以包括具有上述结构的第一导电类型半导体层、有源层和第二导电类型半导体层。
此外，半导体器件可以通过使用pn结的普通二极管的整流特性用作电子电路的整流器，并且可以应用于微波电路以便应用于振荡电路等。
此外，上述半导体器件不一定由半导体制成，并且在一些情况下还可以包括金属材料。例如，诸如光接收装置的半导体装置可以通过使用Ag、Al、Au、In、Ga、N、Zn、Se、P或As中的至少一种来实现，并且可以通过使用本征半导体材料或掺杂有p型或n型掺杂剂的半导体实现。
虽然已经参考实施例描述了本发明，但是这仅仅是示例，并不限制本发明的范围。本领域技术人员将理解，在不脱离本发明的精神和范围的情况下，可以对其进行各种改变和应用。例如，可以修改和实现实施例中具体示出的各个组件。应当理解，与这些变化和应用有关的差异包括在所附权利要求中限定的本发明的范围内。

Claims (10)

1.一种半导体器件，包括
第一半导体层；
第二半导体层，设置在第一半导体层上并包括V形坑；
有源层，设置在第二半导体层上；
第三半导体层，位于所述有源层上，具有比有源层的带隙宽的带隙；
第四半导体层，设置在第三半导体层上；和
第五半导体层，位于第四半导体层上，具有比第四半导体层的带隙宽的带隙；
其中第三半导体层和第五半导体层包含铝组分，
其中第五半导体层的带隙等于或宽于第三半导体层的带隙。
2.根据权利要求1所述的半导体器件，其中所述有源层包括设置在所述V形坑上的第一区域，以及设置在所述第一区域和所述V形坑之外的第二区域，
其中第二区域被设置为高于第一区域。
3.根据权利要求2所述的半导体器件，其中在所述有源层和所述第二半导体层之间包括第七半导体层，
其中，第七半导体层具有多个半导体层对交替设置的结构，所述半导体层对由包括GaN、InN、AlN、InGaN、AlGaN、InAlGaN和AlInN的化合物半导体中的至少两种制成。
4.根据权利要求3所述的半导体器件，其中所述第三半导体层包括V形坑，
其中，第三半导体层的设置在V形坑上的第一区域设置为低于第三半导体层的设置在V形坑外的第二区域。
5.根据权利要求1所述的半导体器件，其中所述第四半导体层具有低于第三半导体层和第五半导体层的带隙。
6.一种半导体器件，包括
第一导电半导体层；
有源层，设置在第一导电类型半导体层上，并包括第一有源层和设置在第一有源层上的第二有源层；和
第二导电类型半导体层，设置在所述有源层上，
其中，所述有源层包括第一区域和第二区域，第一区域包括多个凹部，第二区域设置在凹部之间，
其中，第一有源层的第一区域的厚度小于第一有源层的第二区域的厚度。
7.根据权利要求6所述的半导体器件，其中所述第一有源层包括以多个周期交替设置的第一阱层和第一阻挡层，
其中第二有源层包括以多个周期交替设置的第二阱层和第二阻挡层，
其中，第一阻挡层的第一区域的厚度小于第一阻挡层的第二区域的厚度。
8.根据权利要求7所述的半导体器件，其中所述第二阻挡层的第一区域的宽度朝向所述第二导电类型半导体层逐渐变窄。
9.根据权利要求8所述的半导体器件，其中所述第二阻挡层的第一区域的厚度大于所述第二阻挡层的第二区域的厚度。
10.根据权利要求8所述的半导体器件，其中在所述有源层和所述第一导电类型半导体层之间包括触发层，
其中触发层的铟组分高于第一导电类型半导体层的铟组分。
CN201880015967.3A 2017-01-04 2018-01-04 半导体器件以及包括该半导体器件的发光器件封装 Active CN110494992B (zh)

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