JP2020504909A - 半導体素子及びこれを含む発光素子パッケージ - Google Patents

半導体素子及びこれを含む発光素子パッケージ Download PDF

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Abstract

実施例は、半導体素子及びこれを含む発光素子パッケージに関する。実施例の半導体素子は、第１半導体層と、第１半導体層上に配置され、Ｖピットを含む第２半導体層と、第２半導体層上に配置された活性層と、活性層上に活性層よりも広いバンドギャップを有する第３半導体層と、第３半導体層上に第３半導体層よりも狭いバンドギャップを有する第４半導体層と、第４半導体層上に第４半導体層よりも広いバンドギャップを有する第５半導体層とを含み、第３半導体層及び第５半導体層はアルミニウム組成を含み、第５半導体層は、第３半導体層と同一又は広いバンドギャップを含むことができる。実施例の半導体素子は、２ＤＨＧ効果によって正孔注入効率を増大させると同時に、Ｖピットを介して注入されるキャリア注入を増大させることで発光効率を向上させることができる。【選択図】図３

Description

実施例は、半導体素子及びこれを含む半導体素子パッケージに関する。
ＧａＮ、ＡｌＧａＮなどの化合物を含む半導体素子は、広くて調整の容易なバンドギャップエネルギーを有するなどの多くの利点を有するので、発光素子、受光素子及び各種ダイオードなどに多様に使用することができる。
特に、半導体のＩＩＩ族−Ｖ族またはＩＩ族−ＶＩ族化合物半導体物質を用いた発光ダイオード（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）やレーザーダイオード（Ｌａｓｅｒ Ｄｉｏｄｅ）のような発光素子は、薄膜成長技術及び素子材料の開発により赤色、緑色、青色及び紫外線などの様々な色を実現することができ、蛍光物質を用いたり、色を組み合わせたりすることで効率の良い白色光線も実現可能であり、蛍光灯、白熱灯などの既存の光源に比べて低消費電力、半永久的な寿命、速い応答速度、安全性、環境親和性の利点を有する。
それだけでなく、光検出器や太陽電池のような受光素子も、半導体のＩＩＩ族−Ｖ族またはＩＩ族−ＶＩ族化合物半導体物質を用いて作製する場合、素子材料の開発により様々な波長領域の光を吸収して光電流を生成することによって、ガンマ線からラジオ波長領域までの様々な波長領域の光を利用することができる。また、速い応答速度、安全性、環境親和性及び素子材料の容易な調節の利点を有するので、電力制御又は超高周波回路や通信用モジュールにも容易に利用することができる。
したがって、半導体素子は、光通信手段の送信モジュール、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）表示装置のバックライトを構成する冷陰極管（ＣＣＦＬ：Ｃｏｌｄ Ｃａｔｈｏｄｅ Ｆｌｕｏｒｅｓｃｅｎｃｅ Ｌａｍｐ）を代替する発光ダイオードバックライト、蛍光灯や白熱電球を代替できる白色発光ダイオード照明装置、自動車のヘッドライト及び信号灯及びガス（Ｇａｓ）や火災を感知するセンサなどにまで応用が拡大されている。また、半導体素子は、高周波応用回路やその他の電力制御装置、通信用モジュールにまで応用が拡大され得る。
実施例の解決課題の一つは、キャリア注入効率を向上させることができる半導体素子及びこれを有する発光素子パッケージを提供することである。
実施例は、正孔注入効率を増大させ、電流拡がり（ｃｕｒｒｅｎｔ ｓｐｒｅａｄｉｎｇ）を改善することができる半導体素子及びこれを有する発光素子パッケージを提供できる。
実施例は、２ＤＨＧ効果によって正孔注入効率を増大させると同時に、Ｖピットを介して注入されるキャリア注入を増大させることで、発光効率を向上させることができる。
実施例は、演色指数を向上させることができる半導体素子を提供できる。
実施例は、光出力を向上させることができる半導体素子を提供できる。
実施例は、駆動電圧を低下させることができる半導体素子を提供できる。
実施例の半導体素子は、第１半導体層と；前記第１半導体層上に配置され、Ｖピットを含む第２半導体層と；前記第２半導体層上に配置された活性層と；前記活性層上に前記活性層よりも広いバンドギャップを有する第３半導体層と；前記第３半導体層上に第４半導体層と；前記第４半導体層上に前記第４半導体層よりも広いバンドギャップを有する第５半導体層とを含み、前記第３半導体層及び前記第５半導体層はアルミニウム組成を含み、前記第５半導体層は、前記第３半導体層と同一又は広いバンドギャップを有することができる。
実施例の半導体素子は、第１導電型半導体層と；前記第１導電型半導体層上に配置され、第１活性層及び前記第１活性層上に配置される第２活性層を含む活性層と；前記活性層上に配置される第２導電型半導体層とを含み、前記活性層は、複数のリセスを含む第１領域と、前記リセスの間に配置される第２領域とを含み、前記第１活性層の第１領域の厚さは、前記第１活性層の第２領域の厚さよりも薄くてもよい。
実施例は、Ｖピットを介したキャリア注入効率を向上させることができる。
実施例は、正孔注入効率を増大させ、電流拡がりを改善することができる。
実施例は、キャリア注入効率を向上させて動作電圧を低減することで低電圧駆動を実現することができる。
実施例は、２ＤＨＧ効果によって正孔注入効率を増大させると同時に、Ｖピットを介して注入されるキャリア注入を増大させることで、発光効率を向上させることができる。
実施例は、発光素子の演色指数を向上させることができる。
実施例は、発光素子の光出力を向上させ、駆動電圧を低下させることができる。
実施例に係る半導体素子を示す平面図である。 図１のＡ部分を示す図である。 図２のＢ−Ｂ線に沿って切断した半導体素子を示す断面図である。 実施例に係る半導体素子のエネルギーバンドダイヤグラムを示す図である。 実施例の半導体素子の製造方法を示す図である。 実施例の半導体素子の製造方法を示す図である。 実施例の半導体素子の製造方法を示す図である。 実施例の半導体素子の製造方法を示す図である。 実施例の半導体素子の製造方法を示す図である。 電極を含む水平タイプの半導体素子を示す図である。 電極を含む垂直タイプの半導体素子を示す図である。 本発明の他の実施例に係る発光構造物の概念図である。 本発明の他の実施例に係る様々な大きさのリセスを示す平面図である。 演色指数と光出力との関係を示すグラフである。 本発明の他の実施例に係る発光構造物の一部の断面図である。 図１５のＡ部分及びＢ部分の拡大図である。 本発明の他の実施例に係る半導体素子の断面を示す写真である。 本発明の他の実施例に係る半導体素子の一部の断面図である。 本発明の更に他の実施例に係る半導体素子の一部の断面図である。 本発明の更に他の実施例に係る半導体素子の一部の断面図である。 本発明の他の実施例に係る半導体素子の製造方法を説明するためのフローチャートである。 本発明の一実施例に係る半導体素子パッケージの概念図である。
本実施例は、他の形態に変形されるか、または複数の実施例が互いに組み合わされてもよく、本発明の範囲が以下で説明するそれぞれの実施例に限定されるものではない。
特定の実施例で説明された事項が他の実施例で説明されていなくても、他の実施例でその事項と反対又は矛盾する説明がない限り、他の実施例に関連する説明として理解され得る。
例えば、特定の実施例で構成Ａに関する特徴を説明し、他の実施例で構成Ｂに関する特徴を説明したとすれば、構成Ａと構成Ｂが結合された実施例が明示的に記載されていなくても、反対又は矛盾する説明がない限り、本発明の技術的範囲に属するものと理解されなければならない。
以下、上記の目的を具体的に実現できる本発明の実施例を、添付の図面を参照して説明する。
本発明に係る実施例の説明において、各構成要素（ｅｌｅｍｅｎｔ）の「上（上部）又は下（下部）（ｏｎ ｏｒ ｕｎｄｅｒ）」に形成されると記載される場合において、上（上部）又は下（下部）は、２つの構成要素が互いに直接（ｄｉｒｅｃｔｌｙ）接触したり、一つ以上の他の構成要素が前記２つの構成要素の間に配置されて（ｉｎｄｉｒｅｃｔｌｙ）形成されることを全て含む。また、「上（上部）」又は「下（下部）」と表現される場合、一つの構成要素を基準にして上側方向のみならず、下側方向の意味も含むことができる。
電気素子は、発光素子、受光素子、光変調器、ガスセンサなどの各種電子素子を含むことができる。実施例は、ガスセンサを一例として説明しているが、これに限定されず、電気素子の様々な分野に適用可能である。
図１は、実施例に係る半導体素子を示した平面図である。
図２は、図１のＡ部分を示した図である。
図３は、図２のＢ−Ｂ線に沿って切断した半導体素子を示した断面図である。
図４は、実施例に係る半導体素子のエネルギーバンドダイヤグラムを示した図である。
図１乃至図４に示されたように、実施例に係る半導体素子１０１は、一定の波長の光を発光する発光素子を一例として説明するが、これに限定されるものではない。
実施例の解決課題の一つは、転位欠陥（ＴＤ：Ｔｒｅａｄｉｎｇ Ｄｉｓｌｏｃａｔｉｏｎ）を通じて形成されたＶピット（Ｖ）を介してキャリア注入効率を向上させることができる。また、実施例の解決課題の一つは、垂直方向のキャリア注入を減らし、Ｖピット（Ｖ）を介したキャリア注入を増大させることで、発光効率を向上させることができる。このために、実施例は、活性層５０上に、Ｖピット（Ｖ）キャリア注入を向上させることができる第３〜第５半導体層７１，７２，７３を含むことができる。
実施例の半導体素子１０１は、第１半導体層４０、第２半導体層４１、第３半導体層７１、第４半導体層７２、第５半導体層７３、活性層５０、第６半導体層６０、第７半導体層４３、第１電極１９１及び第２電極１９５を含むことができる。
前記半導体素子１０１は、第１半導体層４０の下に基板２０を含むか、または前記基板２０及びバッファ層３０を含むことができる。
前記基板２０は、例えば、透光性、伝導性基板または絶縁性基板であってもよい。例えば、前記基板２０は、サファイア（Ａｌ２Ｏ３）、ＳｉＣ、Ｓｉ、ＧａＡｓ、ＧａＮ、ＺｎＯ、ＧａＰ、ＩｎＰ、Ｇｅ、及びＧａ２Ｏ３のうち少なくとも１つを含むことができる。前記基板２０の上面及び／又は下面には複数の突出部（図示せず）が形成され得、前記複数の突出部のそれぞれは、側断面が、半球状、多角形状、及び楕円状のうち少なくとも１つを含み、ストライプ状またはマトリックス状に配列され得る。前記突出部は、光取り出し効率を改善させることができる。
前記バッファ層３０は、前記基板２０と前記第１半導体層４０との間に配置することができる。前記バッファ層３０は、ＩＩＩ族−Ｖ族またはＩＩ族−ＶＩ族の化合物半導体を用いて少なくとも一層で形成できる。前記バッファ層３０は、例えば、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）の組成式を有する半導体材料で具現され得る。前記バッファ層３０は、例えば、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＧａＡｓ、ＧａＰ、ＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＩｎＰ、及びＺｎＯといった材料のうち少なくとも１つを含むことができる。
前記バッファ層３０は、互いに異なる半導体層を交互に配置して超格子（ｓｕｐｅｒ ｌａｔｔｉｃｅ）構造で形成することができる。前記バッファ層３０は、前記基板２０と窒化物系列の半導体層との格子定数の差を緩和させるために配置され得、欠陥制御層として定義することができる。前記バッファ層３０の格子定数は、前記基板２０と窒化物系列の半導体層との格子定数の間の値を有することができる。前記バッファ層３０は形成しなくてもよく、これに対して限定されるものではない。
＜第１半導体層＞
前記第１半導体層４０は、前記基板２０と前記第２半導体層４１との間に配置することができる。前記第１半導体層４０は、ＩＩＩ族−Ｖ族またはＩＩ族−ＶＩ族の化合物半導体のうち少なくとも１つで具現することができる。前記第１半導体層４０は、例えば、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）の組成式を有する半導体材料で形成することができる。前記第１半導体層４０は、例えば、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＧａＡｓ、ＧａＰ、ＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＩｎＰのうち少なくとも１つを含むことができる。前記第１半導体層４０は、Ｓｉ、Ｇｅ、Ｓｎ、Ｓｅ、Ｔｅなどのｎ型ドーパントがドープされたｎ型半導体層であってもよい。
前記第１半導体層４０は、単層または多層に形成されてもよい。前記第１半導体層４０が多層である場合、互いに異なる２つの層または３つの層が交互に繰り返されて積層され得、例えば、ＡｌＧａＮ／ＧａＮ、ＡｌＩｎＮ／ＧａＮ、ＩｎＧａＮ／ＧａＮ、ＡｌＩｎＧａＮ／ＩｎＧａＮ／ＧａＮのうち少なくとも１つの周期で積層され得、２周期〜３０周期で形成され得る。このような第１半導体層４０は超格子構造を含むことができる。
＜第２半導体層＞
前記第２半導体層４１は、前記第１半導体層４０上に配置することができる。前記第２半導体層４１はＶピット（Ｖ）を含むことができる。前記第２半導体層４１は、低温成長工程により転位欠陥（ＴＤ）領域で前記Ｖピット（Ｖ）が形成される層であり得る。前記第２半導体層４１は、Ｖピット（Ｖ）の幅を制御するために、一定の厚さを有することができる。例えば、前記第２半導体層４１の厚さは、６０ｎｍ〜３００ｎｍであってもよい。具体的には、前記第２半導体層４１は、６０ｎｍ〜１００ｎｍであってもよい。
前記第２半導体層４１は、ＩＩＩ族−Ｖ族またはＩＩ族−ＶＩ族の化合物半導体のうち少なくとも１つで具現することができる。前記第２半導体層４１は、例えば、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）の組成式を有する半導体材料で形成することができる。前記第２半導体層４１は、例えば、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＧａＡｓ、ＧａＰ、ＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＩｎＰのうち少なくとも１つを含むことができる。前記第２半導体層４１は、Ｓｉ、Ｇｅ、Ｓｎ、Ｓｅ、Ｔｅなどのｎ型ドーパントがドープされたｎ型半導体層であってもよい。例えば、前記第２半導体層４１のｎ型ドーパントのドーピング濃度は、２Ｅ１７ｃｍ−３〜１Ｅ１９ｃｍ−３であってもよい。
前記第２半導体層４１は、単層または多層に形成されてもよい。前記第２半導体層４１が多層である場合、互いに異なる２つの層または３つの層が交互に繰り返されて積層され得、例えば、ＡｌＧａＮ／ＧａＮ、ＡｌＩｎＮ／ＧａＮ、ＩｎＧａＮ／ＧａＮ、ＡｌＩｎＧａＮ／ＩｎＧａＮ／ＧａＮのうち少なくとも１つの周期で積層され得、２周期〜３０周期で形成され得る。このような第２半導体層４１は超格子構造を含むことができる。
前記Ｖピット（Ｖ）は、第６半導体層６０の上面方向に行くほど広くなる幅を含むことができる。例えば、前記Ｖピット（Ｖ）は、第１幅Ｄ１と、前記第１幅Ｄ１よりも大きい第２幅Ｄ２とを含むことができる。前記第１幅Ｄ１は、活性層５０の上部と水平方向に並んだ前記Ｖピット（Ｖ）の幅であり得る。前記第２幅Ｄ２は、前記第１幅Ｄ１よりも上に配置され、第５半導体層７３の上部と水平方向に並んだ前記Ｖピット（Ｖ）の幅であり得る。例えば、前記Ｖピット（Ｖ）は、半導体素子１０１の転位欠陥（ＴＤ）を通じて漏れ電流が発生することを防止する不動態化機能を含むことができる。例えば、前記Ｖピット（Ｖ）は、不動態化のために、第２幅Ｄ２は１００ｎｍ以上であり得る。具体的には、前記第１幅Ｄ１は２００ｎｍ〜３００ｎｍであり得、前記第２幅Ｄ２は３００ｎｍ〜４００ｎｍであり得る。実施例のＶピット（Ｖ）は、前記第１及び第２幅Ｄ２を増加させて不動態化機能を向上させることができる。
前記Ｖピット（Ｖ）の第１幅Ｄ１が１００ｎｍ未満の場合、Ｖピット（Ｖ）を介して提供される電子が、転位欠陥（ＴＤ）を通じて漏れ電流を発生させることがある。したがって、前記Ｖピット（Ｖ）の第１幅Ｄ１が１００ｎｍ未満の場合、不動態化機能が低下することがある。
＜活性層＞
前記活性層５０は、前記第２半導体層４１上に配置することができる。実施例の前記活性層５０はＶピット（Ｖ）を含むことができる。前記活性層５０の第１領域は、前記Ｖピット（Ｖ）上に配置され得る。また、前記活性層５０の第２領域は、前記Ｖピット（Ｖ）の外郭に配置され得る。前記活性層５０の第２領域は、前記第１領域よりも上に配置され、第１方向に平らな面を含むことができる。前記活性層５０の第１領域は、前記活性層５０の第２領域よりも薄い厚さを有することができる。
前記活性層５０の第２領域は極性（ｐｏｌａｒ）面であって、Ｃ（０００１）面と対応することができ、第１領域は半極性（ｓｅｍｉ−ｐｏｌａｒ）面であって、Ｒ（１１０２）面と対応することができる。
前記活性層５０は、単一井戸、単一量子井戸、多重井戸、多重量子井戸構造（ＭＱＷ：Ｍｕｌｔｉ Ｑｕａｎｔｕｍ Ｗｅｌｌ）、量子線（Ｑｕａｎｔｕｍ−Ｗｉｒｅ）構造、または量子ドット（Ｑｕａｎｔｕｍ Ｄｏｔ）構造のうち少なくとも１つで形成されてもよい。
前記活性層５０は、前記第１半導体層４０を介して注入される電子（又は正孔）と、前記第６半導体層６０を介して注入される正孔（又は電子）とが出会って、前記活性層５０の形成物質によるエネルギーバンド（Ｅｎｅｒｇｙ Ｂａｎｄ）のバンドギャップ（Ｂａｎｄ Ｇａｐ）の差によって光を放出する層である。前記活性層５０は化合物半導体で具現することができる。前記活性層５０は、一例として、ＩＩＩ族−Ｖ族またはＩＩ族−ＶＩ族の化合物半導体のうち少なくとも１つで具現されてもよい。前記活性層５０が多重井戸構造で具現された場合、前記活性層５０は、交互に配置された複数の井戸層と複数の障壁層とを含むことができる。
前記複数の井戸層は、例えば、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）の組成式を有する半導体材料で形成されてもよい。前記障壁層は、例えば、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）の組成式を有する半導体材料で形成されてもよい。
前記井戸層／障壁層は、例えば、ＩｎＧａＮ／ＧａＮ、ＧａＮ／ＡｌＧａＮ、ＡｌＧａＮ／ＡｌＧａＮ、ＩｎＧａＮ／ＡｌＧａＮ、ＩｎＧａＮ／ＩｎＧａＮ、ＡｌＧａＡｓ／ＧａＡｓ、ＩｎＧａＡｓ／ＧａＡｓ、ＩｎＧａＰ／ＧａＰ、ＡｌＩｎＧａＰ／ＩｎＧａＰ、ＩｎＰ／ＧａＡｓのペアのうち少なくとも１つを含むことができる。
＜第７半導体層＞
第７半導体層４３は、前記活性層５０と前記第２半導体層４１との間に配置することができる。前記第７半導体層４３は、複数のペアを含む超格子構造であり得る。例えば、前記第７半導体層４３は、ＧａＮ、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮといった化合物半導体のうち少なくとも２以上の半導体層が複数のペアで交互になり得る。例えば、前記第７半導体層４３は、複数のペアを含むＩｎＧａＮ／ＧａＮであり得る。
前記超格子構造の前記第７半導体層４３は、電流拡がり（ｃｕｒｒｅｎｔ ｓｐｒｅａｄｉｎｇ）及び応力緩和の機能を含むことができる。
図示していないが、前記活性層５０と第６半導体層６０との間には、超格子構造の半導体層をさらに含むことができる。前記超格子構造の半導体層は、例えば、複数のペアを含むことができる。例えば、前記超格子構造の半導体層は、ＧａＮ、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮといった化合物半導体のうち少なくとも２以上の半導体層が複数のペアで交互になり得る。前記超格子構造の半導体層は、電流拡がり及び応力緩和の機能を含むことができる。
＜第３半導体層＞
第３半導体層７１は、前記活性層５０上に配置することができる。前記第３半導体層７１は、前記活性層５０を介して進行する電子をブロッキングする電子ブロッキング機能を含むことができる。例えば、前記第３半導体層７１は、例えば、ＧａＮ、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮといった化合物半導体のいずれか１つからなることができる。前記第３半導体層７１は、例えば、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０＜ｙ≦１、０＜ｘ＋ｙ≦１）の組成式を含むことができる。前記第３半導体層７１は、前記活性層５０の障壁層よりも広いバンドギャップを有するＡｌＮ系半導体で形成することができる。前記ＡｌＮ系半導体は、ＡｌＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ、及びＡｌＩｎＮ系半導体のうち少なくとも１つを含むことができる。前記第３半導体層７１は、Ｍｇ、Ｚｎ、Ｃａ、Ｓｒ、Ｂａなどのようなｐ型ドーパントを含むｐ型半導体層であってもよい。
前記第３半導体層７１はＶピット（Ｖ）を含むことができる。前記第３半導体層７１の第１領域は、前記Ｖピット（Ｖ）上に配置され得る。また、前記第３半導体層７１の第２領域は、前記Ｖピット（Ｖ）の外郭に配置され得る。前記第３半導体層７１の第２領域は、前記第３半導体層７１の第１領域よりも上に配置され、第１方向に平らな面を含むことができる。前記第３半導体層７１の第１領域は、前記第３半導体層７１の第２領域よりも薄い厚さを有することができる。
前記第３半導体層７１の第２領域は極性（ｐｏｌａｒ）面であって、Ｃ（０００１）面と対応することができ、前記第３半導体層７１の第１領域は半極性（ｓｅｍｉ−ｐｏｌａｒ）面であって、Ｒ（１１０２）面と対応することができる。
前記第３半導体層７１の第１領域の厚さは、第２領域の厚さよりも薄くてもよい。前記第１領域と第２領域との比率は、１：５０〜１：２であり得る。具体的には、前記第１領域と第２領域との比率は１：５〜３：１０であり得る。
例えば、前記第３半導体層７１の第１領域の厚さは、１ｎｍ〜５０ｎｍであってもよい。より具体的には、前記第３半導体層７１の第１領域の厚さは、１ｎｍ〜５ｎｍであってもよい。前記第３半導体層７１の第１領域の厚さが１ｎｍ未満の場合、薄い厚さによって電子が通過してしまい、電子遮断機能が低下することがある。前記第３半導体層７１の第１領域の厚さが５０ｎｍを超える場合、アルミニウム組成を含む半導体層の厚さが増加することにより、アルミニウム組成によって結晶品質が低下することがある。
前記第３半導体層７１は、単層または多層に形成されてもよい。前記第３半導体層７１が多層である場合、超格子構造を含むことができ、前記超格子構造は、アルミニウム組成が異なるＡｌＧａＮ／ＡｌＧａＮの積層構造であるか、またはＡｌＧａＮ／ＧａＮの超格子構造を含むことができる。前記第３半導体層７１の超格子構造は、異常に電圧に含まれた電流を拡散させることで、活性層５０を保護することができる。
＜第４半導体層＞
前記第４半導体層７２は、前記第３半導体層７１上に配置することができる。前記第４半導体層７２は、前記第３半導体層７１と第５半導体層７３との間に配置することができる。
前記第４半導体層７２は、ＩＩＩ族−Ｖ族またはＩＩ族−ＶＩ族の化合物半導体のうち少なくとも１つで具現することができる。前記第４半導体層７２は、例えば、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）の組成式を有する半導体材料で形成することができる。前記第４半導体層７２は、例えば、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＧａＡｓ、ＧａＰ、ＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＩｎＰのうち少なくとも１つを含むことができる。実施例の前記第４半導体層７２は、ＧａＮを一例として説明する。前記第４半導体層７２は、アンドープ半導体層であってもよいが、これに限定されるものではない。
前記第４半導体層７２は、前記第３及び第５半導体層７１，７３よりも低いバンドギャップを含むことができる。前記第４半導体層７２は、前記第３及び第５半導体層７１，７３の間に配置され、前記第３及び第５半導体層７１，７３よりも低いバンドギャップによる２ＤＨＧ（２−ｄｉｍｅｎｓｉｏｎａｌ ｈｏｌｅ ｇａｓ）効果によって正孔注入効率を増大させることができる。
前記第４半導体層７２はＶピット（Ｖ）を含むことができる。前記第４半導体層７２の第１領域は、前記Ｖピット（Ｖ）上に配置され得る。また、前記第４半導体層７２の第２領域は、前記Ｖピット（Ｖ）の外郭に配置され得る。前記第４半導体層７２の第２領域は、第１領域よりも上に配置され、第１方向に平らな面を含むことができる。前記第４半導体層７２の第１領域は、第２領域よりも薄い厚さを有することができる。
前記第４半導体層７２の第２領域は極性（ｐｏｌａｒ）面であって、Ｃ（０００１）面と対応することができ、前記第４半導体層７２の第１領域は半極性（ｓｅｍｉ−ｐｏｌａｒ）面であって、Ｒ（１１０２）面と対応することができる。
＜第５半導体層＞
第５半導体層７３は、前記第４半導体層７２上に配置することができる。前記第５半導体層７３は、第６半導体層６０から垂直方向に進行する正孔をブロッキングする電流ブロッキング機能を含むことができる。前記第５半導体層７３は、Ｖピット（Ｖ）を介して正孔が注入されるように誘導することで、キャリア注入効率を向上させることができる。
このために、前記第５半導体層７３はＶピット（Ｖ）を含むことができる。前記第５半導体層７３の第１領域７３Ｓは、前記Ｖピット（Ｖ）上に配置され得る。また、前記第５半導体層７３の第２領域７３Ｔは、前記Ｖピット（Ｖ）の外郭に配置され得る。前記第５半導体層７３の第２領域７３Ｔは、前記第５半導体層７３の第１領域７３Ｓよりも上に配置され、第１方向に平らな面を含むことができる。前記第５半導体層７３の第１領域７３Ｓは、前記第２領域７３Ｔよりも薄い厚さを有することができる。実施例は、前記第２領域７３Ｔよりも薄い第１領域７３Ｓを含む第５半導体層７３によって、Ｖピット（Ｖ）を介した正孔の注入を誘導することで発光効率を向上させることができる。
前記第５半導体層７３の第２領域７３Ｔは極性（ｐｏｌａｒ）面であって、Ｃ（０００１）面と対応することができ、前記第５半導体層７３の第１領域７３Ｓは半極性（ｓｅｍｉ−ｐｏｌａｒ）面であって、Ｒ（１１０２）面と対応することができる。
前記第５半導体層７３の第１領域７３Ｓの厚さがｔ１、第２領域７３Ｔの厚さがｔ２である場合、ｔ１＜ｔ２の関係を有することができる。前記ｔ１：ｔ２の比率は、１：５０〜１：２であってもよい。具体的には、前記ｔ１：ｔ２の比率は、１：５〜３：１０であり得る。
例えば、前記第５半導体層７３の第１領域７３Ｓの厚さは、１ｎｍ〜５０ｎｍであってもよい。より具体的には、前記第５半導体層７３の第１領域７３Ｓの厚さは、１ｎｍ〜５ｎｍであり得る。前記第５半導体層７３の第１領域７３Ｓの厚さが１ｎｍ未満の場合、薄い厚さによって電子が通過してしまい、電子遮断機能が低下することがある。前記第５半導体層７３の第１領域７３Ｓの厚さが５０ｎｍを超える場合、アルミニウム組成を含む半導体層の厚さが増加することにより、アルミニウム組成によって結晶品質が低下することがある。
前記第５半導体層７３は、例えば、ＧａＮ、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮといった化合物半導体のいずれか１つからなることができる。前記第５半導体層７３は、例えば、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０＜ｙ≦１、０＜ｘ＋ｙ≦１）の組成式を含むことができる。前記第５半導体層７３は、前記活性層５０の障壁層よりも広いバンドギャップを有するＡｌＮ系半導体で形成することができる。例えば、前記ＡｌＮ系半導体は、ＡｌＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ、及びＡｌＩｎＮ系半導体のうち少なくとも１つを含むことができる。前記第５半導体層７３は、前記第３半導体層７１よりも広いバンドギャップを含んでもよいが、これに限定されるものではない。例えば、前記第５半導体層７３のバンドギャップは、前記第３半導体層７１のバンドギャップと同一であってもよい。前記第５半導体層７３はアンドープ半導体層であってもよいが、これに限定されるものではない。
例えば、前記第５半導体層７３は、Ｓｉ、Ｇｅ、Ｓｎ、Ｓｅ、Ｔｅなどのｎ型ドーパントがドープされたｎ型半導体層であってもよい。また、前記第５半導体層７３は、Ｍｇ、Ｚｎ、Ｃａ、Ｓｒ、Ｂａなどのようなｐ型ドーパントを含むｐ型半導体層であってもよい。また、前記第５半導体層７３は、酸化物またはカーボンを含む絶縁層であってもよい。
前記第５半導体層７３は、単層または多層に形成されてもよい。前記第５半導体層７３が多層である場合、超格子構造を含むことができ、前記超格子構造は、アルミニウム組成が異なるＡｌＧａＮ／ＡｌＧａＮの積層構造であるか、またはＡｌＧａＮ／ＧａＮの超格子構造を含むことができる。前記第５半導体層７３の超格子構造は、異常に電圧に含まれた電流を拡散させることで、活性層５０を保護することができる。
＜第６半導体層＞
前記第６半導体層６０は、前記第５半導体層７３上に配置することができる。前記第６半導体層６０は、単層または多層であってもよい。前記第６半導体層６０は、上面が平坦であってもよい。前記第６半導体層６０は、前記Ｖピット（Ｖ）上に配置され得る。
前記第６半導体層６０は、ＩＩＩ族−Ｖ族またはＩＩ族−ＶＩ族の化合物半導体のうち少なくとも１つで具現することができる。前記第６半導体層６０は、例えば、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）の組成式を有する半導体材料で形成することができる。前記第６半導体層６０は、例えば、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＧａＡｓ、ＧａＰ、ＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＩｎＰのうち少なくとも１つを含むことができる。前記第６半導体層６０は、Ｍｇ、Ｚｎ、Ｃａ、Ｓｒ、Ｂａなどのｐ型ドーパントを有するｐ型半導体層であってもよい。
実施例の前記第１半導体層４０はｎ型半導体層、前記第６半導体層６０はｐ型半導体層で具現してもよいが、これに限定されず、前記第１半導体層４０がｐ型半導体層、前記第６半導体層６０はｎ型半導体層であってもよい。また、前記第６半導体層６０上には、前記第２導電型と反対の極性を有する半導体、例えば、ｎ型半導体層（図示せず）が形成され得る。これによって、実施例の半導体素子１０１は、ｎ−ｐ接合構造、ｐ−ｎ接合構造、ｎ−ｐ−ｎ接合構造、及びｐ−ｎ−ｐ接合構造のいずれか一つの構造で具現することができる。
実施例の半導体素子１０１は、活性層５０上に第３〜第５半導体層７１，７２，７３が配置されて、垂直方向のキャリア注入を減らし、Ｖピット（Ｖ）を介したキャリア注入を増大させることで、発光効率を向上させることができる。
実施例の半導体素子１０１は、Ｃ（０００１）面と対応する第２領域７３Ｔと、Ｒ（１１０２）面と対応する第１領域７３Ｓとの厚さの比率が１：５０〜１：２の第５半導体層７３を含むことで、２ＤＨＧ（２−ｄｉｍｅｎｓｉｏｎａｌ ｈｏｌｅ ｇａｓ）効果によって正孔注入効率を増大させると同時に、Ｖピット（Ｖ）を介して注入されるキャリア注入を増大させて発光効率を向上させることができる。
図５乃至図９は、実施例の半導体素子の製造方法を示した図である。
図５を参照すると、実施例は、基板２０上にバッファ層３０及び第１半導体層４０を形成することができる。
基板２０は成長装備にローディングされ、その上に、ＩＩＩ族−Ｖ族またはＩＩ族−ＶＩ族元素の化合物半導体を用いて層またはパターン形態で形成され得る。
前記成長装備は、電子ビーム蒸着器、ＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、ＰＬＤ（ｐｌａｓｍａ ｌａｓｅｒ ｄｅｐｏｓｉｔｉｏｎ）、二重型の熱蒸着器（ｄｕａｌ−ｔｙｐｅ ｔｈｅｒｍａｌ ｅｖａｐｏｒａｔｏｒ）、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）、ＭＯＣＶＤ（ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などが採用されてもよく、このような装備に限定されるものではない。
前記基板２０は、導電性基板または絶縁性基板などであってもよい。例えば、前記成長基板２０は、サファイア基板（Ａｌ２Ｏ３）、ＧａＮ、ＳｉＣ、ＺｎＯ、Ｓｉ、ＧａＰ、ＩｎＰ、Ｇａ２Ｏ３、及びＧａＡｓなどからなる群からいずれか１つが選択されてもよい。
前記バッファ層３０は、前記基板２０上に形成することができる。前記バッファ層３０は、ＩＩＩ族−Ｖ族またはＩＩ族−ＶＩ族の化合物半導体を用いて少なくとも一層で形成できる。前記バッファ層３０は、例えば、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）の組成式を有する半導体材料で具現することができる。前記バッファ層３０は、例えば、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＧａＡｓ、ＧａＰ、ＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＩｎＰ、及びＺｎＯといった材料のうち少なくとも１つを含むことができる。
前記第１半導体層４０は、前記バッファ層３０上に形成することができる。前記第１半導体層４０は、ＩＩＩ族−Ｖ族またはＩＩ族−ＶＩ族の化合物半導体のうち少なくとも１つで具現することができる。前記第１半導体層４０は、例えば、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）の組成式を有する半導体材料で形成することができる。前記第１半導体層４０は、例えば、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＧａＡｓ、ＧａＰ、ＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＩｎＰのうち少なくとも１つを含むことができる。前記第１半導体層４０は、Ｓｉ、Ｇｅ、Ｓｎ、Ｓｅ、Ｔｅなどのｎ型ドーパントがドープされたｎ型半導体層であってもよい。
図６を参照すると、第２半導体層４１は、前記第１半導体層４０上に１０００℃以下の低温で２Ｄ（ｄｉｍｅｎｓｉｏｎ）成長して、多数の転位（ＴＤ）上にＶピット（Ｖ）を含むことができる。前記Ｖピット（Ｖ）の下部頂点は、前記転位（ＴＤ）のそれぞれに対応することができる。具体的には、前記Ｖピット（Ｖ）の下部頂点は、前記転位（ＴＤ）と接することができる。
前記第２半導体層４１は、ＩＩＩ族−Ｖ族またはＩＩ族−ＶＩ族の化合物半導体のうち少なくとも１つで具現することができる。前記第２半導体層４１は、例えば、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）の組成式を有する半導体材料で形成することができる。前記第２半導体層４１は、例えば、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＧａＡｓ、ＧａＰ、ＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＩｎＰのうち少なくとも１つを含むことができる。前記第２半導体層４１は、Ｓｉ、Ｇｅ、Ｓｎ、Ｓｅ、Ｔｅなどのｎ型ドーパントがドープされたｎ型半導体層であってもよい。
図６を参照すると、第７半導体層４３は前記第２半導体層４１上に形成することができる。前記活性層５０は前記第２半導体層４１上に形成することができる。
前記第７半導体層４３及び前記活性層５０は、１０００℃以下の低温で成長してＶピット（Ｖ）を含むことができる。
前記第７半導体層４３及び前記活性層５０は、Ｃ（０００１）面と対応する第２領域よりも、Ｒ（１１０２）面と対応する第１領域の厚さが薄く形成され得る。
前記活性層５０は化合物半導体で具現することができる。前記活性層５０は、一例として、ＩＩＩ族−Ｖ族またはＩＩ族−ＶＩ族の化合物半導体のうち少なくとも１つで具現することができる。前記活性層５０が多重井戸構造で具現された場合、前記活性層５０は、交互に配置された複数の井戸層及び複数の障壁層を含むことができる。前記複数の井戸層は、例えば、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）の組成式を有する半導体材料で形成されてもよい。前記障壁層は、例えば、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）の組成式を有する半導体材料で形成されてもよい。前記井戸層／障壁層は、例えば、ＩｎＧａＮ／ＧａＮ、ＧａＮ／ＡｌＧａＮ、ＡｌＧａＮ／ＡｌＧａＮ、ＩｎＧａＮ／ＡｌＧａＮ、ＩｎＧａＮ／ＩｎＧａＮ、ＡｌＧａＡｓ／ＧａＡｓ、ＩｎＧａＡｓ／ＧａＡｓ、ＩｎＧａＰ／ＧａＰ、ＡｌＩｎＧａＰ／ＩｎＧａＰ、ＩｎＰ／ＧａＡｓのペアのうち少なくとも１つを含むことができる。
第７半導体層４３は、複数のペアを含む超格子構造で形成することができる。例えば、前記第７半導体層４３は、ＧａＮ、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮといった化合物半導体のうち少なくとも２以上の半導体層が複数のペアで交互になり得る。例えば、前記第７半導体層４３は、複数のペアを含むＩｎＧａＮ／ＧａＮであり得る。
図８を参照すると、第３〜第５半導体層７１，７２，７３は前記活性層５０上に形成することができる。
前記第３〜第５半導体層７１，７２，７３は、１０００℃以下の低温で成長してＶピット（Ｖ）を含むことができる。
前記第３〜第５半導体層７１，７２，７３は、Ｃ（０００１）面と対応する第２領域よりも、Ｒ（１１０２）面と対応する第１領域の厚さが薄く形成され得る。
第３半導体層７１は、例えば、ＧａＮ、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮといった化合物半導体のいずれか１つからなることができる。前記第３半導体層７１は、例えば、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０＜ｙ≦１、０＜ｘ＋ｙ≦１）の組成式を含むことができる。前記第３半導体層７１は、前記活性層５０の障壁層よりも広いバンドギャップを有するＡｌＮ系半導体で形成することができる。前記ＡｌＮ系半導体は、ＡｌＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ、及びＡｌＩｎＮ系半導体のうち少なくとも１つを含むことができる。前記第３半導体層７１は、Ｍｇ、Ｚｎ、Ｃａ、Ｓｒ、Ｂａなどのようなｐ型ドーパントを含むｐ型半導体層であってもよい。
前記第３半導体層７１の第１領域と第２領域との比率は、１：５０〜１：２であってもよい。具体的には、前記第１領域と第２領域との比率は、１：５〜３：１０であり得る。
例えば、前記第３半導体層７１の第１領域の厚さは、１ｎｍ〜５０ｎｍであってもよい。より具体的には、前記第３半導体層７１の第１領域の厚さは、１ｎｍ〜５ｎｍであり得る。前記第３半導体層７１の第１領域の厚さが１ｎｍ未満の場合、薄い厚さによって電子が通過してしまい、電子遮断機能が低下することがある。前記第３半導体層７１の第１領域の厚さが５０ｎｍを超える場合、アルミニウム組成を含む半導体層の厚さが増加することにより、アルミニウム組成によって結晶品質が低下することがある。
前記第３半導体層７１は、単層または多層に形成されてもよい。前記第３半導体層７１が多層である場合、超格子構造を含むことができ、前記超格子構造は、アルミニウム組成が異なるＡｌＧａＮ／ＡｌＧａＮの積層構造であるか、またはＡｌＧａＮ／ＧａＮの超格子構造を含むことができる。前記第３半導体層７１の超格子構造は、異常に電圧に含まれた電流を拡散させることで、活性層５０を保護することができる。
前記第４半導体層７２は、ＩＩＩ族−Ｖ族またはＩＩ族−ＶＩ族の化合物半導体のうち少なくとも１つで具現することができる。前記第４半導体層７２は、例えば、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）の組成式を有する半導体材料で形成することができる。前記第４半導体層７２は、例えば、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＧａＡｓ、ＧａＰ、ＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＩｎＰのうち少なくとも１つを含むことができる。実施例の前記第４半導体層７２は、ＧａＮを一例として説明する。前記第４半導体層７２はアンドープ半導体層であってもよいが、これに限定されるものではない。
前記第４半導体層７２は、前記第３及び第５半導体層７１，７３よりも低いバンドギャップを含むことができる。前記第４半導体層７２は、前記第３及び第５半導体層７１，７３の間に配置され、前記第３及び第５半導体層７１，７３よりも低いバンドギャップによる２ＤＨＧ（２−ｄｉｍｅｎｓｉｏｎａｌ ｈｏｌｅ ｇａｓ）効果によって正孔注入効率を増大させることができる。
前記第５半導体層７３は、垂直方向に進行する正孔をブロッキングする電流ブロッキング機能を含むことができる。前記第５半導体層７３は、Ｖピット（Ｖ）を介して正孔が注入されるように誘導することで、キャリア注入効率を向上させることができる。
前記第５半導体層７３の第１領域７３Ｓは、前記Ｖピット（Ｖ）上に配置され得る。また、前記第５半導体層７３の第２領域７３Ｔは、前記Ｖピット（Ｖ）の外郭に配置され得る。前記第５半導体層７３の第２領域７３Ｔは、前記第５半導体層７３の第１領域７３Ｓよりも上に配置され、第１方向に平らな面を含むことができる。
実施例は、前記第２領域７３Ｔよりも薄い第１領域７３Ｓを含む第５半導体層７３によって、Ｖピット（Ｖ）を介した正孔の注入を誘導することで発光効率を向上させることができる。
前記第５半導体層７３の第１領域７３Ｓの厚さがｔ１、第２領域７３Ｔの厚さがｔ２である場合、ｔ１＜ｔ２の関係を有することができる。前記ｔ１：ｔ２の比率は、１：５０〜１：２であってもよい。具体的には、前記ｔ１：ｔ２の比率は、１：５〜３：１０であり得る。
例えば、前記第５半導体層７３の第１領域７３Ｓの厚さは、１ｎｍ〜５０ｎｍであってもよい。より具体的には、前記第５半導体層７３の第１領域７３Ｓの厚さは、１ｎｍ〜５ｎｍであり得る。前記第５半導体層７３の第１領域７３Ｓの厚さが１ｎｍ未満の場合、薄い厚さによって電子が通過してしまい、電子遮断機能が低下することがある。前記第５半導体層７３の第１領域７３Ｓの厚さが５０ｎｍを超える場合、アルミニウム組成を含む半導体層の厚さが増加することにより、アルミニウム組成によって結晶品質が低下することがある。
前記第５半導体層７３は、例えば、ＧａＮ、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮといった化合物半導体のいずれか１つからなることができる。前記第５半導体層７３は、例えば、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０＜ｙ≦１、０＜ｘ＋ｙ≦１）の組成式を含むことができる。前記第５半導体層７３は、前記活性層５０の障壁層よりも広いバンドギャップを有するＡｌＮ系半導体で形成することができる。例えば、前記ＡｌＮ系半導体は、ＡｌＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ、及びＡｌＩｎＮ系半導体のうち少なくとも１つを含むことができる。前記第５半導体層７３は、前記第３半導体層７１よりも広いバンドギャップを含んでもよいが、これに限定されるものではない。例えば、前記第５半導体層７３のバンドギャップは、前記第３半導体層７１のバンドギャップと同一であってもよい。前記第５半導体層７３はアンドープ半導体層であってもよいが、これに限定されるものではない。
例えば、前記第５半導体層７３は、Ｓｉ、Ｇｅ、Ｓｎ、Ｓｅ、Ｔｅなどのｎ型ドーパントがドープされたｎ型半導体層であってもよい。また、前記第５半導体層７３は、Ｍｇ、Ｚｎ、Ｃａ、Ｓｒ、Ｂａなどのようなｐ型ドーパントを含むｐ型半導体層であってもよい。また、前記第５半導体層７３は、酸化物またはカーボンを含む絶縁層であってもよい。
前記第５半導体層７３は、単層または多層に形成されてもよい。前記第５半導体層７３が多層である場合、超格子構造を含むことができ、前記超格子構造は、アルミニウム組成が異なるＡｌＧａＮ／ＡｌＧａＮの積層構造であるか、またはＡｌＧａＮ／ＧａＮの超格子構造を含むことができる。前記第５半導体層７３の超格子構造は、異常に電圧に含まれた電流を拡散させることで、活性層５０を保護することができる。
図９を参照すると、第６半導体層６０は、前記第５半導体層７３上に形成することができる。前記第６半導体層６０は、２次元成長の強化を通じてＶピット（Ｖ）が埋められてマージ（Ｍｅｒｇｅ）させることができる。
前記第６半導体層６０は、ＩＩＩ族−Ｖ族またはＩＩ族−ＶＩ族の化合物半導体のうち少なくとも１つで具現することができる。前記第６半導体層６０は、例えば、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）の組成式を有する半導体材料で形成することができる。前記第６半導体層６０は、例えば、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＧａＡｓ、ＧａＰ、ＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＩｎＰのうち少なくとも１つを含むことができる。前記第６半導体層６０は、Ｍｇ、Ｚｎ、Ｃａ、Ｓｒ、Ｂａなどのｐ型ドーパントを有するｐ型半導体層であってもよい。
実施例の前記第１半導体層４０はｎ型半導体層、前記第６半導体層６０はｐ型半導体層で具現してもよいが、これに限定されず、前記第１半導体層４０がｐ型半導体層、前記第６半導体層６０はｎ型半導体層であってもよい。また、前記第６半導体層６０上には、前記第２導電型と反対の極性を有する半導体、例えば、ｎ型半導体層（図示せず）が形成され得る。これによって、実施例の半導体素子１０１は、ｎ−ｐ接合構造、ｐ−ｎ接合構造、ｎ−ｐ−ｎ接合構造、及びｐ−ｎ−ｐ接合構造のいずれか一つの構造で具現することができる。
実施例の半導体素子１０１は、活性層５０上に第３〜第５半導体層７１，７２，７３が配置されて、垂直方向のキャリア注入を減らし、Ｖピット（Ｖ）を介したキャリア注入を増大させることで、発光効率を向上させることができる。
実施例の半導体素子１０１は、Ｃ（０００１）面と対応する第２領域７３Ｔと、Ｒ（１１０２）面と対応する第１領域７３Ｓとの厚さの比率が１：５０〜１：２の第５半導体層７３を含むことで、２ＤＨＧ（２−ｄｉｍｅｎｓｉｏｎａｌ ｈｏｌｅ ｇａｓ）効果によって正孔注入効率を増大させると同時に、Ｖピット（Ｖ）を介して注入されるキャリア注入を増大させて発光効率を向上させることができる。
図１０は、電極を含む水平タイプの発光素子を示した図である。
図１０に示されたように、水平タイプの半導体素子１０１は、図１乃至図９に開示された構成と対応する構成には同一の符号を付し、図１乃至図９の技術的特徴を採用することができる。
図１及び図１０に示されたように、水平タイプの半導体素子１０１は、第１電極１９１及び第２電極１９５を含むことができる。前記第１電極１９１は、第１半導体層４０と電気的に接続され得る。前記第２電極１９５は、前記第６半導体層６０と電気的に接続され得る。前記第１電極１９１は前記第１半導体層４０上に配置され得、前記第２電極１９５は第６半導体層７０上に配置され得る。
前記第１電極１９１及び前記第２電極１９５は、アーム（ａｒｍ）構造またはフィンガー（ｆｉｎｇｅｒ）構造の電流拡散パターンがさらに形成されてもよい。前記第１電極１９１及び第２電極１９５は、オーミック接触、接着層、ボンディング層の特性を有する金属であって、非透光性であってもよく、これに対して限定するものではない。前記第１電極１９１及び第２電極１９５は、Ｔｉ、Ｒｕ、Ｒｈ、Ｉｒ、Ｍｇ、Ｚｎ、Ａｌ、Ｉｎ、Ｔａ、Ｐｄ、Ｃｏ、Ｎｉ、Ｓｉ、Ｇｅ、Ａｇ及びＡｕとこれらの選択的な合金から選択されてもよい。
ここで、前記第２電極１９５と第６半導体層６０との間には、オーミック機能を有する導電層８０を配置することができる。
前記導電層８０は、少なくとも１つの伝導性物質を含むことができる。前記導電層８０は、単層または多層であってもよい。前記導電層８０は、金属、金属酸化物及び金属窒化物材質のうち少なくとも１つを含むことができる。前記導電層８０は透光性の物質を含むことができる。例えば、前記導電層８０は、ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）、ＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）、ＩＺＯＮ（ＩＺＯ ｎｉｔｒｉｄｅ）、ＩＺＴＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｔｉｎ ｏｘｉｄｅ）、ＩＡＺＯ（ｉｎｄｉｕｍ ａｌｕｍｉｎｕｍ ｚｉｎｃ ｏｘｉｄｅ）、ＩＧＺＯ（ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）、ＩＧＴＯ（ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｔｉｎ ｏｘｉｄｅ）、ＡＺＯ（ａｌｕｍｉｎｕｍ ｚｉｎｃ ｏｘｉｄｅ）、ＡＴＯ（ａｎｔｉｍｏｎｙ ｔｉｎ ｏｘｉｄｅ）、ＧＺＯ（ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）、ＩｒＯｘ、ＲｕＯｘ、ＲｕＯｘ／ＩＴＯ、Ｎｉ／ＩｒＯｘ／Ａｕ、Ｎｉ／ＩｒＯｘ／Ａｕ／ＩＴＯ、Ｐｔ、Ｎｉ、Ａｕ、ＲｈまたはＰｄのうち少なくとも１つを含むことができる。
前記導電層８０上には絶縁層１８０を配置することができる。前記絶縁層１８０は、前記導電層８０、前記第３〜６半導体層４３，９０，４５，６０及び活性層５０の側面上に配置することができる。また、前記絶縁層１８０は、第４半導体層９０から露出された前記第２半導体層４１の上面上に配置することができ、第１及び第２電極１９１，１９５と直接接することができる。前記絶縁層１８０は、Ａｌ、Ｃｒ、Ｓｉ、Ｔｉ、Ｚｎ、Ｚｒのうち少なくとも１つを有する酸化物、窒化物、フッ化物、及び硫化物のうち少なくとも１つで形成された絶縁物質または絶縁性樹脂を含む。前記絶縁層１８０は、例えば、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＴｉＯ２から選択的に形成され得る。前記絶縁層１８０は、単層または多層に形成されてもよく、これに対して限定するものではない。
図１１は、電極を含む垂直タイプの発光素子を示した図である。
図１１に示されたように、半導体素子１０２は、図１乃至図１０に開示された構成と対応する構成には同一の符号を付し、図１乃至図１０の技術的特徴を採用することができる。
図９に示されたように、半導体素子１０２は、第１半導体層４０上に第１電極２９１と、前記第１電極２９１の反対側に配置された第２電極２９５とを含むことができる。
前記第２電極２９５は、第６半導体層６０の下に配置され、導電層２８１、反射層２９７、ボンディング層２９８及び支持部材２９９を含むことができる。
前記導電層２８１は前記第６半導体層６０上に配置することができる。前記導電層２８１は、前記第６半導体層６０とオーミック接触することができ、少なくとも１つの伝導性物質を含むことができる。前記導電層２８１は、単層または多層であってもよい。
前記導電層２８１は、金属、金属酸化物及び金属窒化物材質のうち少なくとも１つを含むことができる。前記導電層２８１は透光性の物質を含むことができる。例えば、前記導電層２８１は、ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）、ＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）、ＩＺＯＮ（ＩＺＯ ｎｉｔｒｉｄｅ）、ＩＺＴＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｔｉｎ ｏｘｉｄｅ）、ＩＡＺＯ（ｉｎｄｉｕｍ ａｌｕｍｉｎｕｍ ｚｉｎｃ ｏｘｉｄｅ）、ＩＧＺＯ（ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）、ＩＧＴＯ（ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｔｉｎ ｏｘｉｄｅ）、ＡＺＯ（ａｌｕｍｉｎｕｍ ｚｉｎｃ ｏｘｉｄｅ）、ＡＴＯ（ａｎｔｉｍｏｎｙ ｔｉｎ ｏｘｉｄｅ）、ＧＺＯ（ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）、ＩｒＯｘ、ＲｕＯｘ、ＲｕＯｘ／ＩＴＯ、Ｎｉ／ＩｒＯｘ／Ａｕ、Ｎｉ／ＩｒＯｘ／Ａｕ／ＩＴＯ、Ｐｔ、Ｎｉ、Ａｕ、ＲｈまたはＰｄのうち少なくとも１つを含むことができる。
前記反射層２９７は、前記導電層２８１上に配置することができる。前記反射層２９７は、Ａｇ、Ｎｉ、Ａｌ、Ｒｈ、Ｐｄ、Ｉｒ、Ｒｕ、Ｍｇ、Ｚｎ、Ｐｔ、Ａｕ、Ｈｆ及びそれらの組み合わせからなる群から選択された物質からなる少なくとも１つの層を含む構造で形成され得る。
前記ボンディング層２９８は、前記反射層２９７上に配置することができる。前記ボンディング層２９８は、支持部材２９９と前記反射層２９７との間に配置することができる。前記ボンディング層２９８は、バリア金属またはボンディング金属が使用され得、その物質は、例えば、Ｔｉ、Ａｕ、Ｓｎ、Ｎｉ、Ｃｒ、Ｇａ、Ｉｎ、Ｂｉ、Ｃｕ、Ａｇ及びＴａと選択的な合金のうち少なくとも１つを含むことができる。
前記支持部材２９９は、前記ボンディング層２９８上に配置することができる。前記支持部材２９９は伝導性部材で形成され得、その物質は、銅（Ｃｕ−ｃｏｐｐｅｒ）、金（Ａｕ−ｇｏｌｄ）、ニッケル（Ｎｉ−ｎｉｃｋｅｌ）、モリブデン（Ｍｏ）、銅−タングステン（Ｃｕ−Ｗ）、キャリアウエハ（例：Ｓｉ、Ｇｅ、ＧａＡｓ、ＺｎＯ、ＳｉＣなど）のような伝導性物質で形成され得る。前記支持部材２９９は、他の例として、伝導性シートで具現されてもよい。
前記第６半導体層６０と第２電極２９５との間にチャネル層２８３及び電流ブロッキング層２８５が配置されてもよいが、構造を限定するものではない。
前記チャネル層２８３は、前記第６半導体層６０の下面のエッジ領域に配置することができ、リング状、ループ状またはフレーム状に形成されてもよい。前記チャネル層２８３は、透明な伝導性物質または絶縁性物質を含み、例えば、ＩＴＯ、ＩＺＯ、ＩＺＴＯ、ＩＡＺＯ、ＩＧＺＯ、ＩＧＴＯ、ＡＺＯ、ＡＴＯ、ＳｉＯ２、ＳｉＯｘ、ＳｉＯｘＮｙ、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＴｉＯ２のうち少なくとも１つを含むことができる。前記チャネル層２８３の内側部は、前記第６半導体層６０の下に配置され、外側部は、前記発光構造物の側面よりも外側に配置される。
前記電流ブロッキング層２８５は、第６半導体層６０と反射層２９７との間に配置することができる。前記電流ブロッキング層２８５は絶縁物質を含み、例えば、ＳｉＯ２、ＳｉＯｘ、ＳｉＯｘＮｙ、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＴｉＯ２のうち少なくとも１つを含むことができる。他の例として、前記電流ブロッキング層２８５は、ショットキー接触のための金属でも形成できる。
前記電流ブロッキング層２８５は、半導体層上に配置された第１電極２９１と前記半導体層の厚さ方向に対応するように配置される。前記電流ブロッキング層２８５は、前記第１及び第２電極２９１，２９５の最短距離で進行する電流を遮断し、他の経路に誘導することによって、電流拡がり（ｃｕｒｒｅｎｔ ｓｐｒｅａｄｉｎｇ）効果を具現することができる。前記電流ブロッキング層２８５は、一つまたは複数配置されてもよく、第１電極２９１と垂直方向に少なくとも一部または全領域が重畳してもよい。
ここで、前記第１半導体層４０の上面には、ラフネスのような光取り出し構造（図示せず）を形成することができる。前記第１半導体層４０の上部、第１〜第６半導体層４０，４１，９０，４３，４５及び活性層５０の側部、及びチャネル層２８３上には絶縁層（図示せず）がさらに配置されてもよく、これに対して限定するものではない。
図１０及び図１１に示された水平タイプ及び垂直タイプの半導体素子１０１，１０２は、活性層５０上に第３〜第５半導体層７１，７２，７３が配置されて、垂直方向のキャリア注入を減らし、Ｖピット（Ｖ）を介したキャリア注入を増大させることで、発光効率を向上させることができる。
実施例の半導体素子１０１は、Ｃ（０００１）面と対応する第２領域７３Ｔと、Ｒ（１１０２）面と対応する第１領域７３Ｓとの厚さの比率が１：５０〜１：２の第５半導体層７３を含むことで、２ＤＨＧ（２−ｄｉｍｅｎｓｉｏｎａｌ ｈｏｌｅ ｇａｓ）効果によって正孔注入効率を増大させると同時に、Ｖピット（Ｖ）を介して注入されるキャリア注入を増大させて発光効率を向上させることができる。
図１２は、本発明の他の実施例に係る半導体素子の概念図である。
図１３は、本発明の一実施例に係る様々な大きさのリセスを示す平面図である。
図１２を参照すると、本発明の他の実施例に係る半導体素子１０３は、第１導電型半導体層３００と、第１導電型半導体層３００上に配置される活性層５００と、活性層５００上に配置される第２導電型半導体層７００とを含むことができる。前記第１導電型半導体層３００、前記活性層５００、及び前記第２導電型半導体層７００のうち少なくとも１つは、Ｖ形状のリセス（Ｖ−ｐｉｔｓ）が形成され得る。
基板１００は、伝導性基板または絶縁性基板を含むことができる。前記基板１００は、半導体物質の成長に適した物質やキャリアウエハであってもよい。前記基板１００は、サファイア（Ａｌ２Ｏ３）、ＳｉＣ、ＧａＡｓ、ＧａＮ、ＺｎＯ、Ｓｉ、ＧａＰ、ＩｎＰ及びＧｅから選択された物質で形成されてもよく、これに対して限定するものではない。
第１導電型半導体層３００と基板１００との間にはバッファ層２００を配置することができる。バッファ層２００は、発光構造物と基板１００の格子不整合を緩和することができる。
バッファ層２００は、ＩＩＩ族とＶ族の元素が結合された形態であるか、またはＧａＮ、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ、及びＡｌＩｎＮのいずれか１つを含むことができる。バッファ層２００にはドーパントがドープされてもよいが、これに限定しない。
バッファ層２００は、基板１００上に単結晶として成長することができ、単結晶として成長したバッファ層２００は、バッファ層２００上に成長する第１導電型半導体層３００の結晶性を向上させることができる。
第１導電型半導体層３００は、ＩＩＩ族−Ｖ族、ＩＩ族−ＶＩ族などの化合物半導体で具現することができ、第１ドーパントがドープされてもよい。第１導電型半導体層３００は、Ｉｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ（０≦ｘ１≦１、０≦ｙ１≦１、０≦ｘ１＋ｙ１≦１）の組成式を有する半導体材料、例えば、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮなどから選択され得る。そして、第１ドーパントは、Ｓｉ、Ｇｅ、Ｓｎ、Ｓｅ、Ｔｅのようなｎ型ドーパントであってもよい。第１ドーパントがｎ型ドーパントである場合、第１ドーパントがドープされた第１導電型半導体層３００はｎ型半導体層であり得る。
活性層５００は、第１導電型半導体層３００を介して注入される電子（又は正孔）と、第２導電型半導体層７００を介して注入される正孔（又は電子）とが出会う層である。活性層５００は、電子と正孔が再結合することによって低いエネルギー準位に遷移し、それに相応する波長を有する光を生成することができる。
活性層５００は、単一井戸構造、多重井戸構造、単一量子井戸構造、多重量子井戸（Ｍｕｌｔｉ Ｑｕａｎｔｕｍ Ｗｅｌｌ；ＭＱＷ）構造、量子ドット構造、または量子線構造のいずれか１つの構造を有することができ、活性層５００の構造はこれに限定しない。
一般に、基板１００と第１導電型半導体層３００との格子不一致により、第１導電型半導体層３００には転位（Ｄｉｓｌｏｃａｔｉｏｎ）Ｄのような格子欠陥が発生し得る。半導体素子は、転位Ｄによって漏れ電流が増加し、外部静電気に脆弱になり得る。
活性層５００は、転位Ｄによって誘発されるリセスＲ１が形成され得る。前記リセスの大きさは多様に形成され得る。リセスＲ１は、第１導電型半導体層３００と活性層５００との間の応力（Ｓｔｒａｉｎ）を緩和させ、転位Ｄが活性層５００及び第２導電型半導体層７００に延びることを防止して、半導体素子の品質を向上させることができる。
リセスＲ１は、転位Ｄによる漏れ電流を防止して静電気放電（ＥＳＤ、Ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）の収率を向上させることができる。しかし、リセスが形成された領域は発光に寄与できないので、光度が低下するという問題がある。
第２導電型半導体層７００は、活性層５００上に形成され、ＩＩＩ族−Ｖ族、ＩＩ族−ＶＩ族などの化合物半導体で具現され得、第２導電型半導体層７００に第２ドーパントがドープされ得る。第２導電型半導体層７００は、Ｉｎｘ５Ａｌｙ２Ｇａ１−ｘ５−ｙ２Ｎ（０≦ｘ５≦１、０≦ｙ２≦１、０≦ｘ５＋ｙ２≦１）の組成式を有する半導体物質、またはＡｌＩｎＮ、ＡｌＧａＡｓ、ＧａＰ、ＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＩｎＰから選択された物質で形成されてもよい。第２ドーパントがＭｇ、Ｚｎ、Ｃａ、Ｓｒ、Ｂａなどのようなｐ型ドーパントである場合、第２ドーパントがドープされた第２導電型半導体層７００はｐ型半導体層であり得る。
活性層５００と第２導電型半導体層７００との間には電子遮断層（ＥＢＬ）６００を配置することができる。電子遮断層６００は、第１導電型半導体層３００から供給された電子が第２導電型半導体層７００に抜け出ていく流れを遮断して、活性層５００内で電子と正孔とが再結合する確率を増大させることができる。電子遮断層６００のエネルギーバンドギャップは、活性層５００及び／又は第２導電型半導体層７００のエネルギーバンドギャップよりも大きくてもよい。
電子遮断層６００は、Ｉｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ（０≦ｘ１≦１、０≦ｙ１≦１、０≦ｘ１＋ｙ１≦１）の組成式を有する半導体材料、例えば、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮなどから選択されてもよいが、これに限定しない。電子遮断層６００は、リセスを有する活性層５００上に形成されるので、リセスの形状に対応するリセスを有することができる。
図１４は、演色指数と光出力との関係を示すグラフである。
図１４を参照すると、演色指数（ＣＲＩ：Ｃｏｌｏｒ Ｒｅｎｄｅｒｉｎｇ Ｉｎｄｅｘ）と光出力は反比例の関係を有することがわかる。演色指数（ＣＲＩ）とは、光源の光が物体の固有な色をどれくらい正確な天然色に見えるようにするかを評価する指数である。
半導体素子の波長が増加するほど、演色指数は増加するに対し、光出力は減少し得る。特に、４５０ｎｍ以下のピーク波長では、演色指数の増加と共に光出力も増加するが、４５０ｎｍのピーク波長からは、演色指数は増加するが、光出力は減少し得る。したがって、４５０ｎｍ以上、または４５０ｎｍ〜４６０ｎｍのピーク波長において演色指数の増加と共に光出力が増加できる半導体素子の開発が必要である。
光出力は、半導体素子の主波長と関連がある。これは、現在商用化段階にある蛍光体技術の効率が、４５０ｎｍ以下では低下するためである。
半導体素子において、４５０ｎｍ以上のピーク波長を有するためには、活性層５００のエネルギーバンドギャップの調節が必要となり得る。例えば、活性層５００がＩｎＧａＮ井戸層／ＧａＮバリア層である場合、井戸層のＩｎの組成を調節することによって、エネルギーバンドギャップを調節することができる。ところで、Ｉｎの組成を高めると、活性層５００の膜品質が低下してしまい、光出力が低下するという問題がある。
活性層５００の膜品質を高めるために障壁層の厚さを増加させることができる。障壁層が複数である場合、複数個の障壁層の厚さを全て増加させることによって、膜品質を向上させることができる。しかし、障壁層が厚くなる場合、動作電圧が上昇するという問題がある。
活性層５００の膜品質を高めるための更に他の方案としては、障壁層を高温で成長させる方法を考慮することができる。障壁層が高温で成長すると、結晶性が向上して、活性層５００の膜品質が向上することができる。しかし、障壁層を高温で成長させる場合、活性層５００に形成されたＶ形状のリセスの大きさが減少または消滅するという問題がある。
リセスの大きさが減少または消滅した場合、複数個のリセスのサイズが不均一となるので、有利な効果が低下し、収率が減少するという問題がある。また、正孔がリセスの側面に注入されにくいため、光出力が減少することがある。したがって、障壁層を高温で成長させて膜の品質を高めながらも、リセスを維持する技術が必要である。
図１５は、本発明の他の実施例に係る半導体素子の一部の断面図である。
図１６は、図１５のＡ部分及びＢ部分の拡大図である。
図１７は、本発明の他の実施例に係る半導体素子の断面を示す図である。
図１５及び図１６を参照すると、活性層５００は、トリガ層４００上に配置することができる。トリガ層４００のインジウム（Ｉｎ）組成は、第１導電型半導体層３００のインジウム組成よりも高くてもよい。一般に、インジウム（Ｉｎ）は、格子の大きさが大きい。したがって、インジウムが多く含有されたガリウム窒化物（ＧａＮ）層であるほど、格子不整合によるリセスが容易に形成され得る。トリガ層４００は、転位をリセス４１０に変換させて複数個のリセスを均一な大きさに成長させることができる。
活性層５００は、第１活性層５１０及び第２活性層５２０を含むことができる。第１活性層５１０は、第１導電型半導体層３００に隣接して配置された層であり得、第２活性層５２０は、第１活性層５１０と第２導電型半導体層７００との間に配置された層であり得る。
第１活性層５１０及び第２活性層５２０は、複数個のリセスＲ１を有する第１領域Ｐ１、及び複数個のリセスＲ１の間の第２領域Ｐ２を含むことができる。
第１活性層５１０は、交互に配置された複数個の第１井戸層５１０ａと複数個の第１障壁層５１０ｂとを含むことができる。第２活性層５２０は、交互に配置された複数個の第２井戸層５２０ａと複数個の第２障壁層５２０ｂとを含むことができる。
第１活性層５１０は、トリガ層４００に形成されたリセス４１０上に形成されるので、第１領域Ｐ１にはリセスＲ１が形成され、第２領域Ｐ２は相対的に平坦な領域が形成され得る。これと同様に、第２活性層５２０は、第１活性層５１０のリセスＲ１上に形成されるので、第１領域Ｐ１にはリセスＲ１が形成され、第２領域Ｐ２は相対的に平坦な領域が形成され得る。
第１活性層５１０は、第１領域Ｐ１の厚さが、第２領域Ｐ２の厚さよりも小さくてもよい。第１活性層５１０において、第１領域Ｐ１の厚さと第２領域Ｐ２の厚さとの比は、１：２〜１：１０であってもよい。第１活性層５１０の第１障壁層５１０ｂが低温成長する場合、第１領域Ｐ１の厚さは第２領域Ｐ２の厚さよりも小さくなることで、リセスＲ１の形態が維持され得る。ここで、第１領域Ｐ１の厚さは、発光構造物の厚さ方向の距離であり得る。
第１活性層５１０は、ほとんど発光に参加しなくてもよい。すなわち、第２導電型半導体層７００から注入された正孔は相対的に重いので、第１活性層５１０まで注入されなくてもよい。したがって、第１活性層５１０は、発光に参加しないか、または相対的に弱い光を生成することができる。実施例において第１活性層５１０は、リセスＲ１の形態を維持する役割を行うことができる。
第１障壁層５１０ｂは、第１領域Ｐ１での厚さが第２領域Ｐ２の厚さよりも薄くてもよい。第１井戸層５１０ａの厚さは、第１障壁層５１０ｂと同様に、第１領域Ｐ１での厚さが第２領域Ｐ２の厚さよりも薄くてもよい。または、第１井戸層５１０ａの厚さは、第１領域Ｐ１と第２領域Ｐ２においてあまり差がなくてもよい。実施例は、第１障壁層５１０ｂを低温成長させて第１領域Ｐ１での厚さを薄く制御することによって、リセスの形態を維持することができる。
第１障壁層５１０ｂは、第１領域Ｐ１の厚さと前記第２領域Ｐ２の厚さとの比が、１：２〜１：１０であってもよい。厚さの比が１：２より小さい場合、第１領域Ｐ１での厚さが増加して、リセスＲ１の大きさが次第に小さくなり得る。第１活性層５１０においてリセスＲ１の大きさが小さくなり始めると、第２活性層５２０が成長する過程においてリセスＲ１は消滅することもある。厚さの比が１：１０より大きい場合、第１領域Ｐ１内での厚さが過度に薄くなってしまい、一部の区間では第１障壁層５１０ｂが切れることがある。
第１井戸層５１０ａの厚さと第１障壁層５１０ｂの厚さとの比は、１：１〜１：２．５であってもよい。例示的に、第１井戸層５１０ａの厚さは２ｎｍ〜５ｎｍであり、第１障壁層５１０ｂの厚さは２ｎｍ〜１２．５ｎｍであってもよい。
第２活性層５２０は、第１活性層５１０と第２導電型半導体層７００との間に配置されるので、ほとんど発光に参加することができる。実施例によれば、活性層５００は、４５０ｎｍ〜４６０ｎｍの長波長帯の光を生成するためにＩｎを含むので、相対的に膜の品質が低下することがある。したがって、第２障壁層５２０ｂを高温で成長させて膜の品質を補完することができる。
第２障壁層５２０ｂの第１領域は、第２導電型半導体層７００に行くほど次第に狭くなり得る（Ｐ１からＰ３に減少）。第２障壁層５２０ｂが高温で成長するとウエハが反るので、相対的に第１領域Ｐ１が厚くなり得る。したがって、第２活性層５２０において、第１領域Ｐ１の厚さは、第２領域Ｐ２の厚さよりも厚い領域を有することができる。
具体的に、第２障壁層５２０ｂは、第１領域Ｐ１での厚さが第２領域Ｐ２の厚さよりも厚くなり得る。第２井戸層５２０ａの厚さは、第２障壁層５２０ｂと同様に、第１領域Ｐ１での厚さが第２領域Ｐ２の厚さよりも厚くなり得る。または、第２井戸層５２０ａの厚さは、第１領域Ｐ１と第２領域Ｐ２においてあまり差がなくてもよい。
第１領域Ｐ１において、第２障壁層５２０ｂの厚さは、第１障壁層５１０ｂの厚さよりも厚い領域を有することができる。第２障壁層５２０ｂは、第１障壁層５１０ｂに比べて高温で成長するためである。しかし、第１領域Ｐ１において、第２活性層５２０の厚さは、第１活性層５１０の厚さとあまり差がないことがある。第１活性層５１０と第２活性層５２０は実質的に類似の温度で成長するためである。したがって、第１領域Ｐ１において、第２活性層５２０の厚さは、第１活性層５１０の厚さよりも厚くなり得る。
第２障壁層５２０ｂは、リセスＲ１の中心に行くほど（転位伝播経路（Ｄ）に近づくほど）、厚さが増加する区間を有することができる。すなわち、第２障壁層５２０ｂは、リセスＲ１の中心に行くほど次第に厚く成長することができる。また、第２障壁層５２０ｂは、第１活性層５１０から遠ざかるほど、リセスＲ１の大きさが小さくなり得る。
第２障壁層５２０ｂにおいて、第１領域Ｐ１の厚さと前記第２領域Ｐ２の厚さとの比は２：１〜１０：１であってもよい。厚さの比が２：１より小さくなる場合、第２障壁層５２０ｂの厚さが減少して、膜品質が低下することがあり、厚さの比が１０：１より大きくなる場合、リセスＲ１の大きさが過度に縮小されることがある。
第２活性層５２０は、第１活性層５１０と最も近い障壁層５２０ｂの厚さが、残りの障壁層の厚さよりも厚くなり得る。すなわち、第１活性層５１０の成長が終わって第２活性層５２０の成長が始まる区間での障壁層の厚さが最も厚くなり得る。
第２井戸層５２０ａの厚さと前記第２障壁層５２０ｂの厚さとの比は、１：１〜１：３であってもよい。第２井戸層５２０ａの厚さは２ｎｍ〜５ｎｍであってもよく、第２障壁層５２０ｂの厚さは２ｎｍ〜１５ｎｍであってもよい。
実施例によれば、第１井戸層５１０ａと第２井戸層５２０ａは同じ厚さであり得る。しかし、必ずしもこれに限定するものではなく、第２井戸層５２０ａは、第１井戸層５１０ａより厚くてもよい。この場合、発光に参加する第２活性層５２０の厚さが増加するので、発光効率が増加することができる。
第１障壁層５１０ｂと第２障壁層５２０ｂにはｎ型ドーパントがドープされてもよい。第１障壁層５１０ｂと第２障壁層５２０ｂの厚さが増加するほど、動作電圧が減少することができる。したがって、第１及び第２障壁層５１０ｂ，５２０ｂにドーパントをドープして動作電圧を減少させることができる。ドーピング濃度は、１×１０１６／ｃｍ３〜１×１０１９／ｃｍ３であってもよいが、必ずしもこれに限定するものではない。
実施例によれば、第１障壁層５１０ｂを低温成長させてリセスＲ１を維持し、第２障壁層５２０ｂを高温成長させて第２活性層５２０の膜品質を向上させることができる。したがって、長波長帯の光を生成することができ、光出力が向上することができる。
図１７を参照すると、第１障壁層５１０ｂは、第２領域Ｐ２から第１領域Ｐ１に行くほど、厚さが次第に減少することを確認できる。また、第１活性層では、リセスの形態がそのまま維持されることを確認できる。
これに対し、第２障壁層５２０ｂは、第２領域Ｐ２から第１領域Ｐ１に行くほど、厚さが次第に増加することを確認できる。また、第２活性層５２０では、上部に行くほど第２障壁層５２０ｂの厚さが厚くなることを確認できる（ｄ３＞ｄ２＞ｄ１）
図１８は、本発明の他の実施例に係る半導体素子の一部の断面図である。図１９は、本発明の更に他の実施例に係る半導体素子の一部の断面図である。
図１９は、本発明の更に他の実施例に係る半導体素子の一部の断面図である。
図１８を参照すると、活性層５００上に配置される電子遮断層６００及び第２導電型半導体層７００は、活性層５００のリセスＲ１の内部に配置され得る。したがって、第２導電型半導体層７００から注入された正孔は、電子遮断層６００を貫通して活性層５００に注入され得る。
第２活性層５２０の成長時にリセスが消滅しないように、第１活性層５１０の厚さと第２活性層５２０の厚さは適宜調節することができる。
電子遮断層６００は、正孔注入を向上させるためにＰ型ドーパントがドープされてもよい。Ｐ型ドーパントがドープされると、抵抗が低くなり、電流注入が増加できる。Ｐ型ドーパントは、Ｍｇ、Ｚｎ、Ｃａ、Ｓｒ、Ｂａからなる群から選択されたいずれか１つ以上であってもよい。
第２領域Ｐ２では、Ｐ型ドーパントの濃度が高いので、相対的に正孔注入が容易であるが、第１領域Ｐ１は、相対的にＡｌの濃度が高く、Ｐ型ドーパントの濃度が低いので、正孔の注入が難しいという問題がある。すなわち、第２領域Ｐ２に比べて第１領域Ｐ１は抵抗が高くなり得る。第１領域Ｐ１の厚さが薄くなるほど、Ｐ型ドーパントのドーピングは難しくなり得る。したがって、電子遮断層６００は高温成長させることで、リセス内での厚さを増加させることができる。その結果、ドーパントのドーピング濃度が上昇することができる。例示的に、電子遮断層６００は、７９０℃〜１２３０℃で成長させて、第１領域Ｐ１と第２領域Ｐ２との厚さの比が０．８：１〜１：１となるように制御することができる。
図１９を参照すると、第２活性層５２０の第２障壁層５２０ｂの厚さのみを制御して膜品質を向上させることもできる。実施例によれば、第２障壁層５２０ｂを高温成長させないので、第２障壁層５２０ｂが第１領域Ｐ１で過度に成長してリセスが縮小する問題点を解消することができる。
また、図２０のように、第１〜第３活性層５１０，５２０，５３０を３区間に設定し、第１〜第３活性層５１０，５２０，５３０の障壁層を互いに異なる温度条件で成長させることもできる。例示的に、第１区間５１０の障壁層は２００℃〜２３０℃で成長させ、第２区間５２０の障壁層は２３０℃〜２６０℃で成長させ、第３区間５３０の障壁層は２６０℃〜２７０℃で成長させることができる。
実施例によれば、段階的に成長温度を上昇させることによって、障壁層がリセス内で急激に成長することを抑制することができる。したがって、活性層内でリセスの大きさが減少することを抑制することができる。
図２１は、本発明の一実施例に係る半導体素子の製造方法を説明するためのフローチャートである。
図２１を参照すると、半導体素子の製造方法は、基板１００上に第１導電型半導体層３００、活性層５００、電子遮断層６００、及び第２導電型半導体層７００を順次形成することができる。特に、活性層５００は、第１活性層５１０を成長させるステップ（Ｓ１０）と、第２活性層５２０を成長させるステップ（Ｓ２０）とに区分できる。
第１活性層５１０を成長させるステップは、７００℃〜８００℃で第１井戸層５１０ａを形成し、７８０℃〜１０３０℃で第１障壁層５１０ｂを成長させることができる。第１障壁層５１０ｂの成長温度は相対的に低温であるので、第１障壁層５１０ｂは、第１領域Ｐ１で薄い厚さに成長することができる。
動作電圧を低下させるために、第１障壁層５１０ｂにはシリコンをドープすることができる。ドーピング濃度は、１×１０１６／ｃｍ３〜１×１０１９／ｃｍ３であってもよいが、必ずしもこれに限定するものではない。
第２活性層５２０を成長させるステップは、７００℃〜８００℃で第２井戸層５２０ａを形成し、７９０℃〜１２３０℃で第２障壁層５２０ｂを成長させることができる。すなわち、第２障壁層５２０ｂの成長温度は、第１障壁層５１０ｂの成長温度よりも高く設定することができる。
したがって、第２障壁層５２０ｂは結晶性が向上することができる。また、第２障壁層５２０ｂは、第１領域Ｐ１で第１障壁層５１０ｂよりも厚く成長することができる。または、第２障壁層５２０ｂの成長温度でウエハが反ることで、第１領域Ｐ１が相対的に厚くなることもある。第２障壁層５２０ｂの成長時には、第１障壁層５１０ｂの成長時よりも成長ガスをさらに供給することもできるが、必ずしもこれに限定するものではない。
第２障壁層５２０ｂにはシリコンをドープすることができる。ドーピング濃度は、１×１０１６／ｃｍ３〜１×１０１９／ｃｍ３であってもよいが、必ずしもこれに限定するものではない。
図２２は、実施例に係る半導体素子パッケージを示した断面図である。
図２２を参照すると、実施例に係る半導体素子パッケージは、ボディー１と、ボディー１に設置された第１リード電極３及び第２リード電極４と、第１及び第２リード電極３，４から電源を半導体素子１０１，１０２，１０３と、半導体素子１０１，１０２，１０３を包囲するモールディング部材５とを含むことができる。
ボディー１は、シリコン材質、合成樹脂材質、または金属材質を含んで形成されてもよく、半導体素子１０１，１０２，１０３の周囲に傾斜面１ａを形成することができる。
第１リード電極３及び第２リード電極５は互いに電気的に分離され、半導体素子１０１に電源を提供する。
また、第１及び第２リード電極３，４は、半導体素子１０１，１０２，１０３から発生した光を反射させて光効率を増加させることができ、半導体素子１０１，１０２，１０３から発生した熱を外部に排出させる役割を果たすこともできる。
半導体素子１０１，１０２，１０３は、第１リード電極３、第２リード電極４及びボディー１のいずれか１つの上に設置することができ、ワイヤー方式、ダイボンディング方式などによって第１及び第２リード電極３，４に電気的に接続できるが、これに対して限定するものではない。例えば、半導体素子１０１，１０２，１０３の一側、例えば、半導体素子１０１，１０２，１０３の背面は、第１リード電極３の上面に電気的に接し、半導体素子１０１，１０２，１０３の他側は、ワイヤーを用いて第２リード電極４に電気的に接続され得る。
実施例の半導体素子１０１，１０２，１０３は、上述した水平型半導体素子、フリップ型半導体素子及び垂直型半導体素子のいずれか１つであってもよいが、これに対しては限定しない。
モールディング部材５は、半導体素子１０１，１０２，１０３を包囲して前記半導体素子１０１，１０２，１０３を保護することができる。また、モールディング部材５には蛍光体が含まれ、半導体素子１０，１０２，１０３から放出された光の波長を変化させることができる。
実施例に係る半導体素子パッケージはＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）タイプを含み、ボディー１の上面は平らで、ボディー１には複数の半導体素子１０１，１０２が設置されることもできる。
半導体素子は、照明システムの光源として使用されるか、または映像表示装置の光源や照明装置の光源として使用されてもよい。すなわち、半導体素子は、ケースに配置されて光を提供する様々な電子デバイスに適用することができる。例示的に、半導体素子とＲＧＢ蛍光体を混合して使用する場合、演色性（ＣＲＩ）に優れた白色光を具現することができる。
前記半導体素子は、シリコン原子の濃度比が高いＳｉ−ｒｉｃｈの第４半導体層を用いて転位欠陥（ＴＤ）のない第２Ｖピットを含むことで、キャリア注入効率を向上させることができる。すなわち、実施例は、転位欠陥（ＴＤ）密度が１Ｅ８／ｃｍ２以下の高品質のテンプレートで発生し得る動作電圧の上昇及びキャリア注入効率の低下を改善することができる。
また、実施例の半導体素子パッケージは、前記第２Ｖピットを含むことで、キャリア注入効率の向上と同時に、発光面積の減少を最小化して発光効率を向上させることができる。
上述した半導体素子は、発光素子パッケージで構成されて、照明システムの光源として使用することができ、例えば、映像表示装置の光源や照明装置などの光源として使用することができる。
映像表示装置のバックライトユニットとして使用されるとき、エッジタイプのバックライトユニットとして使用されるか、または直下タイプのバックライトユニットとして使用されてもよく、照明装置の光源として使用されるとき、灯器具やバルブタイプとして使用されてもよく、また、移動端末機の光源として使用されてもよい。
半導体素子は、上述した発光ダイオード以外に、レーザーダイオードがある。
レーザーダイオードは、発光素子と同様に、上述した構造の第１導電型半導体層、活性層及び第２導電型半導体層を含むことができる。そして、ｐ−型の第１導電型半導体とｎ−型の第２導電型半導体とを接合させた後、電流を流したときに光が放出されるｅｌｅｃｔｒｏ−ｌｕｍｉｎｅｓｃｅｎｃｅ（電界発光）現象を用いるが、放出される光の方向性と位相において差がある。すなわち、レーザーダイオードは、励起放出（ｓｔｉｍｕｌａｔｅｄ ｅｍｉｓｓｉｏｎ）という現象と補強干渉現象などを用いて、一つの特定の波長（単色光、ｍｏｎｏｃｈｒｏｍａｔｉｃ ｂｅａｍ）を有する光が同じ位相を有して同じ方向に放出され得、このような特性により、光通信や医療用装備及び半導体工程装備などに使用され得る。
受光素子としては、光を検出してその強度を電気信号に変換する一種のトランスデューサである光検出器（ｐｈｏｔｏｄｅｔｅｃｔｏｒ）を例に挙げることができる。このような光検出器として、光電池（シリコン、セレン）、光導電素子（硫化カドミウム、セレン化カドミウム）、フォトダイオード（例えば、ｖｉｓｉｂｌｅ ｂｌｉｎｄ ｓｐｅｃｔｒａｌ ｒｅｇｉｏｎやｔｒｕｅ ｂｌｉｎｄ ｓｐｅｃｔｒａｌ ｒｅｇｉｏｎでピーク波長を有するＰＤ）、フォトトランジスタ、光電子増倍管、光電管（真空、ガス封入）、ＩＲ（Ｉｎｆｒａ−Ｒｅｄ）検出器などがあるが、実施例はこれに限定されない。
また、光検出器のような半導体素子は、一般的に光変換効率に優れた直接遷移半導体（ｄｉｒｅｃｔ ｂａｎｄｇａｐ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いて作製され得る。または、光検出器は、構造が多様であり、最も一般的な構造としてはｐ−ｎ接合を用いるｐｉｎ型光検出器と、ショットキー接合（Ｓｃｈｏｔｔｋｙ ｊｕｎｃｔｉｏｎ）を用いるショットキー型光検出器と、ＭＳＭ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｔａｌ）型光検出器などがある。
フォトダイオード（Ｐｈｏｔｏｄｉｏｄｅ）は、発光素子と同等に、上述した構造の第１導電型半導体層、活性層及び第２導電型半導体層を含むことができ、ｐｎ接合またはｐｉｎ構造からなる。フォトダイオードは、逆バイアスあるいはゼロバイアスを加えて動作するようになり、光がフォトダイオードに入射すると、電子と正孔が生成されて電流が流れる。このとき、電流の大きさは、フォトダイオードに入射する光の強度にほぼ比例し得る。
光電池または太陽電池（ｓｏｌａｒ ｃｅｌｌ）は、フォトダイオードの一種であって、光を電流に変換することができる。太陽電池は、発光素子と同様に、上述した構造の第１導電型半導体層、活性層及び第２導電型半導体層を含むことができる。
また、ｐ−ｎ接合を用いた一般的なダイオードの整流特性を通じて、電子回路の整流器に利用されてもよく、超高周波回路に適用されて発振回路などに適用され得る。
また、上述した半導体素子は、必ずしも半導体のみで具現されるものではなく、場合によって金属物質をさらに含むこともできる。例えば、受光素子のような半導体素子は、Ａｇ、Ａｌ、Ａｕ、Ｉｎ、Ｇａ、Ｎ、Ｚｎ、Ｓｅ、Ｐ、またはＡｓのうち少なくとも１つを用いて具現されてもよく、ｐ型やｎ型ドーパントによってドープされた半導体物質や真性半導体物質を用いて具現されてもよい。
以上、実施例を中心に説明したが、これは単なる例示に過ぎず、本発明を限定するものではなく、本発明の属する分野における通常の知識を有する者であれば、本実施例の本質的な特性を逸脱しない範囲で、以上に例示されていない様々な変形及び応用が可能であるということが理解されるであろう。例えば、実施例に具体的に示した各構成要素は変形して実施可能である。そして、このような変形及び応用に係る差異点は、添付の特許請求の範囲で規定する本発明の範囲に含まれるものと解釈しなければならない。

Claims (10)

  1. 第１半導体層と、
    前記第１半導体層上に配置され、Ｖピットを含む第２半導体層と、
    前記第２半導体層上に配置された活性層と、
    前記活性層上に前記活性層よりも広いバンドギャップを有する第３半導体層と、
    前記第３半導体層上に第４半導体層と、
    前記第４半導体層上に前記第４半導体層よりも広いバンドギャップを有する第５半導体層とを含み、
    前記第３半導体層及び前記第５半導体層はアルミニウム組成を含み、
    前記第５半導体層は、前記第３半導体層と同一又は広いバンドギャップを有する、半導体素子。
  2. 前記活性層は、前記Ｖピット上に配置される第１領域と、前記Ｖピットの外郭に配置される第２領域とを含み、
    前記第２領域は前記第１領域よりも高く配置される、請求項１に記載の半導体素子。
  3. 前記活性層と前記第２半導体層との間に配置される第７半導体層を含み、
    前記第７半導体層は、ＧａＮ、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮといった化合物半導体のうち少なくとも２以上の半導体層が複数のペアで交互になる、請求項２に記載の半導体素子。
  4. 前記第３半導体層は前記Ｖピットを含み、
    前記Ｖピット上に配置される前記第３半導体層の第１領域は、前記Ｖピットの外郭に配置される前記第３半導体層の第２領域よりも低く配置される、請求項３に記載の半導体素子。
  5. 前記第４半導体層は、前記第３半導体層及び前記第５半導体層よりも低いバンドギャップを含む、請求項１に記載の半導体素子。
  6. 第１導電型半導体層と、
    前記第１導電型半導体層上に配置され、第１活性層及び前記第１活性層上に配置される第２活性層を含む活性層と、
    前記活性層上に配置される第２導電型半導体層とを含み、
    前記活性層は、
    複数のリセスを含む第１領域と、前記リセスの間に配置される第２領域とを含み、
    前記第１活性層の第１領域の厚さは、前記第１活性層の第２領域の厚さよりも薄い、半導体素子。
  7. 前記第１活性層は、第１井戸層と第１障壁層が複数の周期で交互に配置され、
    前記第２活性層は、第２井戸層と第２障壁層が複数の周期で交互に配置され、
    前記第１障壁層の第１領域の厚さは、前記第１障壁層の第２領域の厚さよりも薄い、請求項６に記載の半導体素子。
  8. 前記第２障壁層の第１領域の幅は、前記第２導電型半導体層に行くほど狭くなる、請求項７に記載の半導体素子。
  9. 前記第２障壁層の第１領域の厚さは、前記第２障壁層の第２領域の厚さよりも厚い、請求項８に記載の半導体素子。
  10. 前記活性層と前記第１導電型半導体層との間にトリガ層を含み、
    前記トリガ層のインジウム組成は、前記第１導電型半導体層のインジウム組成よりも高い、請求項８に記載の半導体素子。
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