CN110416182A - 半导体装置及其制造方法 - Google Patents

Abstract

本发明提出了一种半导体装置及其制造方法。上述方法包含提供具有第一区及第二区的基底。上述方法包含形成内连线结构于半导体基底的第一区上及熔丝结构于半导体基底的第二区上。上述方法亦包含形成第一导电垫于内连线结构上。上述方法更包含依序沉积覆盖层、刻蚀停止层及第一介电层覆盖第一导电垫及熔丝结构。上述方法更包含进行第一刻蚀制程，在第一区形成第一开口露出第一导电垫及在第二区形成第二开口于熔丝结构的正上方。在进行第一刻蚀制程的期间，第一介电层的刻蚀速率大于刻蚀停止层的刻蚀速率。

Description

半导体装置及其制造方法

技术领域

本发明有关于半导体装置，且特别有关于具有熔丝结构的半导体装置。

背景技术

近年来，各种消费性电子产品逐渐流行，促使挥发性存储器需求量大增。挥发性存储器以动态随机存取式存储器为主流。虽然目前存在的动态随机存取式存储器及其形成方法已足够应付它们原先预定的用途，但它们仍未在各个方面皆彻底的符合要求，因此仍有需努力的方向。

发明内容

本发明的一些实施例关于半导体装置的制造方法。上述方法包含提供半导体基底，半导体基底具有第一区及相邻于第一区的第二区。上述方法包含形成内连线结构于半导体基底的第一区上及熔丝结构于半导体基底的第二区上。上述方法亦包含第一导电垫于内连线结构上。第一导电垫电连接至内连线结构。上述方法更包含沉积覆盖层覆盖第一导电垫及熔丝结构。此外，上述方法包含沉积刻蚀停止层以覆盖覆盖层。上述方法亦包含沉积第一介电层覆盖覆盖层及刻蚀停止层。上述方法更包含进行第一刻蚀制程，移除第一介电层、刻蚀停止层及覆盖层，在第一区形成第一开口露出第一导电垫及在第二区形成第二开口于熔丝结构的正上方。在进行第一刻蚀制程的期间，第一介电层具有第一刻蚀速率，刻蚀停止层具有第二刻蚀速率，其中第一刻蚀速率大于第二刻蚀速率。

本发明的一些实施例关于半导体装置。上述半导体装置包含半导体基底，半导体基底具有第一区及相邻于第一区的第二区。上述半导体装置亦包含内连线结构及熔丝结构，个别设置于半导体基底的第一区及第二区上。上述半导体装置更包含第一介电层，覆盖内连线结构及熔丝结构。此外，上述半导体装置包含第一导电垫，其设置于内连线结构上，第一导电垫电连接至内连线结构。上述半导体装置亦包含覆盖层，设置于半导体基底的第一区及第二区上，且覆盖层覆盖第一导电垫的侧壁。上述半导体装置亦包含刻蚀停止层，设置于半导体基底的第二区上，且刻蚀停止层覆盖覆盖层。上述半导体装置更包含第二介电层，设置于刻蚀停止层及覆盖层上。上述半导体装置亦包含第一开口，设置于半导体基底的第二区及熔丝结构上，且第一开口移除第二介电层、刻蚀停止层、覆盖层及一部份的第一介电层。

本发明的有益效果在于，通过本发明实施例的半导体装置的制造方法，可以避免在第一导电垫与第二导电垫之间产生较高的寄生电容；并且，可以避免在移除完介电层之后，接着直接移除覆盖层及介电层，使得刻蚀后的介电层的厚度均匀度较差。

附图说明

为让本发明的特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：

图1A-图1H图为根据本发明的一些实施例的形成半导体装置的中间各阶段的制程的剖面图。

图2为根据一些实施例的半导体装置的剖面示意图。

具体实施方式

以下针对本发明的高压半导体装置及其制造方法作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本发明的不同样态。以下所述特定的元件及排列方式仅为简单描述本发明。当然，这些仅用以举例而非用以限定本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，例如，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。

必需了解的是，特别描述的图示的元件可以此发明中所属技术领域中相关技术人员所熟知的各种形式存在。此外，当某层在其它层或基板“上”时，有可能是指“直接”在其它层或基板上，或指某层在其它层或基板之间夹设其它层。

此外，实施例中可能使用相对性的用语，例如“较低”、“下方”或“底部”及“较高”、“上方”或“顶部”，以描述图示的一个元件对于另一元件的相对关系。能理解的是，如果将图示的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”侧的元件。

在此，“约”、“大约”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍可隐含“约”、“大约”的含义。

参阅图1A-图1H，图1A-图1H图为根据本发明的一些实施例的形成半导体装置100A的中间各阶段的制程的剖面图。如图1所示，首先提供半导体基底102。在一些实施例，半导体基板102具有第一区102A及相邻于第一区102A的第二区102B。此外，半导体基底102上具有介电层104、内连线结构106及熔丝结构108。如图1A所示，内连线结构106及熔丝结构108形成于介电层104内。在一些实施例，如图1A所示，内连线结构106形成于第一区102A内，熔丝结构108形成于第二区102B内。

半导体基底102可包含集成电路(integrated circuit，IC)中。上述集成电路可包含不同的被动和主动微电子元件，例如薄膜电阻器(thin-film resistor)、其他类型电容器例如，金属-绝缘体-金属电容(metal-insulator-metal capacitor，MIMCAP)、电感、二极管、金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor field-effecttransistors，MOSFETs)、互补式MOS晶体管、双极结型晶体管(bipolar junctiontransistors，BJTs)、横向扩散型MOS晶体管、高功率MOS晶体管或其他类型的晶体管。在一些实施例，半导体基底102包含动态随机储存存储器(dynamic random access memory，DRAM)。

介电层104由氮化硅、氮氧化硅、碳化硅、氧化硅、氮碳化硅、其他适合的材料或其组合制成，介电层104可通过沉积制程形成。沉积制程包含化学气相沉积、物理气相沉积、原子层沉积(atomic layer deposition，ALD)、高密度电浆化学气相沉积(high densityplasma CVD，HDPCVD)、金属有机化学气相沉积(metal organic CVD，MOCVD)、遥控式电浆化学气相沉积(remote plasma CVD，RPCVD)、电浆增强型化学气相沉积(PECVD)、电镀(plating)、其他合适的方法或前述的组合。

内连线结构106及熔丝结构108包含导电材料，例如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、碳化钽(TaC)、硅氮化钽(TaSiN)、碳氮化钽(TaCN)、铝化钛(TiAl)，铝氮化钛(TiAlN)、其他适合的导电材料或前述的组合。

在一些实施例，先沉积一层介电材料于基底上，之后利用光刻制程及刻蚀制程在第一区102A及第二区102B上的介电材料内形成开口。接下来，再将导电材料填入开口形成内连线结构106及熔丝结构108。上述光刻制程包含光刻胶涂布(例如旋转涂布)、软烤、光罩对位、曝光、曝后烤、将光刻胶显影、冲洗、干燥(例如硬烤)、其他合适的制程或前述的组合。另外，光刻制程可由其他适当的方法，例如无遮罩光刻、电子束写入(electron-beamwriting)及离子束写入(ion-beam writing)进行或取代。上述刻蚀制程包含干刻蚀、湿刻蚀或其他刻蚀方法。

接下来，参阅图1B，沉积介电层110于半导体基底102上，并形成导通孔结构112于介电层110内。在一些实施例，介电层110为氧化层或其他适合的绝缘材料。在一些实施例，介电层110的厚度介于约100nm至约500nm的范围间。如图1B所示，导通孔结构112形成于第一区102A上，且贯穿介电层110，并且与内连线结构106电连接。导通孔结构112的材料及形成方法可与如图1A所示的内连线结构106相同或相似，在此不再重复叙述。

接下来，参阅图1C，形成第一堆叠结构114a及第二堆叠结构114b于介电层110上。如图1C所示，第一堆叠结构114a和第二堆叠结构114b形成于第一区102A上。在一些实施例，第一堆叠结构114a和第二堆叠结构114b个别包含第一导电垫116a及第二导电垫116b，且第一导电垫116a及第二导电垫116b个别经由导通孔结构112与内连线结构106电连接。在一些实施例，第一导电垫116a及第二导电垫116b的材料包含铝或其他金属材料。

如图1C所示，第一堆叠结构114a和第二堆叠结构114b亦包含形成于第一导电垫116a及第二导电垫116b上的阻障层118，且包含形成于阻障层118上的抗反射层120。在一些实施例，阻障层118包含金属氮化物，例如氮化钛。阻障层118是设置来在后续的刻蚀制程中，避免含有氟(F)的刻蚀剂伤害第一导电垫116a及第二导电垫116b。在一些实施例，抗反射层120为氮氧化硅(SiON)、碳氧化硅(SiOC)或其他适合的抗反射材料。抗反射层120是设置来在图案化第一导电垫116a、第二导电垫116b、阻障层118的材料的制程中，避免其下方的金属材料反射，而使第一堆叠结构114a及第二堆叠结构114b的位置或轮廓产生偏差。

在一些实施例，依序沉积金属材料层、金属氮化物层及抗反射材料层于介电层110上，并通过光刻制程及刻蚀制程，来图案化上述材料层以形成第一堆叠结构114a及第二堆叠结构114b于第一区102A上。在一些实施例，如图1C所示，图案化制程后，沟槽122形成于第一堆叠结构114a及第二堆叠结构114b之间。

在一些实施例，如图1D所示，依序沉积覆盖层124及刻蚀停止层126于第一区102A及第二区102B上。如图1D所示，覆盖层124覆盖介电层110的上表面，并覆盖第一堆叠结构114a和第二堆叠结构114b的侧壁及上表面。刻蚀停止层126覆盖覆盖层124。如图1D所示，覆盖层124及刻蚀停止层126填入位于第一堆叠结构114a及第二堆叠结构114b之间的沟槽122内。在一些实施例，覆盖层124包含氧化物，例如氧化硅。在一些实施例，刻蚀停止层126包含氮化物或金属氧化物。在一些实施例，刻蚀停止层126的材料在执行后续的刻蚀制程时，相对于覆盖层124具有较低的刻蚀速率。在一些实施例，氮化物包含氮化硅，金属氧化物包含氧化铝。

在一些实施例，覆盖层124的厚度介于约50nm至约150nm的范围间。在一些实施例，刻蚀停止层126的厚度介于约50nm至约150nm的范围间。在一些实施例，可通过原子层沉积(atomic deposition process，ALD)制程形成覆盖层124及刻蚀停止层126，使得覆盖层124及刻蚀停止层126共形地(conformally)形成在第一堆叠结构114a及第二堆叠结构114b上。

在一些实施例，如图1E所示，进行第一刻蚀制程128，以移除位于第一区102A上的刻蚀停止层126并露出位于第一区102A的覆盖层124。在一些实施例，第一刻蚀制程128为湿刻蚀制程。在一些实施例，先在第二区102B上形成一层光刻胶层(未绘示)覆盖刻蚀停止层126后，再进行第一刻蚀制程128来移除位于第一区102A上的刻蚀停止层126。在一些实施例，第一刻蚀制程128的刻蚀剂包含磷酸，且进行第一刻蚀制程128的温度介于约150℃至约200℃的范围间。进行第一刻蚀制程128后，再移除第二区102B上的光刻胶层。

在一些实施例，如图1E所示，在进行第一刻蚀制程128的期间，覆盖层124可保护第一导电垫116a及第二导电垫116b的侧壁不被刻蚀剂损害。在一些实施例，如图1E所示，进行第一刻蚀制程128后，完全移除沟槽122内的刻蚀停止层126，使得沟槽122内实质上不含有刻蚀停止层126。在一些实施例，刻蚀停止层126为高介电常数的介电材料，移除沟槽122内的刻蚀停止层126可以避免在第一导电垫116a与第二导电垫116b之间产生较高的寄生电容(parasitic capacitance)。

接下来，参阅图1F，沉积复合介电层130于第一区102A及第二区102B上。在一些实施例，如图1F所示，复合介电层130包含介电层132及介电层134。可在本发明的实施例作各种变化及调整。在一些实施例，复合介电层130包含更多不同材料的介电层。介电层132为低介电常数介电材料，例如氧化硅或其他适合的介电材料，介电层134可例如为氮化硅或其他适合的介电材料。在一些实施例，介电层132的厚度介于约700nm至约1100nm的范围间，介电层134的厚度介于约300nm至约600nm的范围间。在一些实施例，介电层132的介电常数小于刻蚀停止层126的介电常数，覆盖层124的介电常数小于刻蚀停止层126的介电常数。

如图1F所示，当介电层132的材料填入位于第一堆叠结构114a及第二堆叠结构114b之间的沟槽122内时，会形成空隙136。空隙136由空气组成。由于空气具有较低的介电常数，因此形成空隙136可以避免在第一导电垫116a与第二导电垫116b之间产生较高的寄生电容。

另外，填入沟槽122内的是覆盖层124及介电层132。由于覆盖层124及介电层132皆具有较低的介电常数，因此可以避免在第一导电垫116a与第二导电垫116b之间产生较高的寄生电容。

在一些实施例，如图1F所示，在第一区102A，介电层132与覆盖层124的上表面直接接触。在第二区102B，介电层132与刻蚀停止层126的上表面直接接触。在一些实施例，介电层132与覆盖层124的材料相同。在一些实施例，介电层132与刻蚀停止层126的材料不同。

接下来，参阅图1G，进行第二刻蚀制程138以在第一区102A上形成第一开口140，在第二区102B上形成第二开口142。在一些实施例，如图1F所示，第一开口140位于第一导电垫116a的正上方，第二开口142位于熔丝结构108的正上方。在一些实施例，先形成一层光刻胶层(未绘示)覆盖介电层134后，再进行第二刻蚀制程138。

在一些实施例，第二刻蚀制程138包含干刻蚀制程，例如反应性离子刻蚀(reactive ion etching，RIE)制程或高密度电浆刻蚀制程(high density plasmaetching)。在一些实施例，第二刻蚀制程138的刻蚀剂包含卤素，例如氟。含有氟的刻蚀剂例如为CH₃F、CH₂F₂、CHF₃、CF₄或其他适合的气体。

含有氟的刻蚀剂对于氧化物(例如氧化硅)有较高的刻蚀速率，对于氮化物或金属氧化物(例如氮化硅或氧化铝)有较低的刻蚀速率。因此，第二刻蚀制程138对覆盖层124有较高的刻蚀速率，对刻蚀停止层126有较低的刻蚀速率。在一些实施例，在进行第二刻蚀制程138的期间，介电层132具有第一刻蚀速率、刻蚀停止层126具有第二刻蚀速率且覆盖层124具有第三刻蚀速率。其中第一刻蚀速率及第三刻蚀速率大于第二刻蚀速率。当复合介电层130移除时，开口140露出的是抗反射层120，开口142露出的是刻蚀停止层126。此时，开口140内的覆盖层124被完全移除时，开口142的刻蚀停止层126并未有太多的损耗。如图1G所示，当第二刻蚀制程138实施到某一阶段时，第一区102A上的复合介电层130、覆盖层124被完全移除，第一开口140露出抗反射层120的上表面。第二区102B上的复合介电层130被完全移除，第二开口142露出刻蚀停止层126的上表面。在一些实施例，第一开口140内的抗反射层120被移除一部分时，第二开口142内的刻蚀停止层126并未被完全移除。

由于介电层132的厚度较厚，移除介电层132所需的时间较久，因此当介电层132被移除到一定的深度时，露出的上表面的均匀度会比较差。在此实施例，设置刻蚀停止层126，可用来避免在移除完介电层132之后，接着直接移除同样具有较高的刻蚀速率的覆盖层124及介电层110，使得刻蚀完的介电层110的厚度的均匀度较差。

此外，第二刻蚀制程138对阻障层118亦具有较低的刻蚀速率。因此，经由调整阻障层118及刻蚀停止层126的厚度，可以让在开口内的阻障层118及刻蚀停止层126在大抵上相同的时间被完全移除。或者，在一些实施例，在完全移除完第二开口142内的刻蚀停止层126时，阻障层118还保留一部分于第一导电垫116a上。在此实施例，在进行第二刻蚀制程138的期间，阻障层118具有第四刻蚀速率，且第四刻蚀速率小于第三刻蚀速率。

接下来，参阅图1H，继续进行第二刻蚀制程138，直到第一开口140内的阻障层118及抗反射层120被完全移除，并露出第一导电垫116a的上表面。此外，第二开口142内的刻蚀停止层126及覆盖层124被完全移除。并且，介电层110被移除一部分，形成熔丝窗110b于熔丝结构108的正上方。此时，形成半导体装置100A。如图1H所示，熔丝窗110b具有厚度T1。在一些实施例，厚度T1介于约50nm至约150nm的范围间。

如先前所述，进行第二刻蚀制程138的期间，开口内的阻障层118及刻蚀停止层126在大抵上相同的时间被完全移除。或者，在完全移除完第二开口142内的刻蚀停止层126时，阻障层118还保留一部分于第一导电垫116a上。因此，当移除介电层110直到熔丝窗110b具有所需的厚度时，第一导电垫116a承受刻蚀剂的时间并未太长。因此，可以避免含有氟的刻蚀剂与第一导电垫116a的上表面产生金属氟化物，例如氟化铝。若形成金属氟化物，则之后填入第一开口140内的金属材料可能无法与第一导电垫116a电连接。

此外，如图1G及图1H所示，利用刻蚀停止层126作为缓冲层，可以同时形成第一开口140及第二开口142。并且达成让熔丝窗110b具有所需的厚度的同时，避免第一导电垫116a的上表面形成金属氟化物。在此实施例，含有卤素的刻蚀剂对于刻蚀停止层126的刻蚀速率小于介电层132的刻蚀速率。在此实施例，含有氟的刻蚀剂对于刻蚀停止层126的刻蚀速率小于介电层132的刻蚀速率。

可在本发明的实施例作各种变化及调整。参阅图2，图2为根据一些实施例的半导体装置100B的剖面示意图。半导体装置100B与如图1H所示的第一区100A的其中一个不同的地方在于：在进行第二刻蚀制程138时，亦可形成第三开口144，使得第二导电垫116b的上表面露出。

虽然本发明的实施例及其优点已揭露如上，但应该了解的是，任何所属技术领域中相关技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的制程、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中相关技术人员可从本发明实施例揭示内容中理解现行或未来所发展出的制程、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明实施例使用。因此，本发明的保护范围包括上述制程、机器、制造、物质组成、装置、方法及步骤。另外，每一申请专利范围构成个别的实施例，且本发明的保护范围也包括各个申请专利范围及实施例的组合。

Claims (11)

1.一种半导体装置的制造方法，其特征在于，包括：

提供一半导体基底，该半导体基底具有一第一区及相邻于该第一区的一第二区；

形成一内连线结构于该半导体基底的该第一区上及一熔丝结构于该半导体基底的该第二区上；

形成一第一导电垫于该内连线结构上，该第一导电垫电连接至该内连线结构；

沉积一覆盖层覆盖该第一导电垫及该熔丝结构；

沉积一刻蚀停止层以覆盖该覆盖层；

沉积一第一介电层覆盖该刻蚀停止层；以及

进行一第一刻蚀制程，移除该第一介电层、该刻蚀停止层及该覆盖层，在该第一区形成一第一开口露出该第一导电垫，及在该第二区形成一第二开口于该熔丝结构的正上方，其中在进行该第一刻蚀制程的期间，该第一介电层具有一第一刻蚀速率，该刻蚀停止层具有一第二刻蚀速率，其中该第一刻蚀速率大于该第二刻蚀速率。

2.如权利要求1所述的方法，其特征在于，该覆盖层包括氧化硅，且该刻蚀停止层包括氮化硅或氧化铝。

3.如权利要求1所述的方法，其特征在于，更包括：

沉积该第一介电层前，进行一第二刻蚀制程，移除该第一区上的该刻蚀停止层，以露出该第一区的该覆盖层。

4.如权利要求3所述的方法，其特征在于，更包括：

形成一第二导电垫于该第一区上，使得该第一导电垫与该第二导电垫之间具有一沟槽，其中实施该第二刻蚀制程包括移除位于该沟槽内的该刻蚀停止层。

5.如权利要求1所述的方法，其特征在于，更包括：

在形成该第一导电垫前，沉积一第二介电层覆盖该内连线结构及该熔丝结构，且在进行该第一刻蚀制程时，移除位于该第二区上的一部份的该第二介电层。

6.如权利要求1所述的方法，其特征在于，在进行该第一刻蚀制程的期间，该覆盖层具有一第三刻蚀速率，其中该第三刻蚀速率大于该第二刻蚀速率。

7.如权利要求6所述的方法，其特征在于，更包括：

形成一阻障层于该第一导电垫上，在进行该第一刻蚀制程的期间，该阻障层具有一第四刻蚀速率，其中该第三刻蚀速率大于该第四刻蚀速率。

8.一种半导体装置，其特征在于，包括：

一半导体基底，该半导体基底具有一第一区及相邻于该第一区的一第二区；

一内连线结构及一熔丝结构，个别设置于该半导体基底的该第一区及该第二区上；

一第一介电层，覆盖该内连线结构及该熔丝结构；

一第一导电垫，设置于该内连线结构上，该第一导电垫电连接至该内连线结构；

一覆盖层，设置于该半导体基底的该第一区及该第二区上，且该覆盖层覆盖该第一导电垫的一侧壁；

一刻蚀停止层，设置于该半导体基底的该第二区上，且该刻蚀停止层覆盖该覆盖层；

一第二介电层，设置于该刻蚀停止层及该覆盖层上；以及

一第一开口，设置于该半导体基底的该第二区及该熔丝结构上，且该第一开口移除该第二介电层、该刻蚀停止层、该覆盖层及一部份的该第一介电层。

9.如权利要求8所述的半导体装置，其特征在于，该覆盖层包括氧化硅，且该刻蚀停止层包括氮化硅或氧化铝。

10.如权利要求8所述的半导体装置，其特征在于，更包括：

一第二导电垫，设置于该第一区及该第一介电层上；以及

一沟槽，位于该第一导电垫与该第二导电垫之间，其中该沟槽内不含有该刻蚀停止层。

11.如权利要求8所述的半导体装置，其特征在于，该刻蚀停止层的厚度介于50nm至150nm的范围间。