CN106328616A - 导体插塞及其制造方法 - Google Patents

Abstract

本发明公开了一种导体插塞及其制造方法，导体插塞包括基底、第一介电层、阻挡层、第二介电层、导体层以及衬层。基底具有导体区。第一介电层、阻挡层以及第二介电层依序配置于基底上，其中至少一开口贯穿第一介电层、阻挡层以及第二介电层。此外，开口具有实质上垂直的侧壁。导体层填入开口，并与导体区电性连接。衬层环绕导体层的上部。

Description

导体插塞及其制造方法

技术领域

本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种导体插塞及其制造方法。

背景技术

随着科技的进步，半导体元件需要微型化以符合现今产品的轻、薄、短、小的趋势。然而，当半导体元件的尺寸日益微缩，一些工艺问题也逐渐浮现。

举例来说，当接触窗的尺寸缩小，其深宽比(aspect ratio)增加，因此刻蚀的难度提高，工艺的裕度变小。对接触窗的刻蚀工艺而言，常常会得到非预期的轮廓，如倾斜(tapered)及/或弯曲(bowing)轮廓等，而非理想的垂直轮廓。

发明内容

有鉴于此，本发明提供一种导体插塞及其制造方法。可设置多个刻蚀阻挡层以阻挡插塞开口于定义开口步骤中的变形，故可使形成的插塞开口及导体插塞具有理想的垂直轮廓。

本发明提供一种导体插塞，其包括基底、第一介电层、阻挡层、第二介电层、导体层以及衬层。基底具有导体区。第一介电层、阻挡层以及第二介电层依序配置于基底上，其中至少一开口贯穿第一介电层、阻挡层以及第二介电层。此外，开口具有实质上垂直的侧壁。导体层填入开口，并与导体区电性连接。导体层具有侧表面与底表面，其中底表面与导体区直接接触。衬层环绕导体层的侧表面。

在本发明的一实施例中，上述开口的深宽比为约2:1至40:1。

在本发明的一实施例中，上述衬层仅配置于导体层与第二介电层之间并与阻挡层接触。

在本发明的一实施例中，上述阻挡层的材料包括氮化硅、氮氧化硅或其组合。

在本发明的一实施例中，上述衬层的材料包括多晶硅、非晶硅、氮化硅、氮氧化硅或其组合。

在本发明的一实施例中，上述导体层包括势垒层以及金属层。势垒层位于开口的表面上。金属层填满开口。

本发明另提供一种导体插塞的制造方法。提供基底，且基底具有导体区。于基底上依序形成第一介电层、阻挡层、第二介电层以及硬掩模层，其中硬掩模层中形成有至少一开口。以硬掩模层为掩模，进行第一刻蚀工艺，以将开口加深至第二介电层中直到裸露出部分阻挡层。于开口的侧壁与底部上形成衬层，且衬层与阻挡层接触。以硬掩模层为掩模，进行第二刻蚀工艺，以将开口再次加深至第一介电层中直到裸露出部分导体区。于开口中填入导体层。

在本发明的一实施例中，上述第二刻蚀工艺后的开口具有实质上垂直的侧壁，且开口的深宽比为约2:1至40:1。

在本发明的一实施例中，上述第一刻蚀工艺以及第二刻蚀工艺各自包括非等向性刻蚀工艺。

在本发明的一实施例中，进行上述第二刻蚀工艺之后，衬层的水平部分被移除而衬层的垂直部分留下。

在本发明的一实施例中，上述阻挡层的材料包括氮化硅、氮氧化硅或其组合。

在本发明的一实施例中，上述衬层的材料包括多晶硅、非晶硅、氮化硅、氮氧化硅或其组合。

在本发明的一实施例中，上述硬掩模层的材料包括多晶硅、非晶硅、氮化硅、氮氧化硅或其组合。

基于上述，本发明的方法中，于定义插塞开口的刻蚀工艺中，通过于插塞开口的两侧配置「卧式U形」的刻蚀阻挡层(由水平硬掩模层、垂直衬层、水平阻挡层所构成)，可避免刻蚀工艺中离子轰击及/或过度刻蚀造成的倾斜及/或弯曲轮廓，故可使形成的插塞开口及导体插塞具有理想的垂直轮廓，并可藉此提升元件的效能。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A至图1H是依照本发明一实施例所绘示的一种导体插塞的制造方法的剖面示意图。

【符号说明】

100：基底

101：导体区

102：第一介电层

104：阻挡层

106：第二介电层

108：硬掩模层

109：下转移层

111：上转移层

110：转移层

112：光刻胶层

114：复合光刻胶层

116：开口图案

118：开口

120：衬层

120a：水平部分

120b：垂直部分

121：势垒材料层

121a：势垒层

122：导体层

123：金属材料层

123a：金属层

具体实施方式

图1A至图1H是依照本发明一实施例所绘示的一种导体插塞的制造方法的剖面示意图。

请参照图1A，提供基底100。基底100的材料可包括半导体材料、绝缘材料、导体材料或上述材料的任意组合。半导体材料可为含硅材料。绝缘材料可为介电材料。导体材料可为多晶硅、金属或其组合。在一实施例中，基底100具有导体区101。导体区101包括掺杂区、栅极或导线。在一实施例中，当导体区101为掺杂区、多晶硅栅极或金属栅极时，所形成的导体插塞可称之为「接触窗」。在另一实施例中，当导体区101为金属导线时，所形成的导体插塞可称之为「介层窗」。

然后，于基底100上依序形成第一介电层102、阻挡层104、第二介电层106以及硬掩模层108。第一介电层102与第二介电层106的材料各自包括氧化硅、无掺杂硅玻璃(un-doped silicon glass，USG)、氟化硅玻璃(fluorinated silica glass，FSG)、硼磷硅玻璃(boro-phosphorous silicateglass，BPSG)、硼硅玻璃(boro-silicate glass，BSG)、其组合或类似介电材料。第一介电层102与第二介电层106的形成方法各自包括进行旋涂法、化学气相沉积法(chemical vapor deposition，CVD)或其他合适的方法。此外，第一介电层102与第二介电层106的材料可相同或不同。

阻挡层104的材料包括氮化硅、氮氧化硅或其组合，且其形成方法包括进行化学气相沉积法。硬掩模层108的材料包括多晶硅、非晶硅、氮化硅、氮氧化硅或其组合，且其形成方法包括进行化学气相沉积法。在一实施例中，阻挡层104与硬掩模层108的材料可相同，例如均为氮化硅。在另一实施例中，阻挡层104与硬掩模层108的材料可不同。

此外，第二介电层106与第一介电层102的厚度比为约1:1至20:1，第二介电层106与硬掩模层108的厚度比为约2:1至10:1，第一介电层102与阻挡层104的厚度比为约2:1至10:1。在一实施例中，第一介电层102的厚度例如是约1,000埃，阻挡层104的厚度例如是约500埃，第二介电层106的厚度例如是约4,000埃，且硬掩模层108的厚度例如是约2,000埃。

接着，于硬掩模层108上形成复合光刻胶层114，且复合光刻胶层114具有至少一开口图案116。在一实施例中，复合光刻胶层114包括(由下而上)转移层110以及光刻胶层112。光刻胶层112经由微影工艺定义出开口图案116。光刻胶层112包括感光材料。转移层110可为单层或多层结构。转移层110的材料包括介电抗反射涂布(dielectric anti-reflectioncoating，DARC)层、非晶碳层(amorphous carbon layer，ACL)、含硅硬掩模底部抗反射涂布(silicon-rich anti-reflection coating，SHB)层、有机介电层(organic dielectric layer，ODL)或其组合。在一实施例中，转移层110可为包括(举例但不限于)下转移层109以及上转移层111的双层结构，如图1A所示。在一实施例中，复合光刻胶层114更包括位于光刻胶层112与转移层110之间的底部抗反射涂布(bottom anti-reflective coating，BARC)层。

更具体地说，复合光刻胶层114包括三层或四层结构。在一实施例中，复合光刻胶层114包括(由下而上)作为下转移层109的非晶碳层、作为上转移层111的DARC层、底部抗反射涂布层、以及光刻胶层112。在另一实施例中，复合光刻胶层114包括(由下而上)作为下转移层109的有机介电层、作为上转移层111的SHB层、以及光刻胶层112。在又一实施例中，复合光刻胶层114包括(由下而上)作为下转移层109的非晶碳层、作为上转移层111的SHB层、以及光刻胶层112。

请参照图1B，将复合光刻胶层114的开口图案116转移至硬掩模层108中。更具体地说，以光刻胶层112为掩模，进行干法刻蚀工艺，以将开口图案116依序转移至转移层110以及硬掩模层108中。因此，硬掩模层108中形成有至少一开口118。继之，移除复合光刻胶层114。

请参照图1C，以硬掩模层108为掩模，进行第一刻蚀工艺E1，以将开口118加深至第二介电层106中直到裸露出部分阻挡层104。第一刻蚀工艺E1包括非等向性刻蚀工艺，如干法刻蚀工艺，且利用阻挡层104作为刻蚀终止层。在一实施例中，第一刻蚀工艺E1亦会同时移除部分阻挡层104。

请参照图1D，于硬掩模层108的顶面以及开口118的侧壁与底部上形成衬层120，且衬层120与阻挡层104接触。更具体地说，衬层120包括水平部分120a以及垂直部分120b，水平部分120a位于硬掩模层108的顶面以及开口118的底部上，而垂直部分120b位于开口118的侧壁上。衬层120的材料包括多晶硅、非晶硅、氮化硅、氮氧化硅或其组合，且其形成方法包括进行化学气相沉积法。在一实施例中，衬层120与阻挡层104的材料可相同，例如均为氮化硅。在另一实施例中，衬层120与阻挡层104的材料可不同。此外，阻挡层104与衬层120的厚度比为约1:1至5:1。在一实施例中，衬层120的厚度例如是约300埃，阻挡层104的厚度例如是约500埃。

在上述实施例中，第一介电层102、阻挡层104、第二介电层106、硬掩模层108以及衬层120各自所包含的材料种类仅仅是用来说明，并不用以限定本发明。本领域具有通常知识者应了解，只要第一介电层102以及第二介电层106的任一者与阻挡层104、硬掩模层108以及衬层120的任一者的刻蚀选择比大于约5:1的任何材料种类，均可视为落入本发明欲保护的精神和范围内。

请参照图1E与图1F，以硬掩模层108为掩模，进行第二刻蚀工艺E2，以将开口118再次加深至第一介电层102中直到裸露出部分导体区101。第二刻蚀工艺E2包括非等向性刻蚀工艺，且可分为多个子步骤进行之。在一实施例中，第二刻蚀工艺E2包括(举例但不限于)第一干法刻蚀工艺E21以及第二干法刻蚀工艺E22。

具体言之，如图1E所示，进行第一干法刻蚀工艺E21，移除位于硬掩模层108的顶面以及开口118的底部上的衬层120的水平部分120a，并留下位于开口118的侧壁上的衬层120的垂直部分120b。此外，第一干法刻蚀程E21可使开口118加深以贯穿衬层120、阻挡层104，并延伸至部分第一介电层102中。在一实施例中，彼此邻近的硬掩模层108的上部以及衬层120的垂直部分120b的上部也会被第一干法刻蚀程E21同时移除。

接着，图1F所示，以硬掩模层108为掩模，进行第二干法刻蚀工艺E22，使开口118加深以贯穿第一介电层102直到裸露出部分导体区101。

换言之，于进行第二刻蚀工艺E2之后，衬层120的水平部分120a被移除，而衬层120的垂直部分120b留下并与阻挡层104连接。此外，于进行第二刻蚀工艺E2的离子轰击过程中，硬掩模层108以及衬层120的垂直部分120b可保护开口118使其免于变形或弯曲。因此，第二刻蚀工艺E2后的开口118具有实质上垂直的侧壁，且其深宽比为约2:1至40:1，例如6:1至40:1、2:1至20:1、3:1至20:1或2:1至12:1。

请参照图1G与图1H，于开口118中填入导体层122。在一实施例中，导体层122包括势垒层121a以及金属层123a。具体言之，如图1G所示，于硬掩模层108的顶面以及开口118的表面上形成势垒材料层121。势垒材料层121的材料例如是钛、氮化钛、钽、氮化钽或其组合，且其形成方法包括进行化学气相沉积法。接着，于势垒材料层121上形成金属材料层123，且金属材料层123填满开口118。金属材料层123的材料例如是钨、铝、铜或其合金，且其形成方法包括进行化学气相沉积法或电镀法。在一实施例中，也可以视工艺需要省略形成势垒材料层121的步骤。

之后，如图1H所示，移除开口118外的部分势垒材料层121以及部分金属材料层123，并留下势垒层121a以及金属层123a于开口118中。上述移除步骤包括进行化学机械研磨(chemical mechanical polishing，CMP)工艺。在一实施例中，上述化学机械研磨工艺也会同时移除硬掩模层108。至此，完成本发明的导体插塞的制作。

以下，将参照图1H说明本发明的导体插塞的结构。如图1H所示，本发明的导体插塞包括基底100、第一介电层102、阻挡层104、第二介电层106、导体层122、以及衬层(即其垂直部分120b)。基底100具有导体区101。第一介电层102、阻挡层104以及第二介电层106依序配置于基底100上，其中至少一开口118贯穿第一介电层102、阻挡层104以及第二介电层106。此外，开口118具有实质上垂直的侧壁。更具体地说，开口118的底部与侧壁的夹角介于约85度至95度之间，例如是约90度。导体层122具有实质上垂直的侧壁，填入开口118，并与导体区101电性连接。在一实施例中，导体层122具有侧表面与底表面，其中底表面与导体区101直接接触。在一实施例中，导体层122包括位于开口118的表面上的势垒层121a以及填满开口118的金属层123a。

此外，衬层(即其垂直部分120b)设置于开口118外且环绕导体层122的侧表面或上部。在一实施例中，衬层(即其垂直部分120b)仅配置于导体层122与第二介电层106之间。此外，衬层(即其垂直部分120b)与阻挡层104接触并一起构成「L形」的刻蚀阻挡层。

在上述的实施例中，所形成的导体插塞具有实质上垂直的轮廓，且衬层(即其垂直部分120b)为绝缘性衬层且环绕导体层122的上部而设置。然而，本发明并不以此为限。在另一实施例中，当衬层为导电性衬层(其材料包括掺杂多晶硅、掺杂非晶硅或类似材料)时，其可与导体层122电性连接，故此种衬层可与导体层122一起形成上宽下窄的导体插塞。

特别要说明的是，于定义开口118的刻蚀工艺中，通过于开口118的两侧配置「卧式U形」的刻蚀阻挡层(其由硬掩模层108、衬层的垂直部分120b以及阻挡层104所构成，如图1F所示)，故可避免刻蚀工艺中离子轰击及/或过度刻蚀造成的倾斜及/或弯曲轮廓。因此，即使开口118的深宽比高达约6:1至40:1，通过本发明的方法，仍可使所形成的开口118具有实质上垂直的侧壁。在一实施例中，上述「卧式U形」的刻蚀阻挡层是由相同材料(如氮化硅)所组成，但本发明并不以此为限。

综上所述，在本发明中，于定义插塞开口的刻蚀工艺中，通过于插塞开口的周围配置「卧式U形」的刻蚀阻挡层，可避免开口受到离子轰击及/或过度刻蚀而造成的变形，因此所形成的插塞开口可具有实质上垂直的侧壁。以此方式，最终形成的导体插塞具有垂直轮廓，且具有环绕其周围的「L形」的刻蚀阻挡层。通过本发明的方法，可使高深宽比的导体插塞具有实质上垂直的轮廓，故可轻易达成此种导体插塞的电阻均匀性的控制。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种导体插塞，包括：

一基底，具有一导体区；

一第一介电层、一阻挡层以及一第二介电层，依序配置于该基底上，其中至少一开口贯穿该第一介电层、该阻挡层以及该第二介电层，且该开口具有垂直的侧壁；

一导体层，填入该开口，并与该导体区电性连接，该导体层具有一侧表面与一底表面，其中该底表面与该导体区直接接触；以及

一衬层，环绕该导体层的该侧表面。

2.根据权利要求1所述的导体插塞，其中该开口的深宽比为2:1至40:1。

3.根据权利要求1所述的导体插塞，其中该衬层仅配置于该导体层与该第二介电层之间并与该阻挡层接触。

4.根据权利要求1所述的导体插塞，其中该阻挡层的材料包括氮化硅、氮氧化硅或其组合，且该衬层的材料包括多晶硅、非晶硅、氮化硅、氮氧化硅或其组合。

5.根据权利要求1所述的导体插塞，其中该导体层包括：

一势垒层，位于该开口的表面上；以及

一金属层，填满该开口。

6.一种导体插塞的制造方法，包括：

提供一基底，该基底具有一导体区；

于该基底上依序形成一第一介电层、一阻挡层、一第二介电层以及一硬掩模层，其中该硬掩模层中形成有至少一开口；

以该硬掩模层为掩模，进行一第一刻蚀工艺，以将该开口加深至该第二介电层中直到裸露出部分该阻挡层；

于该开口的侧壁与底部上形成一衬层，该衬层与该阻挡层接触；

以该硬掩模层为掩模，进行一第二刻蚀工艺，以将该开口再次加深至该第一介电层中直到裸露出部分该导体区；以及

于该开口中填入导体层。

7.根据权利要求6所述的导体插塞的制造方法，其中该第二刻蚀工艺后的该开口具有垂直的侧壁，且该开口的深宽比为2:1至40:1。

8.根据权利要求6所述的导体插塞的制造方法，其中该第一刻蚀工艺以及该第二刻蚀工艺各自包括非等向性刻蚀工艺。

9.根据权利要求6所述的导体插塞的制造方法，其中进行该第二刻蚀工艺之后，该衬层的水平部分被移除而该衬层的垂直部分留下。

10.根据权利要求6所述的导体插塞的制造方法，其中该阻挡层的材料包括氮化硅、氮氧化硅或其组合，该衬层的材料包括多晶硅、非晶硅、氮化硅、氮氧化硅或其组合，且该硬掩模层的材料包括多晶硅、非晶硅、氮化硅、氮氧化硅或其组合。