CN107369669A - 集成电路 - Google Patents
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- 239000000463 material Substances 0.000 claims abstract description 56
- 229910052751 metal Inorganic materials 0.000 claims abstract description 42
- 239000002184 metal Substances 0.000 claims abstract description 42
- 230000004888 barrier function Effects 0.000 claims abstract description 38
- 238000009792 diffusion process Methods 0.000 claims abstract description 31
- 239000010410 layer Substances 0.000 description 258
- 238000000034 method Methods 0.000 description 29
- 239000011248 coating agent Substances 0.000 description 25
- 238000000576 coating method Methods 0.000 description 25
- 229910052782 aluminium Inorganic materials 0.000 description 21
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 21
- 238000005530 etching Methods 0.000 description 21
- 239000011229 interlayer Substances 0.000 description 21
- 229910000906 Bronze Inorganic materials 0.000 description 19
- 239000010974 bronze Substances 0.000 description 19
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 19
- 229920002120 photoresistant polymer Polymers 0.000 description 18
- 239000003990 capacitor Substances 0.000 description 16
- 238000000151 deposition Methods 0.000 description 16
- 230000008021 deposition Effects 0.000 description 15
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 9
- 230000005611 electricity Effects 0.000 description 9
- 238000002161 passivation Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000003628 erosive effect Effects 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000011358 absorbing material Substances 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- XEMZLVDIUVCKGL-UHFFFAOYSA-N hydrogen peroxide;sulfuric acid Chemical compound OO.OS(O)(=O)=O XEMZLVDIUVCKGL-UHFFFAOYSA-N 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000004062 sedimentation Methods 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 230000003667 anti-reflective effect Effects 0.000 description 1
- CFJRGWXELQQLSA-UHFFFAOYSA-N azanylidyneniobium Chemical compound [Nb]#N CFJRGWXELQQLSA-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 239000010955 niobium Substances 0.000 description 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 239000011435 rock Substances 0.000 description 1
- 238000009738 saturating Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明提出一种集成电路,其包括一电容。此电容包括下电极、电极间介电层与上电极。下电极包括金属层与在金属层之上的扩散阻绝层,金属层包括第一材料。电极间介电层设置在下电极之上。上电极设置在下电极之上,并由电极间介电层与下电极相隔开来,其中上电极不具有第一材料。借此,可避免对于上电极侧壁的损坏。
Description
技术领域
本发明实施例是有关于一种集成电路,且特别是有关于一种电容的形成方法且包含此电容的集成电路。
背景技术
电容是用来储存能量、被动且有两端点的电子装置,至少具有由介电区域所隔开的两电极。电容的电容量是正比于两电极的表面面积,并且反比于介电区域的厚度。有一种电容的类型为金属-绝缘体-金属(metal-insulator-metal,MIM)电容。MIM电容包括由两金属电极所夹住的绝缘体,并且形成在后端线(back-end-of-line,BEOL)互连结构之中。
发明内容
本发明的实施例提出一种集成电路,其包括一电容。此电容包括下电极、电极间介电层与上电极。下电极包括金属层与在金属层之上的扩散阻绝层,金属层包括第一材料。电极间介电层设置在下电极之上。上电极设置在下电极之上,并由电极间介电层与下电极相隔开来,其中上电极不具有第一材料。
本发明的实施例提出一种电容的形成方法,包括:以第一材料形成下电极层;在下电极层之上形成电极间介电层;在电极间介电层之上形成上电极层,其中上电极层并没有包含第一材料;对上电极层与电极间介电层实施第一蚀刻以形成上电极;以及对下电极层实施第二蚀刻以形成下电极。
本发明的实施例提出一种集成电路,其包括一电容。此电容包括下电极与上电极。下电极包括金属层与一对扩散阻绝层,这对扩散阻绝层分别设置于金属层的下表面与金属层的上表面。金属层为第一材料,所述的一对扩散阻绝层为第二材料,并且第二材料不同于第一材料。上电极设置于下电极之上,并且由电极间介电层与下电极相隔开来。上电极只包括第二材料,并且上电极与电极间介电层具有相同的宽度。
在上述的集成电路与形成方法中,由于上电极不是由铝铜所形成,因此可避免对于上电极侧壁的损坏。
为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合所附附图作详细说明如下。
附图说明
当结合附图阅读时,根据下面详细的描述可以更好地理解本发明的态样。应该强调的是,根据工业中的标准作法,各种特征并没有按比例绘示。实际上,为了清楚的讨论,各种特征可以被任意增大或缩小。
图1A是根据一些实施例绘示集成电路的剖面图,此集成电路包括MIM电容,其中上电极的侧壁并不会受到损坏;
图1B是根据一些实施例绘示图1A的集成电路的扩展剖面图;
图2是根据一些更具体的实施例所绘示的图1A的集成电路的剖面图;
图3至图11是根据一些实施例绘示MIM电容的制作方法的一系列剖面图,其中上电极的侧壁并不会受到损坏;
图12是根据一些实施例绘示图3至图11的方法的流程图。
具体实施方式
以下的揭露提供了各种不同的实施例或例子,用以实作所提供标的的不同特征。为了简化本发明,一些元件与布局的具体例子会在以下说明。当然,这些仅仅是例子而不是用以限制本发明。例如,若在后续说明中提到了第一特征形成在第二特征上面,这可包括第一特征与第二特征是直接接触的实施例;这也可以包括第一特征与第二特征之间还形成其他特征的实施例,这使得第一特征与第二特征没有直接接触。此外,本发明可能会在各种例子中重复图示符号及/或文字。此重复是为了简明与清晰的目的,但本身并不决定所讨论的各种实施例及/或设置之间的关系。
再者,在空间上相对的用语,例如底下、下面、较低、上面、较高等,是用来容易地解释在图示中一个元件或特征与另一个元件或特征之间的关系。这些空间上相对的用语除了涵盖在图示中所绘的方向,也涵盖了装置在使用或操作上不同的方向。这些装置也可被旋转(例如旋转90度或旋转至其他方向),而在此所使用的空间上相对的描述同样也可以有相对应的解释。
制作MIM电容的一些方法包括依序在互连结构的下部分之上形成一下电极层,在下电极层之上形成介电层,以及在介电层之上形成上电极层。之后,利用微影蚀刻来图案化上电极层与下电极层以形成上电极与下电极,其中上电极是由介电层与下电极相隔开来。通常,上电极与下电极分别包括铝铜层,以及遮盖住铝铜层的氮化钛层。
使用铝铜来形成上下电极的挑战在于上下电极的侧壁可能容易受到损坏。也就是说,一般在图案化上电极层与下电极层以后,会实施湿式光阻剥除程序(photoresist wetstrip process)来移除光阻,此光阻是用来图案化上下电极层。由于在实施湿式光阻剥除程序时,上下电极的侧壁会暴露出来,因此这些侧壁会被湿式光阻剥除程序所侵蚀。一般来说氮化钛层不容易受到湿式光阻剥除程序的侵蚀,而铝铜层则容易受到侵蚀,且侧壁大部分的面积是由铝铜所形成。侧壁的侵蚀会反过来减少上下电极的尺寸,并减少MIM电容的电容量。
本发明是有关于MIM电容的制作方法,其中上电极的侧壁不会受到损坏。在一些实施例中,形成下电极层,并且在下电极层上形成电极间介电层。上电极层会形成在电极间介电层之上,并且上电极层不具有下电极层的材料。第一蚀刻会实施在上电极层与电极间介电层以形成上电极。第二蚀刻会实施在下电极层以形成下电极。本发明也关于实施此方法所形成的MIM电容。
上述的材料为铝铜,由于上电极不是由铝铜所形成,因此可有利地避免上电极的侧壁受到损坏。如此一来,在批量制作时,上电极的尺寸可高度地一致。进一步地,由于上电极的尺寸是MIM电容的电容量的关键,因此在批量制作时这些电容量也可以高度地一致。更有甚者,由于避免了上电极的侧壁受到损坏,因此上述方法的制程视窗(process window)可以很大。此外,由于实施较少的步骤,因此成本与制造周期都可以降低。例如,并不会为了上电极而多形成一层铝铜。
请参照图1A,其中提供了一些实施例中集成电路的剖面图100A,此集成电路中具有MIM电容102。如图所示,MIM电容102包括下电极104与上电极106。下电极104在上电极106之下,并且具有宽度W1,宽度W1大于上电极106的宽度W2。下电极104包括金属层108、第一扩散阻绝层110a、与第二扩散阻绝层110b。金属层108是或包括第一材料,例如为铝铜、铜、或铝。第一和第二扩散阻绝层110a、110b为或包括不同于第一材料的第二材料,并且分别沿着金属层108的下表面以及上表面延伸。第二材料可例如为氮化钛、氮化钽或氮化铌。在其他实施例中,金属层108与第一材料可导电但并不是金属,并且/或者第一与第二扩散阻绝层110a、110b可省略。
上电极106是设置在下电极104之上,通过电极间介电层112垂直地与下电极104绝缘并相隔开来。在一些实施例中,上电极106的宽度W2是相同于电极间介电层112的宽度。进一步地,在一些实施例中,上电极106及/或电极间介电层112是完整且直接地设置在下电极104之上,并且/或者具有宽度中心,此宽度中心是水平地从下电极104的宽度中心往下电极104的一侧偏离。上电极106不具有第一材料,并且是或包括第三材料。第三材料不同于第一材料,并且在一些实施例中是相同于第二材料。第三材料可例如为氮化钛、氮化钽或氮化铌。电极间介电层112可例如为氧化物,例如为电浆增强(plasma-enhanced,PE)氧化物,或者是高K(high-κ)介电质。此高K介电质是介电系数约大于3.9的介电质。
上述的第一材料为铝铜,由于上电极106不具有铝铜且铝铜容易在湿式光阻剥除程序的期间受到侵蚀,因此上电极106的侧壁可有利地不受到损坏。如此一来,在批量制作时,上电极106的尺寸与电容量可高度地一致。
后端线(back-end-of-line,BEOL)互连结构114会容纳MIM电容102,并且包括导电特征118所属的层116以及通孔122所属的层120,这两者是交替地堆叠在层间介电层之中。导电特征118包括下电极104,并且可例如为焊接点(pad)及/或导线。通孔122所属的层120是用以将导电特征118所属的层116耦接至另一个导电特征以及MIM电容102。在一些实施例中,MIM电容102的下电极104与上电极106是透过对应的通孔而电性耦接至不同的导电特征。通孔122与导电特征118可例如为铝铜、铜、金、铝、钨、一些其他材料、或其组合。
上述的层间介电层区域容纳了导电特征118所属的层116以及通孔122所属的层120,并且包括堆叠的层间介电层124,其由钝化层126所覆盖。层间介电层124是设置在相邻的导电特征所属的层之间,而钝化层126覆盖了最上层的导电特征。层间介电层124与钝化层126可例如是或包括氧化硅、磷硅玻璃(phosphosilicate glass,PSG)、低K介电质、或其组合。低K介电层为介电系数小于约3.9的介电质。
请参照图1B,提供了根据一些实施例绘示的图1A的集成电路的扩展剖面图100B。如图所示,后端线互连结构114是设置在半导体基底128之上,并且可例如包括六层的导电特征。半导体基底128支撑着半导体基底128上的装置区130,此装置区130是垂直地设置在半导体基底128与后端线互连结构114之间。半导体基底128可例如为体(bulk)半导体基底,例如为单晶硅或是其他硅的体基底,或者是绝缘体上硅(silicon-on-insulator,SOI)基底。装置区130包括电子装置(并未分别地绘示),例如为晶体管,并且装置区130是透过通孔122电性耦接至导电特征118所属的层116。
请参照图2,其中提供了根据一些更具体的实施例所绘示的图1A的集成电路的剖面图200。如图所示,第一抗反射层202覆盖了上电极106并且实质上具有和上电极106以及电极间介电层112相同的宽度W2。进一步地,在一些实施例中,第一抗反射层202在一个下层水平面上的二维投影实质上和上电极106与电极间介电层112相同。第一抗反射层202可例如为氮氧化硅或其他用来吸收光线的材料。
覆盖层204覆盖了下电极104与上电极106。并且,覆盖层204会沿着下电极104的上表面、上电极106的外表面、电极间介电层112的外表面、以及第一抗反射层202的外表面延伸。覆盖层204具有和下电极104实质上相同的宽度W1,并且在一些实施例中,覆盖层204在一下层水平面上的二维投影实质上和下电极104相同。覆盖层204可例如为氧化物,例如为电浆增强氧化物或其他介电质。
第二抗反射层206覆盖了覆盖层204,并且沿着覆盖层204的上表面延伸。第二抗反射层206具有和下电极104实质上相同的宽度W2,并且在一些实施例中,第二抗反射层206在一下层水平面上的二维投影实质上和下电极104相同。第二抗反射层206可例如氮氧化硅或其他用来吸收光线的材料。
请参照图3至图11,其中提供了根据一些实施例绘示MIM电容的制作方法的一系列剖面图300~1100。此方法可例如用来制造图1A、图1B与图2中的MIM电容102。
如图3的剖面图300所示,下电极层104a是形成在下互连结构114a中的下层间介电层124a(部分绘示)之上。下电极层104a是透过以下方式形成,在层间介电层124a上形成第一扩散阻绝层110a,在第一扩散阻绝层110a上形成金属层108,并且在金属层108上形成第二扩散阻绝层110b。金属层108是以第一材料来形成,并且第一扩散阻绝层110a与第二扩散阻绝层110b是以第二材料来形成,第二材料不同于第一材料。第一材料可例如为铝铜,而第二材料可例如为氮化钛。在其他实施例中,并没有形成第一扩散阻绝层110a与第二扩散阻绝层,并且/或者金属层108是以金属以外的导电材料来形成。
在一些实施例中,第一扩散阻绝层110a是形成以具有约200埃(angstrom,)到约300埃的厚度,金属层108是形成以具有约3500埃到约4500埃的厚度,第二扩散阻绝层110b是形成以具有约600埃到约800埃的厚度,或其组合。例如,第一扩散阻绝层110a可形成以具有约250埃的厚度,金属层108可形成以具有约400埃的厚度,第二扩散阻绝层110b可形成以具有约700埃的厚度,或其组合。并且,在一些实施例中,第一扩散阻绝层110a是以氮化钛来形成,金属层108是以铝铜来形成,第二扩散阻绝层110b是以氮化钛来形成,或其组合。更进一步来说,在一些实施例中,第一扩散阻绝层110a、金属层108、第二扩散阻绝层110b、或其组合是适形地(conformally)形成。
在一些实施例中,形成第一扩散阻绝层110a、金属层108与第二扩散阻绝层110b的程序包括在下层间介电层124a上依序沉积或生长出层110a、108与110b。例如,第一扩散阻绝层110a、第二扩散阻绝层110b与金属层108可透过气相沉积来沉积,此气相沉积例如为化学气相沉积、物理气沉积、原子层沉积法(atomic layer deposition,ALD)或其组合。在另一实施例中,金属层108可以透过电化学镀法(electrochemical plating,ECP)来生长。
如图3的剖面图300所示,电极间介电层112是形成在第二扩散阻绝层110b之上,上电极层106a是形成在电极间介电层112之上,并且第一抗反射层202是形成在上电极层106a之上。上电极层106a是以第三材料形成,第三材料不同于第一材料,并且在一些实施例中第三材料是相同于第二材料。第三材料可例如为氮化钛。
在一些实施例中,电极间介电层112是形成以具有约150埃到约250埃的厚度,上电极层106a是形成以具有约1000埃到约1400埃的厚度,第一抗反射层202是形成以具有约250埃到约400埃的厚度,或其组合。例如,电极间介电层112可形成以具有约190埃的厚度,上电极层106a可形成以具有约1200埃的厚度,第一抗反射层202可形成以具有约320埃的厚度,或其组合。并且,在一些实施例中,上电极层106a的厚度是金属层108厚度的约25%至约35%(例如为30%),并且/或者是下电极层104a厚度的约20%至约35%(例如为24%)。进一步来说,在一些实施例中,电极间介电层112是以电浆增强氧化物来形成,上电极层106a是以氮化钛来形成,第一抗反射层202是以氮氧化硅来形成,或其组合。此外,在一些实施例中,电极间介电层112、上电极层106a、第一抗反射层202、或其组合是适形地形成并且/或者具有均匀的厚度。
在一些实施例中,形成电极间介电层112、上电极层106a与第一抗反射层202的程序包括依序在第二扩散阻绝层110b上沉积或生长出层112、106a、202。例如,电极间介电层112可透过热氧化法来生长,或者是透过电浆增强气相沉积法来沉积出。在另一实施例中,上电极层106a以及/或者第一抗反射层202可透过气相沉积或者是原子层沉积法来沉积出。
如图4的剖面图400所示,第一蚀刻是选择性地实施在第一抗反射层202、上电极层106a(参照图3)、以及电极间介电层112。此第一蚀刻使得上电极106会被第一抗反射层202所遮盖,并且上电极106与下电极层104a会被电极间介电层112所隔开。整体来说,上电极106、第一抗反射层202以及电极间介电层112定义出了上电极堆叠。
在一些实施例中,实施第一蚀刻的程序包括了在第一抗反射层202上形成第一光阻层402,并接着使用微影制程来图案化第一光阻层402。第一光阻层402可例如形成以具有约7000埃至约8000埃的厚度(例如为7500埃)。并且,在一些实施例中,上述的程序包括在第一光阻层402就位时,施加一或多个蚀刻剂404至第一抗反射层202、上电极层106a与电极间介电层112,并且接着剥除第一光阻层402。第一光阻层402可例如透过硫酸-过氧化氢混和物(sulfuric acid-hydrogen peroxide mixture,SPM)来剥除。
优点在于,当金属层108是由铝铜所形成,由于上电极106并没有铝铜,因此剥除第一光阻层402并不会使上电极106的侧壁受到损坏。借此,在批量制作时上电极106的尺寸可以一致。并且,在批量制作时MIM电容的电容量也可以一致。
如图5的剖面图500所示,覆盖层204是形成以沿着第二扩散阻绝层110b的上表面延伸,并且沿着电极间介电层112的外表面、上电极106的外表面以及第一抗反射层202的外表面延伸。在一些实施例中,覆盖层204是形成以具有约100埃至约200埃的厚度(例如为150埃),并且/或者是适形地被形成。进一步地,在一些实施例中,覆盖层204是以氧化物来形成,例如为电浆增强氧化物。形成覆盖层204的程序可包括例如透过气相沉积来沉积或者生长出覆盖层204。
在一些实施例中,覆盖层204的形成顺序是紧接在上电极106之后,借此移除上电极106外表面上的原生氧化层。处理上电极106的程序可例如包括暴露上电极106在电浆中。在一些实施例中,是由一氧化二氮的气体,使用约150瓦至约250瓦(例如约200瓦)的激发能量,使用约350℃至约450℃的温度(例如为400℃),或这些条件的组合来产生电浆。并且,在一些实施例中,上电极106是暴露在电浆中约30秒至约60秒(例如约45秒)。
如图5的剖面图500所示,第二抗反射层206是形成在覆盖层204之上且沿着覆盖层204延伸。在一些实施例中,第二抗反射层206是形成以具有约250埃至约400埃的厚度(例如为约320埃),并且/或者是适形地形成以具有均匀的厚度。进一步来说,在一些实施例中,第二抗反射层206是以氮氧化硅来形成。形成覆盖层204的程序可包括例如透过气相沉积来沉积或生长出覆盖层204。
如图6的剖面图600所示,第二蚀刻是选择性地实施在第二抗反射层206、覆盖层204、第一扩散阻绝层110a、第二扩散阻绝层110b以及金属层108。第二蚀刻会使得下电极104会被覆盖层204和第二抗反射层206所遮盖,并且会形成在下层间介电层124a之上。
在一些实施例中,实施第二蚀刻的程序包括在第二抗反射层206之上形成与图案化第二光阻层602。并且,在一些实施例中,此程序包括当第二光阻层602就位时,对第二抗反射层206、覆盖层204、第一扩散阻绝层110a、第二扩散阻绝层110b以及金属层108施加一或多个蚀刻剂604,接着剥除第二光阻层602。此第二光阻层602可以如同第一蚀刻所述的那样被形成且/或剥除。
如图7的剖面图700所示,上互连结构114b中的上层间介电层124b是形成以覆盖下互连结构114a以及第二抗反射层206。并且,上层间介电层124b是形成以具有平坦的上表面。在一些实施例中,形成层间介电层124b的程序包括沉积或生长出上层间介电层124b,接着对上层间介电层124b实施平坦化程序。上层间介电层124b可例如透过气相沉积、原子层沉积法、热氧化程序或其组合来沉积或生长出。此平坦化程序可透过化学机械研磨(chemical mechanical polish,CMP)来实施。
如图8的剖面图800所示,第三蚀刻是选择性地实施在上层间介电层124b、覆盖层204、第一抗反射层202与第二抗反射层206以形成通孔开口802以暴露出下电极104与上电极106。在一些实施例中,实施第三蚀刻的程序包括在上层间介电层124b上形成以及图案化光阻层804。并且,在一些实施例中,此程序包括在第三光阻层804就位时,对上层间介电层124b,覆盖层204,第一抗反射层202、第二抗反射层206施加一或多个蚀刻剂806,接着剥除或移除第三光阻层804。第三光阻层804可如同第一蚀刻所述的那样被形成且/或剥除。
如图9的剖面图900所示,通孔122是形成在通孔开口802(参照图8)之中。在一些实施例中,形成通孔122a的程序包括沉积或生长出导电通孔层120a以填满通孔开口802,接着对导电通孔层120a实施平坦化程序使得导电通孔层120a的上表面与层间介电层124b的上表面共平面。导电通孔层120a可例如由电化学镀法来生长。或者,导电通孔层120a可例如透过气相沉积或是原子层沉积法来沉积。上述的平坦化程序可例如透过化学机械研磨来实施。
如图9的剖面图900所示,导电特征层116a是形成在上层间介电层124b之上且在导电通孔层120a之上。在一些实施例中,形成导电特征层116a的程序包括在上层间介电层124b上沉积或生长出导电特征层116a。例如,导电特征层116a可透过气相沉积、原子层沉积法、电化学镀法、或其组合来沉积或生长出。
如图10的剖面图1000所示,第四蚀刻是选择性地实施在导电特征层116a以在上层间介电层124b上形成导电特征118a。在一些实施例中,实施第四蚀刻的程序包括在导电特征层116a之上形成与图案化第四光阻层1002。并且,在一些实施例中此程序包括当第四光阻层1002就位时,对导电特征层116a施加一或多个蚀刻剂1004,接着剥除第四光阻层1002。第四光阻层1002可如同第一蚀刻所述的那样被形成且/或剥除。
上述的通孔122a与导电特征118a是由类单镶嵌(single-damascene-like)的程序所形成,但可理解的是类双镶嵌(dual-damascene-like)的程序也可用来形成通孔122a与导电特征118a。类单镶嵌与类双镶嵌的程序分别是不限于铜的单镶嵌程序与双镶嵌程序。如此一来,在一些实施例中,单一材料沉积或生长的程序可用来形成通孔122a与导电特征118a。
如图11的剖面图1100所示,上互连结构114b的钝化层126是形成以覆盖导电特征118a,并且具有平坦的上表面。在一些实施例中,形成钝化层126的程序包括沉积或生长出钝化层126,接着对钝化层126的上表面实施平坦化程序。钝化层126可透过气相沉积、原子层沉积法、热氧化程序或其组合来沉积或生长出。平坦化程序例如是透过化学机械研磨来实施。
请参照图12,其中提供了根据一些实施例绘示的图3至图11的方法的流程图1200。
在程序1202,在互连结构的下部分之上形成下电极层。例如,请参照图3。
在程序1204,在下电极层之上形成电极间介电层,在电极间介电层之上形成上电极层,上电极层并没有包含下电极的材料,并且在上电极层之上形成第一抗反射层。例如,请参照图3。上述下电极的材料可例如为铝铜等材料,这些材料容易被微影制程中当剥除或移除光阻时所使用的湿式或干式清除程序所侵蚀。
在程序1206,对第一抗反射层、上电极层与电极间介电层实施第一选择性蚀刻以形成上电极堆叠。例如,请参照图4。有利的是,由于上电极并不是用下电极的材料来形成,因此形成上电极的堆叠时并不会因为湿式或干式清除程序而有侧壁的损坏,此湿式或干式清除程序是用来剥除实施第一选择性蚀刻时所使用的光阻。
在程序1208,在下电极层之上形成覆盖层,此覆盖层适形地沿着上电极堆叠延伸。例如,请参照图5。
在程序1210,在覆盖层之上形成第二抗反射层,此第二抗反射层适形地沿着覆盖层延伸。例如,请参照图5。
在程序1212,对第二抗反射层、覆盖层与下电极层实施第二选择性蚀刻以形成下电极。例如,请参照图6。
在程序1214,在互连结构的下部分之上以及第二抗反射层之上形成互连结构的上部分。例如,请参照图7-11。
尽管在此揭露的流程图1200在此示出并描述为一系列步骤或事件,但应当理解,这些步骤或事件的示出顺序并不从限制意义上来理解。例如,一些步骤可能以不同的顺序发生并且/或者与除了在此示出和/或描述的这些步骤或事件之外的其他步骤或事件同时发生。此外,实现在此的描述的一个或多个方面或实施例可能不需要所有示出的步骤。而且,可能在一个或多个单独的步骤和/或阶段中实施在此描述的一个或多个步骤。
如此一来,从上述内容可理解的是,本发明提供了包含电容的集成电路。此电容包括下电极、电极间介电层与上电极。下电极包括金属层与在金属层之上的扩散阻绝层。金属层包括第一材料。电极间介电层是设置在下电极之上。上电极是设置在下电极之上,且透过电极间介电层与下电极相隔开来。并且,上电极不具有第一材料。
在其他实施例中,本发明提供了电容的形成方法。以第一材料形成下电极层。在下电极层之上形成电极间介电层。在电极间介电层之上形成上电极层。上电极层不包含第一材料。对上电极层与电极间介电层实施第一蚀刻以形成上电极。对下电极层实施第二蚀刻以形成下电极。
在另一些实施例中,本发明提供了一种包含电容的集成电路。此电容包括下电极与上电极。下电极包括金属层与一对扩散阻绝层,这对扩散阻绝层分别设置于金属层的下表面与上表面。金属层是第一材料,扩散阻绝层是第二材料,第二材料不同于第一材料。上电极是设置在下电极之上,且透过电极间介电层与下电极相隔开来。上电极只包括第二材料,并且和电极间介电层具有相同的宽度。
以上概述了数个实施例的特征,使得本领域具有通常知识者可以更了解本发明的态样。本领域具有通常知识者可理解的是,他们已可把本发明当作基础来设计或修改其它的制程或结构,借此完成和这些实施例相同的目标及/或优点。本领域具有通常知识者也应可明白,这些等效的建构并不脱离本发明的精神与范围,并且他们可以在不脱离本发明精神与范围的前提下做各种的改变、替换与变动。
Claims (1)
1.一种集成电路,包括一电容,其特征在于,该电容包括:
一下电极,包括一金属层与在该金属层之上的一扩散阻绝层,其中该金属层包括一第一材料;
一电极间介电层,设置在该下电极之上;以及
一上电极,设置在该下电极之上,并由该电极间介电层与该下电极相隔开来,其中该上电极不具有该第一材料。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/154,027 US9966427B2 (en) | 2016-05-13 | 2016-05-13 | Metal-insulator-metal (MIM) capacitor with an electrode scheme for improved manufacturability and reliability |
US15/154,027 | 2016-05-13 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN107369669A true CN107369669A (zh) | 2017-11-21 |
Family
ID=60297101
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201610630675.3A Pending CN107369669A (zh) | 2016-05-13 | 2016-08-04 | 集成电路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9966427B2 (zh) |
CN (1) | CN107369669A (zh) |
TW (1) | TW201742285A (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106876371A (zh) * | 2017-01-04 | 2017-06-20 | 上海华虹宏力半导体制造有限公司 | Mim电容的制造方法 |
CN113517400A (zh) * | 2021-09-13 | 2021-10-19 | 广州粤芯半导体技术有限公司 | 金属电容结构及其制备方法 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108962879A (zh) * | 2017-05-22 | 2018-12-07 | 联华电子股份有限公司 | 电容器及其制造方法 |
CN111199953B (zh) * | 2018-11-16 | 2022-04-08 | 无锡华润上华科技有限公司 | 一种mim电容及其制作方法 |
KR20200101762A (ko) | 2019-02-20 | 2020-08-28 | 삼성전자주식회사 | 집적회로 소자 및 그 제조 방법 |
US11251261B2 (en) * | 2019-05-17 | 2022-02-15 | Micron Technology, Inc. | Forming a barrier material on an electrode |
US11532698B2 (en) * | 2019-09-11 | 2022-12-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Diffusion barrier layer in top electrode to increase break down voltage |
US11508665B2 (en) * | 2020-06-23 | 2022-11-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Packages with thick RDLs and thin RDLs stacked alternatingly |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003031665A (ja) * | 2001-07-11 | 2003-01-31 | Sony Corp | 半導体装置の製造方法 |
US20030011043A1 (en) * | 2001-07-14 | 2003-01-16 | Roberts Douglas R. | MIM capacitor structure and process for making the same |
US6686236B2 (en) * | 2001-12-21 | 2004-02-03 | Texas Instruments Incorporated | Methods of preventing reduction of IrOx during PZT formation by metalorganic chemical vapor deposition or other processing |
KR100539198B1 (ko) * | 2003-03-10 | 2005-12-27 | 삼성전자주식회사 | 금속-절연체-금속 캐패시터 및 그 제조 방법 |
-
2016
- 2016-05-13 US US15/154,027 patent/US9966427B2/en active Active
- 2016-07-28 TW TW105123929A patent/TW201742285A/zh unknown
- 2016-08-04 CN CN201610630675.3A patent/CN107369669A/zh active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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CN106876371A (zh) * | 2017-01-04 | 2017-06-20 | 上海华虹宏力半导体制造有限公司 | Mim电容的制造方法 |
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Also Published As
Publication number | Publication date |
---|---|
US20170330931A1 (en) | 2017-11-16 |
US9966427B2 (en) | 2018-05-08 |
TW201742285A (zh) | 2017-12-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
WD01 | Invention patent application deemed withdrawn after publication | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20171121 |