CN110246962B - 磁存储装置及其制造方法 - Google Patents

磁存储装置及其制造方法 Download PDF

Info

Publication number
CN110246962B
CN110246962B CN201810945668.1A CN201810945668A CN110246962B CN 110246962 B CN110246962 B CN 110246962B CN 201810945668 A CN201810945668 A CN 201810945668A CN 110246962 B CN110246962 B CN 110246962B
Authority
CN
China
Prior art keywords
layer
magnetic
insulating layer
side wall
laminated structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810945668.1A
Other languages
English (en)
Other versions
CN110246962A (zh
Inventor
园田康幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japanese Businessman Panjaya Co ltd
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN110246962A publication Critical patent/CN110246962A/zh
Application granted granted Critical
Publication of CN110246962B publication Critical patent/CN110246962B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/01Manufacture or treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B61/00Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B61/00Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/10Magnetoresistive devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/80Constructional details
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/80Constructional details
    • H10N50/85Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

实施方式涉及磁存储装置(magnetic memory device)及其制造方法。磁存储装置具备下部结构、层叠结构及第1侧壁绝缘层,所述层叠结构设置在所述下部结构上并包括:第1磁性层,所述第1磁性层具有可变的磁化方向;第2磁性层,所述第2磁性层具有固定了的磁化方向;以及非磁性层,所述非磁性层设置在所述第1磁性层与所述第2磁性层之间,所述第1侧壁绝缘层沿着所述层叠结构的侧壁设置且其上端位于比所述非磁性层的上表面低的位置。

Description

磁存储装置及其制造方法
本申请享有以日本专利申请2018-43467号(申请日:2018年3月9日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
实施方式涉及磁存储装置(magnetic memory device)及其制造方法。
背景技术
提出了磁阻效应元件(magnetoresistive element)及MOS晶体管在半导体基板上集成化所得到的磁存储装置(半导体集成电路装置)。
上述磁阻效应元件的层叠结构(层叠图形)通过对包括磁性层的层叠膜(stackedfilm)进行蚀刻而形成。
然而,存在如下问题:被蚀刻了的金属材料再附着(redeposition,再沉积)于层叠结构的侧壁,从而引起电短路不良(electrical short failure,电短路故障)。
发明内容
实施方式提供能够减少电短路不良的磁存储装置及其制造方法。
实施方式的磁存储装置具备下部结构、层叠结构及第1侧壁绝缘层,所述层叠结构设置在所述下部结构上,包括:第1磁性层,所述第1磁性层具有可变的磁化方向;第2磁性层,所述第2磁性层具有固定了的磁化方向;以及非磁性层,所述非磁性层设置在所述第1磁性层与所述第2磁性层之间,所述第1侧壁绝缘层沿着所述层叠结构的侧壁设置且其上端位于比所述非磁性层的上表面低的位置。
附图说明
图1是示意性地示出实施方式的磁存储装置的构成的剖视图。
图2是示意性地示出实施方式的磁存储装置的制造方法的一部分的剖视图。
图3是示意性地示出实施方式的磁存储装置的制造方法的一部分的剖视图。
图4是示意性地示出实施方式的磁存储装置的制造方法的一部分的剖视图。
图5是示意性地示出实施方式的磁存储装置的制造方法的一部分的剖视图。
图6是示意性地示出实施方式的磁存储装置的制造方法的一部分的剖视图。
图7是示意性地示出实施方式的磁存储装置的变更例的构成的剖视图。
图8是示意性地示出应用了实施方式的磁阻效应元件的半导体集成电路装置的一般性构成的一例的剖视图。
具体实施方式
以下,参照附图说明实施方式。
图1是示意性地示出实施方式的磁存储装置(半导体集成电路装置)的构成的剖视图。
下部结构10包括半导体基板(未图示)、MOS晶体管(未图示)、层间绝缘膜11及下部电极(bottom electrode,底部电极)12等。MOS晶体管设置于半导体基板的表面区域。下部电极12设置于层间绝缘膜11内,并将MOS晶体管与后述的磁阻效应元件(magnetoresistiveelement)电连接。
在下部结构10上设置有磁阻效应元件用的层叠结构(stacked structure)20。此外,磁阻效应元件也称为MTJ(magnetic tunnel junction,磁隧道结)元件。
层叠结构20包括作为第1磁性层的存储层(storage layer)21、作为第2磁性层的参照层(reference layer)22、作为非磁性层(nonmagnetic layer)的隧道势垒层23、作为第3磁性层的移位消除(shift cancelling)层24、基底层(under layer)25、盖层(caplayer)26以及中间层(intermediate layer)27。
存储层(第1磁性层)21为具有垂直磁化(perpendicular magnetization)(具有与主面垂直的磁化方向)的强磁性层(ferromagnetic layer,铁磁性层),并具有可变的磁化方向(variable magnetization direction)。在本实施方式中,存储层21由CoFeB、FeB或者MgFeO等形成。
参照层(第2磁性层)22为具有垂直磁化的强磁性层,并具有固定了的磁化方向(fixed magnetization direction)。参照层22包括第1层部分22a及第2层部分22b。在本实施方式中,第1层部分22a由CoFeB、FeB或者MgFeO等形成。第2层部分22b含有从钴(Co)、铂(Pt)、镍(Ni)及钯(Pd)中选择的至少一种元素。在本实施方式中,第2层部分22b由Co/Pt、Co/Ni、或者Co/Pd等人工晶格(superlattice,超晶格)形成。
此外,磁化方向可变表示磁化方向相对于预定的写入电流变化,磁化方向固定表示磁化方向相对于预定的写入电流不变。
隧道势垒层(非磁性层)23为设置在存储层21与参照层22之间的绝缘层。在本实施方式中,隧道势垒层23由MgO或者AlO等形成。隧道势垒层23也可以使用Al、Si、Be、Mg、Ca、Sr、Ba、Sc、Y、La、Zr、Hf等元素的氮化物。
移位消除层(第3磁性层)24为具有垂直磁化的强磁性层,并具有相对于参照层22的磁化方向反向平行(antiparallel)的固定了的磁化方向。通过设置移位消除层24,从而能够消除从参照层22施加于存储层21的磁场。移位消除层24含有从钴(Co)、铂(Pt)、镍(Ni)及钯(Pd)中选择的至少一种元素。在本实施方式中,移位消除层24由Co/Pt、Co/Ni或者Co/Pd等人工晶格形成。
从上述内容可知:在本实施方式中,参照层22设置于下部结构10与隧道势垒层23之间,移位消除层24设置于下部结构10与参照层22之间。因此,存储层21设置于比参照层22及移位消除层24靠上层侧的位置。
基底层25设置在下部电极12上,包括第1层部分25a及第2层部分25b。第1层部分25a含有难以被氧化的难氧化金属(hardly oxidizable metal)例如W、Ta、Ru、Ti等。第1层部分25a也可以为TaN、TiN等化合物。第2层部分25b为与用于第1层部分25a的难氧化金属相比、容易被氧化的易氧化金属(easily oxidizable metal),含有从例如Al、Be、Mg、Ca、Sr、Hf、Ba、Sc、Y、La及Zr选择的至少一种元素。第2层部分25b例如由HfB、MgAlB、HfAlB、ScAlB、ScHfB、HfMgB等形成。
难氧化金属及易氧化金属能够例如由标准电极电位(standard electrodepotential)决定。即,在第2层部分25b内的第2金属具有比第1层部分25a内的第1金属低的标准电极电位时,第2金属能够定义为易氧化金属。另外,在第1层部分25a内的第1金属具有比第2层部分25b内的第2金属高的标准电极电位时,第1金属能够定义为难氧化金属。
盖层26设置在存储层21与硬掩模层30之间,使用预定的金属材料形成。例如,也可以由氮化合物或氧化合物、进而由这些化合物形成。另外,在存储层21与盖层26之间设置有中间层27。
设置在层叠结构20上的硬掩模层30用作通过IBE(ion beam etching,离子束蚀刻)形成层叠结构20的图形时的蚀刻掩模。
在层叠结构20的侧壁上设置有第1侧壁绝缘层41。第1侧壁绝缘层41沿着层叠结构20的侧壁设置,第1侧壁绝缘层41的上端位于比隧道势垒层23的上表面低的位置。在本实施方式中,第1侧壁绝缘层41的上端位于比隧道势垒层23的下表面低的位置。另外,在本实施方式中,第1侧壁绝缘层41的上端位于比参照层22的下表面高的位置。更具体而言,第1侧壁绝缘层41的上端位于比参照层22的第1层部分22a的下表面高的位置。第1侧壁绝缘层41由氮化物或者氧化物等绝缘物形成。如后所述,第1侧壁绝缘层41主要作为针对IBE的保护膜发挥功能。
在层叠结构20的侧壁上设置有第2侧壁绝缘层42。第2侧壁绝缘层42沿着层叠结构20的侧壁设置,并覆盖第1侧壁绝缘层41。在本实施方式中,第2侧壁绝缘层42覆盖层叠结构20的侧壁整体及硬掩模层30的侧壁整体。具体而言,第2侧壁绝缘层42由硅氮化物(SiN)层、铝氮化物(AlN)层或者铪氮化物(HfN)层等氮化物层形成。第2侧壁绝缘层42主要作为用于保护磁阻效应元件的保护膜发挥功能。
难氧化金属的再附着层(第1再附着层)43介于层叠结构20与第1侧壁绝缘层41之间。再附着层43沿着层叠结构20的侧壁设置,再附着层43的上端的高度方向上的位置与第1侧壁绝缘层41的上端的高度方向上的位置实质相同。再附着层43为在通过IBE形成层叠结构20的图形时再附着于层叠结构20的侧壁的层。因此,在再附着层43中含有与层叠结构20含有的金属元素相同的金属元素。例如,在再附着层43中含有难氧化金属等。
在层叠结构20的侧壁的、位于比第1侧壁绝缘层41的上端高的位置的部分上,未设置再附着层,或者设置有比第1再附着层43薄的第2再附着层(未图示)。
包括层叠结构20、硬掩模层30、第1侧壁绝缘层41、第2侧壁绝缘层42及第1再附着层43的结构用层间绝缘膜51覆盖。在层间绝缘膜51及第2侧壁绝缘层42形成有孔,在该孔内设置有上部电极(top electrode,顶部电极)52。利用上部电极52将磁阻效应元件与位线(未图示)电连接。
上述磁阻效应元件为具有垂直磁化(perpendicular magnetization)的STT(spintransfer torque,自旋转移矩)型的磁阻效应元件。即,存储层21、参照层22及移位消除层24均具有相对于各自的主面垂直的磁化方向。
另外,上述磁阻效应元件用的层叠结构20的电阻,在存储层21的磁化方向与参照层22的磁化方向平行时比在存储层21的磁化方向与参照层22的磁化方向反平行时低。即,在存储层21的磁化方向与参照层22的磁化方向平行的情况下,层叠结构20呈现低电阻状态,在存储层21的磁化方向与参照层22的磁化方向反平行的情况下,层叠结构20呈现高电阻状态。因此,磁阻效应元件能够相应于电阻状态(低电阻状态及高电阻状态)存储二值(binary,二进制)数据(0或1)。另外,磁阻效应元件的电阻状态能够相应于流经磁阻效应元件(层叠结构20)的写入电流的方向来进行设定。
接着,参照图2~图6及图1,说明本实施方式的磁存储装置(半导体集成电路装置)的制造方法。
首先,如图2所示,形成包括半导体基板(未图示)、MOS晶体管(未图示)、层间绝缘膜11及下部电极12等的下部结构10。
接着,在下部结构10上主要利用溅射形成层叠膜20S。具体而言,在下部结构10上依次堆积基底层25(第1层部分25a及第2层部分25b)、移位消除层24、参照层22(第1层部分22a及第2层部分22b)、隧道势垒层23、存储层21、中间层27及盖层26。接着,将层叠膜20S退火。由此,层叠膜20S包含的层结晶化。
接着,在层叠膜20S上利用光刻及蚀刻形成硬掩模层30的图形。
接着,如图3所示,使层叠膜20S图形化而形成层叠结构20。具体而言,将硬掩模层30用作蚀刻掩模,一边使设置有层叠膜20S的半导体晶片以其中心轴为旋转轴进行旋转,一边利用IBE使层叠膜20S图形化。具体而言,一边改变离子束的入射角θ(相对于下部结构10的主面的入射角、即相对于下部结构10的主面垂直的方向与离子束所成的角度),一边向层叠膜20S照射离子束。例如,在从IBE的开始时间点t0到时刻t1为止,用比30度大的入射角照射离子束,在从时刻t1到时刻t2为止,用比30度小的入射角照射离子束,在从时间点t2到时刻t3为止,用比30度大的入射角照射离子束。
在本图形化工序中,在层叠结构20的侧壁形成难氧化金属的再附着层43a。即,形成含有与在层叠结构20(层叠膜20S)中含有的金属元素相同的金属元素的导电性的再附着层43a。另外,由于利用IBE也对硬掩模层30进行蚀刻,所以硬掩模层30的厚度减少。
接着,如图4所示,对导电性的再附着层43a进行氧化,从而使再附着层43绝缘化。接着,沿着层叠结构20的侧壁形成第1侧壁绝缘层41。第1侧壁绝缘层41至少沿着层叠结构20的侧壁面形成即可,但实际上沿着硬掩模层30的上表面、硬掩模层30的侧壁面、层叠结构20的侧壁面及下部结构10的上表面形成。第1侧壁绝缘层41例如使用氮化物或者氧化物等。再附着层43由第1侧壁绝缘层41覆盖。
接着,如图5所示,一边使设置有层叠结构20的半导体晶片以其中心轴为旋转轴进行旋转,一边利用IBE对第1侧壁绝缘层41进行蚀刻。具体而言,用比30度小的第1入射角θ1(相对于下部结构10的主面的入射角)向第1侧壁绝缘层41照射离子束。结果,沿着层叠结构20的侧壁形成了的第1侧壁绝缘层41的上端后退。利用该IBE工序,形成于硬掩模层30的上表面、硬掩模层30的侧面及下部结构10的上表面的第1侧壁绝缘层41也除去。另外,利用该IBE工序,因使第1侧壁绝缘层41的上端后退而露出了的再附着层43也被蚀刻,从而沿着层叠结构20的侧壁形成了的再附着层43的上端也后退。
在本IBE工序(用第1入射角θ1的IBE工序)中,对IBE工序进行控制,以使得:在本IBE工序结束的时间点,第1侧壁绝缘层41的上端及再附着层43的上端位于比隧道势垒层23的上表面高的位置。在本实施方式中,对IBE工序进行控制,以使得:在本IBE工序结束的时间点,第1侧壁绝缘层41的上端及再附着层43的上端位于比存储层21的上表面高的位置。
接着,如图6所示,改变IBE相对于下部结构10的主面的入射角,对第1侧壁绝缘层41进行蚀刻。具体而言,用比第1入射角θ1大的第2入射角θ2(相对于下部结构10的主面的入射角)向第1侧壁绝缘层41照射离子束。更具体而言,用比30度大的第2入射角θ2向第1侧壁绝缘层41照射离子束。结果,沿着层叠结构20的侧壁形成了的第1侧壁绝缘层41的上端进一步后退。利用该IBE工序,因使第1侧壁绝缘层41的上端进一步后退而进一步露出了的再附着层43也被蚀刻,从而沿着层叠结构20的侧壁形成了的再附着层43的上端也进一步后退。
在本IBE工序(用第2入射角θ2的IBE工序)中,对IBE工序进行控制,以使得:在本IBE工序结束的时间点,第1侧壁绝缘层41的上端及再附着层43的上端位于比隧道势垒层23的上表面低的位置。更优选的是,对IBE工序进行控制,以使得:在本IBE工序结束的时间点,第1侧壁绝缘层41的上端及再附着层43的上端位于比隧道势垒层23的下表面低的位置。具体而言,对IBE工序进行控制,以使得:第1侧壁绝缘层41的上端及再附着层43的上端位于参照层22的下表面与上表面之间。在本实施方式中,在刚使第1侧壁绝缘层41的上端及再附着层43的上端比隧道势垒层23的下表面低后,使IBE结束。
第2入射角θ2按以下方式决定。如图6所示,将彼此最邻近的硬掩模层30间的空间宽度设为S。另外,将从隧道势垒层23的上表面到硬掩模层30的上表面为止的高度设为H1,将从隧道势垒层23的下表面到硬掩模层30的上表面为止的高度设为H2。此时,优选为“tanθ2<S/H1”,更优选为“tanθ2<S/H2”。以下,追加说明。
在利用IBE形成多个层叠结构20的情况下,能够利用所谓的阴影效应(shadoweffect)产生遮挡离子束的区域(阴影区域)。阴影区域依存于离子束的角度。具体而言,随着离子束的入射角变大,阴影区域变大。当几何学地进行考虑时,理论上,在“tanθ2=S/H1”的情况下,在比隧道势垒层23的上表面低的位置产生阴影区域。因此,通过使得“tanθ2<S/H1”,从而在比隧道势垒层23的上表面高的位置不产生阴影区域,能够至少到与隧道势垒层23的上表面对应的位置为止,可靠地对第1侧壁绝缘层41及再附着层43进行蚀刻。另外,通过使得“tanθ2<S/H2”,从而能够到与隧道势垒层23的下表面对应的位置为止,可靠地对第1侧壁绝缘层41及再附着层43进行蚀刻。
但是,当入射角θ2过小(tanθ2过小)时,难以在IBE的结束时间点将第1侧壁绝缘层41的上端及再附着层43的上端设定在适当的位置。因此,入射角θ2存在适当的下限。例如,在控制成第1侧壁绝缘层41的上端及再附着层43的上端位于参照层22的下表面与上表面之间的情况下,设定入射角θ2以使得成为“S/H3<tanθ2<S/H2”。其中,H3为从参照层22的下表面到硬掩模层30的上表面为止的高度。
如上所述,通过在以第1入射角θ1进行了IBE后,以比第1入射角θ1大的第2入射角θ2进行IBE,从而能够如以下叙述地那样准确地除去含有难氧化金属的再附着层43,能够抑制电短路不良。
在图5的工序中,以相对小的第1入射角θ1进行IBE。因此,在层叠结构20的侧壁上,能够准确地使第1侧壁绝缘层41的上端及再附着层43的上端后退。但是,由于以相对小的第1入射角θ1进行IBE,所以无法利用该IBE完全地将形成在层叠结构20的侧壁上的再附着层除去。在图6的工序中,以相对大的第2入射角θ2进行IBE。因此,能够高效地除去在图5的工序中形成在层叠结构20的侧壁上的再附着层。另外,通过考虑阴影效应而准确地设定第2入射角θ2,从而能够将第1侧壁绝缘层41的上端及再附着层43的上端设定在比隧道势垒层23的上表面低的(优选的是,比隧道势垒层23的下表面低的)期望的适当的位置。因此,能够有效地抑制由隧道势垒层23的侧壁上的再附着层导致的电短路不良(存储层21与参照层22之间的电短路不良)。
此外,在对IBE进行控制以使第1侧壁绝缘层41的上端及再附着层43的上端比隧道势垒层23的下表面低的情况下,由于能够从隧道势垒层23的侧壁上整体除去再附着层,所以能够更可靠地抑制存储层21与参照层22之间的电短路不良。
在如以上那样结束图6的工序后,如图1所示,沿着层叠结构20的侧壁形成对第1侧壁绝缘层41进行覆盖的第2侧壁绝缘层42。更具体而言,第2侧壁绝缘层42沿着硬掩模层30的上表面、硬掩模层30的侧壁面、层叠结构20的侧壁面及下部结构10的上表面形成。
接着,以覆盖包括层叠结构20、硬掩模层30、第1侧壁绝缘层41、第2侧壁绝缘层42及第1再附着层43的结构的方式,形成层间绝缘膜51。接着,在层间绝缘膜51及第2侧壁绝缘层42形成到达硬掩模层30的孔。进而,在该孔内形成上部电极52。
虽然之后的工序未图示,但通过进行在层间绝缘膜51上形成与上部电极52连接的位线的工序等,从而形成磁存储装置。
如以上那样,在本实施方式中,使沿着层叠结构20的侧壁形成了的第1侧壁绝缘层41的上端后退,来使第1侧壁绝缘层41的上端及再附着层43的上端位于比隧道势垒层(非磁性层)23的上表面(更优选为下表面)低的位置。这样,通过使第1侧壁绝缘层41的上端后退至适当的位置,从而能够有效地抑制由隧道势垒层23的侧壁上的再附着层导致的电短路不良。结果,能够得到具有优异的特性及可靠性的磁阻效应元件。
特别地,在本实施方式中,参照层22设置于下部结构10与隧道势垒层23之间,移位消除层24设置于下部结构10与参照层22之间。即,在隧道势垒层23的下侧设置有参照层22及移位消除层24。一般来说,参照层22及移位消除层24比存储层21厚。因此,在利用IBE形成层叠结构20的图形时,在对隧道势垒层23进行蚀刻后必须对膜厚较厚的参照层22及移位消除层24进行蚀刻,容易在隧道势垒层23的侧壁上附着导电性的再附着层。另外,参照层22及移位消除层24有时也含有难氧化金属。通过使用本实施方式的构成及方法,从而能够准确地除去隧道势垒层23的侧壁上的再附着层,能够有效地抑制电短路不良。
图7是示意性地示出本实施方式的变更例的磁存储装置的构成的剖视图。此外,由于基本事项与上述实施方式相同,所以省略在上述实施方式中说明了的事项的说明。另外,对与在上述实施方式示出了的构成要素对应的构成要素标注相同的附图标记。
在上述的实施方式中,参照层(第2磁性层)22及移位消除层(第3磁性层)24设置在下部结构10与隧道势垒层23(非磁性层)之间。在本变更例中,存储层(第1磁性层)21设置在下部结构10与隧道势垒层23(非磁性层)之间。即,在本变更例中,层叠结构20按基底层25、存储层21、隧道势垒层23、参照层22、移位消除层24及盖层26的顺序层叠。
在本变更例中,在层叠结构20的侧壁上也沿着层叠结构20的侧壁设置有第1侧壁绝缘层41。在本变更例中,第1侧壁绝缘层41的上端也位于比隧道势垒层23的上表面低的位置,更优选位于比隧道势垒层23的下表面低的位置。另外,优选的是,第1侧壁绝缘层41的上端位于比存储层21的下表面高的位置。另外,在本变更例中,在层叠结构20的侧壁上也沿着层叠结构20的侧壁设置有第2侧壁绝缘层42,第2侧壁绝缘层42覆盖第1侧壁绝缘层41。
基本的制造方法也与上述实施方式的制造方法相同,图7所示的第1侧壁绝缘层41按以下的方式形成。首先,以第1入射角θ1进行IBE工序,以使得第1侧壁绝缘层41的上端及再附着层43的上端位于比隧道势垒层23的上表面高的位置。接着,以比第1入射角θ1大的第2入射角θ2进行IBE工序,以使得第1侧壁绝缘层41的上端及再附着层43的上端位于比隧道势垒层23的上表面低的位置(更优选位于比隧道势垒层23的下表面低的位置)。具体而言,进行IBE工序,以使得第1侧壁绝缘层41的上端及再附着层43的上端位于存储层21的下表面与上表面之间。结果,能够得到图7所示的第1侧壁绝缘层41及再附着层43。
此外,优选的是:当与第1实施方式的图1同样地定义H1、H2、S并将H3定义为从存储层21的下表面到硬掩模层30的上表面为止的高度时,设定入射角θ2以使得成为“S/H3<tanθ2<S/H2”。
在本变更例中,也与上述实施方式同样地,通过将第1侧壁绝缘层41的上端及再附着层43的上端的高度设定在适当的位置,从而能够有效地抑制电短路不良,能够得到具有优异的特性及可靠性的磁阻效应元件。
图8是示意性地示出应用了在上述实施方式中示出的磁阻效应元件的半导体集成电路装置的一般性构成的一例的剖视图。
在半导体基板SUB内形成有埋栅(buried gate)型的MOS晶体管TR。MOS晶体管TR的栅电极用作字线WL。在MOS晶体管TR的源/漏区域S/D的一方连接有下部电极BEC,在源/漏区域S/D的另一方连接有源线触点SC。
在下部电极BEC上形成有磁阻效应元件MTJ,在磁阻效应元件MTJ上形成有上部电极TEC。在上部电极TEC连接有位线BL。在源线触点SC连接有源线SL。
通过将在上述实施方式中说明的这样的磁阻效应元件应用于图8所示这样的半导体集成电路装置,从而能够得到优异的半导体集成电路装置。
说明了本发明的几个实施方式,但是这些实施方式只是作为例子而提出,并不意在限定发明的范围。这些新颖的实施方式能以其他各种方式来实施,在不脱离发明的要旨的范围内能够进行各种省略、替换以及变更。这些实施方式和/或其变形包含在发明的范围和/或主旨中,并且也包含在技术方案所述的发明及与其等同的范围中。

Claims (18)

1.一种磁存储装置,
具备:
下部结构;
层叠结构,所述层叠结构设置于所述下部结构上,包括:具有可变的磁化方向的第1磁性层、具有固定了的磁化方向的第2磁性层、以及设置在所述第1磁性层与所述第2磁性层之间的非磁性层;以及
第1侧壁绝缘层,所述第1侧壁绝缘层沿着所述层叠结构的侧壁设置,所述第1侧壁绝缘层的上端位于比所述非磁性层的下表面低的位置。
2.根据权利要求1所述的磁存储装置,
所述磁存储装置还具备第2侧壁绝缘层,所述第2侧壁绝缘层沿着所述层叠结构的侧壁设置,并且覆盖所述第1侧壁绝缘层。
3.根据权利要求1所述的磁存储装置,
所述第1侧壁绝缘层至少含有硅即Si。
4.根据权利要求1所述的磁存储装置,
所述磁存储装置还具备第1再附着层,所述第1再附着层介于所述层叠结构与所述第1侧壁绝缘层之间,并且含有与所述层叠结构中所含有的金属元素相同的金属元素。
5.根据权利要求4所述的磁存储装置,
在所述层叠结构的侧壁的、位于比所述第1侧壁绝缘层的上端高的位置的部分上,未设置再附着层或者设置有比所述第1再附着层薄的第2再附着层。
6.根据权利要求4所述的磁存储装置,
所述第1再附着层含有难氧化金属。
7.根据权利要求1所述的磁存储装置,
所述第2磁性层设置在所述下部结构与所述非磁性层之间。
8.根据权利要求7所述的磁存储装置,
所述层叠结构还包括第3磁性层,所述第3磁性层设置在所述下部结构与所述第2磁性层之间,并且具有相对于所述第2磁性层的磁化方向反向平行的固定了的磁化方向。
9.根据权利要求1所述的磁存储装置,
所述第1磁性层设置在所述下部结构与所述非磁性层之间。
10.一种磁存储装置的制造方法,
包括:
在下部结构上形成层叠膜,所述层叠膜包括:具有可变的磁化方向的第1磁性层、具有固定了的磁化方向的第2磁性层、以及设置在所述第1磁性层与所述第2磁性层之间的非磁性层;
对所述层叠膜进行图形化而形成层叠结构;
沿着所述层叠结构的侧壁形成第1侧壁绝缘层;以及
使沿着所述层叠结构的侧壁所形成的第1侧壁绝缘层的上端后退、来使所述第1侧壁绝缘层的上端位于比所述非磁性层的上表面低的位置,其包括:使沿着所述层叠结构的侧壁所形成的第1侧壁绝缘层的上端后退、来使所述第1侧壁绝缘层的上端位于比所述非磁性层的下表面低的位置。
11.根据权利要求10所述的磁存储装置的制造方法,
所述磁存储装置的制造方法还包括:沿着所述层叠结构的侧壁形成第2侧壁绝缘层,所述第2侧壁绝缘层对上端位于比所述非磁性层的上表面低的位置的所述第1侧壁绝缘层进行覆盖。
12.根据权利要求10所述的磁存储装置的制造方法,
通过对所述层叠膜进行图形化来形成层叠结构,从而在所述层叠结构的侧壁形成再附着层,所述再附着层含有与所述层叠结构中所含有的金属元素相同的金属元素。
13.根据权利要求12所述的磁存储装置的制造方法,
在使沿着所述层叠结构的侧壁所形成的第1侧壁绝缘层的上端后退、来使所述第1侧壁绝缘层的上端位于比所述非磁性层的上表面低的位置时,所述再附着层的上端后退。
14.根据权利要求10所述的磁存储装置的制造方法,
利用IBE即离子束蚀刻进行:对所述层叠膜进行图形化来形成层叠结构。
15.根据权利要求10所述的磁存储装置的制造方法,
利用IBE即离子束蚀刻进行:使沿着所述层叠结构的侧壁所形成的第1侧壁绝缘层的上端后退、来使所述第1侧壁绝缘层的上端位于比所述非磁性层的上表面低的位置。
16.根据权利要求10所述的磁存储装置的制造方法,
使沿着所述层叠结构的侧壁所形成的第1侧壁绝缘层的上端后退、来使所述第1侧壁绝缘层的上端位于比所述非磁性层的上表面低的位置包括:
以相对于所述下部结构的主面的第1入射角,向所述第1侧壁绝缘层照射离子束;和
以相对于所述下部结构的主面的、比所述第1入射角大的第2入射角,向所述第1侧壁绝缘层照射离子束。
17.根据权利要求10所述的磁存储装置的制造方法,
所述第2磁性层设置在所述下部结构与所述非磁性层之间。
18.根据权利要求10所述的磁存储装置的制造方法,
所述第1磁性层设置在所述下部结构与所述非磁性层之间。
CN201810945668.1A 2018-03-09 2018-08-20 磁存储装置及其制造方法 Active CN110246962B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018043467A JP2019160938A (ja) 2018-03-09 2018-03-09 磁気記憶装置及びその製造方法
JP2018-043467 2018-03-09

Publications (2)

Publication Number Publication Date
CN110246962A CN110246962A (zh) 2019-09-17
CN110246962B true CN110246962B (zh) 2023-07-21

Family

ID=67843507

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810945668.1A Active CN110246962B (zh) 2018-03-09 2018-08-20 磁存储装置及其制造方法

Country Status (4)

Country Link
US (1) US10790442B2 (zh)
JP (1) JP2019160938A (zh)
CN (1) CN110246962B (zh)
TW (1) TWI681576B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018147916A (ja) * 2017-03-01 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 磁気記憶素子、磁気記憶装置、電子機器、および磁気記憶素子の製造方法
JP2019161180A (ja) 2018-03-16 2019-09-19 東芝メモリ株式会社 磁気記憶装置
US10522751B2 (en) 2018-05-22 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. MTJ CD variation by HM trimming
CN111009606B (zh) * 2018-10-08 2023-06-02 联华电子股份有限公司 半导体元件及其制作方法
CN111106235B (zh) * 2018-10-29 2023-07-11 联华电子股份有限公司 半导体元件及其制作方法
US11469369B2 (en) * 2019-05-14 2022-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM structure with high TMR and high PMA
JP2021145025A (ja) * 2020-03-11 2021-09-24 キオクシア株式会社 磁気記憶装置及び磁気記憶装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165030A (ja) * 2004-12-02 2006-06-22 Ulvac Japan Ltd トンネル接合素子のエッチング加工方法および装置
CN103985672A (zh) * 2013-02-08 2014-08-13 台湾积体电路制造股份有限公司 从半导体器件去除膜的方法
CN107527994A (zh) * 2016-06-20 2017-12-29 上海磁宇信息科技有限公司 一种磁性隧道结双层侧墙及其形成方法
US9871195B1 (en) * 2017-03-22 2018-01-16 Headway Technologies, Inc. Spacer assisted ion beam etching of spin torque magnetic random access memory

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003231461A1 (en) * 2002-05-13 2003-11-11 Nec Corporation Semiconductor storage device and production method therefor
JP2013243307A (ja) 2012-05-22 2013-12-05 Toshiba Corp 半導体製造装置および半導体装置の製造方法
US9166154B2 (en) * 2012-12-07 2015-10-20 Avalance Technology, Inc. MTJ stack and bottom electrode patterning process with ion beam etching using a single mask
US9105572B2 (en) * 2013-09-09 2015-08-11 Hiroyuki Kanaya Magnetic memory and manufacturing method thereof
US9070869B2 (en) 2013-10-10 2015-06-30 Avalanche Technology, Inc. Fabrication method for high-density MRAM using thin hard mask
CN106062945B (zh) 2014-03-11 2019-07-26 东芝存储器株式会社 磁存储器和制造磁存储器的方法
US9508922B2 (en) * 2014-09-08 2016-11-29 Kabushiki Kaisha Toshiba Magnetic memory device and method of manufacturing the same
US10490732B2 (en) * 2016-03-11 2019-11-26 Toshiba Memory Corporation Magnetic memory device with sidewall layer containing boron and manufacturing method thereof
US10355198B2 (en) * 2017-11-13 2019-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165030A (ja) * 2004-12-02 2006-06-22 Ulvac Japan Ltd トンネル接合素子のエッチング加工方法および装置
CN103985672A (zh) * 2013-02-08 2014-08-13 台湾积体电路制造股份有限公司 从半导体器件去除膜的方法
CN107527994A (zh) * 2016-06-20 2017-12-29 上海磁宇信息科技有限公司 一种磁性隧道结双层侧墙及其形成方法
US9871195B1 (en) * 2017-03-22 2018-01-16 Headway Technologies, Inc. Spacer assisted ion beam etching of spin torque magnetic random access memory

Also Published As

Publication number Publication date
US10790442B2 (en) 2020-09-29
CN110246962A (zh) 2019-09-17
US20190280195A1 (en) 2019-09-12
TW201939777A (zh) 2019-10-01
JP2019160938A (ja) 2019-09-19
TWI681576B (zh) 2020-01-01

Similar Documents

Publication Publication Date Title
CN110246962B (zh) 磁存储装置及其制造方法
US10381551B1 (en) Spin orbit torque magnetoresistive random access memory containing shielding element and method of making thereof
US10553783B2 (en) Spin orbit torque magnetoresistive random access memory containing shielding element and method of making thereof
US8691596B2 (en) Magnetoresistive element and method of manufacturing the same
US9312476B2 (en) Magnetic memory
US20050282295A1 (en) Mtj stack with crystallization inhibiting layer
US10121958B2 (en) Semiconductor device and method of manufacturing same
CN112750856B (zh) 半导体器件及其形成方法
US10957845B2 (en) Magnetic memory devices and methods of fabricating the same
US8995181B2 (en) Magnetoresistive element
JP2007158336A (ja) Mtjmram素子およびその製造方法、並びにmtjmramアレイ
US20200006425A1 (en) Magnetic tunneling junction (mtj) element with an amorphous buffer layer and its fabrication process
US10199431B2 (en) Magnetic memory devices
US9812497B2 (en) Method for manufacturing magnetic storage device, and magnetic storage device
US10770652B2 (en) Magnetic tunnel junction (MTJ) bilayer hard mask to prevent redeposition
JP6832818B2 (ja) 磁気記憶装置
US11056643B2 (en) Magnetic tunnel junction (MTJ) hard mask encapsulation to prevent redeposition
JP2013012681A (ja) 磁気抵抗効果素子及びその製造方法
US9691457B2 (en) Magnetic memory device
US11854589B2 (en) STT-SOT hybrid magnetoresistive element and manufacture thereof
JP2020155459A (ja) 磁気記憶装置及びその製造方法
US20160064653A1 (en) Magnetic memory device and method of manufacturing the same
JP2019160972A (ja) 磁気メモリ
US20240081083A1 (en) Semiconductor devices
WO2022190346A1 (ja) 磁気抵抗効果素子及び磁気メモリ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: Tokyo, Japan

Applicant after: Kaixia Co.,Ltd.

Address before: Tokyo, Japan

Applicant before: TOSHIBA MEMORY Corp.

Address after: Tokyo, Japan

Applicant after: TOSHIBA MEMORY Corp.

Address before: Tokyo, Japan

Applicant before: Japanese businessman Panjaya Co.,Ltd.

TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20220110

Address after: Tokyo, Japan

Applicant after: Japanese businessman Panjaya Co.,Ltd.

Address before: Tokyo, Japan

Applicant before: TOSHIBA MEMORY Corp.

GR01 Patent grant
GR01 Patent grant