CN103985672A - 从半导体器件去除膜的方法 - Google Patents
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Abstract
本发明实施例提供了一种形成半导体器件的方法、一种形成MRAM器件的方法以及一种形成半导体器件的方法。一个实施例是一种形成半导体器件的方法，该方法包括在第一层上方形成第二层，和对第二层实施第一蚀刻工艺以限定部件，其中第一蚀刻工艺在部件的表面上形成膜。该方法进一步包括对部件实施离子束蚀刻工艺，其中离子束蚀刻工艺从部件的表面去除膜。本发明还公开了一种从半导体器件去除膜的方法。
Description
技术领域
本发明涉及半导体技术领域，更具体地，涉及从半导体器件去除膜的方法。
背景技术
半导体存储器件用在集成电路中以实现电子应用，包括收音机、电视机、手机和个人计算设备。众所周知的器件包括诸如动态随机存取存储器（DRAM）和闪存的电荷存储器件。
存储器件中最新发展涉及结合半导体技术和磁性材料的自旋电子学。电子的自旋极化（而不是电子的电荷）用于指示状态“1”或“0”。一种这样的自旋电子器件是自旋扭矩传输（STT）磁隧道结（MTJ）器件。
通常，一种MTJ器件包括自由层、固定层和设置在自由层和固定层之间的隧道层。可以通过施加穿过隧道层的电流来反转自由层的磁化方向，这使得注入在自由层内的极化电子施加在自由层的磁化上的自旋扭矩。固定层具有固定的磁化方向。当电流从自由层流到固定层时，电子以相反的方向流动，即从固定层到自由层。在电子经过固定层、流经隧道层然后进入到自由层并累积在自由层中后，电子被极化成与固定层相同的磁化方向。最后，自由层的磁化方向平行于固定层的磁化方向，并且MTJ器件将处在低阻态。电流引起的电子注入被称为主注入。
当施加的电流从固定层流到自由层时，电子以从自由层到固定层的方向流动。具有极化与固定层的磁化方向相同的电子能够流经隧道层并且进入到固定层。相反，具有极化与固定层的磁化不同的电子将被固定层反射（阻塞），并累积在自由层中。最后，自由层的磁化将与固定层的磁化反平行，并且MTJ器件将处于高阻态。由电流引起的相应电子注入被称为次注入。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种形成半导体器件的方法，所述方法包括：
在第一层上方形成第二层；
对所述第二层实施第一蚀刻工艺以限定部件，其中所述第一蚀刻工艺在所述部件的表面上形成膜；以及
对所述部件实施离子束蚀刻工艺，其中所述离子束蚀刻工艺从所述部件的表面去除所述膜。
在可选实施例中，所述离子束蚀刻工艺具有介于约100V和约200V之间的离子束电压。
在可选实施例中，所述第一蚀刻工艺是干式等离子体蚀刻工艺。
在可选实施例中，所述方法进一步包括：在实施所述离子束蚀刻工艺之后，在所述部件和所述第二层上方沉积介电层。
在可选实施例中，所述部件包括磁性随机存取存储（MRAM）器件的磁隧道结（MTJ），并且所述第一层包括所述MRAM器件的底部电极。
在可选实施例中，所述部件包括栅极，并且所述第一层包括衬底。
在可选实施例中，所述部件包括浅沟槽隔离（STI）开口，并且所述第一层包括衬底。
根据本发明的另一个方面，还提供了一种形成磁性随机存取存储（MRAM）器件的方法，包括：
在底部电极上方形成磁隧道结（MTJ）；
在所述MTJ上方形成顶部电极；
用第一蚀刻工艺图案化所述顶部电极和所述MTJ以限定部件，其中所述第一蚀刻工艺在所述顶部电极和所述MTJ的部件上形成膜；以及
对所述顶部电极和所述MTJ的部件实施离子束蚀刻工艺，其中所述离子束蚀刻工艺去除所述膜。
在可选实施例中，所述离子束蚀刻工艺具有介于约500V和约2000V之间的离子束聚焦电压。
在可选实施例中，所述离子束蚀刻工艺包括选自基本上由CHF2、CHF3或CHF4、Ar、O、N和它们的组合所组成的组中的蚀刻气体。
在可选实施例中，形成所述MTJ进一步包括：在所述底部电极上方形成反铁磁材料（AFM）层；在所述AFM层上方形成固定层；在所述固定层上方形成势垒层；以及，在所述势垒层上方形成自由层。
在可选实施例中，在实施所述离子束蚀刻工艺之后，所述顶部电极具有第一宽度并且所述MTJ具有第二宽度，所述第二宽度大于所述第一宽度。
在可选实施例中，所述膜位于所述MTJ的侧壁上且位于所述顶部电极的侧壁和顶面上。
在可选实施例中，所述方法进一步包括：在实施所述离子束蚀刻工艺之后，在所述底部电极、所述MTJ和所述顶部电极上方形成介电层。
在可选实施例中，用所述第一蚀刻工艺图案化所述顶部电极和所述MTJ以限定所述部件进一步包括：在第一等离子体干蚀刻步骤中图案化所述顶部电极；以及，在第二等离子体干蚀刻步骤中图案化所述MTJ。
根据本发明的另一方面，还提供了一种形成半导体器件的方法，所述方法包括：用第一蚀刻工艺在衬底中形成开口，其中所述第一蚀刻工艺在所述开口的内表面上形成膜；以及，在所述开口中实施离子束蚀刻工艺，其中所述离子束蚀刻工艺去除所述膜。
在可选实施例中，所述离子束蚀刻工艺具有介于约100V和约200V之间的离子束电压。
在可选实施例中，所述膜位于所述开口的侧壁和底面上。
在可选实施例中，所述方法进一步包括：用介电材料填充所述开口以形成隔离区。
在可选实施例中，所述方法进一步包括：用半导电材料填充所述开口以形成源极/漏极区。
附图说明
为了更充分地理解本发明及其优点，现将结合附图所作的以下描述作为参考，其中：
图1至图6示出根据一个实施例的形成磁性随机存取存储（MRAM）器的中间阶段；
图7-图12示出根据一个实施例的形成隔离区的中间阶段；
图13至图18示出根据一个实施例的形成栅极结构的中间阶段；
图19示出根据一个实施例的用于制造MRAM器件的方法流程图；
图20示出根据一个实施例的用于制造一种半导体器件的方法流程图；以及
图21示出根据一个实施例的用于制造另一半导体器件的方法的流程图。
具体实施方式
现参考附图中示出的详细的实施例。在任何可能的情况下，附图和说明书中所使用的相同参考编号指的是相同或相似的部分。为清楚和方便起见，附图中可能增大了形状和厚度。说明书将针对形成为根据本发明的方法和装置中的部分的元件或者与该方法和装置直接配合工作的元件。应该理解，没有明确示出或描述的元件可以采用本领域技术人员公知的各种形式。一旦了解了本发明，对本领域技术人员来说许多替代和修改将是显而易见的。
整个说明书中参考“一个实施例”或“某个实施例”意味着结合该实施例所描述的具体部件、结构或特征包括在至少一个实施例中。因而，在说明书的各个位置出现的短语“在某个实施例中”或“在一个实施例中”不一定都指的是相同实施例。而且，可以在一个或多个实施例中以任何合适的方式结合具体部件、结构或特征。应该理解，附图不必按比例绘制，而且这些附图仅用于说明的目的。
以下针对具体环境来描述实施例，即一种用于形成具有改善的性能和电特性的磁性随机存取存储器（MRAM）磁隧道结（MTJ）的方法。然而，其他实施例也可以应用于其他形成半导体器件的方法，其中可以去除损伤的层或膜来改善半导体器件。
图19示出根据一个实施例的用于制造MRAM器件的方法500的流程图。方法500示出和描述了以下的一系列行为或事件，应该理解，示出的这些行为或事件的顺序不限于具体的实施例。例如，一些行为可以以不同的顺序发生和/或与除本文所示出和/或所描述的行为之外的其他行为或事件同时发生。此外，并不需要所有示出的行为来实施本文说明书的一个或多个方面或实施例。而且，可以用一个或多个单独的行为和/或阶段来实施本文所描述的一个或多个行为。
在步骤502中，在底部电极上方形成MTJ和顶部电极。步骤502示出在以下所描述的图1至图3中。
现参考图1，示出制造的中间阶段的MRAM器件100。MRAM器件100包括底部电极20，位于底部电极20上方的磁隧道结（MTJ）36（见图3），和位于MTJ36上方的顶部电极30。MTJ36包括位于底部电极20上方的反铁磁材料（AFM）层22，位于AFM层22上方的固定层24，位于固定层24上方的势垒层26，以及位于势垒层26上方的自由层28。
可以通过包括镶嵌工艺的合适工艺在介电层（未示出）中形成底部电极20。还可以使用诸如沉积和蚀刻、双镶嵌等其他工艺。底部电极20可以由任何合适的导电材料形成，诸如高导电、低电阻金属、基本金属、过渡金属等，该导电材料包括含Al、AlCu、Cu、Ta、TaN、Ti、TiN、W、多晶硅等或者它们的组合的一种或多种的金属或金属合金。底部电极20可以包括势垒/粘附层（未示出）以阻止扩散并在底部电极20和周围的介电层（未示出）之间提供更好的粘附。例如可以通过化学汽相沉积（CVD）、物理汽相沉积（PVD）、原子层沉积（ALD）、旋涂沉积或者其他合适的方法形成底部电极20。
可以在底部电极20上方形成AFM层22。AFM层22可以由PtMn、IrMn等或者它们的组合形成。可以通过诸如CVD、PVD、ALD等或它们的组合沉积AFM层22至介于约80和约200之间的厚度。
可以在AFM层22上方形成固定层24。固定层24可以由包括铁的任何合适的铁磁材料或合金（诸如CoFe、CoFeB等或它们的组合）形成。固定层24还可以由诸如CoFeB/Ru/CoFeB/PtMn等或它们的组合的复合层形成。可以通过诸如CVD、PVD、ALD等或它们的组合的工艺来沉积固定层24至介于约30和约60之间的厚度。
可以在固定层24上方形成势垒层26。势垒层26可以由任何合适的介电材料形成，诸如MgO、氧化铝（AlOx或Al2O3）等或它们的组合。可以通过诸如CVD、PVD、ALD等或它们的组合的工艺沉积势垒层26至介于约1和约55之间的厚度。
可以在势垒层26上方形成自由层28。自由层28可以由包括铁的任何合适的铁磁材料或合金（诸如CoFe、CoFeB等或它们的组合）形成。自由层28还可以由诸如CoFeB/Ru/CoFeB/PtMn等或它们的组合的复合层形成。可以通过诸如CVD、PVD、ALD等或它们的组合的工艺沉积自由层28至介于约10和约30之间的厚度。
固定层24是铁磁层，其磁性取向可以在其关联的MRAM器件100的操作期间不改变。自由层28也是铁磁层，其磁极性或者磁性取向可以在相应的MRAM器件100的写入操作期间改变。固定层24和自由层28的磁场的相对对准决定了设置在固定层24和自由层28之间的势垒层26的阻态（高阻态或低阻态）。通过检测MTJ36的阻态来读取存储在MTJ36（见图3）中的数字信息。
当自由层28和固定层24的磁性取向相互反平行时，第一存储状态存在（例如，逻辑“1”）。当自由层28和固定层24的磁性取向相互平行时，第二存储状态存在（例如，逻辑“0”）。当电流流经MTJ36时，可以通过感测电阻来感测自由层28和固定层24的磁性取向以读取存储在MTJ36中的数据。为了改变MTJ36的阻态，通过施加电流到自由层28以转变自由层28的磁化来改变自由层28的磁极性。
可以通过包括镶嵌工艺的合适工艺在介电层（未示出）中形成顶部电极30。还可以使用沉积和蚀刻、双镶嵌等的其他工艺。顶部电极30可以由诸如高导电、低电阻金属、基本金属、过渡金属等的任何合适的导电材料形成，该导电材料包括含有Al、AlCu、Cu、Ta、TaN、Ti、TiN、W、多晶硅等或它们的组合的一种或多种的金属或金属合金。顶部电极30可以包括势垒/粘附层（未示出）以阻止扩散并在顶部电极30和周围的介电层（未示出）之间提供更好的粘附。例如可以通过CVD、PVD、ALD、旋涂沉积或者其他合适的方法来形成顶部电极30。顶部电极30和底部电极20的位置和形状仅用于说明的目的而不用于限制。
如图2所示，将自由层28、势垒层26和固定层24图案化成具有与顶部电极30基本上相同的宽度。在一个实施例中，可以用等离子体源和蚀刻气体通过干化学蚀刻来图案化顶部电极30。等离子体源可以是电感耦合等离子体（ICR）蚀刻、变压耦合等离子体（TCP）蚀刻、电子回旋共振（ECR）蚀刻、反应离子蚀刻（RIE）等，并且蚀刻气体可以是氟、氯、溴、它们的组合等。
以上所述的蚀刻工艺在MTJ36的侧壁上形成MTJ侧壁膜32（见图3）并且在顶部电极30的顶部和侧壁上形成顶部电极膜34。可以通过蚀刻工艺对MTJ36的侧壁的损伤、MTJ36的侧壁的氧化、蚀刻位于MTJ36的侧壁上的副产物的再沉积或者它们的组合来产生MTJ侧壁膜32。可以通过蚀刻工艺对顶部电极30的顶部和侧壁的损伤、顶部电极30的顶部和侧壁的氧化、蚀刻位于顶部电极30的顶部和侧壁上的副产物的再沉积或者它们的组合来产生顶部电极膜34。
图3示出图案化AFM层22以形成MTJ36。可以将AFM层22图案化成具有与顶部电极30、自由层28、势垒层26和固定层24基本上相同的宽度。可以以与自由层28、势垒层26和固定层24类似的蚀刻工艺来图案化顶部电极。AFM层22的蚀刻可引起进一步的损伤、氧化和蚀刻副产物的再沉积以进一步增加MTJ侧壁膜32和顶部电极膜34的厚度。例如通过在势垒层26周围引起经由MTJ侧壁膜32的MTJ泄漏，MTJ侧壁膜32和顶部电极膜34可能影响MRAM器件100的电行为。
在图19的步骤504中，对MTJ36和顶部电极30实施IBE处理以去除MTJ侧壁膜32和顶部电极膜34。步骤504以如下所述的图4和图5示例说明。
可以通过图4示出的离子束蚀刻（IBE）工艺40来去除MTJ侧壁膜32和顶部电极膜34。IBE工艺40可以包括蚀刻气体，诸如CHF系列（CHF2、CHF3或CHF4）、Ar、O、N等或者它们的组合。可以控制和更改IBE工艺40期间离子的入射角以去除MTJ侧壁膜32和顶部电极膜34。IBE工艺40生成中和物质作为蚀刻剂并且不损伤和/或氧化顶部电极30和MTJ36的侧壁。
可以在具有可旋转的台或衬底台（其具有一个以上的旋转轴）的腔室中实施IBE工艺40。旋转允许更加均匀的蚀刻轮廓而且允许控制离子束的入射角。可以通过一种或多种电偏置网格从蚀刻气体中提取离子、加速并聚焦。例如，具有电压介于约100V和约200V之间的第一网格可以提取离子并使离子朝将被蚀刻的衬底加速。具有电压介于约500V和约2000V之间的第二网格可以聚焦离子轨道，同时具有电压介于约100V和约200V之间的第三网格阻止离子返流至第二网格。在这个实例中，离子束电压将与第一网格的电压相同。IBE工艺40还可以具有端点检测系统（未示出）以允许在去除MTJ侧壁膜32和顶部电极膜34之后停止蚀刻工艺。
如图5所示，通过IBE工艺40去除基本上全部的MTJ侧壁膜32和顶部电极膜34。MTJ侧壁膜32和顶部电极膜34的去除暴露了AFM层22、固定层24、势垒层26和自由层28的侧壁以及顶部电极30的顶部和侧壁。
在图19的步骤506中，封装MTJ36、顶部电极30和底部电极20。步骤506以如下所述的图6来示例说明。
可以通过介电层42来封装顶部电极30、MTJ36和底部电极20（如图6所示）。可以在顶部电极30、MTJ36和底部电极20上覆盖式沉积（blanketdeposit）介电层42。介电层42可以由一种或多种合适的介电材料形成，诸如氧化硅、氮化硅、诸如碳掺杂的氧化物的低k电介质、诸如多孔碳掺杂的二氧化硅的极低k电介质、诸如聚酰亚胺的聚合物、它们的组合等。可以通过诸如CVD的工艺或者旋涂玻璃工艺来沉积介电层42，但是可以使用任何可接受的工艺。
可以对上述的MRAM器件100作出各种修改。MRAM器件100可以在包括垂直的（如图所示）、水平的或者成角度的任何方向或轴向上。根据所使用的各种层的组成和蚀刻，设置或沉积某些层的顺序可以改变。还应该认识到，在上述实施例中这些层的顺序和形成那些层材料仅是示例性的。而且，在一些实施例中，可以设置或沉积其他层（未示出）并且对其加工以形成MRAM器件100的部分或者形成在衬底上的其他结构。在其他实施例中，如同本领域技术人员所知，可以使用可选的沉积、图案化以及蚀刻材料和工艺来形成这些层，并且这些层可以以不同的顺序设置或沉积或者由不同的材料组成。
图20示出根据一个实施例的用于制造半导体器件200的方法600流程图。虽然以以下一系列行为或事件示出和描述了方法600，但是应该理解所示出的这些行为或事件的顺序不限于具体实施例。例如，一些行为可以以不同的顺序发生和/或与除本文所示出和/或描述的行为之外的其他行为或事件同时发生。此外，并不需要示出的所有行为来实施本文所描述的一个或多个方面或实施例。而且，可以用一个或多个单独的行为和/或阶段来实施本文所描述的一个或多个行为。
在步骤602中，在衬底中形成开口。步骤602以如下所述的图7至图9来示例说明。
图7示出处于制造的中间阶段的半导体器件200。半导体器件200包括衬底50，位于衬底50上方的第一介电层52，位于第一介电层52上方的第二介电层54，以及位于第二介电层54上方的光刻胶。衬底50可以包括诸如硅、锗、金刚石等的半导体材料。可选地，还可以使用化合物材料，诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷化镓砷、磷化镓铟、它们的组合等。此外，衬底50可以包括绝缘体上硅（SOI）衬底。通常，SOI衬底包括半导体材料层，诸如外延硅、锗、硅锗、SOI、绝缘体上硅锗（SGOI）或它们的组合。衬底50可以掺杂诸如硼、铝、镓等的p型掺杂物，然而衬底也可以可选地掺杂本领域已知的n型掺杂物。
衬底50可以包括有源器件（图7未示出）。本领域技术人员应该认识到，诸如晶体管、电容器、电阻器、它们的组合等的各种器件都可以使用以满足半导体器件200的设计的结构要求和功能要求。可以使用任何合适的方法来形成器件。图中仅示出衬底50的一部分，因为这已经足以描述示例性实施例。
可以在衬底50上方沉积第一介电层52。第一介电层52可以由一种或多种合适的介电材料形成，诸如氧化硅、氮化硅、低k电介质（诸如掺杂碳的氧化物）、极低k电介质（诸如掺杂多孔碳的二氧化硅）、诸如聚酰亚胺的聚合物、它们的组合等。可以通过诸如CVD、ALD、PVD的工艺或者旋涂玻璃工艺来沉积第一介电层52，然而也可以使用任何可接受的工艺来形成第一介电层52。
可以在第一介电层52上方沉积第二介电层54。可以由与第一介电层52类似的材料和工艺来形成第二介电层54，但是第一介电层52和第二介电层54不必是相同的材料。
可以在第二介电层54上方沉积光刻胶56并且图案化光刻胶56。光刻胶56可以包括诸如深紫外（DUV）光刻胶的常规光刻胶材料，并且可以沉积在第二介电层54的表面上，例如通过使用旋涂工艺设置光刻胶56。然而，可选地可以使用形成或设置光刻胶56的任何其他合适的材料或者方法。一旦在第二介电层54上设置光刻胶56，就可以通过图案化的分划板将光刻胶56暴露于能量（例如光），以便在光刻胶56暴露于能量的那部分中引起反应。然后显影光刻胶56，并且可以去除光刻胶56的部分，从而暴露第二介电层54的表面。
图8示出在第一介电层52和第二介电层54中形成开口58。开口58可以与位于图案化的光刻胶56（见图7）之间的第二介电层54的暴露部分基本上对准。可以通过蚀刻第一介电层52和第二介电层54来形成开口58。可以通过例如干式等离子体蚀刻使用包括SF6、CF4、CHF3等或它们的组合的蚀刻气体来实施第二介电层54和第一介电层52的蚀刻。
图9示出蚀刻衬底50以延伸开口58进衬底50中。延伸进衬底50中的开口58可以与位于第一介电层52和第二介电层54中的开口基本上对准。可以通过蚀刻第一介电层52和第二介电层54来形成开口58。例如可以通过干式等离子体蚀刻使用包括SF6、CF4、CHF3等或它们的组合的蚀刻气体来实施第一介电层52和第二介电层54的蚀刻。
如同上述关于MTJ侧壁膜32和顶部电极膜34的描述，用于形成开口58的蚀刻工艺可以在开口58的侧壁和底部上形成开口膜60。可以通过蚀刻工艺对开口58的侧壁和底部的损伤、开口58的底部和侧壁的氧化、蚀刻位于开口58的底部和侧壁上的副产物的再沉积或者它们的组合来产生开口膜60。
在图20的步骤604中，在开口58中实施IBE处理以去除开口膜60。步骤604以如下所述的图10和图11来示例说明。
通过IBE工艺62来去除开口膜60（如图10所示）。IBE工艺62可以与以上所述的IBE工艺40类似，但是IBE工艺40和IBE工艺62并不必须相同。如图11所示，通过IBE工艺62去除基本上全部的开口膜60。开口膜60的去除暴露了位于衬底50中的开口58的侧壁。
在图20的步骤606中，用材料64填充开口58。步骤606以如下所述的图12来示例说明。
如图12所示，可以用材料64填充开口58。在一个实施例中，材料64可以是可覆盖式沉积在开口58中和衬底50上方的介电材料。半导体器件200还可以称为浅沟槽隔离（STI）。在该实施例中，材料64可以包括一种或多种合适的介电材料，诸如氧化硅、氮化硅、低k电介质（诸如碳掺杂的氧化物）、极低k电介质（诸如多孔碳掺杂的二氧化硅）、聚合物（诸如聚酰亚胺）、它们的组合等，并且可以通过诸如CVD的工艺或旋涂玻璃工艺沉积材料64，然而可以使用任何可接受的工艺。在另一实施例中，材料64可以是导电材料，例如FinFET或平面晶体管的源极/漏极区或阱区。在该实施例中，材料64可以包括硅、锗、多晶硅、掺杂的多晶硅等或它们的组合，并且可以通过诸如CVD、ALD、外延生长等或它们的组合的工艺来形成材料64。
图21示出根据一个实施例的用于制造半导体器件300的方法700流程图。虽然以下以一系列行为或事件示出和描述了方法700，但是应该理解所示出的这些行为或事件的顺序不限于具体的实施例。例如，一些行为可以以不同的顺序发生和/或与除本文所示出和/或描述的行为之外的其他行为或事件同时发生。此外，并不需要示出的所有行为来实施本文所描述的一个或多个方面或实施例。而且，可以用一个或多个单独的行为和/或阶段来实施本文所描述的一个或多个行为。
在步骤702中，在衬底上方形成栅极。步骤702以如下所述的图13至图15来示例说明。
图13示出处于制造的中间阶段的半导体器件300。半导体器件400包括衬底、位于衬底70上方的栅极介电层72、位于栅极介电层72上方的栅极电极层74、位于栅极电极层74上方的硬掩模层76以及位于硬掩模层76上方的光刻胶78。衬底70可以与上述的衬底50类似，因此在此不再重复。
可以通过热氧化、CVD、溅射或者本领域已知和使用的用于形成栅极电介质的任何其他方法在衬底70上方形成栅极介电层72。在其他实施例中，栅极介电层72可以包括具有高介电常数（k值，例如大于3.9）的介电材料。材料可以包括氮化硅、氮氧化物、诸如HfO2、HfZrOx、HfSiOx、HfTiOx、HfAlOx等的金属氧化物或它们的组合和它们的多层。
可以在栅极介电层72上方形成栅极电极层74。栅极电极层74可以包括导电材料，并且可以是选自包括多晶硅（多晶Si）、多晶硅锗（多晶SiGe）、金属氮化物、金属硅化物、金属氧化物和金属的组。可以通过CVD、溅射沉积或者本领域已知和使用的用于沉积导电材料的其他技术来沉积栅极电极层74。栅极电极层74的顶面通常具有不平坦的顶面，并且可以在图案化栅极电极层74或栅极蚀刻之前平坦化栅极电极层74的顶面。此时离子可以引入或不引入栅极电极层74中。可以通过例如离子注入技术来引入离子。
可以在栅极电极层74上方形成硬掩模层76。硬掩模层76可以是诸如多晶硅、氮化硅等或它们的组合的掩模材料，并且可以使用诸如等离子体增强化学汽相沉积（PECVD）的工艺来形成硬掩模层76。然而，可选地可以使用诸如氧化硅的任何其他合适的硬掩模材料和诸如CVD的任何其他形成工艺。
可以在硬掩模层76上方形成光刻胶78并且图案化光刻胶78。光刻胶78可以与上面描述的光刻胶56类似，因此在此不再重复。
如图14所示，可以将图案从光刻胶78转移至硬掩模层76。可以通过蚀刻步骤来实现该步骤。硬掩模层76的剩余部分与图案化的光刻胶78基本上对准。
图15示出图案从硬掩模层76转移至栅极电极层74进而形成栅极80。例如可以通过干式等离子体蚀刻使用包括SF6、CF4、CHF3等或它们的组合的蚀刻气体来实施该步骤。在另一实施例中，还可以在该蚀刻步骤期间蚀刻栅极介电层72。
如同以上关于MTJ侧壁膜32、顶部电极膜34和开口膜60的描述，用于形成栅极80的蚀刻工艺可以在栅极80的侧壁上形成栅极膜78。可以通过蚀刻工艺对栅极80的侧壁的损伤、栅极80的侧壁的氧化、蚀刻位于栅极80的侧壁上的副产物的再沉积或者它们的组合来产生栅极膜78。
在图21的步骤704中，对栅极80实施IBE处理以去除栅极膜78。步骤704以如下所述的图16和图17来示例说明。
如图16所示，可以通过IBE工艺82来去除栅极膜78。IBE工艺82可以与上面描述的IBE工艺40和62类似，但是IBE工艺40、IBE工艺62和IBE工艺82不必相同。如图16所示，通过IBE工艺82来去除基本上全部的栅极膜78。栅极膜78的去除暴露了栅极80的侧壁。
在图21的步骤706中，封装栅极80。步骤706以如下所述的图18来示例说明。
图21示出在栅极80上方形成层间电介质（ILD）84。在形成ILD84之前，可以在栅极80和栅极介电层72上方形成接触蚀刻终止层（CESL），其包括氮化硅、氧化硅等或它们的组合。在一个实施例中，ILD84可以包括氧化硅、氮化硅等或者它们的组合。可以通过CVD、高密度等离子体（HDP）等或它们的组合来形成ILD84。可以对ILD84平坦化至栅极80的顶面从而接触件（未示出）可以形成于栅极80。在一个实施例中，使用CMP平坦化ILD84以去除ILD84的部分。在其他实施例中，可以使用诸如蚀刻的其他平坦化技术。
通过在先前的蚀刻工艺之后实施IBE工艺，可以去除损伤、氧化和蚀刻副产物的再沉积。这使得半导体器件（例如MRAM器件）具有改善的性能和电特性。而且，IBE工艺生成作为蚀刻剂的中和物质并因而将不进一步损伤和/或氧化半导体器件。
一个实施例是一种形成半导体器件的方法，该方法包括：在第一层上方形成第二层，和在第二层上实施第一蚀刻工艺以限定部件，其中第一蚀刻工艺在部件的表面上形成膜。该方法进一步包括在部件上实施离子束蚀刻工艺，其中离子束蚀刻从部件的表面去除膜。
另一实施例是一种形成磁性随机存取存储（MRAM）器件的方法，该方法包括：在底部电极上方形成磁隧道结（MTJ），和在MTJ上方形成顶部电极。该方法进一步包括用第一蚀刻工艺图案化顶部电极和MTJ以限定部件，其中第一蚀刻工艺在顶部电极和MTJ的部件上形成膜，以及对顶部电极和MTJ的部件实施离子束蚀刻工艺，其中离子束蚀刻工艺去除膜。
又一个实施例是一种形成半导体器件的方法，该方法包括：用第一蚀刻工艺在衬底中形成开口，其中第一蚀刻工艺在开口的内表面上形成膜，以及在开口中实施离子束蚀刻工艺，其中离子束蚀刻工艺去除膜。
尽管已经详细地描述了实施例及其优势，但应该理解，可以在不背离所附权利要求限定的实施例的构思和范围的情况下，进行各种改变、替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明应很容易理解，根据本发明可以利用现有的或今后开发的用于执行与本文所述相应实施例基本上相同的功能或者获得基本上相同的结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。
Claims (10)
1.一种形成半导体器件的方法，所述方法包括：
在第一层上方形成第二层；
对所述第二层实施第一蚀刻工艺以限定部件，其中所述第一蚀刻工艺在所述部件的表面上形成膜；以及
对所述部件实施离子束蚀刻工艺，其中所述离子束蚀刻工艺从所述部件的表面去除所述膜。
2.根据权利要求1所述的方法，其中，所述离子束蚀刻工艺具有介于约100V和约200V之间的离子束电压。
3.根据权利要求1所述的方法，其中，所述第一蚀刻工艺是干式等离子体蚀刻工艺。
4.一种形成磁性随机存取存储（MRAM）器件的方法，包括：
在底部电极上方形成磁隧道结（MTJ）；
在所述MTJ上方形成顶部电极；
用第一蚀刻工艺图案化所述顶部电极和所述MTJ以限定部件，其中所述第一蚀刻工艺在所述顶部电极和所述MTJ的部件上形成膜；以及
对所述顶部电极和所述MTJ的部件实施离子束蚀刻工艺，其中所述离子束蚀刻工艺去除所述膜。
5.根据权利要求4所述的方法，其中，所述离子束蚀刻工艺具有介于约500V和约2000V之间的离子束聚焦电压。
6.一种形成半导体器件的方法，所述方法包括：
用第一蚀刻工艺在衬底中形成开口，其中所述第一蚀刻工艺在所述开口的内表面上形成膜；以及
在所述开口中实施离子束蚀刻工艺，其中所述离子束蚀刻工艺去除所述膜。
7.根据权利要求6所述的方法，其中，所述离子束蚀刻工艺具有介于约100V和约200V之间的离子束电压。
8.根据权利要求6所述的方法，其中，所述膜位于所述开口的侧壁和底面上。
9.根据权利要求6所述的方法，进一步包括：用介电材料填充所述开口以形成隔离区。
10.根据权利要求6所述的方法，进一步包括：用半导电材料填充所述开口以形成源极/漏极区。
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