KR20170130311A - Stt mram 스택의 적층 형성을 위한 방법들 - Google Patents

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Abstract

기판 상의 이방성 퇴적을 가능하게 할 가능성이 적은 금속 이온들을 스키밍하는 사전 패터닝된 템플릿을 통해 퇴적 프로세스를 사용하는 STT-MRAM 금속 스택의 적층 형성에 대한 방법들이 본원에 개시된다. 사전 패터닝된 템플릿은, MRAM 셀에 대해 MTJ가 형성될 그 아래에 있는 기판의 일부를 노출시키는 막 스택 내에 개구부를 형성하기 위한 패터닝 기술들을 사용하여 막 스택으로부터 형성된다. 막 스택 캐비티는 측벽을 선택적으로 풀백하는 에칭 프로세스들에 노출될 수 있어서, 막 스택 내의 다른 층들이 캐비티 내로 돌출된다. 다른 층들의 추가적인 처리들은 다른 층들 내의 개구부 사이즈들을 변경할 수 있다. 등방성 특성들을 갖는 금속 이온들이 기판에 도달하기 전에 스키밍되도록 금속이 캐비티를 통해 퇴적된다.

Description

STT MRAM 스택의 적층 형성을 위한 방법들{METHODS FOR ADDITIVE FORMATION OF A STT MRAM STACK}
본 발명은 반도체 프로세싱 기술, 더 구체적으로, 마이크로전자 기판 상에 비휘발성(non-volatile) 자기저항 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM) 디바이스들을 제조하기 위해 사용되는 금속 스택(stack)들을 형성하기 위한 방법들에 관한 것이다.
전자 디바이스들의 전력 소비를 최소화하는 것은 전자 산업에서 오랫동안 바람직한 목표였다. 비휘발성 메모리 디바이스들은 전력을 수신하지 않을 때, 저장된 정보를 유지할 수 있음으로써 전력 소비를 최소화한다. 자기저항 랜덤 액세스 메모리(MRAM) 디바이스들은, 전력 소비를 최소화하면서 장기간 지속적인 저장을 가능하게 하는 비휘발성 메모리 디바이스의 한 유형이다. MRAM들은, 전자 디바이스 내에 정보를 저장하기 위해 사용될 수 있는 주소지정가능한(addressable) 판독(read)/기록(write) 저장 셀들을 형성하기 위한 상보형 금속 산화물 반도체(Complementary Metal-Oxide Semiconductor; CMOS) 트랜지스터들을 갖는 자기 저장 구조물들[예를 들어, 자기 터널 접합물(Magnetic Tunnel Junction; MTJ)들]을 포함한다.
MTJ들은, 재료 캐패시턴스 특성들보다는 재료의 자기 특성들을 사용하여 정보가 저장되도록 한다. MTJ는 전형적으로 2개의 강자성(ferromagnetic) 전극들 또는 금속 층들 사이에 끼어 있는 터널링 배리어(tunneling barrier) 층을 포함한다. 따라서, MTJ는 비 MRAM(non-MRAM) 메모리 디바이스들에 사용되는 유전체 층들보다는, 자기 상태를 생성하기 위한 도전성 금속 층들을 포함할 수 있다.
기존의 CMOS 프로세싱 기술들을 사용하여 MTJ를 제조하는 것은 어려움이 있었다. 특히, 상이한 금속들의 다중 층들을 에칭하는 것은 MTJ 성능을 제어하고 유지하기 어려웠다. 예를 들어, MTJ 스택의 다중 층들에 걸쳐 비의도적으로 퇴적될 수 있는 에칭 잔류물(residue)은 MTJ에 걸쳐 전기적 단락(shorting)을 유발할 수 있다. 또한, 마이크로전자 기판에 걸친 에칭 불균일성(non-uniformity)은, 너무 많은 MTJ 층을 제거함으로써 단락 결함들을 또한 도입할 수 있다. 다중 금속 층들의 다단계(multi-step) 에칭은, MTJ 저장 능력을 저하시킬 수 있는 비의도적 측벽 변형들을 또한 도입할 수 있다. 실제로, 금속들을 에칭하기 어려운 복잡한 다중 층 스택들은, 전자 산업에서 MRAM 디바이스들의 상업적 확산을 제한하고 있다. 따라서, 금속 에칭 프로세스 단계들의 양을 감소시키는 임의의 MRAM 제조 기술들이 바람직할 수 있다.
사전 패터닝된 템플릿(pre-patterned template)을 통해 금속 층들을 퇴적시켜 MTJ 구조물을 형성하고 그 아래에 있는 기판 상의 이방성(anisotropic) 퇴적을 방해할 수 있는 PVD 금속 플럭스(flux)의 일부를 스키밍(skimming)함으로써 매우 어려운 에칭 단계들의 사용을 회피하거나 또는 최소화하는 MRAM 디바이스[예를 들어, 스핀 토크 트랜스퍼(Spin-Torque Transfer; STT) MRAM]를 형성하기 위한 방법들이 본원에 개시된다.
대체로, 현재의 MRAM 제조 기법들은, STT-MRAM 디바이스의 MTJ를 형성하기 위해, 퇴적된 금속 층들의 일부를 제거하는 절삭(subtractive) 기술로서 분류될 수 있다. 반대로, 본 개시는, MTJ 측벽을 따르는 금속 층들의 오버랩이 최소화되어 금속 층들 사이의 단락을 회피하기 위해, 금속 층들을 서로의 상부 상에 이방성 방식으로 퇴적시킴으로써 MTJ 셀을 형성하는 적층(additive) 기술을 설명한다. 적층 형성은, PVD 프로세싱 동안 MRAM 스택(예를 들어, MTJ)의 자가 콜리메이팅되는(self-collimated) 그리고 자가 정렬되는(self-aligned) 형성을 가능하게 하는 사전 패터닝된 템플릿과 커플링되는 기존의 물리적 기상 증착(Physical Vapor Deposition; PVD)을 사용하는 고도로 선택적인(highly-selective) 퇴적 프로세스에 의해 가능해질 수 있다.
요약하면, 적층 형성 전략은, 콜리메이팅되는 층들이 기판 상에 형성되는 것을 방해할 수 있는 금속 이온들을 스키밍하여 이방성 퇴적 결과를 달성함으로써 PVD 기술들의 등방성(isotropic) 특성들을 필터링한다. 스키밍 능력은, 비이방성(non-anisotropic) 금속 이온들이 기판 표면에 도달하기 전에 스키밍하거나 또는 수집하는 사전 패터닝된 템플릿을 통해 금속을 퇴적시킴으로써 가능해질 수 있다. 사전 패터닝된 템플릿은, MTJ가 형성되면 제거될 수 있는 희생 구조물이다. 따라서, MTJ 셀은 절삭 프로세싱 기술들(예를 들어, 플라즈마 에칭)을 사용하지 않고 형성될 수 있다. 자가 콜리메이팅되는 그리고/또는 자가 정렬되는 MRAM 스택들(예를 들어, MTJ들)을 형성하기 위해 사용될 수 있는 방법들이 본원에 개시된다.
일 실시예에서, 사전 패터닝된 템플릿은 기판 상에 퇴적되는 다중 층 막(film) 스택을 패터닝함으로써 형성될 수 있다. 막 스택은 적어도 하나의 애퍼처(aperture) 층을 다른 애퍼처 층들 및/또는 기판으로부터 분리시키는 2개 이상의 오프셋 층들을 포함할 수 있다. 오프셋 층들 및 애퍼처 층(들)은 상이한 에칭 레이트(rate)를 나타내는 2개의 상이한 재료들일 수 있어서, 오프셋 층들 및 애퍼처 층(들)은 동일한 에칭 처리물(treatment)에 노출될 때 상이한 레이트들로 에칭될 수 있다. 예를 들어, 오프셋 층들은 제 1 유전체 재료(예를 들어, 실리콘 산화물 등)를 포함할 수 있고, 애퍼처 층(들)은 제 1 유전체 재료와는 상이한 에칭 특성들을 나타내는 제 2 유전체 재료[예를 들어, 실리콘 질화물(nitride) 등]를 포함할 수 있다. 몇몇 실시예들에서, 오프셋 층들은 30 nm 내지 1000 nm 사이이고, 애퍼처 층들은 5 nm 내지 30 nm 사이의 두께를 가지며, 막 스택은 300 nm 내지 1500 nm 사이의 토탈 두께를 포함한다.
하나의 특정 막 스택 실시예에서, 막 스택은 300 nm 내지 1000 nm 사이의 두께를 갖는 제 1 오프셋 층 상에 배치되는 5 nm 내지 30 nm 사이의 두께를 포함하는 제 1 애퍼처 층을 포함할 수 있다. 제 2 애퍼처 층은 제 1 오프셋 층과 물리적으로 접촉하여 배치되고, 제 2 애퍼처 층은 5 nm 내지 30 nm 사이의 두께를 갖는다. 이 막 스택은 또한 제 1 오프셋 층과, 기판과 접촉하고 있는 제 2 오프셋 층 사이에 배치될 수 있는 제 2 애퍼처 층을 포함할 수 있다. 제 2 애퍼처 층은 5 nm 내지 30 nm 사이의 두께를 갖고, 제 2 오프셋 층은 20 nm 내지 50 nm 사이의 두께를 갖는다. 다른 실시예들에서, 막 스택은 MTJ 구조물의 균일성 또는 기하구조(geometry)를 최적화하기 위해 추가적인 오프셋 층들(예를 들어, 제 3 오프셋 층 등) 및 애퍼처 층들(예를 들어, 제 3 애퍼처 층 등)을 포함할 수 있다.
막 스택의 퇴적에 이어서, 막 스택 내에 그 아래에 있는 기판의 일부를 노출시키는 캐비티(cavity)가 형성될 수 있고, 캐비티는 기판 주변의 주위 조건들(ambient conditions)과 기판의 노출된 표면 사이의 유체 연통(fluid communication)을 가능하게 할 수 있다. 캐비티는, 유체가 막 스택을 관통하여 기판의 노출된 일부와 물리적으로 접촉하도록 하는 임의의 유형의 개구부(opening)를 포함할 수 있다.
하나의 특정 실시예에서, 캐비티는 막 스택의 각각의 층에 대해 공통인 원형 직경(diameter)을 포함할 수 있다. 그러나, 캐비티는 기판 상에 형성될 수 있는 금속 막 스택의 원하는 기하구조에 따라 정사각형, 직사각형, 또는 장방형(oblong)일 수 있다. 예를 들어, 일 실시예에서, 막 스택은 고리형 링 캐비티가 기판의 일부를 노출시기키도록, 막 스택을 통해 고리형(annular) 링 캐비티를 형성하기 위해 처리될 수 있다. 이 실시예에서, 고리형 링 캐비티는 오프셋 층(들)에 대한 제 1 홀(hole) 직경(들) 및 애퍼처 층들에 대한 제 2 홀 직경(들)을 포함하도록 형성될 수 있고, 제 1 홀 직경(들)은 제 2 홀 직경(들)보다 크다. 일 예시에서, 제 1 홀 직경들은 30 nm 내지 50 nm 사이의 직경을 가질 수 있고, 제 2 홀 직경들은 40 nm 내지 100 nm 사이의 직경을 가질 수 있다.
다른 실시예들에서, 다중 캐비티들은 막 스택 내에 동시에 형성될 수 있으며 각각의 캐비티는 기판의 상이한 부분들을 노출시킨다. 이러한 방식으로, 캐비티들은 기판에 걸쳐 다중 MRAM 셀들의 형성을 가능하게 하도록 배열될 수 있다. 그러나, 몇몇 예시들에서, 균일한 직경 캐비티 내의 금속 스택들의 형성은, 인접해 있는 오프셋 층과 접촉하는 금속 스택 측벽으로 인해 바람직하지 않은 균일성 효과들을 가질 수 있다. 이 접촉은 또한 측벽을 손상시킬 수 있는 사전 패터닝된 템플릿 제거 프로세스 동안 문제가 될 수 있다. 그러나, 이 결함들은 금속 층들의 두께 불균일성을 감소시키고 막 스택(예를 들어, 오프셋 층)으로부터 금속 막 스택 측벽을 분리시키기 위해 사전 패터닝된 템플릿 캐비티를 변형시킴으로써 해결될 수 있다.
예를 들어, 캐비티 내의 노출된 오프셋 층들은, 애퍼처 층이 오프셋 층들보다 캐비티 내로 더 연장되도록 풀백(pulled-back)될 수 있다. 풀백 프로세스는, 애퍼처 및 오프셋 층들이 사전 패터닝된 템플릿을 통해 퇴적되는 금속 이온들을 스키밍하기 위한 많은 양의 노출된 표면 영역을 갖도록, 상당량의 애퍼처 층 캐비티를 제거하지 않고 오프셋 층(들)을 선택적으로 제거하는 플라즈마 에칭 프로세스에 의해 가능해질 수 있다. 캐비티의 표면 영역을 증가시키기 위한 다른 접근법은 막 스택에 다른 애퍼처 층을 추가함으로써 행해질 수 있다. 이 실시예에서, 막 스택은 이전의 실시예에서의 2개의 애퍼처 층들 사이에 배치되는 중간 애퍼처 층을 포함할 수 있다. 이전의 실시예에서와 같이, 오프셋 층들의 풀백은 에칭 처리를 사용하여 행해질 수 있어서, 캐비티는 이제 측벽으로부터 캐비티 내로 돌출되는 2개의 애퍼처 층들을 포함한다. 따라서, 이 실시예에서, 사전 패터닝된 템플릿은 애퍼처 층들 사이에 배치되는 오프셋 층의 스키밍 표면에 추가하여 애퍼처 층들 상에 2개의 스키밍 표면들을 제공한다.
다른 실시예에서, 중간 애퍼처 층은, 중간 애퍼처 층보다 기판으로부터 더 멀리 배치되는 애퍼처 층보다 작은 직경 개구부 또는 관통(pass-through) 개구부를 가질 수 있다. 더 큰 개구부는, 상부 애퍼처 층(들)보다 훨씬 느린 레이트로 중간 애퍼처 층의 일부를 제거하는 화학적 처리에 의해 가능해질 수 있다. 이러한 방식으로, 애퍼처 층들 사이의 상이한 개구부들은 사전 패터닝된 템플릿을 관통하는 금속 이온 플럭스의 이방성 특성들을 증가시켜서, 금속 층 두께 불균일성이 낮아지고 이는 금속 막 스택 측벽 프로파일을 향상시킬 수 있다. 일 예시에서, 바람직한 측벽 프로파일은 금속 막 스택의 상부로부터 바닥부로의 테이퍼링(tapering)을 거의 갖지 않거나 또는 전혀 갖지 않을 수 있다. 또한, 기판 상의 금속 막 스택은 막 스택 측벽과 물리적으로 접촉하지 않을 수 있어서, 금속 막 스택과 캐비티 측벽 사이에 갭이 존재한다.
일 실시예에서, 금속 막 스택은 비제한적인 예시로서 Ta, Ru, Pt, Co, Fe, Ni, Mg, 또는 이들의 임의의 조합을 포함할 수 있는 MTJ 구조물을 형성하기 위해 사용될 수 있는 적어도 2개의 상이한 유형들의 금속 층들을 포함할 수 있다. 또한, MTJ 구조물은 2개의 금속 층들 사이에 배치될 수 있는 배리어 층(예를 들어, MgO)을 또한 포함할 수 있다. 금속 퇴적 프로세스들에 이어서, 캐비티는, 사전 패터닝된 템플릿이 기판으로부터 제거될 때 MTJ 구조물을 보호하기 위해 사용될 수 있는 유전체 재료(예를 들어, 실리콘 질화물, 산화물 등)로 충전(fill)되거나 또는 부분적으로 충전될 수 있다. 또한, 캐비티 내의 충전은 사전 패터닝된 템플릿의 불균일한 제거 - 불균일한 제거는 MTJ 구조물 또는 기판을 손상시킬 수 있음 - 를 방지할 수 있다. 사전 패터닝된 템플릿은 반응성(reactive) 이온 에칭 처리, 화학적 기계적 폴리싱 처리, 습식 화학적 처리, 또는 이들의 임의의 조합을 사용하여 제거될 수 있다.
이 요약은 본 개시의 개요를 제공하도록 의도되는 것이며, 청구항들의 범위를 위에서 설명된 실시예들에 제한하도록 의도되는 것은 아니다. 이 요약에서 설명된 실시예들은 단지 예시적 목적들을 위한 것이다. 예를 들어, 사전 패터닝된 템플릿은 기판에 걸쳐 다양한 영역들에서 고도의 균일성을 가질 필요가 있을 수 있는 비금속 층들을 형성하기 위해 사용될 수 있다.
본 명세서에 포함되어 그 일부를 구성하는 첨부 도면들은 본 발명의 실시예들을 예시하고, 위에 주어진 본 발명의 일반적인 설명 및 아래에 주어지는 상세한 설명과 함께, 본 발명을 설명하는 역할을 한다. 추가적으로, 참조 번호의 가장 좌측의 숫자(들)은 해당 참조 번호가 처음 나타나는 도면을 식별한다.
도 1은 적어도 하나의 실시예에 따른 MRAM 셀의 개략도 및 MRAM 셀의 대표적인 MTJ의 단면도이다.
도 2는 적어도 하나의 실시예에 따른 도 1의 대표적인 MTJ에 대한 금속 층들을 형성하기 위해 사용될 수 있는 사전 패터닝된 템플릿 구조물의 단면 3-D도이다.
도 3은 적어도 하나의 실시예에 따른 균일하고 독립적인 MTJ 셀의 형성을 가능하게 하기 위한 사전 패터닝된 템플릿 스키밍 금속 이온들의 측면 단면도 및 상면도이다.
도 4는 적어도 하나의 실시예에 따른 기판 상의 복수의 MTJ 셀들의 형성을 가능하게 하는 복수의 스키밍 금속 이온들을 형성할 수 있는 복수의 금속 스키밍 도관(conduit)들을 포함하는 사전 패터닝된 템플릿의 측면 단면도이다.
도 5는 적어도 하나의 실시예에 따른 기판 상의 MTJ 셀의 형성을 가능하게 하는 스키밍 도관들의 다른 실시예를 형성하기 위한 추가적인 층들 및 스키밍 표면들을 포함하는 사전 패터닝된 템플릿의 다른 실시예의 측면 단면도이다.
도 6a 및 도 6b는 적어도 하나의 실시예에 따른 기판의 방법의 구현 동안의 사전 패터닝된 템플릿의 대표적인 단면도들을 포함하는, 기판 상에 MTJ 셀을 형성하기 위해 사용될 수 있는 사전 패터닝된 템플릿을 생성하기 위한 방법에 대한 흐름도이다.
도 7a 및 도 7b는 적어도 하나의 실시예에 따른 기판의 방법의 구현 동안의 사전 패터닝된 템플릿의 대표적인 단면도들을 포함하는, 기판 상에 MTJ 셀을 형성하기 위해 사용될 수 있는 사전 패터닝된 템플릿을 생성하기 위한 다른 방법에 대한 흐름도이다.
이어지는 상세한 설명은 본 개시에 부합하는 예시적인 실시예들을 예시하기 위한 첨부 도면들을 참조한다. "일 실시예", "실시예", "예시적인 실시예" 등에 대한 상세한 설명에서의 참조들은, 설명되는 예시적인 실시예가 특정한 피처, 구조, 또는 특성을 포함할 수 있음을 나타내지만, 모든 예시적인 실시예가 반드시 특정한 피처, 구조, 또는 특성을 포함하는 것은 아니다. 또한, 그러한 어구(phrase)들은 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정한 피처, 구조, 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 설명했는지의 여부에 상관없이 다른 예시적인 실시예들과 관련하여 그러한 피처, 구조, 또는 특성에 영향을 주는 것은 관련 기술(들)의 당업자의 지식 내에 있다.
본원에서 사용되는 바와 같은 "기판" 또는 "마이크로전자 기판"은 본원에서 설명되는 실시예들에 따라 프로세싱되는 객체(object)를 일반적으로 지칭한다. 마이크로전자 기판은 디바이스, 특히 반도체 또는 다른 전자 디바이스의 임의의 재료 부분 또는 구조물을 포함할 수 있고, 예를 들어 반도체 기판과 같은 기본 기판 구조물, 또는 박막과 같은, 기본 기판 구조물 상의 또는 기본 기판 구조물 위에 있는 층일 수 있다. 따라서, 기판은 임의의 특정한 기본 구조물, 그 아래에 있는 층 또는 그 위에 있는 층, 패터닝되거나 또는 패터닝되지 않는 것에 제한되도록 의도되는 것은 아니고, 이보다는, 임의의 그러한 층 또는 기본 구조물, 및 층들 및/또는 기본 구조물들의 임의의 조합을 포함하도록 고려된다. 아래의 설명은 특정한 유형들의 기판들을 참조할 수 있지만, 이는 예시적인 목적들만을 위한 것이며 제한적이지 않다.
본원에서 설명되는 예시적인 실시예들은 예시적인 목적들을 위해 제공된 것이며 제한적이지 않다. 다른 실시예들이 가능하며, 본 개시의 범위 내에서 예시적인 실시예들에 대한 변형들이 이루어질 수 있다. 따라서, 상세한 설명은 본 개시를 제한하는 것을 의미하지는 않는다. 오히려, 본 개시의 범위는 다음의 청구항들 및 그 등가물에 따라서만 규정된다.
다음의 예시적인 실시예들의 상세한 설명은, 다른이들이 관련 기술(들)의 당업자의 지식을 적용하여, 과도한 실험없이, 본 개시의 범위를 벗어나지 않고, 그러한 예시적인 실시예들과 같은 다양한 응용예들을 용이하게 변형 및/또는 개조할 수 있다는 본 개시의 일반적인 성질을 완전히 밝힐 것이다. 따라서, 그러한 개조들 및 변형들은 본원에 제시된 교시 및 지침에 기반한 예시적인 실시예들의 의미 및 복수의 등가물들 내에 있는 것으로 의도된다. 본원에서의 어구 또는 용어는 설명의 목적을 위한 것이며 제한적이지 않고, 본 명세서의 용어 또는 어구는 본원의 교시내용에 비추어 관련 기술(들)의 당업자에 의해 해석되어야 한다는 점이 이해될 것이다.
MRAM 셀 또는 더 구체적으로 STT-MRAM 셀 내의 자기 터널 접합물(Magnetic Tunnel Junction; MTJ)의 플라즈마 에칭을 포함하는 종래의 금속 패터닝 기술들을 우회하는 신규한 접근법을 사용하여 STT-MRAM 셀을 제조하는 것에 관한 장치들 및 방법들이 본원에 개시된다.
도 1은, MTJ(102)를 포함하는 대표적인 MRAM 셀(100)의 개략도 및 MRAM 셀(100)의 대표적인 MTJ 스택(104)의 단면도를 포함한다. 대부분의 응용예들에서, STT-MRAM 메모리 디바이스(도시 생략)는 MTJ(102)를 판독하거나 또는 MTJ(102)에 기록하기 위해 트랜지스터(110)(예를 들어, PMOS 트랜지스터)를 사용하여 비트 라인(106) 및 워드 라인(108)을 통해 액세스될 수 있는 정보를 저장하도록 구성되는 수 백만개의 MRAM 셀들(100)을 포함할 수 있다. MRAM 어레이에서의 메모리 셀로서의 MTJ 디바이스의 사용은 미국 특허 제 5,640,343 호에 설명되어 있다. MR 판독 헤드로서의 MTJ(102)의 사용은 미국 특허 제 5,390,061 호; 제 5,650,958 호; 제 5,729,410 호 및 제 5,764,567 호에 설명되어 있다.
STT-MRAM들은 마이크로전자 분야에 잘 알려져 있고, MTJ 스택(104)은 마이크로전자 디바이스들에 통합될 수 있는 가능한 MTJ들(102)의 일 실시예를 단지 예시한다. 대체로, MTJ 스택(104)은 고정 층(114) 부분과 자유 층(116) 부분 사이에 배치되는 터널 또는 배리어 층(112)을 포함할 수 있다. 고정 층(114) 부분 및 자유 층(116) 부분은, 정보의 비트를 저장하기 위해 사용될 수 있는 몇몇 자기 특성들을 각각 나타내는 하나 이상의 강자성 층을 포함할 수 있다. MTJ 스택(104)의 각각의 부분의 강자성 층들은, MTJ(102)가 MTJ 스택(104)의 각 부분의 자기 특성들(예를 들어, 자기 모멘트)에 적어도 부분적으로 기초하여 2개의 상이한 상태들(예를 들어, 0 또는 1) 사이에서 토글링될 수 있도록, 공동 작용하도록(collaborate) 구성될 수 있다. 자기 모멘트는 크기(magnitude), 및 각 부분이 외부적으로 인가되는 자기장에 어떻게 응답하는지의 표시를 제공하는 방향을 갖는 벡터로서 표현될 수 있다. MRAM 기술의 당업자는 MTJ 스택(104) 층들의 자기 모멘트들을 최적화 또는 변경하여 “온” 또는 “오프” 상태 사이에서 토글링될 수 있는 스위치를 가능하게 할 수 있다.
일 실시예에서, 고정 층(114)은 자유 층(116)과 비교하기 위한 참조(reference)로서 동작할 수 있다. 고정 층(114)은 자신의 자기 모멘트가 MRAM 디바이스에 인가되는 자기장의 존재에 의해 영향받지 않도록 고정되거나 피닝(pinning)될 수 있다. 이는, 높은 보자성(coercive magnetic) 재료를 사용함으로써 또는 반강자성(antiferromagnetic) 층에의 교환 결합(exchange coupling)에 의해 행해질 수 있다. 반대로, 자유 층(116)의 자기 모멘트는, 자유 층(116) 자기 모멘트가 고정 층(114)의 자기 모멘트에 평행(parallel; P)이거나 역평행(anti-parallel; AP)일 수 있도록, 인가되는 자기장에 응답할 수 있다. 예를 들어, MTJ(102)에 인가되는 기록 전류는 고정 층(114)의 자기 모멘트를 변경시키지 않고 자유 층(116)의 자기 모멘트를 변경시킬 수 있는 자기장을 생성할 수 있다. 이러한 방식으로, MTJ(102)는 MRAM 디바이스에 전력이 인가되지 않을 때에도 매우 지속적인 정보의 비트를 저장할 수 있다. 자유 층(116) 및 고정 층(114)은, 위에서 설명된 그들 각각의 자기 모멘트를 획득하도록 배열될 수 있는 하나 이상의 유형의 금속 층들을 포함할 수 있다. 금속 층들은 비제한적인 예시로서 Ta, Ru, Pt, Co, Fe, Ni, Mg, 또는 이들의 임의의 조합을 포함할 수 있다.
고정 층(114)과 자유 층(116) 사이에 배치되는 터널 층(112)은, MTJ(102)가 전기 저항의 2개의 상태들 사이에서 토글링되도록 하는 전자들에 대한 터널링 배리어로 역할하는 절연 재료를 포함할 수 있다. 일반적으로, 터널 층(112)은 MgO, ZnO, 또는 Al2O3과 같은 금속 산화물을 포함할 수 있다.
MTJ(102) 디바이스들이 본 분야에 잘 알려져 있을 수 있지만, MTJ 스택(104)을 제조하는 것에 대한 사안(issue)들은 다른 메모리 디바이스들(예를 들어, FLASH, DRAM)에서의 유전체 셀 설계들에 대한 MRAM의 상업화(commercialization)를 제한하는 비용 및 성능 관점으로부터 문제가 있다. 예를 들어, 종래의 퇴적/에칭 접근법들은 실행하기 어렵고, MRAM 디바이스 성능을 저하시키는 비의도적 결함을 도입할 수 있다. 예를 들어, MTJ 스택(104)의 다중 층들에 걸쳐 비의도적으로 퇴적될 수 있는 에칭 잔류물은 MTJ(102)에 걸쳐 전기적 단락을 유발할 수 있다. 또한, 마이크로전자 기판에 걸친 에칭 불균일성은 너무 많은 MTJ 층을 제거함으로써 단락 결함들을 또한 도입할 수 있어서, 고정 층(114) 및 자유 층(116)으로부터의 금속 층들이 오버랩될 수 있다. 다중 금속 층들의 다단계 에칭은, 저장 능력을 저하시킬 수 있는 비의도적 측벽 변형들을 또한 도입할 수 있다. 따라서, 전형적인 MRAM 에칭 프로세스들을 회피하면서 여전히 MTJ 스택(104)을 형성할 수 있는 것이 바람직할 수 있다.
일 실시예에서, 금속 층 퇴적은 사전 패터닝된 템플릿(도시 생략), 또는 등방성 프로세스부터 MTJ 스택(104)을 바람직한 금속 층 두께 균일성 및 측벽 프로파일로 균일하게 퇴적시키는 이방성 프로세스까지의 금속 퇴적 프로세스를 스키밍하거나 또는 이행하는 구조물을 통해 수행될 수 있다. 이상적으로, 금속 층 두께 불균일성은 MTJ 스택(104)의 에지 근방에 있는 금속 층들 사이의 단락들을 방지하기에 충분히 낮을 것이다. 요약하면, 사전 패터닝된 템플릿은 자신의 표면을 따라 금속 이온들을 스키밍하여 기판 상의 금속 층들의 불균일한 퇴적을 방지할 수 있다. 도 2는, 몇몇 금속 층들이 퇴적되어 그를 통해 MTJ 스택(104)을 형성한 사전 패터닝된 템플릿 구조물의 단면 3-D도를 포함한다.
도 2는, 알려진 물리적 기상 증착(Physical Vapor Deposition; PVD) 기술들을 사용하여 사전 패터닝된 템플릿(200)을 통해 퇴적된 몇몇 금속 층들을 포함하는, 금속으로 커버된 사전 패터닝된 템플릿(200)의 단면도를 포함한다. 도 2 실시예는 설명의 용이의 목적들을 위해 제한적이지 않은 사전 패터닝된 템플릿(200)의 단일 부분을 나타낸다. 사전 패터닝된 템플릿(200)은 MRAM 어레이의 설계에 따라 다른 유사하게 또는 상이하게 크기조정된 부분들을 포함할 수 있다. 이 실시예에서, 금속 스택(204)과 인터페이싱될 수 있는 트랜지스터들을 또한 포함할 수 있는 임의의 반도체 재료를 포함할 수 있는 사전 패터닝된 템플릿(200)이 기판(202) 상에 형성될 수 있다.
사전 패터닝된 템플릿(200)은, 금속화(metallization) 전에 구조물의 형성을 가능하게 하기 위해 막들의 서로에 대한 에칭 선택비(selectivity)에 적어도 부분적으로 기초하여 선택될 수 있는 몇몇 상이한 유형들의 막들을 포함할 수 있다. 예를 들어, 각각의 막 층을 선택적으로 에칭하는 능력은, 당업자가 상이한 막들의 블랭킷(blanket) 퇴적들로부터 사전 패터닝된 템플릿(200)을 형성하도록 할 수 있다. 이 실시예에서, 오프셋 층들[예를 들어, 제 1 오프셋 층(206), 제 2 오프셋 층(208)] 및 애퍼처 층들[예를 들어, 제 1 애퍼처 층(210), 제 2 애퍼처 층(212)]은 가변 두께들을 갖고, 서로의 상부 상에 블랭킷 막들로서 퇴적될 수 있으며, 이는 나머지 도면들의 설명에서 매우 상세하게 설명될 것이다. 다중 층 막 스택이 에칭되어, 금속 스택(204)이 퇴적될 기판의 표면을 노출시키는 캐비티를 형성할 수 있다. 캐비티는 막 스택의 상부와 기판(202)의 노출된 부분 사이의 유체 연통을 가능할게 할 수 있다. 일 실시예에서, 오프셋 층들은 실리콘 산화물 막을 포함할 수 있고, 애퍼처 층은 실리콘 질화물 막을 포함할 수 있다.
다음으로, 애퍼처 층들(예를 들어, 실리콘 질화물)의 제거가 거의 없거나 전혀 없이 캐비티 내의 오프셋 층들(예를 들어, 산화물)의 노출된 측벽 부분들을 선택적으로 에칭하기 위해 다른 에칭 프로세스가 사용될 수 있다. 이러한 방식으로, 오프셋 층들은 제 1 애퍼처 층(210) 내의 개구부를 통해 캐비티 내로 진입하는 금속 이온들을 스키밍하기 위해 표면 영역의 양을 증가시키는 비교적 더 큰 체적(volume) 또는 직경을 가질 수 있다. 또한, 노출된 기판 표면 근방에 있는 더 큰 캐비티는 제 2 오프셋 층(208)과 금속 스택(204) 사이의 물리적 접촉을 또한 방지할 수 있다. 이상적으로, 금속 스택(204)의 이방성 퇴적은, 등방성 금속 이온들이 기판(202)에 도달하기 전에, 금속 스택(204)의 콜리메이팅 형성을 가능하게 하지 않을 등방성 금속 이온들을 스키밍함으로써 달성될 것이다.
이 실시예에서, 금속 층들[예를 들어, 제 1 금속 층(220), 제 2 금속 층(222), 제 3 금속 층(224), 제 4 금속 층(226)]은 알려진 PVD 또는 CVD 기술들을 사용하여 증착될 수 있다. 일반적으로, PVD/CVD 증착은 매우 등방성이며, 그 금속 이온들은 프로세스 챔버 내에서 임의의 방향으로 지향될 수 있다. 이상적으로, 사전 패터닝된 템플릿(200)은, 금속 이온들이 애퍼처 층들(210, 212)의 개구부들을 관통할 때 금속 이온들이 어느 정도의 방향성을 갖도록 할 것이다. 예를 들어, 제 1 애퍼처 층(210)의 표면은, 이방성 퇴적을 가능하게 할 가능성이 적은 금속 이온들을 스키밍하는 제 1 스키밍 표면이 될 것이다. 제 1 애퍼처 층(210) 개구부를 통하도록 했음에도 불구하고 이방성 퇴적을 가능하게 할 가능성이 거의 없는, 개구부를 관통하는 등방성 금속 이온들은 제 1 오프셋 층(206) 측벽(214)에 의해 또한 스키밍될 수 있다. 또한, 제 2 애퍼처 층(212)은 이방성 퇴적을 가능하게 할 가능성이 거의 없는 추가적인 등방성 금속 이온들을 스키밍할 수 있다. 따라서, 금속 스키밍 층(216)은 제 2 애퍼처 층(212) 내의 개구부 주위의 표면 상에 형성될 수 있다. 이러한 방식으로, 기판(202) 상의 이방성 퇴적을 가장 가능하게 할 수 있는 금속 이온들은, 제 2 오프셋 층(208) 측벽(218) 사이에 물리적 접촉 없이 제 2 애퍼처 층(212) 개구부를 관통하여 노출된 기판(202) 상에 퇴적될 수 있다.
사전 패터닝된 템플릿(200)의 치수(dimension)들은 바람직한 금속 스택(204) 균일성 및 측벽 프로파일들을 목표로 하여 최적화될 수 있다. 오프셋 층들(208, 210), 애퍼처 층(210, 212)의 두께들, 및/또는 애퍼처 층(210, 212)의 기하구조는, 금속 스택(204)의 원하는 균일성 및/또는 MTJ(102)의 전기적 특성들을 달성하도록 변화될 수 있다. 예를 들어, 몇몇 실시예들에서, 제 2 에칭 프로세스는 또한 제 1 애퍼처 층(210)의 개구부를 넓혀서 제 2 애퍼처 층(212) 내의 개구부보다 커지게 하기 위해 사용될 수 있다. 그러나, 몇몇 실시예들에서, 제 1 애퍼처 층(210) 내의 개구부의 사이즈를 증가시키기 위해 제 3 에칭 프로세스가 사용될 수 있다. 또한, 도 5에 도시된 바와 같이 사전 패터닝된 템플릿에 추가적인 오프셋 및 애퍼처 층들이 또한 추가될 수 있다. 이 실시예들은 나머지 도면들의 설명에서 매우 상세히 설명될 것이다.
이제 도 3으로 돌아가면, MRAM 디바이스에 대한 원하는 MTJ(102) 성능을 달성하기 위해 최적화될 수 있는 치수들을 강조하도록 의도된 측면 단면도(302)와 함께 상면도(300) 내에 사전 패터닝된 템플릿(200)의 일 실시예가 도시된다. 사전 패터닝된 템플릿(200)을 통해 금속 이온 플럭스가 스키밍되어 기판(202) 상의 이방성 또는 콜리메이팅 퇴적을 가능하게 할 수 있다. 그러나, 퇴적 재료는 도 1 및 도 2에 도시된 금속 막들에 제한되는 것은 아닐 수 있다. 사전 패터닝된 템플릿(200)은 임의의 재료의 임의의 콜리메이팅 또는 이방성 퇴적을 가능하게 하기 위해 사용될 수 있다.
이 실시예에서, 상면도(300)는 막 스택이 기판(202)의 표면(304)을 노출시킬 때의 개구부들의 배열을 예시한다. 금속 퇴적 동안, 금속 이온들의 일부는 제 1 애퍼처 층 개구부(306)를 관통하고 또한 제 2 애퍼처 층 개구부(308)를 관통하거나 또는 도 2에 도시된 바와 같은 제 1 오프셋 층 측벽(214) 또는 제 2 애퍼처 층(212)의 노출된 표면의 표면 상에 퇴적될 수 있다. 이상적으로, 이방성 퇴적을 가능하게 하지 않을 금속 이온들은 사전 패터닝된 템플릿(200) 상에서 스키밍되거나 또는 사전 패터닝된 템플릿(200) 상에 퇴적되어 제 2 애퍼처 층 개구부(308)를 관통하지 않을 것이다. 개구부 및 캐비티 치수들과 함께 다중 층 막 스택의 조성(composition) 및 치수들(예를 들어, 두께)은 기판(202) 상에 퇴적되는 금속의 원하는 균일성에 따라 변화할 수 있다. 예를 들어, 제 2 애퍼처 층 개구부(308)의 직경은 비이방성 금속 이온들의 더 높은 제거 레이트를 가능하게 하기 위해 제 1 애퍼처 층 개구부(306)보다 다소 작다. 또한, 애퍼처 층들(206, 208) 사이의 거리 뿐만 아니라 제 2 애퍼처 층(208)과 기판(202) 사이의 거리가 변화할 수 있다.
도 3 실시예에서, 막 스택 조성은, 당업자가 상면도(300)에 도시된 바와 같이 기판(202)을 노출시키는 에칭 프로세스들을 사용하도록 하고 적어도 제 2 애퍼처 층(212)을 노출시키기 위해 오프셋 층들(206, 208)의 선택적 제거를 가능하게 하여 제 2 애퍼처 층(212)이 측면 단면도(302)에 도시된 바와 같이 캐비티 내로 돌출되도록 충분한 에칭 선택비 차이(difference)들을 갖는 2개의 상이한 재료들의 교호(alternating) 층들을 포함한다.
한 세트의 실시예들에서, 막 스택의 조합된 두께는 300 nm 내지 1000 nm 사이의 범위일 수 있고 각각의 층 두께들은 응용예에 따라 그 프레임워크 내에서 변화할 수 있다. 그러나, 몇몇 금속 퇴적 실시예들에서, 금속 스택(204)은 제 2 애퍼처 층(212)이 제 1 애퍼처 층(210)보다 기판(202)에 더 가까울 때, 더 높은 균일성 및 더 급격한(sharp) 측벽 프로파일들을 갖고 도시되어 있다. 제 2 애퍼처 층(212)과 기판(202) 사이의 더 짧은 거리는, 금속 이온이 기판(202)에 도달하기 전에 멀리 이동하는 것을 제한함으로써 기판(202) 상의 이방성 퇴적의 확률(probability)을 증가시킨다. 제 2 애퍼처 층(212) 사이의 더 짧은 거리는 금속 이온들을 콜리메이팅된 층으로 집중시킨다(funnel). 반대로, 제 1 애퍼처 층(210)과 제 2 애퍼처 층(212) 사이의 더 큰 거리는, 기판(202)에의 이방성 퇴적에 기여하지 않을 수 있는 금속 이온들을 스키밍하는데 사용될 수 있는 표면의 양을 증가시킨다. 또한, 비 이상적인(non-ideal) 금속 이온들은 제 1 오프셋 층(206) 상에 퇴적되거나 또는 제 2 애퍼처 층(212)에 의해 스키밍될 것이다. 따라서, 당업자는 MTJ(102) 또는 다중 막 층들로 구성된 다른 구조물에 대해 원하는 두께 및 균일성을 달성하기 위해 사전 패터닝된 스택(200)의 치수들을 최적화할 수 있다.
대부분의 금속 퇴적 실시예들에서, 제 2 오프셋 층 두께(310)는 15 nm 내지 30 nm 사이의 금속 스택(204) 두께들에 대해 30 nm 내지 50 nm 사이의 범위일 수 있다. 대응하는 제 1 오프셋 층 두께(312)는 200 nm 내지 1000 nm 사이의 범위일 수 있다. 제 1 애퍼처 층(210) 및 제 2 애퍼처 층(212)은 응용예에 따라 10 nm 내지 30 nm 사이에서 변화할 수 있다. 제 1 애퍼처 층(210) 및 제 2 애퍼처 층(212)이 동일한 두께를 갖는 것을 도 3이 제시하지만, 필요되는 것은 아니다. 마찬가지로, 애퍼처 층(210, 212) 개구부들의 직경 또는 사이즈가 동일한 사이즈일 수 있지만, 동일할 필요는 없다. 고리형 캐비티 실시예에서, 애퍼처 층(210, 212) 개구부들은 30 nm 내지 60 nm 사이의 직경으로 변화할 수 있다. 도 3 실시예에서, 제 1 애퍼처 층 개구부(306)는 약 50 nm일 수 있고, 제 2 애퍼처 층 개구부(308)는 약 30 nm일 수 있다. 다른 실시예들에서, 제 1 애퍼처 층 개구부(306)는 40 nm 내지 60 nm 사이의 범위일 수 있고, 제 2 애퍼처 층 개구부(308)는 제 1 애퍼처 층 개구부(306)보다 사이즈가 20 nm까지 작을 수 있다.
사전 패터닝된 템플릿(200)의 다른 양태는 오프셋 층들과 애퍼처 층들 사이의 직경 또는 개구부 사이즈가 상이하다. 오프셋 층을 애퍼처 층들보다 캐비티로부터 더 제거하기 위해 선택적 에칭 프로세스가 사용될 수 있어서, 풀백 에칭 프로세스 후에 애퍼처 층들은 캐비티 내로 돌출될 수 있고 오프셋 층은 더 높은 표면 영역을 가질 수 있다. 오프셋 층들의 풀백 거리는, 애퍼처 층 개구부들의 막힘(obstruction)을 방지하기 위해 사전 패터닝된 템플릿(200)을 통해 금속 플럭스를 캡처 또는 스키밍하기에 충분한 표면 영역을 보장하도록 최적화될 수 있다.
고리형 캐비티 실시예들에서(예를 들어, 도 3), 풀백 거리(318)는 오프셋 층(206, 208) 캐비티들의 측벽들 사이에서 70 nm 내지 100 nm 사이의 범위일 수 있다. 그러나, 이 거리는 개구부들의 기하구조에 따라 변화할 수 있다. 일반적으로, 오프셋 층(206, 208) 캐비티들 내의 가장 긴 풀백 거리는 제 1 오프셋 층(206) 내의 개구부의 가장 큰 사이즈보다 40% 미만으로 클 수 있다. 도 3 실시예가 고리형 캐비티 설계를 예시하지만, 사전 패터닝된 템플릿(200)은 고리형 캐비티들에 제한되는 것은 아니고, 실제로 캐비티들은 임의의 MRAM 디바이스에 대해 MTJ(102)를 형성하기 위해 사용될 수 있는 직사각형, 정사각형, 장방형(oblong), 또는 임의의 다른 기하구조일 수 있다. 또한, 대부분의 실시예들에서, 사전 패터닝된 템플릿(200)은 도 4에 도시된 바와 같이 MTJ들(102)의 어레이가 기판(202)을 가로지르도록 패터닝될 수 있다.
도 4는 기판(202) 상에 MTJ들(102)의 어레이를 형성하기 위해 사용될 수 있는 복수의 금속 스키밍 채널들을 포함하는 어레이 패터닝된(array-patterned) 템플릿(400)의 측면 단면도를 포함한다. 어레이 패터닝된 템플릿(400)은, 각 스키밍 채널 사이의 거리가 필요에 따라 변화할 수 있고 스키밍 채널들 각각이 자신들 및 임의의 퇴적된 막들을 지지하도록 하는 한 세트의 설계 규칙들을 따를 수 있다는 점을 제외하고, 사전 패터닝된 어레이(200)와 동일한 기술들을 사용하여 형성될 수 있다.
어레이 패터닝된 템플릿(400)에 대한 설계 규칙들은 비제한적인 예시로서 캡 층(402), 특히 PVD 금속 플럭스에 직접적으로 노출되고 초기 스키밍 층으로서 역할하는 표면의 사이즈를 포함할 수 있다. 마찬가지로, 캡 층(402) 아래에 있는 오프셋 지지부(404)의 사이즈는 퇴적 동안, 또는 제조 프로세스 동안 기판(202)이 이동될 때 캡 층을 지지하기에 충분히 강해야 한다.
고리형 링 캐비티 실시예에서, 캡 층(402)을 가로지르는 거리는 제 1 애퍼처 층 개구부(306)의 가장 큰 거리보다 작지 않을 것이다. 예를 들어, 하나의 특정 실시예에서, 제 1 애퍼처 층 개구부(306)가 50 nm일 수 있을 때, 인접해 있는 캡 층(406)은 인접해 있는 개구부의 가장 가까운 피처로부터 적어도 50 nm 떨어져야 한다[예를 들어, 캡 길이(408)]. 마찬가지로, 오프셋 지지부(404)의 가장 짧은 길이[예를 들어, 지지부 길이(410)]는 캡 층(402)의 길이의 40% 미만보다 작지 않아야 한다.
다른 캐비티 실시예들은 비제한적인 예시로서 기판(202) 상에 금속 스택(204)을 형성하기 위해 사용되는 직사각형, 정사각형, 장방형, 또는 임의의 다른 패터닝된 형상을 포함할 수 있다. 이들 다른 실시예들에 대한 어레이 패터닝된 템플릿(400)의 치수들은 기판(202) 상의 균일한 층들의 형성을 가능하게 하기 위해 당업자에 의해 최적화될 수 있다.
다른 실시예들에서, 사전 패터닝된 템플릿(200)은, 금속 스택(204) 균일성 및 측벽 프로파일들을 향상시키기 위해 PVD 금속 플럭스로부터 등방성 금속 이온들의 제거를 증가시킬 수 있는 2개 이상의 애퍼처 층들(210, 212)을 포함할 수 있다.
도 5는 사전 패터닝된 렌징(lensing) 템플릿(500)을 형성하기 위한 추가적인 층들 및 스키밍 표면들을 포함하는 사전 패터닝된 템플릿(200)의 다른 실시예의 측면 단면도를 포함한다. 추가적인 애퍼처 층(들)[예를 들어, 제 3 애퍼처 층(502)]은, 제 1 애퍼처 층(210) 또는 제 1 오프셋 층(206) 상에 퇴적되지 않은 추가적인 등방성 금속 이온들을 필터링하기 위해 PVD 금속 플럭스에 대해 연장되는 다른 스키밍 표면을 제공한다. 이론적으로, 추가적인 스키밍은 기판(202)에 도달하는 등방성 금속 이온들의 양을 감소시켜야 한다.
도 5 실시예에서, 제 3 애퍼처 층(502) 및 그 아래에 있는 제 3 오프셋 층(504)은 제 1 오프셋 층(206)과 제 2 애퍼처 층(212) 사이에 삽입될 수 있다. 제 3 애퍼처 층 개구부(510)는 도 3의 설명에서 설명되는 바와 같이 제 1 애퍼처 층 개구부(306) 또는 제 2 애퍼처 층 개구부(308)과 동일한 치수들을 가질 수 있다. 그러나, 제 3 애퍼처 층 개구부(510)는 또한 제 1 애퍼처 층 개구부(306)보다 작을 수 있고 제 2 애퍼처 층 개구부(308)보다 클 수 있다. 따라서, 제 3 애퍼처 층 개구부(510)는 20 nm 내지 50 nm 사이의 범위일 수 있다. 이 실시예에서, 제 3 애퍼처 층(502)의 두께는 10 nm 내지 20 nm 사이에서 변화할 수 있고, 제 3 오프셋 층 두께(508)는 50 nm 내지 800 nm 사이에서 변화할 수 있다.
하나의 특정한 고리형 캐비티 실시예에서, 제 3 애퍼처 층 개구부(510)는 약 40 nm의 직경을 가질 수 있는 한편, 제 1 애퍼처 개구부(306)는 약 50 nm의 직경을 가질 수 있고, 제 2 애퍼처 개구부(308)는 약 30 nm의 직경을 가질 수 있다. 이러한 방식으로, 애퍼처 층 개구부들(306, 308, 510)은 MTJ(102)를 형성하기 위해 사용되는 PVD 금속 이온 플럭스에 대해 감소된 유효 직경을 갖는 고리형 링 캐비티를 형성할 수 있다. 이 실시예에서, 오프셋 층들(206, 208, 504)은 또한 기판(202)에 가까울수록 사이즈가 감소될 수 있다. 예를 들어, 제 1 오프셋 층(206)은 약 200 nm일 수 있고, 제 2 오프셋 층(208)은 약 50 nm일 수 있으며, 제 3 오프셋 층(508)은 약 100 nm일 수 있다. 그러나, 사전 패터닝된 렌징 템플릿(500)의 두께들, 길이들, 폭들, 및 개구부 사이즈들은 MTJ 스택(104)의 원하는 금속 두께 균일성을 획득하기 위해 변화될 수 있다. 당업자는, 본원에 개시되지 않은 치수들을 사용하는 것을 포함하여, 필요에 따라 사전 패터닝된 렌징 템플릿(500) 치수들을 변화시키기 위해 본원에 개시된 실시예들을 사용할 수 있다.
도 6a 및 도 6b는 기판(202) 상의 방법의 구현 동안의 사전 패터닝된 템플릿의 대표적인 단면도들을 포함하는, 기판(202) 상에 MTJ(102) 셀을 형성하기 위해 사용될 수 있는 사전 패터닝된 템플릿(200)을 생성하기 위한 방법에 대한 흐름도(600)를 포함한다. 본원에서 개시되는 방법들은, 비제한적인 예시로서 반도체 프로세싱의 당업자에게 알려진 퇴적 및 패터닝 기술들을 포함할 수 있는 반도체 프로세스의 조합을 사용하여 구현될 수 있다. 그러나, 이 기술들의 신규한 조합들이 사전 패터닝된 템플릿(200)을 형성하기 위해 사용될 수 있다.
일 실시예에서, 사전 패터닝된 템플릿(200)은 기판(202) 상에 퇴적되는 다중 층 막 스택을 패터닝함으로써 형성될 수 있다. 막 스택은 적어도 하나의 애퍼처 층을 다른 애퍼처 층들 및/또는 기판(202)으로부터 분리시키는 2개 이상의 오프셋 층들을 포함할 수 있다. 오프셋 층들 및 애퍼처 층(들)은 상이한 에칭 레이트 특성들을 나타내는 2개의 상이한 재료들일 수 있어서, 오프셋 층들 및 애퍼처 층(들)은 동일한 에칭 처리물에 노출될 때 상이한 레이트들로 에칭될 수 있다. 예를 들어, 오프셋 층들은 제 1 유전체 재료(예를 들어, 실리콘 산화물 등)를 포함할 수 있고, 애퍼처 층(들)은 제 1 유전체 재료 조성과는 상이한 제 2 유전체 재료(예를 들어, 실리콘 질화물 등)를 포함할 수 있다.
블록(602)에서, 패터닝되고 에칭되어 사전 패터닝된 템플릿(200)을 형성할 수 있는 2개 이상의 블랭킷 퇴적된 층들을 포함할 수 있는 막 스택이 기판(202) 상에 형성될 수 있다. 막 스택은 비제한적인 예시로서 제 1 유전체 재료 조성, 및 제 1 유전체 재료 조성과는 상이한 제 2 유전체 재료 조성의 교호 층들을 포함할 수 있다. 유전체 재료들은 상이한 플라즈마 화학물들(chemistries)에 노출될 때 서로에 대해 선택적으로 에칭되는 유전체 재료들의 능력에 적어도 부분적으로 기초하여 선택될 수 있다. 추가적으로, 선택된 재료들은 기판(202)에 걸쳐 균일하게 퇴적될 수 있어야 하고 기판(202) 상에 퇴적된 후 서로 접촉을 유지하기에 충분한 접착 특성들을 가져야 한다. 하나의 특정 실시예에서, 제 1 유전체 재료는 오프셋 층들을 형성하기 위해 사용될 수 있는 실리콘 산화물일 수 있고, 제 2 유전체 재료는 애퍼처 층들을 형성하기 위해 사용될 수 있는 실리콘 질화물일 수 있다.
오프셋 및 애퍼처 층들은 반도체 프로세싱의 당업자에게 알려진 CVD 기술들을 사용하여 퇴적될 수 있다. 도 3의 설명에서 언급된 바와 같이, 오프셋 및 애퍼처 층들은 사전 패터닝된 템플릿(200)의 설계에 따라 30 nm 내지 1000 nm까지 사이의 범위를 가질 수 있는 막 스택을 형성하기 위해 퇴적될 수 있다. 일 실시예에서, 실리콘 산화물은 비제한적인 예시로서 실리콘 산화물을 퇴적시키기 위한 테트라에틸오소실리케이트(tetraethylorthosilicate; TEOS) 프리커서를 사용하여 비교적 낮은 압력에서 발생하는 고밀도 플라즈마(High Density Plasma; HDP) 및 전자 사이클론 공명(Electron Cyclotron Resonance; ECR)을 포함할 수 있는 임의의 플라즈마 강화 화학적 기상 증착(plasma-enhanced chemical vapor deposition; PECVD) 기술들을 사용하여 퇴적될 수 있다. 실리콘 질화물 층은 또한 실리콘 산화물 층들 상에 실리콘 질화물을 퇴적시키기 위한 디클로로실란(dichlorosilane; DCS) 및 NH3을 사용하는 PECVD 프로세스를 사용하여 퇴적될 수 있다.
블록(604)에서, 그 아래에 있는 기판(202)을 노출시키는 캐비티가 막 스택 내로 에칭될 수 있어서, 캐비티를 통하는 막 스택의 개구부와 기판(202)의 표면 사이에 유체 연통이 존재할 수 있다. 유체 연통은 유체가 막 스택을 관통하여 기판(202)의 표면에 도달할 수 있어야 함을 의미한다. 이는 또한, 유체가 오프셋 층들 및 애퍼처 층들의 개구부들을 통해 이동하여 기판(202)에 도달하도록 유체 경로가 이용가능하고, 그러한 금속 이온 플럭스 또는 추가적인 에칭 화학물들이 막 스택 내의 캐비티를 관통하여 기판(202)에 도달할 수 있다는 것을 의미한다.
캐비티는, 기판(202)이 노출될 때까지 막 스택의 일부를 제거하기 위해 에칭될 수 있는, 캐비티의 원하는 기하구조에 대한 마스크를 형성하기 위한 알려진 포토리소그래피 기술들을 사용하여 막 스택을 패터닝함으로써 형성될 수 있다. 일 실시예에서, 실리콘 산화물 및 실리콘 질화물 층들은 탄화불소(fluorocarbon)(예를 들어, CF4) 또는 하이드로탄화불소(hydroflourcarbon)(예를 들어, CHF3)를 포함할 수 있는 플라즈마 화학물을 사용하여 에칭될 수 있다. 당업자는, 실리콘 산화물 및 실리콘 질화물 층들이 도 6 내의 블록(604)의 우측에 예시에 도시된 바와 같이 캐비티 측벽을 따라 서로 비교적 동일한 평면 상에 있도록, 막 스택을 따라 비교적 균일한 측벽을 생성하기 위해 캐비티 에칭 프로세스를 최적화할 수 있을 것이다.
블록(606)에서, 사전 패터닝된 템플릿(302)은, 애퍼처 층들[예를 들어, 제 1 애퍼처 층(210), 제 2 애퍼처 층(212)]이 도 3에 도시된 바와 같이 캐비티 내로 돌출되도록, 캐비티 내로부터 오프셋 층들[예를 들어, 제 1 오프셋 층(206), 제 2 오프셋 층(208)]의 일부를 선택적으로 제거함으로써 형성될 수 있다. 오프셋 층들의 선택적 제거는, 오프셋 층들이 애퍼처 층들에 대해 더 높은 에칭 레이트를 갖는 플라즈마 프로세스에 의해 가능해질 수 있다. 당업자는 도 3에 도시된 오프셋 층 풀백을 가능하게 하기 위해 유전체 에칭 기술들을 최적화할 수 있다. 예를 들어, 일 실시예에서, 오프셋 층들의 선택적 제거는 탄화불소 화학물을 포함하는 플라즈마 화학물을 사용함으로써 가능해질 수 있다.
다른 실시예에서, 오프셋 층들의 제거는 또한, 제 2 애퍼처 층(212)보다 높은 레이트로 제 1 애퍼처 층(210)의 일부를 제거하여 제 1 애퍼처 층(210) 내의 개구부가 제 2 애퍼처 층(212) 내의 개구부보다 크게 하는 것을 포함할 수 있다. 제 1 애퍼처 층(210)의 제거의 더 높은 레이트는 오프셋 층 제거 프로세서를 더 높은 전력으로 이행함으로써 가능해질 수 있다. 당업자는 제 2 애퍼처 층(212)보다 높은 레이트로 제 1 애퍼처 층(210)의 일부를 제거하기 위해 전력을 최적화할 수 있다. 따라서, 제 1 애퍼처 층(210)은 제 2 애퍼처 층(212)보다 큰 개구부 또는 직경을 가질 수 있다.
당업자는, 사전 패터닝된 템플릿(200), 어레이 패터닝된 템플릿(400), 또는 본원에 개시되는 템플릿들 중 임의의 템플릿을 통해 금속 및 배리어 층들을 퇴적시킴으로써 바람직한 MTJ 스택(104)의 형성을 가능하게 하는 사전 패터닝된 렌징 템플릿(500)을 생성하기 위해 흐름도(600) 내의 이전에 언급한 프로세스들을 최적화할 수 있다.
블록(608)에서, MTJ 스택(104)은 금속을 사전 패터닝된 템플릿(200)을 통해 기판(202)을 향해 퇴적시킴으로써 기판(202) 상에 형성될 수 있다. 일반적으로, MTJ 스택(104)은 비제한적인 예시로서 Ta, Ru, Pt, Co, Fe, Ni, Mg, 또는 이들의 임의의 조합을 포함할 수 있는 적어도 2개의 상이한 유형들의 금속 층들을 포함할 수 있다. 금속 막 스택은 또한 금속 스택(204) 내에 배치되는 배리어 층(112)을 포함할 수 있다. 금속 층들은, MTJ 스택(104)이 MRAM 메모리 디바이스 내에서 MRAM 셀로서 동작할 수 있도록, 자유 층(114) 및 고정 층(116)을 형성하기 위해 선택되고 배열될 수 있다. 당업자는 도 1에 도시된 바와 같은 동작 MRAM 셀을 가능하게 하기 위해 필요되는 금속 층 조성들 및 두께들을 배열할 수 있다.
이 실시예에서, 사전 패터닝된 템플릿(200)은, 제 2 오프셋 층(208)의 측벽이 MTJ 스택(104)과 접촉하지 않으며 MTJ 스택(104) 금속 층들이 2% 미만의 불균일성을 갖도록, MTJ 스택(104)이 형성되도록 하는, 기판(202)에 인가되는 금속 플럭스들을 스키밍할 수 있다.
MTJ 스택(104)의 형성에 이어서, 사전 패터닝된 템플릿(200)은 기판(202)으로부터 제거될 수 있고, MRAM 셀(100)의 형성을 마무리하기 위한 후속 프로세싱이 계속된다. 이상적으로, 제거 프로세스는 MTJ 스택(104) 및 기판(202)에 대한 임의의 손상을 최소화해야 한다. 일 실시예 하에서, 사전 패터닝된 템플릿(200)의 더 균일한 제거를 가능하게 하도록 캐비티를 충전하기 위해 충전 층이 사용될 수 있다. 충전 층은, 캐비티를 컨포멀하게(conformally) 충전할 수 있고 사전 패터닝된 템플릿(200)에 사용되는 재료들 중 하나 이상의 재료와 유사한 에칭 특성들을 갖는 임의의 재료(예를 들어, 실리콘 산화물)를 포함할 수 있다. 일 실시예에서, 충전 층은 오프셋 층 재료와 동일하거나 유사할 수 있는 실리콘 산화물일 수 있다. 또한, 충전 층을 퇴적시키기 전에, 사전 패터닝된 템플릿(202)의 제거에 의해 유발되는 손상을 방지하기 위해 MTJ 스택(104) 상에 보호 층이 또한 퇴적될 수 있다. 따라서, MTJ 스택(104)을 손상시키지 않고 사전 패터닝된 템플릿(200)에 대해 더 침습적인(aggressive) 제거 프로세스들을 가능하게 한다. 보호 층은 오프셋 층에 대해 비교적 낮은 선택비를 가질 수 있지만, MTJ 스택(104) 층들에 대해 비교적 높은 선택비를 가질 수 있다. 하나의 특정 실시예에서, 보호 층은 비제한적인 예시로서 TEOS 또는 실리콘 산화물을 포함할 수 있다. 사전 패터닝된 템플릿(200)은 건식 에칭, 습식 에칭, 기계적 폴리싱, 또는 이들의 임의의 조합을 사용하여 제거될 수 있다.
도 7a 및 도 7b는 기판(202) 상에 MTJ 스택(104) 셀을 형성하기 위해 사용될 수 있는 사전 패터닝된 템플릿(200)을 생성하기 위한 다른 방법에 대한 다른 흐름도(700)를 포함한다. 도 7 실시예에서, 사전 패터닝된 템플릿(200)은, 사전 패터닝된 템플릿(200)을 형성하기 위해 사용되는 막 스택 아래에 있는 기판(202)의 일부를 노출시키는 고리형 캐비티를 포함한다. 이 방법은 도 7a 및 도 7b에서 서술되는 방법에 명백히 포함되지 않을 수 있는 다중 프로세스 단계들을 포함할 수 있다. 이 단계들은 다양한 기술들을 사용하여 실행될 수 있고, 청구항들은 본원에서 개시되는 기술들에 제한되도록 의도되는 것은 아니다.
블록(702)에서, 패터닝되고 에칭되어 사전 패터닝된 템플릿(200)을 형성할 수 있는 2개 이상의 블랭킷 퇴적된 층들을 포함할 수 있는 막 스택이 기판(202) 상에 형성될 수 있다. 막 스택은, 비제한적인 예시로서 사전 패터닝된 템플릿(200)으로 오프셋 층들 및 애퍼처 층들을 형성하기 위해 사용될 수 있는 2개 이상의 막들을 포함할 수 있다. 도 3 내지 도 5의 설명에서 위에서 언급된 바와 같이, 오프셋 층들 및 애퍼처 층들은 MTJ 스택(104)의 두께 및 균일성 요건들에 따라 두께가 변화할 수 있다. 일반적으로, 막 스택은 300 nm 내지 1000 nm 사이의 범위일 수 있고, 오프셋 층들은 30 nm 내지 1000 nm 사이의 두께를 포함하며, 애퍼처 층들은 5 nm 내지 30 nm 사이의 두께를 포함한다. 그러나, 이 두께 실시예들은 단지 예시를 위해 의도되며, 청구항들의 범위를 제한하도록 의도되는 것은 아니다. 또한, 오프셋 및 애퍼처 층들의 개수는 도 3 및 도 5에 도시된 바와 같이 응용예에 따라 또한 변화할 수 있다.
하나의 특정 실시예에서, 막 스택은 2개의 오프셋 층들 및 2개의 애퍼처 층들을 포함할 수 있고, 막 스택은, 기판(202) 상에 배치되는 제 2 오프셋 층(208) 상에 배치되는 제 2 애퍼처 층(212)과 물리적으로 접촉하는 제 1 오프셋 층(206) 상에 배치되는 제 1 애퍼처 층(210)을 포함한다. 일반적으로, 제 2 애퍼처 층(212)은 제 1 애퍼처 층(210)보다 기판(202)에 가까이 위치되고, 제 1 오프셋 층(206)이 제 2 오프셋 층(208)보다 두껍다. 이 배열은 제 1 애퍼처 층(210)을 관통하는 등방성 금속 이온들을 제거하기 위해 이용가능한 표면 영역을 증가시킨다. 또한, 제 2 애퍼처 층(212)과 기판(202) 사이의 더 짧은 거리는, 기판(202) 상의 금속 층들의 이방성 퇴적을 방해할 수 있는 비이방성 금속 이온들에 대한 이용가능한 거리를 또한 감소시킨다.
이 실시예에서, 제 1 오프셋 층(206)은 300 nm 내지 약 1000 nm 사이의 두께를 가질 수 있는 한편, 제 2 오프셋 층(208)은 20 nm 내지 50 nm 사이의 두께 범위를 가질 수 있다. 반대로, 애퍼처 층들은 대부분의 실시예들에서 오프셋 층들보다 훨씬 얇을 수 있지만, 이는 모든 실시예에서 필요되는 것은 아니다. 일 예시에서, 제 1 애퍼처 층(210) 및 제 2 애퍼처 층(212)은 5 nm 내지 30 nm 사이의 두께들을 가질 수 있다. 그러나, 다른 실시예들에서, 애퍼처 층들은 동일한 두께들을 가질 필요는 없고 응용예에 따라 변화할 수 있다.
다른 특정 실시예에서, 막 스택은 도 5 내의 사전 패터닝된 렌징 템플릿(500)에 도시된 바와 같이, 3개의 애퍼처 층들과 3개의 오프셋 층들을 포함할 수 있다. 오프셋 층들은, 오프셋 층들이 기판(202)으로부터 더 멀어질수록 일반적으로 커지는 가변 거리들로 애퍼처 층들을 분리할 것이다. 이 예시에서, 제 3 오프셋 층(504)은 제 1 오프셋 층(206)과 제 2 오프셋 층(208) 사이에 배치될 수 있다. 제 1 오프셋 층(206)은 약 200 nm의 두께를 가질 수 있고, 제 1 애퍼처 층(210)과 제 3 애퍼처 층(502) 바로 사이에 배치될 수 있다. 제 3 오프셋 층(504)은 제 3 애퍼처 층(502)과 제 2 애퍼처 층(212) 사이에 배치될 수 있다. 제 3 오프셋 층(504)은, 50 nm 미만의 두께를 가질 수 있는 제 2 오프셋 층(208)보다 두꺼운 약 100 nm의 두께를 가질 수 있다.
다시, 이전에 언급한 실시예들에서, 막 스택들은 상이한 플라즈마 화학물들에 노출될 때 서로에 대해 선택적으로 에칭되는 유전체 재료들의 능력에 적어도 부분적으로 기초하여 선택될 수 있는 유전체 재료들을 포함할 수 있다. 추가적으로, 선택된 재료들은 기판(202)에 걸쳐 균일하게 퇴적될 수 있어야 하고 서로 접촉을 유지하기에 충분한 접착 특성들을 가져야 한다. 하나의 특정 실시예에서, 오프셋 층은 실리콘 산화물일 수 있고, 애퍼처 층들은 실리콘 질화물일 수 있다.
블록(704)에서, 고리형 링 캐비티[예를 들어, 상면도(300)]가 막 스택을 통해 형성되어 기판(202)의 표면을 노출시킨다. 고리형 링 캐비티는 오프셋 층(들)에 대한 제 1 홀 직경(들) 및 애퍼처 층들에 대한 제 2 홀 직경(들)을 포함할 수 있다. 일반적으로, 제 1 홀 직경(들)은 제 2 홀 직경(들)보다 크다. 고리형 링 캐비티는, 반복적 패터닝, 및 각각의 층 내에 홀들 또는 개구부들을 형성함으로써 애퍼처 층들이 캐비티 측벽으로부터 돌출되도록 하는 에칭 프로세스를 사용하여 형성될 수 있다. 하나의 특정 실시예에서, 도 3 내의 예시에 의해 도시된 바와 같이, 제 1 홀 직경들은 30 nm 내지 50 nm 사이의 범위일 수 있고, 제 2 홀 직경들은 40 nm 내지 100 nm 사이의 범위이다.
다른 고리형 링 캐비티 실시예들에서, 막 스택 내의 개구부들은 장방형일 수 있고 완벽하게 원형일 필요는 없으며, 블록(704)의 설명에서 언급된 치수들은 MTJ 스택(104)의 임의의 원하는 기하구조에 근사할 수 있다. 또한, 다른 실시예들은 도 5에 도시된 바와 같이 추가적인 오프셋 및 애퍼처 층들을 포함할 수 있다.
다른 특정 실시예에서, 막 스택은 도 5 내의 사전 패터닝된 렌징 템플릿(500)에 도시된 바와 같이, 3개의 애퍼처 층들과 3개의 오프셋 층들을 포함할 수 있다. 오프셋 층들은, 오프셋 층들이 기판(202)으로부터 더 멀어질수록 일반적으로 커지는 가변 거리들로 애퍼처 층들을 분리할 것이다. 예를 들어, 제 1 오프셋 층(206)은 제 2 오프셋 층(208)(예를 들어, 50 nm) 및 제 3 오프셋 층(504)(예를 들어, 100 nm)보다 두꺼울 수 있다(예를 들어, 200 nm). 추가적으로, 대응하는 애퍼처 층들 내의 개구부들은 또한 직경이 변화할 수 있고 제 1 애퍼처 층(210)(예를 들어, 50 nm)은 제 2 애퍼처 층(212)(예를 들어, 30 nm) 및 제 3 애퍼처 층(504)(예를 들어, 40 nm)보다 클 수 있다. 그러나, 다른 실시예들에서, 개구부들은 동일하거나 또는 유사한 사이즈를 가질 수 있다. 예를 들어, 제 1 애퍼처 층(210) 및 제 3 애퍼처 층(504)은 유사하게 크기조정된 개구부들을 가질 수 있는 한편, 제 2 애퍼처 층(212)은 약 10 nm 내지 30 nm만큼 작을 수 있다. 다른 실시예에서, 제 2 애퍼처 층(212) 및 제 3 애퍼처 층(504)은 유사하게 크기조정된 개구부들을 가질 수 있는 한편, 제 1 애퍼처 층(210)은 약 10 nm 내지 30 nm만큼 클 수 있다.
블록(706)에서, 금속 막 층들은, 기판 상의 MTJ 스택(104)이 고리형 링 캐비티의 측벽으로부터 물리적으로 분리되도록, 사전 패터닝된 템플릿(200)을 통해 퇴적될 수 있다. 위에서 언급된 바와 같이, 사전 패터닝된 템플릿(200)은, 기판(202) 상에 균일한 금속 층을 초래할 가능성이 적은 금속 이온들을 스키밍한다. 금속 막 층들은, 도 1의 설명에서 설명된 바와 같이, 비제한적인 예시로서 자유 층(116) 및 고정 층(114)을 형성하기 위해 사용될 수 있는 Ta, Ru, Pt, Co, Fe, Ni, Mg, 또는 이들의 임의의 조합을 포함하는 적어도 2개의 상이한 유형들을 포함할 수 있다. 추가적으로, 2개의 금속 층들 사이에 배치될 수 있고 고정 층(114)과 자유 층(116) 사이의 전자들의 이동을 제한할 수 있는 임의의 유전체 재료(예를 들어, MgO)를 포함할 수 있는 배리어 층(112)이 있을 수 있다.
블록(708)에서, 사전 패터닝된 템플릿(200)은, 반도체 프로세싱의 당업자에게 알려질 수 있는 임의의 반응성 이온 에칭 처리, 임의의 화학적 기계적 폴리싱 처리, 습식 화학적 처리, 또는 이들의 임의의 조합을 사용하여 기판(202)으로부터 제거될 수 있다. 몇몇 실시예들에서, 사전 패터닝된 템플릿(200)의 제거 전에 고리형 링 캐비티를 충전하기 위해 사전 패터닝된 템플릿(200) 상에 충전 층이 퇴적될 수 있다. 이 예시에서, 충전 층은 기판(202) 상의 MTJ 스택(104)에의 직접적인 유체 연통을 방지함으로써 더 균일한 제거 프로세스를 가능하게 할 수 있다. 이러한 방식으로, 더 침습적인 제거 기술들은 MTJ 스택(104)에 대한 임의의 손상을 최소화하면서 사전 패터닝된 템플릿(200)에 적용될 수 있다. 충전 층은 오프셋 층 또는 애퍼처 층 재료들과 동일하거나 또는 유사할 수 있는 임의의 재료를 포함할 수 있지만, 오프셋 층들, 애퍼처 층들, 및 충전 층 사이의 유사한 재료들이 모든 실시예들에서 필요되는 것은 아니다.
요약 부분이 아닌 상세한 설명 부분이 청구항들을 해석하기 위해 사용되어야 할 것으로 의도되었음이 이해되어야 한다. 요약 부분은 본 개시의 모든 예시적인 실시예들이 아닌 하나 이상의 예시적인 실시예를 제시할 수 있으며, 따라서 본 개시 및 첨부된 청구항들을 어떤 방식으로든 제한하려는 의도는 없다.
본 개시는 하나 이상의 실시예의 설명에 의해 예시되었고, 실시예들은 상당히 상세하게 설명되었지만, 이들은 첨부된 청구항들의 범위를 그러한 상세사항에 한정시키거나 또는 어떠한 방식으로든 제한시키려는 의도는 없다. 추가적인 이점들 및 변형들이 당업자에게 용이하게 나타날 것이다. 따라서, 보다 넓은 양태들에서의 본 발명은 도시되고 설명된 특정 세부사항, 대표적인 장치와 방법 및 예시적인 예시들에 제한되는 것은 아니다. 따라서, 일반적인 발명 사상의 범위로부터 벗어나지 않고 일탈들이 그러한 세부사항으로부터 행해질 수 있다.

Claims (20)

  1. 기판을 처리하기 위한 방법으로서,
    상기 기판 상에 막 스택(film stack) - 상기 막 스택은 2개 이상의 오프셋(offset) 층들 및 적어도 하나의 애퍼처(aperture) 층을 포함함 - 을 형성하는 단계;
    상기 막 스택 내에 상기 기판의 일부를 노출시키는 캐비티(cavity)를 형성하는 단계;
    상기 애퍼처 층이 상기 캐비티 내로 돌출되도록 상기 캐비티 내로부터 상기 오프셋 층들의 부분들을 제거하는 단계; 및
    상기 기판 상에 금속 막 스택 - 상기 금속 막 스택은 적어도 2개의 상이한 유형들의 금속 층들을 포함함 - 을 형성하는 단계를 포함하는, 기판 처리 방법.
  2. 제 1 항에 있어서, 상기 기판 상의 상기 금속 막 스택은, 상기 막 스택으로부터 물리적으로 분리되는 것인, 기판 처리 방법.
  3. 제 1 항에 있어서, 상기 2개 이상의 오프셋 층들은 실리콘 산화물(oxide)을 포함하고, 상기 애퍼처 층은 실리콘 질화물(nitride)을 포함하는 것인, 기판 처리 방법.
  4. 제 1 항에 있어서, 상기 2개 이상의 오프셋 층들은 제 1 유전체 재료 조성(dielectric material composition), 및 상기 제 1 유전체 재료 조성과는 상이한 제 2 유전체 재료 조성을 포함하는 것인, 기판 처리 방법.
  5. 제 1 항에 있어서, 상기 캐비티는 상기 기판의 상이한 부분들을 노출시키는, 상기 막 스택 내에 배치되는 2개 이상의 캐비티들을 포함하는 것인, 기판 처리 방법.
  6. 제 1 항에 있어서, 상기 오프셋 층들의 제거는, 상기 애퍼처 층보다 높은 레이트(rate)로 상기 오프셋 층들의 부분들을 제거하는 것을 포함하는 것인, 기판 처리 방법.
  7. 제 6 항에 있어서, 상기 막 스택은 적어도 하나의 오프셋 층에 의해 분리되는 2개 이상의 애퍼처 층들을 포함하는 것인, 기판 처리 방법.
  8. 제 7 항에 있어서, 상기 오프셋 층들의 제거는, 제 1 애퍼처 층의 부분들을 상기 제 1 애퍼처 층과 상기 기판 사이에 배치되는 제 2 애퍼처 층보다 높은 레이트로 제거하는 것을 포함하는 것인, 기판 처리 방법.
  9. 제 1 항에 있어서, 상기 금속 막 스택의 형성은, 상이한 금속 조성들의 2개 이상의 층들을 상기 기판 상에 퇴적시키는 것을 포함하는 것인, 기판 처리 방법.
  10. 제 1 항에 있어서, 상기 적어도 2개의 상이한 유형들의 금속 층들은, Ta, Ru, Pt, Co, Fe, Ni, Mg, 또는 이들의 임의의 조합 중 적어도 2개의 금속들을 포함하는 것인, 기판 처리 방법.
  11. 제 1 항에 있어서, 상기 금속 막 스택은 상기 적어도 2개의 상이한 유형들의 금속 층들 사이에 배치되는 MgO 층을 포함하는 것인, 기판 처리 방법.
  12. 기판을 처리하기 위한 방법으로서,
    기판 상에 막 스택 - 상기 막 스택은 2개 이상의 오프셋 층들 및 1개 이상의 애퍼처 층을 포함함 - 을 형성하는 단계;
    상기 막 스택을 통해 고리형(annular) 링 캐비티 - 상기 고리형 링 캐비티는 상기 기판의 표면을 노출시키고, 상기 고리형 링 캐비티는 상기 오프셋 층(들)에 대한 제 1 홀 직경(hole diameter)(들) 및 상기 애퍼처 층들에 대한 제 2 홀 직경(들)을 포함하며, 상기 제 1 홀 직경(들)은 상기 제 2 홀 직경(들)보다 큼 - 를 형성하는 단계;
    상기 기판 상에 상기 고리형 링 캐비티의 측벽으로부터 분리되는 금속 막 스택을 형성하는 단계; 및
    상기 기판으로부터 상기 막 스택을 제거하고 상기 기판 상에 상기 금속 막 스택을 남겨두는 단계를 포함하는, 기판 처리 방법.
  13. 제 12 항에 있어서, 상기 막 스택은 300 nm 내지 1000 nm 사이의 두께를 포함하고, 상기 오프셋 층들은 30 nm 내지 1000 nm 사이의 두께를 포함하며, 상기 애퍼처 층들은 5 nm 내지 30 nm 사이의 두께를 포함하는 것인, 기판 처리 방법.
  14. 제 12 항에 있어서, 상기 막 스택은,
    5 nm 내지 30 nm 사이의 두께를 포함하는 제 1 애퍼처 층;
    상기 제 1 애퍼처 층과 물리적으로 접촉하여 배치되는 제 1 오프셋 층 - 상기 제 1 오프셋 층은 300 nm 내지 1000 nm 사이의 두께를 포함함 - ;
    상기 제 1 오프셋 층과 물리적으로 접촉하여 배치되는 제 2 애퍼처 층 - 상기 제 2 애퍼처 층은 5 nm 내지 30 nm 사이의 두께를 포함함 - ; 및
    상기 제 2 애퍼처 층과 물리적으로 접촉하여 배치되는 제 2 오프셋 층 - 상기 제 2 오프셋 층은 20 nm 내지 50 nm 사이의 두께를 포함함 - 을 포함하는 것인, 기판 처리 방법.
  15. 제 14 항에 있어서, 상기 막 스택은,
    5 nm 내지 30 nm 사이의 두께 및 30 nm 내지 50 nm 사이의 관통(pass-through) 직경을 포함하는 제 3 애퍼처 층; 및
    상기 제 3 애퍼처 층과 물리적으로 접촉하여 배치되는 제 3 오프셋 층 - 상기 제 3 오프셋 층은 300 nm 내지 1000 nm 사이의 두께를 포함함 - 을 더 포함하는 것인, 기판 처리 방법.
  16. 제 12 항에 있어서, 상기 제 1 홀 직경들은 30 nm 내지 50 nm 사이이고, 상기 제 2 홀 직경들은 40 nm 내지 100 nm 사이인 것인, 기판 처리 방법.
  17. 제 12 항에 있어서, 상기 막 스택은 30 nm 내지 1000 nm 사이의 제 1 오프셋 층 두께를 포함하고, 상기 애퍼처 층들은 10 nm 미만의 두께를 포함하는 것인, 기판 처리 방법.
  18. 제 12 항에 있어서, 상기 막 스택의 제거는, 상기 캐비티 내에 상기 금속 막 스택을 커버하는 충전(fill) 층을 적용하는 단계를 포함하는 것인, 기판 처리 방법.
  19. 제 18 항에 있어서, 상기 막 스택 및 상기 충전 층의 제거는, 반응성(reactive) 이온 에칭 처리물(treatment), 화학적 기계적 폴리싱 처리물, 습식 화학적 처리물, 또는 이들의 임의의 조합에 상기 기판을 노출시키는 단계를 포함하는 것인, 기판 처리 방법.
  20. 장치에 있어서,
    마이크로전자 디바이스를 제조하는데 사용되는 기판 - 상기 기판은 다중 층(multi-layer) 막 스택을 포함함 - ; 및
    상기 다중 층 막 스택 내에 형성되는 콜리메이터 구조물(collimator structure)을 포함하고, 상기 콜리메이터 구조물은,
    상기 기판을 노출시키는 캐비티;
    상기 캐비티의 측벽을 형성하는 스페이서부;
    상기 캐비티에 개구부(opening)를 형성하는 제 1 애퍼처부; 및
    상기 개구부를 통하는 상기 기판의 노출을 유지하면서 상기 측벽으로부터 상기 캐비티 내로 연장되는 제 2 애퍼처부 - 상기 제 2 애퍼처부는 상기 제 1 애퍼처부와 상기 기판 사이에 배치됨 - 를 포함하는 것인, 장치.
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