TWI675499B - 半導體結構及形成半導體結構的方法 - Google Patents

半導體結構及形成半導體結構的方法 Download PDF

Info

Publication number
TWI675499B
TWI675499B TW106116028A TW106116028A TWI675499B TW I675499 B TWI675499 B TW I675499B TW 106116028 A TW106116028 A TW 106116028A TW 106116028 A TW106116028 A TW 106116028A TW I675499 B TWI675499 B TW I675499B
Authority
TW
Taiwan
Prior art keywords
layer
film stack
substrate
pore
cavity
Prior art date
Application number
TW106116028A
Other languages
English (en)
Other versions
TW201807851A (zh
Inventor
諾埃爾 羅素
傑佛瑞 史密斯
Original Assignee
日商東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東京威力科創股份有限公司 filed Critical 日商東京威力科創股份有限公司
Publication of TW201807851A publication Critical patent/TW201807851A/zh
Application granted granted Critical
Publication of TWI675499B publication Critical patent/TWI675499B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Thin Magnetic Films (AREA)

Abstract

於此揭露利用通過預先圖案化樣品之沉積製程來附加形成STT-MRAM金屬堆疊的方法，預先圖案化樣品可利用表面除去較不可能在基板上成為非等向性沉積的金屬離子。預先圖案化樣品係由膜堆疊所形成，其係利用圖案化技術以在膜堆疊中形成開口，開口能使部分下方基板露出，而MRAM單元的MTJ將形成在此部分。可將膜堆疊空腔曝露至蝕刻處理，蝕刻處理選擇性地使側壁退縮，以致膜堆疊中的其他層能突出至空腔內。對其他層的額外處理可修改其他層中的開口尺寸。通過該空腔沉積金屬，以使具有等向性特性的金屬離子在到達基板之前，將其在表面除去。

Description

半導體結構及形成半導體結構的方法
本發明涉及半導體處理技術，尤其有關用以形成用來製作微電子基板上之非揮發性磁阻性隨機存取記憶體(MRAM，magnetoresistive random-access memory)元件之金屬堆疊的方法。
長久以來，使電子元件的功率消耗降到最低一直是電子工業中的期望目標。由於當非揮發性記憶體元件不接收電力時，其仍能保留所儲存之資訊，故非揮發性記憶體元件能使功率消耗降到最低。磁阻性隨機存取記憶體(MRAM)元件是非揮發性記憶體元件其中一種類型，其能長期持續儲存，進而使功率消耗降到最低。MRAM包含磁性儲存結構(例如：磁性穿隧接面(MTJ，Magnetic Tunnel Junction))及互補式金屬氧化物半導體(CMOS，Complementary Metal-Oxide Semiconductor)電晶體，以形成可定址的讀取/寫入儲存單元，其可用以將資訊儲存在電子元件內。
MTJ是利用材料的磁性性質來實現資訊儲存，而不是材料的電容性質。MTJ通常包含夾在二個鐵磁性電極或金屬層之間的穿隧阻障層。因此，MTJ可包括用以產生磁性狀態的導電性金屬層，而不是已使用在非MRAM記憶體元件中的介電層。
利用現有的CMOS處理技術來製作MTJ是很有挑戰性的。具體而言，蝕刻多數不同的金屬層對於控制及維持MTJ效能而言是很困難的。舉例而言，蝕刻殘留物可能非預期地沉積橫跨MTJ的多數層，而且可能導致跨MTJ的電性短路。此外，微電子基板各處的蝕刻不均勻性亦可能由於移除太多MTJ層而引起短路缺陷。多數金屬層的多重步驟蝕刻亦可能引起非預期的側壁變化，其可能使MTJ儲存能力降低。事實上，複雜多層堆疊之蝕刻金屬的困難已對電子工業中之MRAM元件的商業擴展造成限制。因此，期望有任何能減少金屬蝕刻處理步驟數目的MRAM製作技術。
於此揭露用以形成MRAM元件(例如：自旋扭矩傳輸(STT，Spin-Torque Transfer)MRAM)的方法，其藉由下列方式以避免使用非常困難的蝕刻步驟(或使其降到最低)：藉由在表面除去可能妨礙下方基板上之非等向性沉積的部分PVD金屬通量，通過預先圖案化樣品來沉積金屬層，以形成MTJ結構。
概括而言，目前的MRAM製造方案可分為移除部分沉積金屬層以形成STT-MRAM元件的MTJ之去除技術(subtractive technique)。相較之下，此揭露內容敘述藉由下列方式形成MTJ單元的附加技術(additive technique)：藉由用非等向性方式將金屬層沉積在彼此頂部上，以使金屬層沿著MTJ側壁的重疊降到最低，從而避免金屬層之間的短路。可藉由使用現有的物理氣相沉積(PVD，Physical Vapor Deposition)技術連同預先圖案化樣品的高選擇性沉積製程來實現附加形成方法，該預先圖案化樣品實現於PVD處理期間之MRAM堆疊(例如：MTJ)的自行準直及自行對準形成。
簡言之，附加形成對策藉由以下方式濾除PVD技術的等向性特性：藉由在表面除去可能妨礙準直層形成在基板上的金屬離子，藉此達成非等向性沉積結果。可藉由沉積金屬通過預先圖案化樣品來實現表面除去(skimming)的功能，預先圖案化樣品可在不是非等向性的金屬離子(non-anisotropic metal ion)到達基板表面之前，在表面除去或收集這些不是非等向性的金屬離子。預先圖案化樣品係一犧牲結構，一旦形成MTJ，即可將其移除。因此，可在不使用去除處理技術的情況下(例如電漿蝕刻)形成MTJ單元。於此所揭露之方法可用以形成自行準直及/或自行對準的MRAM堆疊(例如MTJ)。
在一實施方式中，可藉由將沉積在基板上的多層膜堆疊進行圖案化來形成預先圖案化樣品。膜堆疊可包括二或更多支架層(offset layer)，其將至少一孔隙層(aperture layer)與其他孔隙層及/或基板隔開。這些支架層及孔隙層可為呈現不同蝕刻速率特性的二種不同材料，致使當這些支架層及孔隙層曝露至相同蝕刻處理時，能以不同的速率進行蝕刻。舉例而言，支架層可包含第一介電材料(例如：矽氧化物等等)，及孔隙層可包含第二介電材料(例如：矽氮化物等等)，其中第二介電材料呈現與第一介電材料不同的蝕刻特性。在一些實施方式中，膜堆疊包含介於300nm與1500nm之間的總厚度，而支架層係介於30nm與1000nm之間及孔隙層具有介於5nm與30nm之間的厚度。
在一特定膜堆疊實施方式中，膜堆疊可包括設置在第一支架層上的第一孔隙層，第一孔隙層包含介於5nm與30nm之間的厚度，第一支架層具有介於300nm與1000nm之間的厚度。第二孔隙層係設置成與第一支架層實際接觸，第二孔隙層具有介於5nm與30nm之間的厚度。此膜堆疊亦可包括第二孔隙 層，第二孔隙層可設置在第一支架層與第二支架層之間，第二支架層係與基板接觸。第二孔隙層具有介於5nm與30nm之間的厚度，且第二支架層具有介於20nm與50nm之間的厚度。在其他實施方式中，膜堆疊可包括額外的支架層(例如：第三支架層等等)及孔隙層(例如：第三孔隙層等等)，以使MTJ結構的均勻性或幾何結構最佳化。
在沉積膜堆疊之後，可在膜堆疊之中形成空腔，空腔使下方基板的一部分露出，使得空腔能實現基板周圍的環境條件與基板的曝露表面之間的流體連通。空腔可包括能使流體通過膜堆疊並實際接觸基板的露出部分之任何類型的開口。
在一特定實施方式中，空腔可包括膜堆疊各層共同的圓形直徑。然而，依據可形成在基板上之金屬膜堆疊的期望幾何結構，空腔可為方形、矩形、或橢圓形。例如，在一實施方式中，可將膜堆疊處理成形成穿過膜堆疊的環形空腔，以致環形空腔使基板的一部分露出。在此實施方式中，環形空腔可形成為包括支架層的第一孔徑(一或複數)及孔隙層的第二孔徑(一或複數)，第一孔徑大於第二孔徑。在一範例中，第一孔徑可具有介於30nm與50nm之間的直徑，及第二孔徑可具有介於40nm與100nm之間的直徑。
在其他實施方式中，可在膜堆疊內同時形成多數空腔，各個空腔使基板的不同部分露出。以此方式，這些空腔可設置成實現在基板各處形成多數MRAM單元。然而，在一些範例中，由於金屬堆疊側壁與鄰近支架層接觸，導致均勻直徑空腔內所形成之金屬堆疊可能具有非期望的均勻性結果。這樣的接觸亦可能在預先圖案化樣品移除處理期間帶來問題，其可能損壞側壁。然而， 藉由修改預先圖案化樣品空腔以降低金屬層的厚度不均勻性及使金屬膜堆疊側壁與膜堆疊(例如支架層)分開，可彌補這些缺點。
舉例而言，可使空腔內的曝露支架層退縮(pull-back)，以使孔隙層比支架層更延伸進入空腔內。可藉由選擇性移除支架層而不移除大量孔隙層空腔的電漿蝕刻處理來實現退縮製程，使得孔隙層及支架層具有數量較大的曝露表面面積，以在表面除去沉積通過預先圖案化樣品的金屬離子。增加空腔的表面面積的另一方法可為在膜堆疊中增加另一孔隙層。在此實施方式中，膜堆疊可包括設置在先前實施方式中之二個孔隙層之間的中介孔隙層。如同先前實施方式，可利用蝕刻處理來完成支架層的退縮，以使空腔此時包括自側壁突出至空腔內的二個孔隙層。因此，在此實施方式中，除了設置在孔隙層之間的支架層的用於表面除去的表面以外，預先圖案化樣品還提供孔隙層上的二個用於表面除去的表面。
在另一實施方式中，中介孔隙層可具有比設置在比中介孔隙層離基板更遠的孔隙層更小的直徑開口或穿透開口。可藉由比頂部孔隙層慢很多的速率來移除部分中介孔隙層的化學處理來實現較大的開口。以此方式，孔隙層之間的不同開口提高通過預先圖案化樣品之金屬離子通量的非等向性特性，以使金屬層厚度不均勻性降低，其可改善金屬膜堆疊側壁輪廓。在一範例中，理想的側壁輪廓可具有極少(甚至沒有)從金屬膜堆疊的頂部到底部的逐漸縮小情況。此外，基板上的金屬膜堆疊不會與膜堆疊側壁實際接觸，使得金屬膜堆疊與空腔側壁之間存在空隙。
在一實施方式中，金屬膜堆疊可包含能用以形成MTJ結構的至少二種不同類型的金屬，其可包括(但不限於)Ta、Ru、Pt、Co、Fe、Ni、Mg、 或其任何組合。此外，MTJ結構亦可包括阻障層(如MgO)，其可設置在二個金屬層之間。在金屬沉積製程之後，可用介電材料(例如：矽氮化物、氧化物等等)填充或部分填充空腔，當自基板移除預先圖案化樣品時，介電材料可用以保護MTJ結構。此外，填充空腔可防止預先圖案化樣品的不均勻移除，否則不均勻移除可能損壞MTJ結構或基板。可利用反應性離子蝕刻處理、化學機械研磨處理、濕式化學處理、或其任何組合來移除預先圖案化樣品。
此發明內容章節意欲提供本揭露內容的概要，並且不欲使申請專利範圍限制在上述之實施方式。發明內容章節所述之實施方式僅作為說明之目的。例如，預先圖案化樣品可用於形成可能必須在基板各個區域皆具有高度均勻性的非金屬層。
100‧‧‧MRAM單元
102‧‧‧MTJ
104‧‧‧MTJ堆疊
106‧‧‧位元線
108‧‧‧字元線
110‧‧‧電晶體
112‧‧‧阻障層
114‧‧‧固定層
116‧‧‧自由層
200‧‧‧預先圖案化樣品
202‧‧‧基板
204‧‧‧金屬堆疊
206‧‧‧第一支架層
208‧‧‧第二支架層
210‧‧‧第一孔隙層
212‧‧‧第二孔隙層
214‧‧‧側壁
216‧‧‧金屬表面除去層
218‧‧‧側壁
220‧‧‧第一金屬層
222‧‧‧第二金屬層
224‧‧‧第三金屬層
226‧‧‧第四金屬層
300‧‧‧俯視圖
302‧‧‧側視橫剖面圖
304‧‧‧表面
306‧‧‧第一孔隙層開口
308‧‧‧第二孔隙層開口
310‧‧‧第二支架層厚度
312‧‧‧第一支架層厚度
318‧‧‧退縮距離
400‧‧‧陣列圖案化樣品
402‧‧‧覆蓋層
404‧‧‧支架支撐
406‧‧‧覆蓋層
408‧‧‧覆蓋層長度
410‧‧‧支撐層長度
500‧‧‧預先圖案化樣品
502‧‧‧第三孔隙層
504‧‧‧第三支架層
506‧‧‧厚度
508‧‧‧第三支架層厚度
510‧‧‧第三孔隙層開口
600‧‧‧流程圖
602‧‧‧方塊
604‧‧‧方塊
606‧‧‧方塊
608‧‧‧方塊
700‧‧‧流程圖
702‧‧‧方塊
704‧‧‧方塊
706‧‧‧方塊
708‧‧‧方塊
隨附圖式(其係於此併入並構成本說明書的一部分)顯示了本發明的實施方式，且其連同本發明的以上概括敘述和以下詳細敘述，一起用以說明本發明。此外，參考符號的最左邊位數(一個或多個)標明該參考符號首次出現的圖號。
圖1係根據至少一實施方式之MRAM單元的示意圖及MRAM單元的代表性MTJ的橫剖面圖示。
圖2係根據至少一實施方式之預先圖案化樣品結構的橫剖面3-D圖示，其可用以形成圖1的代表性MTJ的金屬層。
圖3係根據至少一實施方式之預先圖案化樣品的側視橫剖面圖及俯視圖，其在表面除去金屬離子以形成實現均勻且獨立的MTJ單元。
圖4係根據至少一實施方式之預先圖案化樣品的側視橫剖面圖，其包含複數金屬表面除去管部，其可形成複數金屬離子除去表面，以在基板上形成複數MTJ單元。
圖5係根據至少一實施方式之預先圖案化樣品之另一實施方式的側視橫剖面圖，其包含額外的層及用於表面除去的表面，以形成能在基板上形成MTJ單元之用於表面除去的管部之另一實施方式。
圖6A-6B係根據至少一實施方式之用以產生預先圖案化樣品之方法的流程圖，其可用以在基板上形成MTJ單元，包括此方法處理基板期間的預先圖案化樣品的代表性橫剖面圖示。
圖7A-7B係根據至少一實施方式之用以產生預先圖案化樣品之另一方法的流程圖，其可用以在基板上形成MTJ單元，包括此方法處理基板期間的預先圖案化樣品的代表性橫剖面圖示。
以下的實施方式章節參照附圖以說明符合本揭露內容的範例實施方式。實施方式章節中的「一實施方式」、「一個實施方式」、「一範例實施方式」等等參考範例皆表示所述之範例實施方式可包括特定特徵部、結構、或特性，但並非每個範例實施方式皆需包括該特定特徵部、結構、或特性。此外，這類用語未必是指相同實施方式。再者，當結合一實施方式描述一特定特徵部、結構、或特性時，則無論是否有明確的敘述，結合其他範例實施方式而影響這類特徵部、結構、或特性係落入相關領域中具有通常知識者的知識範圍內。
於此所使用之「基板」或「微電子基板」通常是指依據於此所述之實施方式的待處理物體。微電子基板可包括元件(尤其是半導體或其他電子元件)的任何材料部分或結構，且可例如為基底基板結構，例如：半導體基板，或基底基板結構上的層或覆蓋在基底基板結構上的層(如薄膜)。因此，不欲使基板限定於任何特定基底結構、下方層或上方層、圖案化或不圖案化，而是欲使其包括任何如此之層或基底結構、及層及/或基底結構的任何組合。以下敘述可能涉及多數特定的基板類型，但這只是為了說明之目的而非作為限制。
於此所述之範例實施方式係僅供說明之目的，而非作為限制。在本揭露內容的範圍內，可能有其他的實施方式，並且可對範例實施方式進行修改。因此，實施方式章節並非意欲限制本揭露內容。反之，本揭露內容的範圍僅依據隨附申請專利範圍及其均等者而界定。
以下範例實施例的實施方式章節將非常充分地揭露本揭露內容的一般性質，使得他人在不離開本揭露內容範圍的情況下，無需過度實驗，即能運用相關領域中具有通常知識者的知識而針對各種應用來輕易修改及/或調整這些範例實施方式。因此，意欲使如此之修改及調整落在基於本文所述之教示及引導的範例實施方式的含義及多個均等者之範圍內。應瞭解到，本文的措辭或用語係作為說明之目的而非限制，以使相關領域中具有通常知識者能按照本文教示來解譯本說明書的用語或措辭。
於此所揭露之設備及方法涉及使用一種新穎的方法(其略過傳統金屬圖案化技術)來製造STT-MRAM單元，其包括電漿蝕刻MRAM單元(尤其是STT-MRAM單元)中的金屬穿隧接面(MTJ，Metal Tunnel Junction)。
圖1包括代表性MRAM單元100(其包括MTJ 102)的示意圖，及MRAM單元100的代表性MTJ堆疊104的橫剖面圖。在大多數應用中，STT-MRAM記憶體元件(未顯示)可包括數百萬個MRAM單元100，其係配置以儲存資訊，且可利用電晶體110(例如PMOS電晶體)透過位元線106及字元線108來存取資訊，以讀取或寫入MTJ 102。使用MTJ元件作為MRAM陣列中之記憶體單元係敘述在美國專利第5640343號。使用MTJ 102作為MRAM讀取頭係敘述在美國專利第5390061號、第5650958號、第5729410號、及第5764567號。
STT-MRAM係微電子領域中所熟知的，而MTJ堆疊104僅顯示MTJ 102之一可能的實施方式，其可包含在微電子元件內。大致而言，MTJ堆疊104可包括設置在固定層114部分與自由層116部分之間的穿隧或阻障層112。固定層114部分及自由層116部分可包括一或更多鐵磁性層，各層呈現可用以儲存一位元資訊的特定磁性性質。MTJ堆疊104之各部分的鐵磁性層可配置以共同作用，以使MTJ 102可至少部分基於MTJ堆疊104的各部分磁性特性(例如磁矩)而在二個不同狀態(例如0或1)之間進行切換。磁矩可表示為具有大小及方向之一向量，其提供各部分可對外部施加磁場如何反應的指示。MRAM技術領域中具有通常知識者可使MTJ堆疊104層的磁矩最佳化或改變其磁矩，以實現可在「開啟」或「關閉」狀態之間切換的開關。
在一實施方式中，固定層114(fixed layer)可作為對照自由層116(free layer)的參考。固定層可為固定或釘扎(pinned)，以使其磁矩不受施加至MRAM元件之磁場存在的影響。這可藉由使用強磁性材料或藉由交換耦合至反鐵磁性層而達成。相較之下，自由層116的磁矩可對施加之磁場作出反應，使得自由層116磁矩對於固定層114的磁矩可為平行(P，parallel)或反平行(AP， anti-parallel)。舉例而言，施加至MTJ102的寫入電流可產生能改變自由層116的磁矩、但不改變固定層114的磁矩之磁場。以此方式，甚至在不施加電力至MRAM元件的情況下，MTJ 102仍可儲存非常持久的一位元資訊。自由層116及固定層114可包括一或更多類型的金屬層，其可設置以獲得如上述之其各別磁矩特性。金屬層可包括(但不限於)Ta、Ru、Pt、Co、Fe、Ni、Mg、或其任何組合。
設置在固定層114與自由層116之間的穿隧層112(tunnel layer)可包括作為電子的穿隧障礙之絕緣材料，其能使MTJ 102在二種電阻狀態之間進行切換。一般而言，穿隧層112可包括金屬氧化物，例如：MgO、ZnO、或Al2O3。
雖然MTJ 102元件可能是本領域中所熟知的，但從成本及效能的觀點而言，製造MTJ堆疊104仍是有難題存在的，而這限制了MRAM相對於其他記憶體元件(例如：FLASH、DRAM)中的介電單元設計之商業化。舉例而言，習知的沉積/蝕刻方法係難以執行，而且可能引起使MRAM元件效能降低的非預期之缺陷。例如，蝕刻殘留物可能非預期地沉積在橫越MTJ堆疊104的多數層各處，而且可能導致橫越MTJ 102的電性短路。此外，微電子基板各處的蝕刻不均勻性亦可能由於移除太多MTJ層而引起短路缺陷，使得固定層114及自由層116的金屬層可能重疊。多數金屬層的多重步驟蝕刻也可能引起非預期的側壁變化，而這可能使儲存能力降低。因此，期望能迴避典型MRAM蝕刻製程，而仍能形成MTJ堆疊104。
在一實施方式中，可藉由預先圖案化樣品(未顯示)或結構來執行金屬層沉積，其使金屬沉積製程由等向性製程轉變為非等向性製程，該非等向性製程均勻地沉積具有期望之金屬層厚度均勻性及側壁輪廓的MTJ堆疊104。 理想上，金屬層厚度不均勻性將會夠低，進而防止在MTJ堆疊104邊緣附近的金屬層之間的短路。總之，可沿著預先圖案化樣品的表面將金屬離子在表面除去，以防止金屬層不均勻沉積在基板上。圖2包括預先圖案化樣品結構的橫剖面3-D圖示，其中數個金屬層已沉積通過預先圖案化樣品而形成MTJ堆疊104。
圖2包括金屬覆蓋之預先圖案化樣品200的橫剖面圖示，其包括使用已知物理氣相沉積(PVD)技術而沉積通過預先圖案化樣品200的數個金屬層。圖2之實施方式表示預先圖案化樣品200的單一部分，其係作為便於說明之目的，而非作為限制。預先圖案化樣品200可包括其他類似或不同尺寸的部分，此皆取決於MRAM陣列的設計。在此實施方式中，預先圖案化樣品200可形成在基板202上，基板202可包括任何半導體材料，其亦可包括可與金屬堆疊204接合之電晶體。
預先圖案化樣品200可包括數個不同類型的膜，至少在某種程度上可基於相對於彼此的蝕刻選擇性而選擇這些膜，以在金屬化之前形成該結構。例如，選擇性蝕刻各膜層的能力可使本領域中具有通常知識者能由全面覆蓋沉積不同的膜來形成預先圖案化樣品200。在此實施方式中，可以不同的厚度將支架層(例如：第一支架層206、第二支架層208)及孔隙層(例如：第一孔隙層210、第二孔隙層212)沉積在彼此頂部上作為全面覆蓋膜，這將在其餘圖式的描述中更加詳細敘述。可蝕刻多層膜堆疊以形成空腔，空腔使基板的表面露出，而金屬堆疊204將沉積在此處。空腔可使膜堆疊的頂部與基板202的曝露部分之間呈流體連通。在一實施方式中，支架層可包括矽氧化物膜，且孔隙層可包括矽氮化物膜。
接著，另一蝕刻製程可用以選擇性蝕刻空腔內的支架層(如氧化物)的曝露側壁部分，而極少量移除或不移除孔隙層(如矽氮化物)。以此方式，支架層可具有相對較大的容積或直徑，這使其表面面積量加大，以在表面除去經由第一孔隙層210中之開口進入空腔的金屬離子。此外，在曝露基板表面附近之較大的空腔亦可防止第二支架層208與金屬堆疊204之間的實際接觸。理想上，金屬堆疊204的非等向性沉積將藉由下列方式達成：在無法實現金屬堆疊204的準直形成之等向性金屬離子到達基板202之前，即在表面除去這些等向性金屬離子。
在此實施方式中，可使用已知的PVD或CVD技術來沉積金屬層(例如：第一金屬層220、第二金屬層222、第三金屬層224、第四金屬層226)。一般而言，PVD/CVD沉積係高度等向性，致使金屬離子會在處理腔室內被引導到任何方向。理想上，當金屬離子通過孔隙層210、212的開口時，預先圖案化樣品200將會使金屬離子產生一定程度的方向性。舉例而言，第一孔隙層210的表面將成為第一除去表面，其在表面除去較不可能成為非等向性沉積的金屬離子。亦可藉由第一支架層206側壁214，將通過開口但不可能成為非等向性沉積的等向性金屬離子在表面除去，儘管其已通過第一孔隙層210開口。此外，第二孔隙層212亦可在表面除去不可能成為非等向性沉積的額外等向性金屬離子。因此，金屬表面除去層216可形成在第二孔隙層212中之開口周圍的表面上。以此方式，最有可能在基板202上成為非等向性沉積的金屬離子可通過孔隙層212開口，並且沉積在曝露基板202上而不實際接觸第二支架層208側壁218。
可使預先圖案化樣品200的尺寸最佳化至期望之目標金屬堆疊204均勻性及側壁輪廓。可改變支架層206、208、孔隙層210、212的厚度及/或孔 隙層210、212的幾何結構，以達到期望的金屬堆疊204的均勻性及/或MTJ 102的電性特性。例如，在一些實施方式中，第二蝕刻處理亦可用以擴大第一孔隙層210的開口，以使其大於第二孔隙層212中之開口。然而，在一些實施方式中，第三蝕刻處理可用以增大第一孔隙層210中之開口的尺寸。此外，額外的支架層及孔隙層亦可加到如圖5所示之預先圖案化樣品中。這些實施方式的細節將在其餘圖式的敘述中進一步描述。
現在參考圖3，其顯示預先圖案化樣品200之實施方式的俯視圖300及側視橫剖面圖302，其欲強調可將尺寸進行最佳化，以達到用於MRAM元件之MTJ 102的期望效能。可將通過預先圖案化樣品200的金屬離子通量進行在表面除去，以實現基板202上的非等向性或準直沉積。然而，沉積材料可不受限於圖1及2中所顯示的金屬膜。預先圖案化樣品200可用以實現任何材料的任何準直或非等向性沉積。
在此實施方式中，俯視圖300顯示當膜堆疊使基板202之表面304露出時之開口的配置。於金屬沉積期間，一部分金屬離子可通過第一孔隙層開口306，並且通過第二孔隙層開口308、或沉積在第一支架層側壁214上、或沉積在第二孔隙層212的曝露表面上，如圖2所示。理想上，不會成為非等向性沉積的金屬離子將被在表面除去或沉積在預先圖案化樣品200上，而且不會通過第二孔隙層開口308。可依據欲沉積在基板202上之材料的期望均勻性來改變多層膜堆疊之組成物及尺寸(如厚度)與開口及空腔大小的組合。舉例而言，第二孔隙層開口308的直徑略小於第一孔隙層開口306，以實現不是非等向性金屬離子的較高移除率。此外，孔隙層210、212之間的距離可改變，並且第二孔隙層212與基板202之間的距離亦可改變。
在圖3的實施方式中，膜堆疊組成物包括二個不同材料的交替層，其具有足夠的蝕刻選擇性差異，致使本領域中具有通常知識者能使用蝕刻處理使基板202曝露成如俯視圖300所示之情況，並且實現支架層206、208的選擇性移除以使至少第二孔隙層212露出，使得第二孔隙層212如側視橫剖面圖302所示般突出至空腔內。
在一組實施方式中，膜堆疊的組合厚度範圍可介於300nm與1000nm之間，且各個層的厚度可依應用所需而在該架構內變化。然而，在一些金屬沉積實施方式中，當第二孔隙層212較靠近基板202(相對於第二孔隙層212至第一孔隙層210)時，已證實金屬堆疊204具有較高均勻性及較陡的側壁輪廓。藉由限制金屬離子在到達基板202之前必須行進的距離，第二孔隙層212與基板202之間的較短距離將使基板202上的非等向性沉積之可能性增加。第二孔隙層212之間的較短距離將使金屬離子通過狹窄處而成為準直層。相較之下，第一孔隙層210與第二孔隙層212之間的較大距離將使表面的總量增加，其可用以在表面除去可能無助於基板202處之非等向性沉積的金屬離子。此外，非理想的金屬離子將沉積在第一支架層206側壁上或受到第二孔隙層212的表面除去。因此，本領域中具有通常知識者可使預先圖案化堆疊200的尺寸最佳化，以達到MTJ 102或包含多數膜層之其他結構的期望厚度及均勻性。
在大多數的金屬沉積實施方式中，對於金屬堆疊204厚度在15-30nm之間而言，第二支架層厚度310範圍可介於30nm至50nm之間。對應的第一支架層厚度312範圍可介於200nm至1000nm之間。第一孔隙層210的厚度316及第二孔隙層212的厚度314可依應用所需而在10nm與30nm之間變化。雖然圖3建議第一孔隙層210及第二孔隙層212具有相同厚度，但未必需要如此。同樣地，孔 隙層210、212開口的直徑或尺寸可為相同尺寸，但其不必相同。在環形空腔實施方式中，孔隙層210、212開口的直徑可在30nm與60nm之間變化。在圖3的實施方式中，第一孔隙層開口306可為約50nm，且第二孔隙層開口308可為約30nm。在其他實施方式中，第一孔隙層開口306範圍可介於40nm至60nm之間，且第二孔隙層開口可達比第一孔隙層開口306小20nm的尺寸。
預先圖案化樣品200的另一實施態樣係支架層與孔隙層之間的直徑或開口尺寸差異。選擇性蝕刻處理可用以自空腔移除更多支架層(相較於孔隙層)，以使孔隙層可突出至空腔內，並且支架層在退縮蝕刻處理後可具有較高的表面面積。可使支架層的退縮距離最佳化，以確保有足夠的表面面積來捕捉或在表面除去通過預先圖案化樣品200的金屬通量，以防止阻礙孔隙層開口。
在環形空腔實施方式(例如圖3)中，支架層206、208空腔側壁之間的退縮距離318範圍可介於70nm與100nm之間。然而，此距離可依開口的幾何結構而變化。一般而言，支架層206、208空腔之間的最長退縮距離可不超過大於第一支架層206中之開口的最大尺寸的40%。雖然圖3的實施方式顯示環形空腔設計，但預先圖案化樣品200並不限於圓形空腔，且實際上空腔可為矩形、方形、橢圓形、或可用以形成任何MRAM元件之MTJ 102的任何其他幾何結構。此外，在大多數實施方式中，預先圖案化樣品200可進行圖案化，以使MTJ 102的陣列能設置在基板202各處，如圖4所示。
圖4包括陣列圖案化樣品400的側視橫剖面圖，其包含可用以在基板202上形成MTJ 102的陣列的複數金屬表面除去通道(metal skimming channel)。除了各個表面除去通道之間的距離可視需要而變化之外，可使用如 預先圖案化陣列200之相同技術來形成陣列圖案化樣品400，且可遵循一套設計規則，致使各個表面除去通道能支撐其本身及任何沉積膜。
陣列圖案化樣品400的設計規則可包括(但不限於)覆蓋層402的尺寸，尤其是直接曝露至PVD金屬通量及作為初始表面除去層的表面。同樣地，位於覆蓋層402下方之支架支撐404的尺寸應夠強大，以於沉積期間或當於製程期間移動基板202時支撐覆蓋層。
在環形空腔的實施方式中，橫跨覆蓋層402的距離將不小於第一孔隙層開口306的最大距離。舉例而言，在一特定實施方式中，當第一孔隙層開口306可為50nm時，相鄰覆蓋層406與最近的相鄰開口特徵部應至少距離50nm(例如：覆蓋層長度408)。同樣地，支架支撐404的最小長度(例如：支撐層長度410)應不超過小於覆蓋層402之長度的40%。
其他空腔實施方式可包括(但不限於)矩形、方形、橢圓形、或用以形成基板202上之金屬堆疊204的任何其他圖案化形狀。本領域中具有通常知識者可使這些其他實施方式之陣列圖案化樣品400的尺寸最佳化，以在基板202上實現均勻層的形成。
在其他實施方式中，預先圖案化樣品200可包括超過二個孔隙層210、212，其可提高自PVD金屬通量移除等向性金屬離子，以改善金屬堆疊204均勻性及側壁輪廓。
圖5包括預先圖案化樣品200之另一實施方式的側視橫剖面圖，其包含額外的層及用於表面除去的表面，以形成預先圖案化薄化(lensing)樣品500。一或複數額外孔隙層(例如第三孔隙層502)提供了延伸至PVD金屬通量內之另一用於表面除去的表面，以濾除未沉積在第一孔隙層210或第一支架層 206上之額外的等向性金屬離子。理論上，額外的表面除去應能降低到達基板202之等向性金屬離子的數量。
在圖5的實施方式中，第三孔隙層502及下方第三支架層504可插入在第一支架層206與第二孔隙層212之間。第三孔隙層開口510可具有與如圖3之中所述之第一孔隙層開口306或第二孔隙層開口308相同的尺寸。然而，第三孔隙層開口510亦可小於第一孔隙層開口306及大於第二孔隙層開口308。因此，第三孔隙層開口510範圍可介於20nm與50nm之間。在此實施方式中，第三孔隙層502的厚度506可在10nm與20nm之間變化，且第三支架層厚度508可在50nm與800nm之間變化。
在一特定環形空腔實施方式之中，第三孔隙開口510可具有約40nm的直徑，而第一孔隙開口306可具有約50nm的直徑及第二孔隙開口308可具有約30nm的直徑。以此方式，孔隙開口306、308、510可形成環形空腔，其具有對於用以形成MTJ 102之PVD金屬離子通量之逐漸變小的有效直徑。在此實施方式中，支架層206、208、504的尺寸亦可隨著接近基板202而減小。舉例而言，第一支架層206可為約200nm、第二支架層208可為約50nm、及第三支架層504可為約100nm。然而，可改變預先圖案化薄化樣品500的厚度、長度、寬度、及開口尺寸，以獲得期望的MTJ堆疊104之金屬厚度均勻性。本領域中具有通常知識者可視需要而利用於此所揭露之實施方式來改變預先圖案化薄化樣品500尺寸，包括使用未於此揭露之尺寸。
圖6A-6B包括用以產生預先圖案化樣品200之方法的流程圖600，其可用以在基板202上形成MTJ 102單元，其包括在基板202上實現該方法期間之預先圖案化樣品的代表性橫剖面圖示。於此所揭露之方法可利用一些半導體製 程技術之組合來實現，其可包括(但不限於)半導體處理領域中具有通常知識者所熟知之沉積及圖案化技術。然而，這些技術的新穎組合可用以形成預先圖案化樣品200。
在一實施方式中，可藉由將沉積在基板202上之多層膜堆疊進行圖案化來形成預先圖案化樣品200。膜堆疊可包括二或更多支架層，這些支架層至少將一孔隙層與另一孔隙層及/或基板202隔開。這些支架層及孔隙層可為呈現不同蝕刻速率特性的二種不同材料，使得當這些支架層及孔隙層曝露至相同蝕刻處理時，能以不同的速率進行蝕刻。舉例而言，支架層可包含第一介電材料(如矽氧化物等等)及孔隙層可包含不同於第一介電材料組成物之第二介電材料(如矽氮化物等等)。
在方塊602，可在基板202上形成膜堆疊，其可包括二或更多全面覆蓋沉積層，其可進行圖案化及蝕刻以形成預先圖案化樣品200。膜堆疊可包括(但不限於)第一介電材料組成物及第二介電材料組成物的交替層，第二介電材料組成物係不同於第一介電材料組成物。至少在某種程度上，可基於當這些介電材料曝露至不同電漿化學物質時之彼此相對的選擇性蝕刻能力，來選擇介電材料。此外，所選擇之材料應能均勻沉積在基板202各處並具有沉積在基板202上之後能彼此保持接觸的充分附著特性。在一特定實施方式中，第一介電材料可為能用以形成支架層的矽氧化物，及第二介電材料可為能用以形成孔隙層的矽氮化物。
可使用半導體處理領域中具有通常知識者所熟知之CVD技術來沉積這些支架層及孔隙層。注意到如圖3所述，可沉積這些支架層及孔隙層以形成膜堆疊，依據預先圖案化樣品200之設計，其可具有30nm至1000nm的厚度。 在一實施方式中，可使用任何電漿輔助化學氣相沉積(PECVD，plasma-enhanced chemical vapor deposition)技術來沉積矽氧化物，其可包括(但不限於)高密度電漿(HDP，High Density Plasma)及電子迴旋加速共振器(ECR，Electron Cyclotron Resonance)，其在相對低壓使用四乙基正矽酸鹽(TEOS，tetraethylorthosilicate)先驅物來沉積矽氧化物。亦可使用PECVD製程來沉積矽氮化物層，此PECVD製程使用二氯矽烷(DCS，dichlorosilane)及NH3化學物質，以在矽氧化物層上沉積矽氮化物。
在方塊604，可在膜堆疊內蝕刻出空腔，空腔使下方基板202露出，以使膜堆疊的開口之間可存在透過空腔至基板202的表面之流體連通。流體連通意謂著流體應能通過膜堆疊並到達基板202的表面。此亦可意謂著流體路徑可用以使流體移動通過支架層及孔隙層的開口而到達基板202，例如金屬離子通量或額外蝕刻化學物質可通過膜堆疊中的空腔並到達基板202。
可藉由以下方式形成空腔：利用已知的光微影技術將膜堆疊圖案化，以形成用於空腔的期望幾何結構之遮罩，可蝕穿該遮罩以移除部分膜堆疊，直到使基板202露出為止。在一實施方式中，可使用電漿化學物質來蝕刻矽氧化物層及矽氮化物層，電漿化學物質可包括氟碳化物(如CF4)或氫氟碳化物(如CHF3)。本領域中具有通常知識者能使空腔蝕刻處理最佳化，以產生沿著膜堆疊的相對均勻側壁，致使矽氧化物層及矽氮化物層彼此沿著空腔側壁呈現相當齊平，如圖6A中之方塊604的右側示意圖所示。
在方塊606，可藉由以下方式來形成預先圖案化樣品302：自空腔內選擇性移除部分支架層(例如：第一支架層206、第二支架層208)，使得孔隙層(例如：第一孔隙層210、第二孔隙層212)突出至空腔內，如圖3所示。可 藉由電漿製程來實現選擇性移除支架層，其中支架層具有較高的蝕刻速率(相對於孔隙層)。本領域中具有通常知識者可使介電層蝕刻技術最佳化，以實現圖3之中所示之支架層退縮。例如，在一實施方式中，可藉由使用包括氟碳化物化學物質之電漿化學物質來實現選擇性移除支架層。
在另一實施方式中，移除支架層亦可包括以比第二孔隙層212更高的速率來移除部分第一孔隙層210，致使第一孔隙層210中的開口大於第二孔隙層212中的開口。可藉由將支架層移除製程轉變成較高電力來實現第一孔隙層210的較高移除速率。本領域中具有通常知識者可使電力最佳化，使得移除部分第一孔隙層210的速率高於第二孔隙層212。因此，第一孔隙層210可具有比第二孔隙層212更大的開口或直徑。
本領域中具有通常知識者可使流程圖600中之前述製程最佳化，以產生預先圖案化樣品200、陣列圖案化樣品400、或預先圖案化薄化樣品500，這能藉由沉積金屬及阻障層通過任何於此所揭露之樣品來形成期望的MTJ 104。
在方塊608，可藉由沉積金屬通過預先圖案化樣品200朝向基板202，而使MTJ堆疊104形成在基板202上。一般而言，MTJ堆疊104可包括至少二種不同類型的金屬，其可包括(但不限於)Ta、Ru、Pt、Co、Fe、Ni、Mg、或其任何組合。金屬膜堆疊亦可包括設置在金屬堆疊204內的阻障層112。可選擇並設置金屬層以形成自由層114及固定層116，致使MTJ 104可操作為MRAM記憶體元件內的MRAM單元。本領域中具有通常知識者可設置實現操作MRAM單元(如圖1所示)所需之金屬層組成物及厚度。
在此實施方式中，預先圖案化樣品200可將塗佈至基板202的金屬通量進行表面除去，這能形成MTJ堆疊104，使得第二支架層208的側壁不接觸MTJ堆疊104，以及使MTJ 104金屬層具有不超過2%的不均勻性。
在形成MTJ 104之後，可自基板202移除預先圖案化樣品200，基板202將接著後續處理以完成MRAM單元100的形成。理想上，移除處理應使對MTJ 104及基板202的任何損壞降到最低。在一實施方式的情況下，填充層可用以填充空腔，以實現預先圖案化樣品200的更均勻移除。填充層可包括任何材料(如矽氧化物)，其可保形地填充空腔，並且具有類似用於預先圖案化樣品200之材料其中之一或多者的蝕刻特性。在一實施方式中，填充層可為矽氧化物，其可與支架層材料相同或類似。此外，在沉積填充層之前，亦可在MTJ 104上沉積保護層，以防止由於移除預先圖案化樣品202所造成的損壞。藉此，能實現預先圖案化樣品200的積極移除處理，而不損及MTJ 104。保護層可具有比支架層相對較低的選擇性，但比MTJ 104層相對較高的選擇性。在一特定實施方式中，保護層可包括(但不限於)TEOS或矽氧化物。可使用乾蝕刻、濕蝕刻、機械研磨、或其任何組合來移除預先圖案化樣品200。
圖7A-7B包括用以產生預先圖案化樣品200之另一方法的流程圖700，其可用以在基板202上形成MTJ 104單元。在圖7的實施方式中，預先圖案化樣品200包含環形空腔，空腔使部分基板202露出，此曝露處係位於用以形成預先圖案化樣品200之膜堆疊下方。此方法可包含可能未明顯結合至圖7A-7B所概述之方法的多個製程步驟。可使用各種技術來實現這些步驟，而且不欲使申請專利範圍限制在於此所揭露之技術。
在方塊702，可在基板202上形成膜堆疊，膜堆疊可包括二或更多全面覆蓋沉積層，其可進行圖案化及蝕刻以形成預先圖案化樣品200。膜堆疊可包括(但不限於)可用以形成預先圖案化樣品200的支架層及孔隙層的二或更多膜。如以上有關圖3-5之敘述，可根據MTJ 104的厚度及均勻性需求，來改變支架層及孔隙層的厚度。一般而言，膜堆疊範圍可介於300nm與1000nm之間，且支架層包含介於30nm與1000nm之間的厚度及孔隙層包含介於5nm與30nm之間的厚度。然而，這些厚度的實施方式僅作為說明範例，而且不欲使其限制申請專利範圍。此外，支架層及孔隙層的數目亦可依應用所需而改變，如圖3及5所示。
在一特定實施方式中，膜堆疊可包括二支架層及二孔隙層，其中膜堆疊包含設置在第一支架層206上的第一孔隙層210，第一支架層206與第二孔隙層212實際接觸，第二孔隙層212係設置在第二支架層208上，第二支架層208係設置在基板202上。一般而言，第二孔隙層212係設置成較靠近基板202(相對於第一孔隙層210)，使得第一支架層206比第二支架層208更厚。此配置使可用以移除通過第一孔隙層210的等向性金屬離子的表面面積增加。此外，第二孔隙層212與基板202之間的較短距離亦降低不是非等向性金屬離子(其可能妨礙基板202上的非等向性沉積金屬層)的有效距離。
在此實施方式中，第一支架層206可具有介於300nm與約1000nm之間的厚度，而第二支架層208可具有範圍在20nm與50nm之間的厚度。相較之下，在大多數實施方式中，孔隙層可比支架層薄很多，然而並非所有實施方式皆需如此。在一範例中，第一孔隙層210及第二孔隙層212可具有介於5nm與30 nm之間的厚度。然而，在其他實施方式中，孔隙層不必具有相同厚度，並且可依據應用而有所變化。
在另一特定實施方式中，膜堆疊可包括三支架層及三孔隙層，如圖5所示之預先圖案化薄化樣品500。支架層會以不同的距離隔開孔隙層，離基板202越遠的支架層通常變得越大。在此情況下，第三支架層504可設置在第一支架層206與第二支架層208之間。第一支架層206可具有約200nm的厚度，並且直接設置在第一孔隙層210與第三孔隙層502之間。第三支架層504可設置在第三孔隙層502與第二孔隙層212之間。第三支架層504可具有約100nm的厚度，此厚度比第二支架層208(其可具有小於50nm的厚度)更厚。
再次，如前述之實施方式，膜堆疊可包括一些介電材料，至少在某種程度上可基於當這些介電材料曝露至不同電漿化學物質時之彼此相對的選擇性蝕刻能力，來選擇介電材料。此外，所選擇之材料應能均勻沉積在基板202各處，並且具有能彼此保持接觸的充分附著特性。在一特定實施方式中，支架層可為矽氧化物，及孔隙層可為矽氮化物。
在方塊704，環形空腔(例如俯視圖300)穿過膜堆疊，以使基板202的表面露出。環形空腔可包括支架層(一或多數)的第一孔徑(一或多數)及孔隙層(一或多數)的第二孔徑(一或多數)。一般而言，第一孔徑大於第二孔徑。可利用反覆圖案化及蝕刻處理來形成環形空腔，其藉由在各層內形成孔洞或開口而使孔隙層自空腔側壁突出。在一特定實施方式中，第一孔徑範圍可介於30nm與50nm之間，及第二孔徑範圍介於40nm與100nm之間，例如圖3所示。
在其他環形空腔的實施方式中，膜堆疊內的開口可為橢圓形，而且不必為完美的圓形，以使方塊704之中所述之尺寸可近似MTJ 104的任何期望幾何結構。此外，其他實施方式可包括額外的支架層及孔隙層，如圖5所示。
在另一特定實施方式中，膜堆疊可包括三支架層及三孔隙層，如圖5所示之預先圖案化薄化樣品500。支架層會以不同的距離隔開孔隙層，離基板202越遠的支架層通常變得越大。舉例而言，第一支架層206(例如200nm)可厚於第二支架層208(例如50nm)及第三支架層504(例如100nm)。此外，對應孔隙層中的開口直徑亦可變化，使得第一孔隙層210(例如50nm)可大於第二孔隙層212(例如30nm)及第三孔隙層502(例如40nm)。然而，在其他實施方式中，開口可為相同或類似尺寸。舉例而言，第一孔隙層210及第三孔隙層502可具有類似尺寸的開口，而第二孔隙層212可相對小約10nm至30nm。在另一實施方式中，第二孔隙層212及第三孔隙層502可具有類似尺寸的開口，而第一孔隙層210可相對大約10nm至30nm。
在方塊706，金屬膜層可沉積通過預先圖案化樣品200，以使基板上的MTJ 104與環形空腔的側壁實際上分開。如以上所述，預先圖案化樣品200將最不可能在基板202上產生均勻金屬層的金屬離子進行表面除去。金屬膜層可包括至少二種不同的類型，包括(但不限於)Ta、Ru、Pt、Co、Fe、Ni、Mg、或其任何組合，其係可用以形成自由層116及固定層114(如有關圖1之說明中所述)。此外，可在二金屬層之間設置有阻障層112，其可包括能限制電子在固定層114與自由層116之間移動的任何介電材料(如MgO)。
在方塊708，可使用半導體處理領域中具有通常知識者所熟知的任何反應性離子蝕刻處理、任何化學機械研磨處理、濕式化學處理、或其任何 組合，以自基板202移除預先圖案化樣品200。在一些實施方式中，在移除預先圖案化樣品200之前，可將填充層沉積至預先圖案化樣品200上，以填充環形空腔。在此情況下，藉由防止流體直接連通至基板202上的MTJ 104，填充層可實現更均勻的移除處理。以此方式，能將更積極的移除技術應用在預先圖案化樣品200，同時使對於MTJ 104的任何損壞降到最低。填充層可包括任何材料，其可為相同或類似於支架層或孔隙層的材料，然而並非所有實施方式都需要支架層、孔隙層、及填充層之間的類似材料。
應瞭解到實施方式部分(非發明摘要部分)係意欲用以解釋申請專利範圍。發明摘要部分可提供本揭露內容的一或更多實施方式(但絕非所有的範例實施方式)，故不欲使發明摘要部分以任何方式限制本揭露內容及隨附的申請專利範圍。
雖然本揭露內容已藉由其一或更多實施方式的敘述來加以說明，且儘管已相當詳細地說明這些實施方式，但仍不欲使隨附的申請專利範圍限定或以任何方式限縮至上述細節。本領域中具有通常知識者將輕易瞭解額外的優點及變化。因此，本發明的更廣泛實施態樣並不限於所顯示及敘述的這些特定細節、代表性設備及方法、及說明性範例。因此，在不離開廣義發明概念之範圍的情況下，當可實施上述細節的變更。

Claims (20)

  1. 一種用於製造半導體結構的方法，包含：在該基板上形成膜堆疊，該膜堆疊包含二或更多支架層及至少一孔隙層；在該膜堆疊中形成空腔，以使該基板的一部分露出；自該空腔內移除該些支架層的一部分，以使該孔隙層突出至該空腔內；在該基板上形成金屬膜堆疊，該金屬膜堆疊設置在該空腔內且包含至少二種不同類型的金屬；及自該基板移除該膜堆疊，並留下位於該基板上之該金屬膜堆疊。
  2. 如申請專利範圍第1項之用於製造半導體結構的方法，其中該基板上之該金屬膜堆疊實際上與該膜堆疊分開。
  3. 如申請專利範圍第1項之用於製造半導體結構的方法，其中該二或更多支架層包含矽氧化物，且該孔隙層包含矽氮化物。
  4. 如申請專利範圍第1項之用於製造半導體結構的方法，其中該二或更多支架層包含第一介電材料組成物及第二介電材料組成物，該第二介電材料組成物與該第一介電材料組成物不同。
  5. 如申請專利範圍第1項之用於製造半導體結構的方法，其中該空腔包含設置在該膜堆疊內之二或更多空腔，使得該基板的不同部分露出。
  6. 如申請專利範圍第1項之用於製造半導體結構的方法，其中移除該些支架層的步驟包含：以比該孔隙層更高的速率來移除該些支架層的一部分。
  7. 如申請專利範圍第6項之用於製造半導體結構的方法，其中該膜堆疊包含被至少一支架層隔開的二或更多孔隙層。
  8. 如申請專利範圍第7項之用於製造半導體結構的方法，其中移除該些支架層的步驟包含：以比設置在該第一孔隙層與該基板之間的第二孔隙層更高的速率來移除第一孔隙層的一部分。
  9. 如申請專利範圍第1項之用於製造半導體結構的方法，其中形成該金屬堆疊的步驟包含：在該基板上沉積不同金屬組成物的二或更多層。
  10. 如申請專利範圍第1項之用於製造半導體結構的方法，其中該至少二種不同類型的金屬層包含下列金屬其中至少二者：Ta、Ru、Pt、Co、Fe、Ni、Mg、或其任何組合。
  11. 如申請專利範圍第1項之用於製造半導體結構的方法，其中該金屬膜堆疊包含設置在該金屬層其中至少二者之間的MgO層。
  12. 一種用於製造半導體結構的方法，包含：在基板上形成膜堆疊，該膜堆疊包含二或更多支架層及一或更多孔隙層；形成穿過該膜堆疊的環形空腔，該環形空腔使該基板的表面露出，該環形空腔包含該些支架層的一或複數第一孔徑及該些孔隙層的一或複數第二孔徑，該一或複數第一孔徑大於該一或複數第二孔徑；在該基板上形成金屬膜堆疊，該金屬膜堆疊係與該環形空腔的側壁分開；及自該基板移除該膜堆疊，並留下位於該基板上之該金屬膜堆疊。
  13. 如申請專利範圍第12項之用於製造半導體結構的方法，其中該膜堆疊包含介於300nm與1000nm之間的厚度，且該些支架層包含介於30nm與1000nm之間的厚度及該些孔隙層包含介於5nm與30nm之間的厚度。
  14. 如申請專利範圍第12項之用於製造半導體結構的方法，其中該膜堆疊包含：第一孔隙層，包含介於5nm與30nm之間的厚度；第一支架層，設置成與該第一孔隙層實際接觸，該第一支架層包含介於300nm與1000nm之間的厚度；第二孔隙層，設置成與該第一支架層實際接觸，該第二孔隙層包含介於5nm與30nm之間的厚度；及第二支架層，設置成與該第二孔隙層實際接觸，該第二支架層包含介於20nm與50nm之間的厚度。
  15. 如申請專利範圍第14項之用於製造半導體結構的方法，其中該膜堆疊更包含：第三孔隙層，包含介於5nm與30nm之間的厚度及介於30nm與50nm之間的穿透直徑；及第三支架層，設置成與該第三孔隙層實際接觸，該第三支架層包含介於300nm與1000nm之間的厚度。
  16. 如申請專利範圍第12項之用於製造半導體結構的方法，其中該一或複數第一孔徑係介於30nm與50nm之間，且該一或複數第二孔徑係介於40nm與100nm之間。
  17. 如申請專利範圍第12項之用於製造半導體結構的方法，其中該膜堆疊包含介於30nm與1000nm之間的第一支架層厚度，且該些孔隙層包含小於10nm的厚度。
  18. 如申請專利範圍第12項之用於製造半導體結構的方法，其中移除該膜堆疊的步驟包含：將填充層塗佈至該空腔內，以覆蓋該金屬膜堆疊。
  19. 如申請專利範圍第18項之用於製造半導體結構的方法，其中移除該膜堆疊及該填充層的步驟包含：使該基板曝露至反應性離子蝕刻處理、化學機械研磨處理、濕式化學處理、或其任何組合。
  20. 一種半導體結構，包含：基板，用以製作微電子元件，該基板包含形成在該基板上的多層膜堆疊；及準直器結構，形成在該多層膜堆疊之中，該準直器結構包含：空腔，使該基板露出；間隔物部分，形成該空腔的側壁；第一孔隙部分，形成該空腔的第一開口，該第一孔隙部分自該空腔的該側壁突出至該空腔內，該第一開口的側壁延伸超過該空腔的該側壁；第二孔隙部分，形成該空腔的第二開口，該第二孔隙部分自該空腔的該側壁延伸至該空腔內，同時維持該基板透過該第二開口而露出，該第二開口的側壁延伸超過該空腔的該側壁，該第二孔隙部分係設置在該第一孔隙部分與該基板之間，該第二開口具有小於該第一開口的尺寸；及金屬膜堆疊，形成在該基板上方，該金屬膜堆疊配置在該準直器結構中、由該多層膜堆疊包圍、並配置在該準直器結構之該第二孔隙部分下方，該金屬膜堆疊與該多層薄膜堆疊間隔開。
TW106116028A 2016-05-18 2017-05-16 半導體結構及形成半導體結構的方法 TWI675499B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/158,183 US10109789B2 (en) 2016-05-18 2016-05-18 Methods for additive formation of a STT MRAM stack
US15/158,183 2016-05-18

Publications (2)

Publication Number Publication Date
TW201807851A TW201807851A (zh) 2018-03-01
TWI675499B true TWI675499B (zh) 2019-10-21

Family

ID=60330513

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106116028A TWI675499B (zh) 2016-05-18 2017-05-16 半導體結構及形成半導體結構的方法

Country Status (4)

Country Link
US (2) US10109789B2 (zh)
JP (1) JP6640147B2 (zh)
KR (1) KR101976261B1 (zh)
TW (1) TWI675499B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10109789B2 (en) * 2016-05-18 2018-10-23 Tokyo Electron Limited Methods for additive formation of a STT MRAM stack
CN111162164B (zh) * 2018-11-08 2023-06-13 江苏鲁汶仪器股份有限公司 一种半导体器件制作方法
US10924112B2 (en) * 2019-04-11 2021-02-16 Ememory Technology Inc. Bandgap reference circuit
DE102019211468A1 (de) 2019-07-31 2021-02-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Vertikale verbindungshalbleiter-struktur und verfahren zum herstellen derselbigen
DE102019211465A1 (de) * 2019-07-31 2021-02-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleiter-bauelementstruktur mit verbindungshalbleiter und verfahren zum herstellen derselbigen

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5534743A (en) * 1993-03-11 1996-07-09 Fed Corporation Field emission display devices, and field emission electron beam source and isolation structure components therefor
TW200522258A (en) * 2003-12-18 2005-07-01 United Microelectronics Corp Method of forming a dual damascene copper wire

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0311628A (ja) * 1989-06-08 1991-01-18 Fujitsu Ltd 半導体装置およびその製造方法
JP3576118B2 (ja) 2001-03-30 2004-10-13 株式会社東芝 磁気抵抗効果素子およびその製造方法
US6628052B2 (en) * 2001-10-05 2003-09-30 Hewlett-Packard Development Company, L.P. Enhanced electron field emitter spindt tip and method for fabricating enhanced spindt tips
US6828639B2 (en) 2002-07-17 2004-12-07 Micron Technology, Inc. Process flow for building MRAM structures
US6989327B2 (en) * 2004-01-31 2006-01-24 Hewlett-Packard Development Company, L.P. Forming a contact in a thin-film device
JP2010040616A (ja) 2008-08-01 2010-02-18 Opnext Japan Inc 電極形成方法および半導体素子
JP2011238679A (ja) 2010-05-07 2011-11-24 Fujitsu Semiconductor Ltd 磁気記憶装置の製造方法及び磁気記憶装置
US9728444B2 (en) * 2015-12-31 2017-08-08 International Business Machines Corporation Reactive ion etching assisted lift-off processes for fabricating thick metallization patterns with tight pitch
US10109789B2 (en) * 2016-05-18 2018-10-23 Tokyo Electron Limited Methods for additive formation of a STT MRAM stack

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5534743A (en) * 1993-03-11 1996-07-09 Fed Corporation Field emission display devices, and field emission electron beam source and isolation structure components therefor
TW200522258A (en) * 2003-12-18 2005-07-01 United Microelectronics Corp Method of forming a dual damascene copper wire

Also Published As

Publication number Publication date
US20170338405A1 (en) 2017-11-23
TW201807851A (zh) 2018-03-01
US10665779B2 (en) 2020-05-26
JP2017208546A (ja) 2017-11-24
KR101976261B1 (ko) 2019-09-10
JP6640147B2 (ja) 2020-02-05
KR20170130311A (ko) 2017-11-28
US20190019946A1 (en) 2019-01-17
US10109789B2 (en) 2018-10-23

Similar Documents

Publication Publication Date Title
TWI675499B (zh) 半導體結構及形成半導體結構的方法
CN105845821B (zh) 工艺损害最小化的自对准磁阻式随机存取存储器(mram)结构
TWI722042B (zh) 磁阻隨機存取記憶體及其製造方法
CN109979961B (zh) 磁阻式随机存取存储器结构及其制造方法
US9306156B2 (en) Methods of manufacturing a magnetoresistive random access memory device
CN107039581B (zh) 半导体结构、电极结构及其形成方法
US8642358B2 (en) Method for fabricating magnetic tunnel junction device
US9685604B2 (en) Magnetoresistive random access memory cell and fabricating the same
KR20200066559A (ko) 자기 터널 접합 디바이스 및 그 형성 방법
US10622551B2 (en) Manufacturing techniques and devices for magnetic tunnel junction devices
US20170069835A1 (en) Method of manufacturing magnetoresistive memory device
CN109817660A (zh) 磁阻式随机存取记忆体装置
KR102276541B1 (ko) 자기 메모리 장치 및 이의 제조 방법
US20160043136A1 (en) Magnetic memory devices
CN111063797B (zh) 磁通道接面结构与其制造方法
KR102105726B1 (ko) 디바이스 제조 방법
TW202030882A (zh) 磁性儲存裝置
CN111613719B (zh) 一种制作磁性随机存储器单元阵列的方法
CN108376690B (zh) 一种用于制造高密度mram的自对准互联方法
US9514955B2 (en) Patterning of a hard mask material
JP7196289B2 (ja) 磁気トンネル接合部への上部接点を形成する方法
US9224787B2 (en) Method for fabricating nonvolatile memory device
US11239086B2 (en) Back end memory integration process
JP6564683B2 (ja) デバイスの製造方法
CN111816224B (zh) 一种磁性隧道结存储阵列单元及其外围电路的制备方法