CN110095889A - 显示面板及其制作方法 - Google Patents

Abstract

本发明公开了一种显示面板，包括第一导电层、第一绝缘层、第二导电层、第二绝缘层、第一连接孔以及第一透明导电层。第一导电层设置在基板上并包括第一接触垫设置在周边区。第一绝缘层设置在第一导电层上。第二导电层设置在第一绝缘层上并包括第二接触垫设置在周边区。第二绝缘层设置在第一绝缘层上与第二导电层上。第一连接孔贯穿第一绝缘层与第二绝缘层，并暴露部分第一接触垫以及部分第二接触垫。第一透明导电层设置在第二绝缘层上并包括第一连接电极覆盖第一连接孔。第一连接电极透过第一连接孔而直接接触并电连接第一接触垫以及第二接触垫，且第一连接孔、第一接触垫、第二接触垫以及第一连接电极构成一转接结构。

Description

显示面板及其制作方法

技术领域

本发明涉及一种显示面板及其制作方法，特别是涉及一种具有较小转接结构占用面积的显示面板及其制作方法。

背景技术

在現有的显示面板的周边区中，导线可由不同的导电层构成。在此状况下，导线在不同导电层中会分别设置接触垫，并透过各自对应的连接孔使得不同导电层的接触垫可互相连接，进而使得导线在不同导电层之间均能维持电连接，因此不同导电层之间的转接通常需要大于两个连接孔的面积。此外，接触垫也会设计成具有一定的面积，以确保连接孔能够对应接触垫设置。在目前显示面板的分辨率或像素数目(pixels per inch，PPI)不断提升下，周边区中的导线数目也不断增加，使得接触垫在周边区占用面积的比例随着增加，进而使得显示面板的边框尺寸难以缩减，连带增加实现窄边框(narrow border)显示面板的困难度。

发明内容

本发明所要解决的技术问题是现有技术中导线的转接结构占有一定的面积，不同层的导线分别藉由不重叠的接触洞以及同时跨越两个接触洞的转接垫而连接，因而造成显示面板的边框尺寸无法进一步缩减。

为解决上述技术问题，本发明提供一种显示面板，包括显示区和周边区，周边区设置在显示区的至少一侧，其中显示面板包括第一导电层、第一绝缘层、第二导电层、第二绝缘层、第一连接孔以及第一透明导电层。第一导电层设置在基板上，第一导电层包括第一接触垫设置在周边区。第一绝缘层设置在第一导电层上。第二导电层设置在第一绝缘层上，第二导电层包括第二接触垫设置在周边区。第二绝缘层设置在第一绝缘层上与第二导电层上。第一连接孔贯穿第一绝缘层与第二绝缘层，并暴露部分第一接触垫以及部分第二接触垫。第一透明导电层设置在第二绝缘层上，第一透明导电层包括第一连接电极覆盖第一连接孔。第一连接电极透过第一连接孔而直接接触并电连接第一接触垫以及第二接触垫，且第一连接孔、第一接触垫、第二接触垫以及第一连接电极构成一转接结构。

为解决上述技术问题，本发明提供一种显示面板的制作方法，其包括以下步骤。在基板上形成第一导电层，第一导电层包括第一接触垫设置在周边区。形成第一绝缘层在第一导电层上。形成第二导电层在第一绝缘层上，第二导电层包括第二接触垫设置在周边区。形成第二绝缘层在第一绝缘层上与第二导电层上。移除部分第一绝缘层与部分第二绝缘层以形成第一连接孔，第一连接孔贯穿第一绝缘层与第二绝缘层，并暴露部分第一接触垫以及部分第二接触垫。形成第一透明导电层在第二绝缘层上，第一透明导电层包括第一连接电极覆盖第一连接孔，其中第一连接电极透过第一连接孔而直接接触并电连接第一接触垫以及第二接触垫，且第一连接孔、第一接触垫、第二接触垫以及第一连接电极构成一转接结构。

本发明设置在显示面板周边区(如扇出区域或栅极驱动电路)内的转接结构，其具有第一连接孔同时暴露出部分第一接触垫以及部分第二接触垫，使得覆盖第一连接孔的第一连接电极可同时接触并电连接第一接触垫以及第二接触垫。因此，相较于现有显示面板的转接结构，本发明的转接结构只需包括一个连接孔，借此可缩小转接结构所需要的面积，进而节省周边区的空间利用，并使得显示面板可具有更窄的边框。另一方面，本发明的第一连接电极沿着第一绝缘层的侧壁延伸以连接第一接触垫和第二接触垫，换言之，电流自第二接触垫传递至第一接触垫仅需经过大约相同于第一绝缘层厚度的部分第一连接电极。因此，在本发明中，可缩短电流自第二接触垫传递至第一接触垫所需的路径，借此使得电流自第二接触垫传递至第一接触垫的阻抗减少，进而使得转接结构在整体面积缩小的状况下还可维持优良的导电特性。

附图说明

图1为本发明第一实施例的显示面板的俯视示意图。

图2为本发明第一实施例的显示面板的部分扇出区域内走线的示意图。

图3为本发明第一实施例的转接结构的剖视示意图。

图4A至图4D为本发明第一实施例的转接结构的制作方法示意图。

图5为現有显示面板扇出区域的局部放大图。

图6为沿图5的剖线II-II'的剖视示意图。

图7为本发明另一实施例的显示面板的部分扇出区域内走线的示意图。

图8为本发明第一实施例的栅极驱动电路的示意图。

图9为图8的栅极驱动电路中第n级移位寄存器的等效电路图。

图10为图9的第n级移位寄存器与对应信号线的电路布局图。

图11为图9应用現有转接结构的第n级移位寄存器与对应信号线的电路布局图。

图12为栅极驱动电路中第n级移位寄存器的另一等效电路图。

图13为图12的第n级移位寄存器与对应信号线的电路布局图。

图14为图12应用現有转接结构的第n级移位寄存器与对应信号线的电路布局图。

图15为本发明第一实施例的像素结构的俯视示意图。

图16为本发明第一实施例的像素结构的剖视示意图。

图17为本发明第二实施例的像素结构的剖视示意图。

图18为本发明第二实施例的转接结构的剖视示意图。

图19为本发明第三实施例的像素结构的剖视示意图。

图20为本发明第四实施例的像素结构的剖视示意图。

图21为本发明第五实施例的像素结构的剖视示意图。

图22为本发明第三实施例的转接结构的剖视示意图。

图23A至图23C为本发明不同变化实施例转接结构的俯视示意图。

图24为沿图23C的剖线IV-IV'的剖视示意图。

图25A至图25D为本发明不同转接结构的实际结构的俯视示意图。

其中，附图标记说明如下：

100 基板

102 控制集成电路

103 控制集成电路区域

104 栅极驱动电路

106 第一导电层

1061 第一导线

106E、108E 边缘

106P 第一接触垫

106Pa、108Pb 凹口

108 第二导电层

1081 第二导线

1082 第三导线

1083 第四导线

108P 第二接触垫

108Pa 凸出部

110 走线

112 第一绝缘层

112S、114S_1、114S_2、116S_1、116S_2 侧壁

114 第二绝缘层

116 第三绝缘层

117 第四绝缘层

117a、117b 穿孔

118 第一透明导电层

1181 第一连接电极

1182 连接电极

1183 第二连接电极

120 预充电单元

122 上拉单元

124 第一下拉单元

126 第二下拉单元

128 薄膜晶体管

128C 半导体层

128D 漏极

128G 栅极

128S 源极

130 第二透明导电层

BW 反向输入信号

BWL 反向输入信号线

CE 共同电极

CEa、PEa 狭缝

CL1～CL4 时钟信号线

CNL1～CNL7 连接线

CS1～CS4、CSM 时钟信号

Cx 电容

D1 第一方向

D2 第二方向

D3 第三方向

DL 数据线

DP 显示面板

DR 显示区

EL 结束信号线

ES 结束信号

FO 扇出区域

FW 顺向输入信号

FWL 顺向输入信号线

GP 间隙

GI 栅极绝缘层

GPW1、GPW2 下拉控制信号

IL 起始信号线

IN1、IN2 输入信号

IS 起始信号

L1、L2 长度

OUT(1)～OUT(M)、OUT(n) 扫描信号

PC(n) 预充电信号

PE 像素电极

PR 周边区

PSL 电势信号线

Q1、Q2、R、S 节点

SGL1～SGL12 信号线

SL 扫描线

PX 像素

SR 移位寄存器

T1～T13 薄膜晶体管

TH1、TH1'、TH21 第一连接孔

TH22、TH3、TH3' 第二连接孔

TH31 第一部分

TH32 第二部分

TS1、TS1'、TS”、TS2、TS3、TS4、A～P、a～p 转接结构

V 垂直投影方向

VGL 栅极低电压

W、W1～W5 宽度

θ、-θ 夹角

具体实施方式

为使本领域技术人员能更进一步了解本发明，以下特列举本发明的优选实施例，并配合附图详细说明本发明的构成内容及所欲达成的功效。须注意的是，附图均为简化的示意图，因此，仅显示与本发明有关之组件与组合关系，以对本发明的基本架构或实施方法提供更清楚的描述，而实际的组件与布局可能更为复杂。另外，为了方便说明，本发明的各附图中所示之组件并非以实际实施的数目、形状、尺寸做等比例绘制，其详细的比例可依照设计的需求进行调整。

请参考图1至图3，图1为本发明第一实施例的显示面板的俯视示意图，图2为本发明第一实施例的显示面板的部分扇出区域内走线的示意图，以及图3为本发明第一实施例的转接结构的剖视示意图，其中图3为沿图2的剖线I-I'的剖视示意图。本发明显示面板以液晶显示面板为例，但不以此为限，也可为其他类型的平面显示面板，例如(但不限于)电泳显示面板、有机发光显示面板或微型发光二极管显示面板。如图1所示，本实施例的一显示面板DP包括一基板100，其可例如是硬质基板例如玻璃基板、塑料基板、石英基板或蓝宝石基板，也可为例如是包含聚亚酰胺材料(polyimide，PI)或聚对苯二甲酸乙二酯材料(polyethylene terephthalate，PET)的可挠式基板，但不以此为限。基板100包括一显示区DR和一周边区PR，周边区PR设置在显示区DR的至少一侧。本实施例的周边区PR环绕显示区DR，但不以此为限。基板100上设有多条扫描线SL和多条数据线DL，在本实施例中，扫描线SL是由一第一导电层106所形成，而数据线DL是由一第二导电层108所形成，但不以此为限。数据线DL沿一第一方向D1延伸，扫描线SL沿一第二方向D2延伸，且第一方向D1和第二方向D2不同或不平行。本实施例的第一方向D1垂直于第二方向D2，但不限于此。数据线DL和扫描线SL在显示区DR内交错出多个像素PX，且其例如是以矩阵方式排列。各个像素PX可以发出对应颜色的光线，进而使得显示面板DP的显示区DR可以显示出图像。另一方面，本实施例的显示面板DP还包括一控制集成电路(integrated circuit，IC)102以及两栅极驱动电路(gatedriver circuit)104，且基板100包括一控制集成电路区域103，设置在周边区PR中，其中栅极驱动电路104分别设置在显示区DR在第二方向D2上的两侧，而控制集成电路102设置在显示区DR在第一方向D1上的一侧且位在控制集成电路区域103中，但栅极驱动电路104与控制集成电路102的数量与设置位置都不以上述为限。在本实施例中，控制集成电路102包括源极驱动电路，且控制集成电路102可以芯片的形式或是SOG(System on Glass)的方式设置在基板100的控制集成电路区域103中，但不以此为限。在变化实施例中，控制集成电路102可以芯片的形式设置在可挠式或硬式电路板后再电连接至基板100上的连接垫，且所述连接垫电连接数据线DL与栅极驱动电路104。控制集成电路102输出数据信号至数据线DL，且输出控制信号至栅极驱动电路104，但不以此为限。在变化实施例中，栅极驱动电路104的控制信号可由其它的控制芯片提供。此外，在本实施例中，栅极驱动电路104为阵列基板列驱动(Gate driver on Array；GOA)电路结构，但不以此为限。在变化实施例中，栅极驱动电路104可制作为芯片后再设置于基板100上，或设置在可挠式或硬式电路板后再电连接至基板100上的连接垫，且所述连接垫电连接扫描线SL。在本实施例中，各条数据线DL可电连接至控制集成电路102，各条扫描线SL可电连接至至少一个栅极驱动电路104。数据线DL和栅极驱动电路104可透过一扇出区域FO内的走线110电连接至控制集成电路102。举例来说，栅极驱动电路104可包括多条控制信号线(例如时钟信号线、起始信号线与结束信号线)，所述控制信号线可透过扇出区域FO内的走线110电连接至控制集成电路102，以使控制集成电路102可传送控制信号(例如时钟信号、起始信号与结束信号)至栅极驱动电路104。在本实施例中，其中至少一部分的走线110可具有至少一弯折部分，使得走线110能够汇聚至控制集成电路102，以节省周边区PR的空间利用。

请继续参考图2，其绘示出一部分扇出区域FO内走线110的结构。本实施例走线110的结构可例如是由第一导电层106中的导线和第二导电层108中的导线构筑而成，但不限于此。在本实施例中，第一导电层106包括多条第一导线1061，而第二导电层108包括多条第二导线1081、多条第三导线1082和多条第四导线1083。第二导线1081和第四导线1083可与显示区DR内的数据线DL连接，且第二导线1081和第四导线1083沿第二方向D2交替排列设置且彼此分隔。各条第二导线1081和一条第一导线1061透过一转接结构TS1连接，各条第四导线1083和一条第三导线1082直接连接，其中第一导线1061和第三导线1082交替排列设置。第一导线1061和第三导线1082均具有弯折部分，使得第一导线1061和第三导线1082可沿不同于第一方向D1和第二方向D2的方向延伸，例如图2中绘示的第三方向D3，并进一步和控制集成电路102连接。由于第一导线1061和第三导线1082由不同导电层所形成，且第一导线1061和第三导线1082之间设置有绝缘材料(如下文将介绍的第一绝缘层112)，使得第一导线1061和第三导线1082彼此电隔离，因此能够缩短第一导线1061和第三导线1082之间在基板100上的投影距离，以节省扇出区域FO(亦即周边区PR)的空间利用。举例而言，本实施例的第一导线1061和第三导线1082相邻设置，且第一导线1061和第三导线1082不重叠，但不限于此。本实施例利用转接结构TS1在扇出区域FO将第二导线1081转接到第一导线1061的方法并不限制应用于电连接数据线DL的走线110与电连接栅极驱动电路104的走线110。在一实施例中，显示面板DP并不具有栅极驱动电路104，其中扫描线SL可透过周边区PR的导线经扇出区域FO电连接至控制集成电路102，且控制集成电路102包括栅极驱动电路。举例而言，扫描线SL可和周边区PR内第一导电层106的导线连接，此第一导电层106的导线可直接连接至控制集成电路102，或者，此第一导电层106的导线可利用转接结构TS1在扇出区域FO转接到第二导电层108的导线，并利用第二导电层108的导线连接至控制集成电路102，但不限于此。在另一实施例中，利用转接结构TS1在扇出区域FO将第二导线1081转接到第一导线1061的方法可应用于一内嵌式触控显示面板的触控感测线(touch sensing line)。举例而言，可将位于周边区PR内电连接触控感测线的导线(例如以第一导电层106或第二导电层108构成)透过转接结构TS1转接到另一导电层(例如第二导电层108或第一导电层106)的导线，并藉由此另一导电层的导线电连接至控制集成电路102，但不限于此。此外，转接结构TS1的形状可例如为矩形。本实施例中的转接结构TS1的形状为正方形，但不以此为限。接着，下文将详细介绍本实施例的转接结构TS1。

如图2和图3所示，第一导电层106设置在基板100上并包括第一接触垫106P设置在周边区PR。详细而言，图2和图3中的第一接触垫106P设置在周边区PR的扇出区域FO内，且第一接触垫106P设置在第一导线1061的一端。显示面板DP包括一第一绝缘层112设置在第一导电层106上，而第二导电层108设置在第一绝缘层112上并包括第二接触垫108P设置在周边区PR的扇出区域FO内，且第二接触垫108P设置在第二导线1081的一端。本实施例第一接触垫106P的面积可大于第二接触垫108P的面积，但不以此为限。显示面板DP还包括一第二绝缘层114设置在第一绝缘层112与第二导电层108上，以及一第三绝缘层116设置在第二绝缘层114和第一绝缘层112之间并设置在第二绝缘层114和第二导电层108之间。显示面板DP具有一第一连接孔TH1贯穿第一绝缘层112、第二绝缘层114和第三绝缘层116，并暴露部分第一接触垫106P以及部分第二接触垫108P。在第一连接孔TH1中，第二接触垫108P与第一接触垫106P在一垂直投影方向V上部分重叠，其中垂直投影方向V垂直于基板100的表面。此外，本实施例的第一连接孔TH1的宽度W可为约2微米至约7微米，但不限于此。显示面板DP还包括一第一透明导电层118设置在第二绝缘层114上并包括一第一连接电极1181，其面积可大于第一连接孔TH1的面积，使得第一连接电极1181可覆盖并延伸进入第一连接孔TH1，进而使得第一连接电极1181可透过第一连接孔TH1而直接接触并电连接第一接触垫106P以及第二接触垫108P。举例而言，如图2所示，本实施例的第一连接电极1181具有一长度L1，其范围是约8微米(micrometer)至约13微米，但不以此为限。另外，本实施例的第一连接电极1181的面积大于第一接触垫106P或第二接触垫108P的面积，但不以此为限。然而为了使图能清楚表示，图2中的第一连接电极1181是绘示成与第一接触垫106P具有相同的面积。类似的绘示方法也应用于下文的图5、图7、图10、图11、图13和图14，不再赘述。此外，在变化实施例中，第一连接电极1181的面积可大于第一连接孔TH1的面积，但小于第一接触垫106P与第二接触垫108P的面积，同样可使得第一连接电极1181透过第一连接孔TH1而直接接触并电连接第一接触垫106P以及第二接触垫108P。在本实施例中，第一连接孔TH1、第一接触垫106P、第二接触垫108P以及第一连接电极1181构成转接结构TS1。借此，透过转接结构TS1可将第二导电层108的第二导线1081转接到第一导电层106的第一导线1061。

请参考图4A至图4D并一并参考图3，其中图4A至图4D为本发明第一实施例的转接结构的制作方法示意图。本实施例转接结构TS1的制作方法包括以下步骤。首先，在基板100上形成图案化的第一导电层106，第一导电层106包括第一接触垫106P(如图4A所示)与第一导线1061设置在周边区PR。接着，形成第一绝缘层112在第一导电层106上。然后，形成图案化的第二导电层108在第一绝缘层112上，第二导电层108包括第二接触垫108P(如图4B所示)与第二导线1081至少设置在周边区PR，其中第二接触垫108P与第一接触垫106P在基板100表面上的的投影部分重叠。本实施例的第一导电层106和第二导电层108可例如是图案化金属层，但不以此为限。接着，依序形成第三绝缘层116和第二绝缘层114在第一绝缘层112上与第二导电层108上。本实施例的第一绝缘层112、第二绝缘层114和第三绝缘层116可例如包括氧化硅(silicon oxide)、氮化硅(silicon nitride)或氮氧化硅(siliconoxynitride)等绝缘材料，但不以此为限。接着，移除部分第一绝缘层112、部分第二绝缘层114与部分第三绝缘层116以形成第一连接孔TH1(如图4C所示)，暴露部分第一接触垫106P以及部分第二接触垫108P。本实施例形成第一连接孔TH1的方法可例如包括一光刻工艺和一蚀刻工艺，但不以此为限。然后，形成图案化的第一透明导电层118在第二绝缘层114上，其中本实施例的第一透明导电层118可包括透明导电材料如氧化铟锡(indium tin oxide，ITO)、氧化铟锌(indium zinc oxide，IZO)或氧化铝锌(aluminum zinc oxide,AZO)。第一透明导电层118包括第一连接电极1181覆盖并延伸进入第一连接孔TH1(如图3与图4D所示)。其中，第一连接电极1181透过第一连接孔TH1而直接接触并电连接第一接触垫106P以及第二接触垫108P，且第一连接孔TH1、第一接触垫106P、第二接触垫108P以及第一连接电极1181构成本实施例的转接结构TS1。

请参考图5和图6，图5为现有显示面板扇出区域的局部放大图，而图6为沿图5的剖线II-II'的剖视示意图。如图5和图6所示，在现有显示面板的转接结构TS2中，第一接触垫106P和第二接触垫108P在垂直投影方向V上并未重叠。此外，转接结构TS2包括一第一连接孔TH21和一第二连接孔TH22，两者在垂直投影方向V上不互相重叠，且第一连接孔TH21和第二连接孔TH22在基板100上的投影之间具有一间隙GP。第一连接孔TH21暴露部分第一接触垫106P，而第二连接孔TH22暴露部分第二接触垫108P。再者，第一透明导电层118的连接电极1182自第一连接孔TH21横跨至第二连接孔TH22并同时覆盖第一连接孔TH21和第二连接孔TH22，使得第二接触垫108P可透过连接电极1182电连接至第一接触垫106P。换言之，转接结构TS2中的连接电极1182需具有较大的面积以同时涵盖第一连接孔TH21和第二连接孔TH22。举例而言，图5中转接结构TS2的连接电极1182具有一长度L2，其大约是31微米。因此，具有较大面积的转接结构TS2使得制作窄边框的显示面板变为困难。

根据本实施例的转接结构TS1，由于第一连接孔TH1同时暴露出部分第一接触垫106P以及部分第二接触垫108P，使得覆盖第一连接孔TH1的第一连接电极1181可同时接触并电连接第一接触垫106P以及第二接触垫108P。因此，相较于现有显示面板的转接结构TS2，本实施例的转接结构TS1只需包括一个连接孔，借此可缩小第一连接电极1181和转接结构TS2所需要的面积，进而节省扇出区域FO(亦即周边区PR)的空间利用，并使得显示面板DP可具有更窄的边框。另一方面，如图3所示，本实施例的第一连接电极1181在和第二接触垫108P接触后沿着第一绝缘层112的侧壁112S延伸至第一接触垫106P。换言之，电流自第二接触垫108P传递至第一接触垫106P仅需经过大约相同于第一绝缘层112厚度的一部分第一连接电极1181。反观现有显示面板的转接结构TS2，其中电流自第二接触垫108P传递至第一接触垫106P需经过横跨彼此不重叠的第一连接孔TH21、第二连接孔TH22和间隙GP，也就是第二连接电极1182在和第二接触垫108P接触后沿着第三绝缘层116的侧壁116S_1、第二绝缘层114的侧壁114S_1、间隙GP、第二绝缘层114的侧壁114S_2、第三绝缘层116的侧壁116S_2与第一绝缘层112的侧壁112S延伸至第一接触垫106P。换言之，图3实施例中转接结构TS1中第二接触垫108P与第一接触垫106P间的电阻小于现有显示面板的转接结构TS2中第二接触垫108P与第一接触垫106P间的电阻。举例来说，若是第一绝缘层112、第二绝缘层114与第三绝缘层116的厚度的厚度分别为H1、H2与H3，则图3实施例转接结构TS1中第二接触垫108P与第一接触垫106P间的电阻大约为H1长度的连接电极1182电阻，现有显示面板的转接结构TS2中第二接触垫108P与第一接触垫106P间的电阻大约为(H1+(2xH2)+(2xH3)+GP)长度的连接电极1182电阻，也就是图3实施例中转接结构TS1中第二接触垫108P与第一接触垫106P间的电阻比现有显示面板的转接结构TS2中第二接触垫108P与第一接触垫106P间的电阻少了大约为((2xH2)+(2xH3)+GP)长度的连接电极电阻。因为通常第一连接孔TH21和第二连接孔TH22在基板100上的投影间的间隙GP(例如数微米)远大于第一绝缘层112的厚度(例如介于0.1微米至1微米间)，因此图3实施例中转接结构TS1中第二接触垫108P与第一接触垫106P间的电阻可远小于现有显示面板的转接结构TS2中第二接触垫108P与第一接触垫106P间的电阻。举例来说，当第一连接孔TH21和第二连接孔TH22在基板100上的投影间的间隙GP为例如6微米，而第一绝缘层112的厚度为例如0.4微米，则图3实施例中转接结构TS1中第二接触垫108P与第一接触垫106P间的电阻可小于现有显示面板的转接结构TS2中第二接触垫108P与第一接触垫106P间的电阻的1/15。由此可知，在本实施例中，电流自第二接触垫108P传递至第一接触垫106P所需经过的第一连接电极1181中的路径较短，借此使得电流自第二接触垫108P传递至第一接触垫106P的阻抗减少，进而使得转接结构TS1和第一连接电极1181在整体面积均缩小的状况下还可维持优良的导电特性。在现有显示面板中，通常会将多个转接结构TS2并联以降低阻值，但上述作法也造成容置多个转接结构TS2的面积过大而无法形成窄边框的显示面板。如上所述，本实施例转接结构TS1中第二接触垫108P与第一接触垫106P间的电阻远小于现有显示面板的转接结构中第二接触垫108P与第一接触垫106P间的电阻，因此仅需一个转接结构TS1就可达到现有显示面板中多个转接结构TS2并联的功效，因此可缩小面积以达成窄边框，并可提高可靠度。

请参考图7，图7为本发明另一实施例的显示面板的部分扇出区域内走线的示意图。如图7所示，在本实施例的扇出区域FO中，各条第一导线1061和相邻的其中一条第三导线1082部分重叠设置，以进一步减少第一导线1061和第三导线1082在扇出区域FO中所占用的空间。其中，多条第一导线1061彼此之间仍需分开，使其彼此电隔离。同样的，多条第三导线1082彼此之间亦需分开而电隔离。此外，本实施例中沿图7的剖线III-III'的剖视示意图与图3的实施例类似，于此不再赘述。

在图1的实施例中，显示区DR中的数据线DL电连接周边区PR中的对应的走线110，且走线110由显示区DR的边缘延伸至控制集成电路区域103中且电连接位在控制集成电路区域103中的连接垫(图未示)，其中所述接垫电连接控制集成电路102的焊垫(bondingpad)(图未示)。如图1、图2与图7所示，因为控制集成电路区域103在第二方向D2的宽度小于显示区DR在第二方向D2的宽度，且相邻的数据线DL间的间隙大于控制集成电路区域103中的相邻连接垫间的间隙，因此相邻两走线110在扇出区域FO内具有间隙较相邻的数据线DL间的间隙小的区域，以使走线110朝控制集成电路区域103集中。而将相邻两条走线110间的间隙缩小的方式可藉由将转接结构TS1设置在相邻两条走线110中的一者，以使相邻两条走线110分别形成于第一导电层106与第二导电层108中，以使相邻的走线110间的间隙缩小或是相邻的两条走线110至少部分重叠。

此外，本实施例的转接结构还可应用在栅极驱动电路104中，下文将详细介绍本实施例的栅极驱动电路104及其中的转接结构。请参考图8至图10，图8为本发明第一实施例的栅极驱动电路的示意图，图9为图8的栅极驱动电路中第n级移位寄存器的等效电路图，以及图10为图9的第n级移位寄存器与对应信号线的电路布局图。如图8所示，本实施例的栅极驱动电路104包含时钟信号线CL1～CL4、起始信号线IL、结束信号线EL、顺向输入信号线FWL、反向输入信号线BWL和第1级至第M级移位寄存器SR(1)～SR(M)，其中M为大于或等于5的正整数。时钟信号线CL1～CL4提供时钟信号CS1～CS4至对应的移位寄存器SR(1)～SR(M)。第1级至第M级移位寄存器SR(1)～SR(M)可为阵列基板列驱动(Gate driver on Array；GOA)电路结构。此外，M可为4的多倍数，而时钟信号线CL1提供时钟信号CS1至第1级移位寄存器SR(1)、第5级移位寄存器SR(5)、…和第(M-3)级移位寄存器SR(M-3)，时钟信号线CL2提供时钟信号CS2至第2级移位寄存器SR(2)、第6级移位寄存器SR(6)、…和第(M-2)级移位寄存器SR(M-2)，时钟信号线CL3提供时钟信号CS3至第3级移位寄存器SR(3)、第7级移位寄存器SR(7)、…和第(M-1)级移位寄存器SR(M-1)，且时钟信号线CL4提供时钟信号CS4至第4级移位寄存器SR(4)、第8级移位寄存器SR(8)、…和第M级移位寄存器SR(M)。此外，顺向输入信号线FWL與反向输入信号线BWL分別提供顺向输入信号FW與反向输入信号BW至第1级至第M级移位寄存器SR(1)～SR(M)，起始信号线IL提供起始信号IS至第1级和第2级移位寄存器SR(1)、SR(2)，且结束信号线EL提供结束信号ES至第(M-1)级和第M级移位寄存器SR(M-1)、SR(M)。时钟信号线CL1～CL4、起始信号线IL、结束信号线EL、顺向输入信号线FWL和反向输入信号线BWL可耦接一个或多个芯片，即时钟信号CS1～CS4、起始信号IS、结束信号ES、顺向输入信号线FWL和反向输入信号线BWL可由此一个或多个芯片提供，例如驱动芯片和/或时序控制芯片等，但不限于此。

此外，第1级至第M级移位寄存器SR(1)～SR(M)分别产生第1级至第M级扫描信号OUT(1)～OUT(M)，且扫描信号OUT(1)～OUT(M)可分别输出至图1中与其对应的的扫描线SL。其中，第1级和第2级扫描信号OUT(1)、OUT(2)分别输入至第3级和第4级移位寄存器SR(3)、SR(4)，第(M-1)级和第M级扫描信号OUT(M-1)、OUT(M)分别输入至第(M-3)级和第(M-2)级移位寄存器SR(M-3)、SR(M-2)，而第3级至第(M-2)级扫描信号OUT(3)～OUT(M-2)中的每一扫描信号输入至其上下二级的移位寄存器。例如，第3级扫描信号OUT(3)输入至第1级和第5级移位寄存器SR(1)、SR(5)。

如图9所示，第n级(其中n为1至M的正整数)移位寄存器SR(n)包括预充电单元120和上拉单元122，其中预充电单元120和上拉单元122的一端耦接于节点Q1(其对应预充电信号PC(n))，而上拉单元122的另外一端耦接于节点Q2(其对应第n级扫描信号OUT(n))，节点Q2耦接对应的扫描线SL。预充电单元120接收输入信号IN1、IN2，且根据输入信号IN1、IN2而输出预充电信号PC(n)至节点Q1。预充电单元120包含薄膜晶体管T1、T2。在本实施例中，栅极驱动电路104为双向扫描的驱动电路，而在这些移位寄存器SR(1)～SR(M)中，薄膜晶体管T1的控制端接收输入信号IN1，薄膜晶体管T1的第一端接收顺向输入信号FW，且薄膜晶体管T1的第二端耦接节点Q1。薄膜晶体管T2的控制端接收输入信号IN2，薄膜晶体管T2的第一端接收反向输入信号BW，薄膜晶体管T2的第二端耦接薄膜晶体管T1的第二端，其中顺向输入信号FW与反向输入信号BW在显示面板的显示期间互为反相，也就是当顺向输入信号FW与反向输入信号BW中的一者为高电势时，另一者则为低电势。此外，在栅极驱动电路104为单向扫描的驱动电路实施例中，薄膜晶体管T1的第一端接收一高电势，且薄膜晶体管T2的第一端接收一低电势，并且在图8的栅极驱动电路示意图中，顺向输入信号线FWL和反向输入信号线BWL可分别置换为高电势线与低电势线。其余部分与上述说明类似。举例来说，所述高电势可为栅极高电势(Gate High Voltage，VGH)，而所述低电势可为栅极低电势(Gate LowVoltage，VGL)。在本文中，薄膜晶体管的“控制端”、“第一端”和“第二端”分别是指薄膜晶体管的栅极、源极和漏极，或者分别是指薄膜晶体管的栅极、漏极和源极。

若移位寄存器SR(n)为第1级或第2级移位寄存器(即n为1或2)，则输入信号IN1为起始信号IS，且输入信号IN2为第(n+2)级移位寄存器SR(n+2)输出的扫描信号OUT(n+2)(即第3级扫描信号OUT(3)或第4级扫描信号OUT(4))。若移位寄存器SR(n)为第3级至第(M-2)级移位寄存器中的任一移位寄存器(即n为3至(M-2)中的任一正整数)，则输入信号IN1、IN2分别为第(n-2)级移位寄存器SR(n-2)输出的第(n-2)级扫描信号OUT(n-2)和第(n+2)级移位寄存器SR(n+2)输出的第(n+2)级扫描信号OUT(n+2)。若移位寄存器SR(n)为第(M-1)级或第M级移位寄存器(即n为(M-1)或M)，则输入信号IN1为第(n-2)级移位寄存器SR(n-2)输出的扫描信号OUT(n-2)(即第(M-3)级扫描信号OUT(M-3)或第(M-2)级扫描信号OUT(M-2))，且输入信号IN2为结束信号ES。需说明的是，当栅极驱动电路104为顺向扫描时，也就是顺向输入信号FW为高电势且反向输入信号BW为低电势时，IS为起始信号而ES为结束信号；而当栅极驱动电路104为反向扫描时，也就是顺向输入信号FW为低电势且反向输入信号BW为高电势时，ES为起始信号而IS则为结束信号。

上拉单元122耦接预充电单元120，其接收预充电信号PC(n)和时钟信号CSM，且根据预充电信号PC(n)和时钟信号CSM而输出扫描信号OUT(n)至节点Q2，其中时钟信号CSM为时钟信号CS1～CS4中的任一个。在M为4的多倍数的实施例中，若n为1、5、…、(M-3)，则时钟信号CSM为时钟信号CS1；若n为2、6、…、(M-2)，则时钟信号CSM为时钟信号CS2；若n为3、7、…、(M-1)，则时钟信号CSM为时钟信号CS3；若n为4、8、…、M，则时钟信号CSM为时钟信号CS4。上拉单元122包括薄膜晶体管T3和电容Cx。薄膜晶体管T3的控制端接收预充电信号PC(n)，薄膜晶体管T3的第一端接收时钟信号CSM，且薄膜晶体管T3的第二端输出扫描信号OUT(n)。电容Cx的第一端耦接薄膜晶体管T3的控制端，且电容Cx的第二端耦接薄膜晶体管T3的第二端。

此外，栅极驱动电路104可包括多个薄膜晶体管、多条信号线、多条连接线以及多个转接结构设置在栅极驱动电路104内。如图10所示，其为了简单示意而仅绘示出其中一个移位寄存器SR(n)与对应的多条信号线，然而栅极驱动电路104可包括多个移位寄存器SR(1)～SR(M)，并沿第一方向D1依序排列，且所述多条信号线沿第一方向D1延伸，其中至少部分所述多条信号线在第一方向D1的高度可大于或等于多个移位寄存器SR(1)～SR(M)在第一方向D1上的堆叠高度，也就是至少部分所述多条信号线可邻设于每个移位寄存器SR(1)～SR(M)旁，以提供对应的信号至对应的移位寄存器SR(1)～SR(M)。举例来说，提供时钟信号CS1～CS4的时钟信号线CL1～CL4可邻设于每个移位寄存器SR(1)～SR(M)旁，以提供时钟信号CS1～CS4至对应的移位寄存器SR(1)～SR(M)。在变化实施例中，至少部分所述多条信号线可延伸穿过每个移位寄存器SR(1)～SR(M)，或是所述多条信号线的一部分与另一部分分别邻设于每个移位寄存器SR(1)～SR(M)旁与延伸穿过每个移位寄存器SR(1)～SR(M)，同样可提供对应的信号至对应的移位寄存器SR(1)～SR(M)。为了简化图式，图10仅绘示第一导电层106(填满右斜线图案之层)、第二导电层108(填满左斜线图案之层)以及第一透明导电层118(填满点状图案之层)。栅极驱动电路104内的信号线SGL1～SGL10沿第一方向D1延伸，以及栅极驱动电路104内的连接线CNL1～CNL5沿第二方向D2延伸。信号线SGL1～SGL10或连接线CNL1～CNL5可具有转折，但不以此为限。然而，移位寄存器SR(1)～SR(M)、信号线SGL1～SGL10和连接线CNL1～CNL5并不限于沿着上述方向所排列或延伸。此外，移位寄存器SR(n)包括薄膜晶体管T1～T3，且各薄膜晶体管包含有一栅极、一源极以及一漏极。在本实施例中，第一导电层106包括薄膜晶体管T1～T3的栅极和栅极驱动电路104中的信号线SGL1～SGL10，而第二导电层108包括薄膜晶体管T1～T3的漏极与源极和栅极驱动电路104中的连接线CNL1～CNL5。以下将详细介绍图10中移位寄存器SR(n)使用转接结构A～G的连接方式。

信号线SGL1为顺向输入信号线，其可透过一转接结构A电连接至连接线CNL1，且连接线CNL1电连接预充电单元120中薄膜晶体管T1的漏极或源极的其中一个(亦即薄膜晶体管T1的第一端)。借此，信号线SGL1可传送顺向输入信号FW至薄膜晶体管T1。信号线SGL2为反向输入信号线，其可透过一转接结构C电连接至连接线CNL2，且连接线CNL2电连接预充电单元120中薄膜晶体管T2的漏极或源极的其中一个(亦即薄膜晶体管T2的第一端)。借此，信号线SGL2可传送反向输入信号BW至薄膜晶体管T2。信号线SGL3为输入信号线，其可透过一转接结构B'电连接至连接线CNL4，再透过一转接结构B将连接线CNL4电连接至薄膜晶体管T1的栅极(亦即薄膜晶体管T1的控制端)。借此，信号线SGL3可传送输入信号IN1至薄膜晶体管T1，其中输入信号IN1可为起始信号IS或扫描信号OUT(n-2)。信号线SGL4为输入信号线，其可直接电连接至薄膜晶体管T2的栅极(亦即薄膜晶体管T2的控制端)。借此，信号线SGL4可传送输入信号IN2至薄膜晶体管T2，其中输入信号IN2可为结束信号ES或扫描信号OUT(n+2)。信号线SGL5和信号线SGL6分别为输出扫描信号OUT(n)至移位寄存器SR(n-2)和移位寄存器SR(n+2)的信号线，信号线SGL5和信号线SGL6可透过一转接结构D电连接至连接线CNL3，且连接线CNL3电连接薄膜晶体管T3的漏极或源极的其中一个(亦即薄膜晶体管T3的第二端)。耦接薄膜晶体管T3的控制端的第一导电层106与耦接薄膜晶体管T3的第二端的第二导电层108部分重叠以形成电容Cx。此外，信号线SGL7～SGL10分别为为时钟信号线CL1～CL4，薄膜晶体管T3的漏极或源极的其中另一个(亦即薄膜晶体管T3的第一端)可透过一连接线CNL5和一转接结构G电连接至信号线SGL7～SGL10的其中一条，使得上拉单元122的薄膜晶体管T3可接收时钟信号CSM。在图10中是以薄膜晶体管T3的第一端透过一连接线CNL5和一转接结构G电连接至信号线SGL7为例示，但不以此为限，薄膜晶体管T3的第一端电连接至信号线SGL7～SGL10(时钟信号线CL1～CL4)中的哪一条信号线是依据移位寄存器SR(n)的n值，并且可参考上述说明。

此外，薄膜晶体管T1的漏极或源极的其中另一个(亦即薄膜晶体管T1的第二端)可透过一转接结构E电连接至薄膜晶体管T3的栅极(亦即薄膜晶体管T3的控制端)。薄膜晶体管T2的漏极或源极的其中另一个(亦即薄膜晶体管T2的第二端)可透过一转接结构F电连接至薄膜晶体管T3的栅极。本实施例应用在移位寄存器SR(n)中的转接结构A～G的技术特征可和上述扇出区域FO内的转接结构TS1相似，并可参考图3。在图10的实施例中，转接结构A～G的形状为长方形，但不以此为限。在其他实施例中，转接结构A～G的形状也可为正方形。

请参考图11，其为图9应用現有转接结构的第n级移位寄存器与对应信号线的电路布局图。图10和图11的电路布局图皆可对应至图9的等效电路图，图10和图11的差别仅在于转接结构具有不同的设计。图11中转接结构a～g在图9的等效电路图中的对应位置分别与图9的等效电路图中转接结构A～G的位置相同，但图11中的转接结构a～g与图10中的转接结构A～G不同，其不同处详见下述。在图9的等效电路图中，顺向输入信号FW、反向输入信号BW、扫描信号OUT(n)、时钟信号CS1～CS4的高电势与低电势可分别为栅极高电势(GateHigh Voltage，VGH)与栅极低电势(Gate Low Voltage，VGL)。举例来说，栅极高电势可为9V至20V，栅极低电势可为-6V至-13.5V，但不以此为限。因此，栅极驱动电路104内的至少部分转接结构会有较大的电流通过。因此如图11所示，在現有转接结构a～g中，各个转接结构分别具有四个连接孔。详细而言，各个转接结构具有两个第一连接孔TH21和两个第二连接孔TH22，第一连接孔TH21设置在第一接触垫106P上，而第二连接孔TH22设置在第二接触垫108P上。第一连接孔TH21和第二连接孔TH22可依据第一接触垫106P和第二接触垫108P的设置方式而沿第一方向D1排列或以2x2的方式排列。转接结构a～g的技术特征可和上述扇出区域FO内現有的转接结构TS2相似，并可参考图6。换句话说，图11中转接结构a～g分别是并联两个转接结构TS2形成，以降低转接结构a～g的电阻，避免因过大的电阻与电流产生的热能熔毁转接结构TS2。如前所述，本实施例转接结构TS1中第二接触垫108P与第一接触垫106P间的电阻远小于现有显示面板的转接结构TS2中第二接触垫108P与第一接触垫106P间的电阻(例如小于现有显示面板的转接结构TS2中第二接触垫108P与第一接触垫106P间的电阻的1/15)，因此仅需一个转接结构TS1就可达到现有显示面板中多个转接结构TS2并联的功效，因此可缩小面积以达成窄边框，并可提高可靠度。请一并参考图10和图11，由于現有的转接结构a～g各具有四个连接孔，因此设置現有的转接结构a～g所需要的面积大于设置本发明图10所绘示的转接结构A～G所需要的面积。举例而言，图10中移位寄存器SR(n)与对应信号线在第二方向D2上具有一宽度W1，图11中移位寄存器SR(n)与对应信号线在第二方向D2上具有一宽度W2，且宽度W1小于宽度W2。换言之，应用本发明转接结构A～G的移位寄存器SR(n)可缩小其所占用的面积，进而缩小栅极驱动电路104在周边区PR内所占用的面积，而使得显示面板DP可具有更窄的边框。如图10与图11所示，因为在第二方向D2上，现有转接结构a、b'与d的宽度为2个转接结构TS2的宽度，而本发明转接结构A、B’与D的宽度可缩减为1个转接结构TS1的宽度，因此具有本发明转接结构TS1的移位寄存器SR(n)的宽度W1可较具有现有转接结构TS2的移位寄存器SR(n)的宽度W2减少约3个TS2的宽度。举例来说，当连接孔的宽度为3.5微米，且第一接触垫106P与第二接触垫108P的单边包覆连接孔的距离为3微米时，则一个转接结构TS2在第二方向D2的宽度为(3+3.5+3)＝9.5微米，因此宽度W1较宽度W2减少约3x9.5＝28.5微米的宽度，使得本发明更容易制作窄边框的显示面板。在现有边框宽度为0.5毫米至1毫米的显示面板中，上述应用本发明的实施例可进一步减少约2.85％～5.7％的边框宽度。

请参考图12至图13，图12为栅极驱动电路中第n级移位寄存器的另一等效电路图，以及图13为图12的第n级移位寄存器与对应信号线的电路布局图。如图12所示，图12与图9的差别在于图12的第n级移位寄存器SR(n)还包括一第一下拉单元124和一第二下拉单元126，其中预充电单元120、上拉单元122、第一下拉单元124和第二下拉单元126的一端耦接于节点Q1(其对应预充电信号PC(n))，而上拉单元122、第一下拉单元124和第二下拉单元126的另外一端耦接于节点Q2(其对应第n级扫描信号OUT(n))，节点Q2耦接对应的扫描线SL。图12与图13实施例所对应的栅极驱动电路示意图与图8的差别在于图12与图13实施例所对应的栅极驱动电路还包含第一下拉控制信号线与第二下拉控制信号线，第一下拉控制信号线与第二下拉控制信号线分别提供下拉信号GPW1、GPW2至每一级移位寄存器SR(1)～SR(M)，其余部分与图8类似，于此不再赘述。

第一下拉单元124耦接预充电单元120和上拉单元122，其接收预充电信号PC(n)和下拉控制信号GPW1、GPW2，且根据预充电信号PC(n)和下拉控制信号GPW1、GPW2来控制是否将扫描信号OUT(n)下拉至且维持在参考电势。如图12所示，在本实施例中的参考电势为栅极低电势(gate low voltage；VGL)，但不以此为限。在图框时间中，下拉控制信号GPW1、GPW2互为反相，也就是下拉控制信号GPW1、GPW2的其中一个为高电势而另一个为低电势。第一下拉单元124包含薄膜晶体管T4～T8。薄膜晶体管T4的控制端和第一端输入下拉控制信号GPW1。薄膜晶体管T5的控制端输入下拉控制信号GPW2，薄膜晶体管T5的第一端耦接参考电势VGL，薄膜晶体管T5的第二端耦接薄膜晶体管T4的第二端，且薄膜晶体管T5的第二端与薄膜晶体管T4的第二端耦接节点R。薄膜晶体管T6的控制端耦接节点Q1，薄膜晶体管T6的第一端耦接参考电势VGL，且薄膜晶体管T6的第二端耦接薄膜晶体管T4的第二端。薄膜晶体管T7的控制端耦接薄膜晶体管T6的第二端，薄膜晶体管T7的第一端耦接参考电势VGL，且薄膜晶体管T7的第二端耦接节点Q1。薄膜晶体管T8的控制端耦接薄膜晶体管T6的第二端，薄膜晶体管T8的第一端耦接参考电势VGL，且薄膜晶体管T8的第二端耦接节点Q2。当移位寄存器SR(n)输出扫描信号OUT(n)以启动对应的像素列后，也就是扫描信号OUT(n)升至高电势且维持一段时间后再降为低电势后，节点Q1由高电势降为低电势，并且第一下拉单元124开始动作。在下拉控制信号GPW1为低电势且下拉控制信号GPW2为高电势时，节点R处在低电势状态，使得薄膜晶体管T7与T8关闭；而在下拉控制信号GPW1为高电势且下拉控制信号GPW2为低电势时，节点R处在高电势状态，使得薄膜晶体管T7与T8导通，以将节点Q1、Q2的电势设定为参考电势VGL。在一个图框时间中，当移位寄存器SR(n)输出扫描信号OUT(n)以启动对应的像素列后，也就是扫描信号OUT(n)升至高电势且维持一段时间后再降为低电势后，若是杂讯信号耦合至节点Q1和/或节点Q2而造成节点Q1和/或节点Q2的电势产生涟波，导通的薄膜晶体管T7与T8会将节点Q1与Q2下拉至低电势(例如参考电势VGL)，也就是将扫描信号OUT(n)下拉至且维持在低电势，而不使扫描信号OUT(n)受到杂讯的干扰。

第二下拉单元126耦接预充电单元120和上拉单元122，其接收预充电信号PC(n)和下拉控制信号GPW1、GPW2，且根据预充电信号PC(n)和下拉控制信号GPW1、GPW2来控制是否将扫描信号OUT(n)下拉至且维持在参考电势VGL。第二下拉单元126包含薄膜晶体管T9～T13。薄膜晶体管T9的控制端和第一端输入下拉控制信号GPW2。薄膜晶体管T10的控制端输入下拉控制信号GPW1，薄膜晶体管T10的第一端耦接参考电势VGL，薄膜晶体管T10的第二端耦接薄膜晶体管T9的第二端，且薄膜晶体管T9的第二端与薄膜晶体管10的第二端耦接节点S。薄膜晶体管T11的控制端耦接节点Q1，薄膜晶体管T11的第一端耦接参考电势VGL，且薄膜晶体管T11的第二端耦接薄膜晶体管T9的第二端。薄膜晶体管T12的控制端耦接薄膜晶体管T11的第二端，薄膜晶体管T12的第一端耦接参考电势VGL，且薄膜晶体管T12的第二端耦接节点Q1。薄膜晶体管T13的控制端耦接薄膜晶体管T11的第二端，薄膜晶体管T13的第一端耦接参考电势VGL，且薄膜晶体管T13的第二端耦接节点Q2。当移位寄存器SR(n)输出扫描信号OUT(n)以启动对应的像素列后，也就是扫描信号OUT(n)升至高电势且维持一段时间后再降为低电势后，节点Q1由高电势降为低电势，并且第二下拉单元126开始动作。在下拉控制信号GPW1为低电势且下拉控制信号GPW2为高电势时，节点S处在高电势状态，使得薄膜晶体管T12与T13导通，以将节点Q1、Q2的电势设定为参考电势VGL；而在下拉控制信号GPW1为高电势且下拉控制信号GPW2为低电势时，节点S处在低电势状态，使得薄膜晶体管T12与T13关闭。在一个图框时间中，当移位寄存器SR(n)输出扫描信号OUT(n)以启动对应的像素列后，也就是扫描信号OUT(n)升至高电势且维持一段时间后再降为低电势后，若是杂讯信号耦合至节点Q1和/或节点Q2，导通的薄膜晶体管T7与T8将节点Q1与Q2下拉至低电势，也就是将扫描信号OUT(n)下拉至且维持在低电势，而不使扫描信号OUT(n)受到杂讯的干扰。

在本实施例中，第一导电层106还包括薄膜晶体管T4～T13的栅极和栅极驱动电路104中的信号线SGL11与SGL12，而第二导电层108还包括薄膜晶体管T4～T13的漏极与源极和栅极驱动电路104中的连接线CNL6與CNL7。以下将详细介绍图12中移位寄存器SR(n)使用转接结构H～P的连接方式。第二导电层108的一连接线CNL6可透过一转接结构H电连接至薄膜晶体管T5的栅极(亦即薄膜晶体管T5的控制端)，且连接线CNL6可透过一转接结构H’电连接信号线SGL12，其中信号线SGL12为傳送下拉控制信号GPW2的第二下拉控制信号线。借此，下拉控制信号GPW2可传送至至薄膜晶体管T5。薄膜晶体管T4的漏极或源极的其中一个(亦即薄膜晶体管T4的第一端)可透过一转接结构I电连接至薄膜晶体管T4的栅极(亦即薄膜晶体管T4的控制端)。另外，信号线SGL11为第一下拉控制信号线，其可传送控制信号GPW1至薄膜晶体管T4的控制端，并可透过转接结构I将下拉控制信号GPW1传送至薄膜晶体管T4的第一端。此外，信号线SGL11还可传送控制信号GPW1至薄膜晶体管T10的控制端。薄膜晶体管T6的栅极(亦即薄膜晶体管T6的控制端)可透过一转接结构J电连接至薄膜晶体管T7的漏极或源极的其中一个(亦即薄膜晶体管T7的第二端)。薄膜晶体管T11的漏极或源极的其中一个(亦即薄膜晶体管T11的第二端)可透过一转接结构K电连接至薄膜晶体管T12的栅极(亦即薄膜晶体管T12的控制端)。薄膜晶体管T12的栅极(亦即薄膜晶体管T12的控制端)可透过一转接结构L电连接至薄膜晶体管T10的漏极或源极的其中一个(亦即薄膜晶体管T10的第二端)。薄膜晶体管T9的漏极或源极的其中一个(亦即薄膜晶体管T9的第一端)可透过一转接结构M电连接至薄膜晶体管T9的栅极(亦即薄膜晶体管T9的控制端)。此外，第二导电层108的一连接线CNL7可透过转接结构M’电连接信号线SGL12。借此，下拉控制信号GPW2传送至薄膜晶体管T9的控制端。薄膜晶体管T11的栅极(亦即薄膜晶体管T11的控制端)可透过一转接结构N电连接至薄膜晶体管T12的漏极或源极的其中一个(亦即薄膜晶体管T12的第二端)。薄膜晶体管T6的漏极或源极的其中一个(亦即薄膜晶体管T6的第二端)可透过一转接结构O电连接至薄膜晶体管T7的栅极(亦即薄膜晶体管T7的控制端)。薄膜晶体管T7的栅极(亦即薄膜晶体管T7的控制端)可透过一转接结构P电连接至薄膜晶体管T4的漏极或源极的其中另一个(亦即薄膜晶体管T4的第二端)。此外，第二导电层108还包括多条电势信号线PSL，其中一条电势信号线PSL将参考电势VGL传送至薄膜晶体管T5～T8，而另一条电势信号线PSL将参考电势VGL传送至薄膜晶体管T10～T13。

请参考图14，其为图12应用現有转接结构的第n级移位寄存器与对应信号线的电路布局图。如图14所示，图14与图11的差异在于，图14的移位寄存器SR(n)还包括第一下拉单元124和第二下拉单元126，其中第一下拉单元124和第二下拉单元126内的转接结构h～p与图11的转接结构a～g相似，皆包括四个连接孔并具有较大的面积。另请一并参考图13和图14，由于現有的转接结构a～p各具有四个连接孔，因此设置現有的转接结构a～p所需要的面积大于设置图12的转接结构A～P所需要的面积。举例而言，图13中移位寄存器SR(n)与对应信号线在第二方向D2上具有一宽度W3，图14中移位寄存器SR(n)与对应信号线在第二方向D2上具有一宽度W4，且宽度W3小于宽度W4。换言之，应用本实施例转接结构A～P的移位寄存器SR(n)可缩小其所占用的面积，进而缩小栅极驱动电路104在周边区PR内所占用的面积，而使得显示面板DP可具有更窄的边框。如图13与图14所示，因为在第二方向D2上，现有转接结构a、b’、d、o、h、i、j、m、n與k的宽度为2个转接结构TS2的宽度，而本发明转接结构A、B’、d、O、H、I、J、M、N與K的宽度可缩减为1个转接结构TS1的宽度，因此具有本发明转接结构TS1的移位寄存器SR(n)的宽度W3可较具有现有转接结构TS2的移位寄存器SR(n)的宽度W4减少约5个TS2的宽度。举例来说，当连接孔的宽度为3.5微米，且第一接触垫106P与第二接触垫108P的单边包覆连接孔的距离为3微米时，宽度W3较宽度W4减少约5x(3+3.5+3)＝5x9.5＝47.5微米的宽度，因此本发明更容易制作窄边框的显示面板。在现有边框宽度为0.5毫米至1毫米的显示面板中，上述应用本发明的实施例可进一步减少约4.75％～9.5％的边框宽度。需说明的是，本发明的移位寄存器中的预充电单元120、上拉单元122、第一下拉单元124和一第二下拉单元126中包含的薄膜晶体管数量与其耦接方式不以图9与图12中的等效电路图为限。此外，在变化实施例中，移位寄存器中的下拉单元数量可仅为一个。而在图10、图11、图13和图14的第n级移位寄存器与对应信号线的电路布局图中，薄膜晶体管T1～T13的栅极与信号线SGL1～SGL12形成于第一导电层106中，且薄膜晶体管T1～T13的漏极与源极和连接线CNL1～CNL7形成于第二导电层108中，但不以此为限。在变化实施例中，薄膜晶体管的栅极与连接线可形成于第一导电层106中，且薄膜晶体管的漏极与源极和信号线形成于第二导电层108中；或是信号线与连接线中的一者和薄膜晶体管的漏极与源极可形成于第一导电层106中，且信号线与连接线中的另一者和薄膜晶体管的栅极可形成于第二导电层108中，同样可将本发明的转接结构TS1应用在栅极驱动电路104中，以缩小显示面板的边框宽度。

接着介绍本实施例显示面板DP显示区DR内像素PX的结构。请参考图15和图16，图15为本发明第一实施例的像素结构的俯视示意图，以及图16为本发明第一实施例的像素结构的剖视示意图。如图15和图16所示，本实施例显示区DR中的各个像素PX分别具有一薄膜晶体管128，设置在基板100和第二绝缘层114之间，其中薄膜晶体管128包含有一栅极128G、一源极128S、一漏极128D、一栅极绝缘层GI以及一半导体层128C。本实施例的薄膜晶体管128是底栅型薄膜晶体管(bottom-gate thin film transistor)，但不以此为限，薄膜晶体管128亦可为顶栅型薄膜晶体管(top-gate thin film transistor)。栅极128G设置在基板100上，其中本实施例的第一导电层106可包括栅极128G和扫描线SL，且栅极128G可和扫描线SL连接。第一绝缘层112还包括一栅极绝缘层GI设置在栅极128G上。半导体层128C设置在栅极绝缘层GI上，半导体层128C可例如是非晶硅、多晶硅或金属氧化物(如氧化铟镓锌(indium gallium zinc oxide，IGZO))。源极128S和漏极128D设置在半导体层128C和栅极绝缘层GI上。本实施例的第二导电层108可包括源极128S、漏极128D和数据线DL，其中源极128S和数据线DL连接。第三绝缘层116设置在源极128S、漏极128D和栅极绝缘层GI上。换言之，第三绝缘层116设置在薄膜晶体管128和第二绝缘层114之间。一第二透明导电层130设置在第三绝缘层116和第二绝缘层114之间，且第二透明导电层130包括一像素电极PE。第二透明导电层130可包括透明导电材料如氧化铟锡(indium tin oxide，ITO)、氧化铟锌(indium zinc oxide，IZO)或氧化铝锌(aluminum zinc oxide,AZO)。第二绝缘层114设置在像素电极PE和第三绝缘层116上。一第二连接孔TH3贯穿第二绝缘层114与第三绝缘层116，并暴露部分像素电极PE以及部分漏极128D。在本实施例中，第二连接孔TH3的宽度W5可为约2微米至约7微米，但不限于此。此外，本实施例的第二连接孔TH3包括第一部分TH31和第二部分TH32，其中第一部分TH31暴露部分像素电极PE，而第二部分TH32暴露部分漏极128D，且第一部分TH31位在第二部分TH32的一侧，但不以此为限。在其他实施例中，第一部分TH31可环绕第二部分TH32。第一透明导电层118在显示区DR中还包括一共同电极CE以及一第二连接电极1183，第二连接电极1183与共同电极CE分开并电隔离，其中第二连接电极1183覆盖并延伸进入第二连接孔TH3，且第二连接电极1183透过直接接触漏极128D与像素电极PE而电连接漏极128D以及像素电极PE。在本实施例中，像素电极PE和漏极128D在垂直投影方向V上部分重叠，而可缩减第二连接孔TH3的面积并同时暴露部分像素电极PE以及部分漏极128D，进而缩减第二连接电极1183的面积。此外，本实施例的共同电极CE设置在像素电极PE上，且共同电极CE具有多条狭缝CEa，其中本实施例的狭缝CEa可和相邻的数据线DL平行(如图15所示)，但不以此为限。在另一变化实施例中，狭缝CEa可不和相邻的数据线DL平行。此外，在再一变化实施例中，狭缝CEa中的头尾两段的延伸方向与中间段的延伸方向不同，且中间段的延伸方向可和相邻的数据线DL平行或不平行。在本实施例中，狭缝CEa和相邻的数据线DL的延伸方向与第二方向D2之间具有正夹角θ。然而，在其他像素PX中，狭缝CEa和相邻的数据线DL的延伸方向与第二方向D2之间具有负夹角(例如-θ)。

本实施例显示区DR中像素结构的制作方法可包括下列步骤。首先，在显示区DR中，利用第一导电层106在基板100上形成栅极128G。接着，利用第一绝缘层112在栅极128G上形成一栅极绝缘层GI。然后，在栅极绝缘层GI上形成半导体层128C，并在半导体层128C上利用第二导电层108形成源极128S和漏极128D。借此，栅极128G、栅极绝缘层GI、半导体层128C、源极128S和漏极128D可在基板100上形成薄膜晶体管128。接着，在薄膜晶体管128上依序形成第三绝缘层116、第二透明导电层130和第二绝缘层114，其中第二透明导电层130包括像素电极PE。然后，移除部分第二绝缘层114和部分第三绝缘层116以形成第二连接孔TH3，且其贯穿第二绝缘层114与第三绝缘层116，并暴露部分像素电极PE以及部分漏极128D。利用第一透明导电层118在显示区DR中的第二绝缘层114上形成共同电极CE和第二连接电极1183，其中第二连接电极1183覆盖第二连接孔TH3，且第二连接电极1183透过直接接触漏极128D与像素电极PE而电连接漏极128D以及像素电极PE。在本实施例中，相同膜层在显示区DR或周边区PR中的组件可在同一道制程中一并制作，但不以此为限。

根据本实施例的像素结构，由于第三绝缘层116设置在像素电极PE以及数据线DL、薄膜晶体管128的漏极128D与源极128S之间，且第二绝缘层114设置在像素电极PE以及共同电极CE之间，因此，可透过减少第二绝缘层114的厚度以提升由像素电极PE与共同电极CE所形成的储存电容的电容值，并可透过增加第三绝缘层116的厚度以减少数据线DL与共同电极CE之间的负载，且同时减少金属材料穿刺的可能性。另一方面，本实施例的第二连接孔TH3暴露出部分的像素电极PE以及部分的漏极128D，因此，在制造过程中可仅通过一次的蚀刻工艺即完成制造用以电连接像素电极PE与漏极128D的第二连接孔TH3，并且在形成共同电极CE时，同时形成延伸进第二连接孔TH3的第二连接电极1183以电连接像素电极PE与漏极128D，借此节省制造成本。并且，还可通过像素电极PE与漏极128D的重叠设置以缩减第二连接电极1183的尺寸，以达到提升像素PX的开口率的功效。此外，在一些变化实施例中，在进行形成第二连接孔TH3的步骤中的蚀刻第三绝缘层116工艺时，可能会因为蚀刻工艺除了朝垂直方向蚀刻外，也会朝侧边方向些微蚀刻，因此造成在垂直投影方向上位在第二连接孔TH3的第一部分TH31内的像素电极130下方的第三绝缘层116也同时会被部分蚀刻，造成在第一部分TH31和第二部分TH32交界处(图15中第一部分TH31的下边缘和第二部分TH32的上边缘处)附近的像素电极130下的第三绝缘层116发生底切(undercut)现象，因此在形成第二连接电极1183时会造成第二连接电极1183在第二连接孔TH3内的第一部分TH31和第二部分TH32交界处断线，使得像素电极130无法经由第二连接电极1183在第一部分TH31和第二部分TH32交界处与漏极D电连接。但藉由本实施例中独特的像素结构设计，像素电极130仍可经由在垂直投影方向上位在第二连接孔TH3外围的第二连接电极1183在第二部分TH32的左、右与下侧边界处与漏极D电连接，而不致于造成断路。因此本实施例的像素结构还可大幅提升显示面板的生产良率与质量。

本发明的显示面板及其制作方法不以上述实施例为限。下文继续介绍本发明的其它实施例或变化形，然为了简化说明并突显各实施例或变化形之间的差异，下文中使用相同标号标注相同组件，并且不再对重复部分作赘述。

请参考图17，图17为本发明第二实施例的像素结构的剖视示意图。如图17所示，本实施例的像素结构和图16实施例不同的地方在于，像素电极PE设置在共同电极CE上，亦即共同电极CE由第二透明导电层130构成，而像素电极PE由第一透明导电层118构成，且像素电极PE包括多条狭缝PEa。此外，本实施例的第二连接孔TH3'贯穿第二绝缘层114和第三绝缘层116并暴露部分漏极128D。第一透明导电层118中的一部分像素电极PE延伸至第二连接孔TH3'内并直接接触第二连接孔TH3'暴露的部分漏极128D。本实施例的像素结构也可应用在上述其他实施例中。

请参考图18与图19，图18为本发明第二实施例的转接结构的剖视示意图，以及图19为本发明第三实施例的像素结构的剖视示意图。如图18所示，本实施例的转接结构并未包括图3的第三绝缘层116。换言之，在本实施例的转接结构TS1'中，第二绝缘层114直接覆盖或接触第二接触垫108P，且第一连接孔TH1'贯穿第二绝缘层114和第一绝缘层112以暴露出部分第一接触垫106P和部分第二接触垫108P。另一方面，如图19所示，在本实施例的像素结构中，第二透明导电层130是形成并设置在第一绝缘层112和第二绝缘层114之间。详细而言，形成由第二透明导电层130构成的像素电极PE于第一绝缘层112上，接下来形成漏极128D，且漏极128D覆盖并直接接触部分像素电极PE，以电连接漏极128D与像素电极PE，但不以此为限。在其他实施例中，也可先形成漏极128D后再形成第二透明导电层130构成的像素电极PE，且像素电极PE覆盖并直接接触部分漏极128D，以电连接漏极128D与像素电极PE。因此，本实施例的像素结构并不需设置用以连接像素电极PE和漏极128D的连接孔与连接电极。本实施例的像素结构与转接结构也可应用在上述其他实施例中。

请参考图20至图22，图20与图21分别为本发明第四实施例与第五实施例的像素结构的剖视示意图，以及图22为本发明第三实施例的转接结构的剖视示意图，其中图20与图21的像素结构中的半导体层包含金属氧化物，举例来说，金属氧化物包括氧化铟镓锌(indium gallium zinc oxide，IGZO)，但不以此为限。请参考图20与图16，图20与图16的差别在于图20中的像素结构还包括一第四绝缘层117设置在半导体层128C和第三绝缘层116之间，第四绝缘层117是对应半导体层128C的位置设置且覆盖半导体层128C的一部分，且源极128S和漏极128D接触第四绝缘层117与未被第四绝缘层117覆盖的半导体层128C，其余部分与图16类似，于此不再赘述。请参考图21与图16，图21与图16的差别在于图21中的像素结构还包括一第四绝缘层117设置在第一绝缘层112和第三绝缘层116之间，且第四绝缘层117在对应半导体层128C的位置是设置在半导体层128C上，第四绝缘层117则是除了覆盖半导体层128C外，还延伸超过对应半导体层128C的区域，第四绝缘层117具有显露部分半导体层128C的穿孔117a、117b且源极128S和漏极128D延伸进入穿孔117a、117b中以接触半导体层128C，其余部分与图16类似，于此不再赘述。举例来说，图20的实施例可在形成半导体层128C后，形成一绝缘层且图案化所述绝缘层以在显示区DR中形成多个块状的第四绝缘层117，且块状的第四绝缘层117覆盖半导体层128C的一部分，接下来再形成一金属层且图案化所述金属层以形成源极128S和漏极128D，源极128S和漏极128D接触第四绝缘层117和未被第四绝缘层117覆盖的半导体层128C。而图21的实施例可在形成半导体层128C后，形成一绝缘层且在所述绝缘层中形成穿孔117a、117b，接下来再形成一金属层且图案化所述金属层以形成源极128S和漏极128D，且源极128S和漏极128D延伸进入穿孔117a、117b中以接触半导体层128C。在图20与图21的实施例中，因为第四绝缘层117覆盖半导体层128C的一部分，因此在图案化所述金属层以形成源极128S和漏极128D时，蚀刻工艺的气体及/或液体在对应半导体层128C的位置接触第四绝缘层117而不会接触半导体层128C，因此包含金属氧化物(如氧化铟镓锌(indium gallium zinc oxide，IGZO))的半导体层128C不会受到蚀刻或损害，以维持良好的薄膜晶体管的特性。换句话说，在图20与图21实施例中的第四绝缘层117可做为蚀刻终止层。图20实施例中的第四绝缘层117仅形成于显示区DR中的像素PX中，因此图20实施例中的的像素结构可搭配图3中第一实施例的转接结构TS1。然而因为图21实施例中的第四绝缘层117除了形成于显示区DR中，也会延伸至周边区PR中，因此图21实施例中的的像素结构可搭配图22中第三实施例的转接结构TS”，但不以此为限。请参考图22与图3，图22与图3的差别在于图22中的转接结构TS”还包括第四绝缘层117设置于第一绝缘层112和第三绝缘层116间，且第一连接孔TH1贯穿第一绝缘层112、第二绝缘层114、第三绝缘层116和第四绝缘层117，其余部分与图3类似，于此不再赘述。此外，在其它实施例中，图21实施例中的的像素结构可搭配图3中第一实施例的转接结构TS1。举例来说，可在形成第四绝缘层117的穿孔117a、117b的步骤中同时移除对应转接结构区域的第四绝缘层117，因此转接结构的连接孔TH1贯穿第一绝缘层112、第二绝缘层114和第三绝缘层116，并暴露部分第一接触垫106P以及部分第二接触垫108P，而无需在形成连接孔TH1的步骤中移除四层绝缘层。图20至图22的像素结构与转接结构也可应用在上述其它实施例中。

请参考图23A至图24，图23A至图23C为本发明不同变化实施例转接结构的俯视示意图，以及图24为沿图23C的剖线IV-IV'的剖视示意图。如图23A的转接结构TS3所示，第二接触垫108P在被第一连接孔TH1所部分暴露的一个边缘108E上具有一凸出部108Pa，且其设置在第一连接孔TH1中。借此，可增加第一连接电极1181在第一连接孔TH1中和第二接触垫108P的接触面积。如图23B的转接结构TS3所示，第二接触垫108P在被第一连接孔TH1所部分暴露的一个边缘108E上具有两个凹口108Pb，其中凹口108Pb分别位在第一连接孔TH1的其中两侧，且各个凹口108Pb部分设置在第一连接孔TH1中。由于凹口108Pb暴露出底下对应的部分第一接触垫106P，因此可增加第一连接电极1181在第一连接孔TH1中和第一接触垫106P的接触面积。如图23C的转接结构TS3和图24所示，第一接触垫106P包括一凹口106Pa，使得第一接触垫106P为U字形。此外凹口106Pa与第一连接孔TH1在基板100表面的投影部分重叠，使得在第一连接孔TH1中，第二接触垫108P与第一接触垫106P在垂直投影方向V上未重叠，且第二接触垫108P的边缘108E与第一接触垫106P的边缘106E在垂直投影方向V上切齐。借此，因为第一绝缘层112的上表面形状会与其覆盖的第一接触垫106P的形状共形，因此在第一连接孔TH1中，可缩短第二接触垫108P和第一接触垫106P之间在垂直投影方向V上的距离，进而缩短电流从第二接触垫108P至第一接触垫106P在第一连接电极1181中所需经过的路径，也就是减少第一接触垫106P与第二接触垫108P间的连接电阻。举例来说，当第一绝缘层112、第一接触垫106P和第二接触垫108P的厚度分别为H1、H4和H5，在图3和图24实施例中的第二接触垫108P的上表面和第一接触垫106P的上表面之间在垂直投影方向V上的距离分别为(H4+H1+H5)-H4和(H1+H5)-H4，换句话说，图24实施例中的第二接触垫108P的上表面和第一接触垫106P的上表面之间的第一连接电极1181在垂直投影方向V上的长度较图3实施例少了约第一接触垫106P的厚度H1。因此相较于图3实施例的转接结构TS1，图23C与图24实施例中转接结构TS3的第一接触垫106P与第二接触垫108P间的连接电阻可进一步降低。此外，图23A至图23C所介绍的转接结构TS3皆可应用至上述实施例中。

请参考图25A至图25D，其为本发明不同转接结构的实际结构的俯视示意图。在上述实施例中，周边区PR内转接结构以及显示区DR内像素结构中的连接孔皆以矩形作为示意。然而，实际上经蚀刻工艺制作出的连接孔或凹口的转折部分可能不具有直角(rightangled corner)而是圆角(rounded corner)。如图25A所示，图25A的转接结构TS4对应第一实施例的转接结构TS1(如图3所示)，其中转接结构TS4的第一连接孔TH1具有圆弧的边缘。如图25B所示，图25B的转接结构TS4对应图23A的转接结构TS3，其中转接结构TS4的第一连接孔TH1和凸出部108Pa皆具有圆弧的边缘。如图25C所示，图25C的转接结构TS4对应图23B的转接结构TS3，其中转接结构TS4的第一连接孔TH1和凹口108Pb皆具有圆弧的边缘。如图25D所示，图25D的转接结构TS4对应图23C的转接结构TS3，其中转接结构TS4的第一连接孔TH1和凹口106Pa皆具有圆弧的边缘。图25A至图25D所介绍转接结构TS4皆可应用至上述实施例中。

简而言之，本发明的转接结构可应用在显示面板的周边区内，使得周边区内不同导电层的导线可透过转接结构转换，其中，转接结构可应用在周边区的扇出区域或栅极驱动电路内。另一方面，本发明的显示面板的显示区还可选择应用五种不同的像素结构，如以上第一至第五实施例所述。此外，在不超出本发明之精神的情况下，以上不同实施例的不同技术特征彼此之间可互相置换而重新搭配，以组合出另一实施例。

本发明设置在显示面板周边区(如扇出区域或栅极驱动电路)内的转接结构，其具有第一连接孔同时暴露出部分第一接触垫以及部分第二接触垫，使得覆盖第一连接孔的第一连接电极可同时接触并电连接第一接触垫以及第二接触垫。因此，相较于現有显示面板的转接结构，本发明的转接结构只需包括一个连接孔，借此可缩小转接结构所需要的面积，进而节省周边区的空间利用，并使得显示面板可具有更窄的边框。另一方面，本发明的第一连接电极沿着第一绝缘层的侧壁延伸以连接第一接触垫和第二接触垫，亦即电流自第二接触垫传递至第一接触垫仅需经过大约相同于第一绝缘层厚度的部分第一连接电极。因此，在本发明中，可缩短电流自第二接触垫传递至第一接触垫所需的路径，借此使得电流自第二接触垫传递至第一接触垫的阻抗减少，进而使得转接结构在整体面积缩小的状况下还可维持优良的导电特性。此外，扇出区域内的第一导线和第三导线可相邻设置或重叠设置，以节省扇出区域的空间利用。再者，本发明显示面板在显示区内的像素结构中，第三绝缘层可设置在像素电极以及数据线和薄膜晶体管的漏极之间，且第二绝缘层可设置在像素电极以及共同电极之间。因此，可透过减少第二绝缘层的厚度以提升由像素电极与共同电极所形成的储存电容的电容值，并可透过增加第三绝缘层的厚度以减少数据线与共同电极之间的负载，且同时减少金属材料穿刺的可能性。另一方面，第二连接孔可同时暴露出部分的像素电极以及部分的漏极，因此，在形成共同电极时，可同时形成延伸进第二连接孔的第二连接电极以电连接像素电极与漏极，借此节省制造成本。由上述可知，本发明周边区的转接结构与显示区的像素电极和漏极的连接方式在结构设计上可一并整合制作，达到上述不同的优点。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (19)

1.一种显示面板，包括一显示区和一周边区，所述周边区设置在所述显示区的至少一侧，其特征在于，所述显示面板包括：

一第一导电层，设置在一基板上，所述第一导电层包括一第一接触垫设置在所述周边区；

一第一绝缘层，设置在所述第一导电层上；

一第二导电层，设置在所述第一绝缘层上，所述第二导电层包括一第二接触垫设置在所述周边区；

一第二绝缘层，设置在所述第一绝缘层上与所述第二导电层上；

一第一连接孔，贯穿所述第一绝缘层与所述第二绝缘层，并暴露部分所述第一接触垫以及部分所述第二接触垫；以及

一第一透明导电层，设置在所述第二绝缘层上，所述第一透明导电层包括一第一连接电极覆盖所述第一连接孔；

其中所述第一连接电极透过所述第一连接孔而直接接触并电连接所述第一接触垫以及所述第二接触垫，且所述第一连接孔、所述第一接触垫、所述第二接触垫以及所述第一连接电极构成一转接结构。

2.如权利要求1所述的显示面板，其特征在于，在所述第一连接孔中，所述第二接触垫与所述第一接触垫在一垂直投影方向上部分重叠，其中所述垂直投影方向垂直于所述基板的表面。

3.如权利要求1所述的显示面板，其特征在于，所述转接结构设置在一扇出区域内，所述第一导电层还包括一第一导线，所述第二导电层还包括一第二导线，其中所述第一接触垫设置在所述第一导线的一端，所述第二接触垫设置在所述第二导线的一端，且所述第一导线和所述第二导线透过所述转接结构转接，所述第二导电层还包括一第三导线设置于所述扇出区域内，所述第一导线和所述第三导线相邻设置，且所述第一导线和所述第三导线不重叠。

4.如权利要求1所述的显示面板，其特征在于，所述转接结构设置在一扇出区域内，所述第一导电层还包括一第一导线，所述第二导电层还包括一第二导线，其中所述第一接触垫设置在所述第一导线的一端，所述第二接触垫设置在所述第二导线的一端，且所述第一导线和所述第二导线透过所述转接结构转接，所述第二导电层还包括一第三导线设置于所述扇出区域内，且所述第一导线和所述第三导线部分重叠设置。

5.如权利要求1所述的显示面板，其特征在于，所述显示面板还包括一栅极驱动电路，所述栅极驱动电路包括多个薄膜晶体管，且各所述薄膜晶体管包含有一栅极、一源极以及一漏极，其中所述第一导电层还包括所述多个薄膜晶体管的所述栅极，且所述第二导电层还包括所述多个薄膜晶体管的所述漏极与所述源极，其中所述转接结构设置在所述栅极驱动电路内。

6.如权利要求5所述的显示面板，其特征在于，所述转接结构电连接所述多个薄膜晶体管中的一者的所述栅极与另一者的所述漏极或所述源极。

7.如权利要求5所述的显示面板，其特征在于，所述转接结构电连接所述多个薄膜晶体管中的一者的所述栅极与所述漏极或是所述多个薄膜晶体管中的一者的所述栅极与所述源极。

8.如权利要求5所述的显示面板，其特征在于，所述第一导电层还包括一信号线，所述转接结构电连接所述信号线与所述多个薄膜晶体管中的一者。

9.如权利要求8所述的显示面板，其特征在于，所述栅极驱动电路包括多个移位寄存器，各所述移位寄存器包括多个所述薄膜晶体管，且所述信号线传送一信号至对应的至少一所述薄膜晶体管，其中所述信号包括时钟信号、顺向输入信号、反向输入信号、下拉控制信号或所述多个移位寄存器中的一者输出的扫描信号。

10.如权利要求8所述的显示面板，其特征在于，所述第二导电层还包括一连接线，所述连接线电连接所述多个薄膜晶体管中的一者的所述漏极或所述源极，所述多个移位寄存器依序沿一第一方向依序排列，所述信号线沿所述第一方向延伸，所述连接线沿一第二方向延伸，且所述第一方向与第二方向不同，其中所述信号线藉由所述转接结构电连接所述连接线，以将所述信号线电连接所述多个薄膜晶体管中的一者的所述漏极或所述源极。

11.如权利要求1所述的显示面板，其特征在于，所述显示面板还包括：

多个像素设置在所述显示区，各个所述像素具有一薄膜晶体管，设置在所述基板和所述第二绝缘层之间，其中所述薄膜晶体管包含有一栅极、一源极以及一漏极，且所述漏极为所述第二导电层的一部分；

一第三绝缘层，设置在所述薄膜晶体管和所述第二绝缘层之间；

一第二透明导电层，设置在所述第三绝缘层和所述第二绝缘层之间，所述第二透明导电层在所述显示区中包括一像素电极；以及

一第二连接孔，贯穿所述第二绝缘层与所述第三绝缘层，并暴露部分所述像素电极以及部分所述漏极；

其中所述第一连接孔还贯穿所述第三绝缘层，所述第一透明导电层在所述显示区中还包括一共同电极以及一第二连接电极，所述第二连接电极与所述共同电极电隔离，所述第二连接电极覆盖所述第二连接孔，且所述第二连接电极透过直接接触所述漏极与所述像素电极而电连接所述漏极以及所述像素电极。

12.如权利要求1所述的显示面板，其特征在于，所述显示面板还包括：

多个像素设置在所述显示区，各个所述像素具有一薄膜晶体管，设置在所述基板和所述第二绝缘层之间，其中所述薄膜晶体管包含有一栅极、一源极、一漏极以及一半导体层，且所述漏极为所述第二导电层的一部分；

一第三绝缘层，设置在所述薄膜晶体管和所述第二绝缘层之间；

一第二透明导电层，设置在所述第三绝缘层和所述第二绝缘层之间，所述第二透明导电层在所述显示区中包括一共同电极；以及

一第二连接孔，贯穿所述第二绝缘层与所述第三绝缘层，并暴露部分所述漏极；

其中所述第一连接孔还贯穿所述第三绝缘层，所述第一透明导电层在所述显示区中还包括一像素电极，所述像素电极延伸至所述第二连接孔内，直接接触被第二连接孔暴露的所述漏极。

13.如权利要求12所述的显示面板，其特征在于，所述显示面板还包括：

一第四绝缘层，设置在所述半导体层和所述第三绝缘层之间，且所述第四绝缘层覆盖所述半导体层的一部分；

其中所述源极和所述漏极接触所述第四绝缘层与所述半导体层。

14.如权利要求12所述的显示面板，其特征在于，所述显示面板还包括：

一第四绝缘层，设置在所述第一绝缘层和所述第三绝缘层之间，且所述第四绝缘层覆盖所述半导体层并具有显露部分所述半导体层的两个穿孔；

其中所述源极和所述漏极分别延伸进入所述两个穿孔以接触所述半导体层。

15.如权利要求1所述的显示面板，其特征在于，所述显示面板还包括：

多个像素设置在所述显示区，各个所述像素具有一薄膜晶体管，设置在所述基板和所述第二绝缘层之间，其中所述薄膜晶体管包含有一栅极、一源极以及一漏极，且所述漏极为所述第二导电层的一部分；以及

一第二透明导电层，设置在所述第一绝缘层和所述第二绝缘层之间，所述第二透明导电层在所述显示区中包括一像素电极，且所述像素电极直接接触部分所述漏极；

其中所述第一透明导电层在所述显示区中还包括一共同电极。

16.一种显示面板的制作方法，其特征在于，包括：

在一基板上形成一第一导电层，所述第一导电层包括一第一接触垫设置在一周边区；

形成一第一绝缘层在所述第一导电层上；

形成一第二导电层在所述第一绝缘层上，所述第二导电层包括一第二接触垫设置在所述周边区；

形成一第二绝缘层在所述第一绝缘层上与所述第二导电层上；

移除部分所述第一绝缘层与部分所述第二绝缘层以形成一第一连接孔，所述第一连接孔贯穿所述第一绝缘层与所述第二绝缘层，并暴露部分所述第一接触垫以及部分所述第二接触垫；以及

形成一第一透明导电层在所述第二绝缘层上，所述第一透明导电层包括一第一连接电极覆盖所述第一连接孔，其中所述第一连接电极透过所述第一连接孔而直接接触并电连接所述第一接触垫以及所述第二接触垫，且所述第一连接孔、所述第一接触垫、所述第二接触垫以及所述第一连接电极构成一转接结构。

17.如权利要求16所述的显示面板的制作方法，其特征在于，所述第一导电层还包括一栅极设置在一显示区，所述第一绝缘层还包括一栅极绝缘层设置在所述显示区，所述第二导电层还包括一源极和一漏极设置在所述显示区，其中所述栅极、所述栅极绝缘层、所述源极和所述漏极在所述基板和所述第二绝缘层之间形成一薄膜晶体管，且所述周边区设置在所述显示区的至少一侧，所述显示面板的制作方法还包括：

形成一第三绝缘层在所述薄膜晶体管和所述第二绝缘层之间；

形成一第二透明导电层在所述第三绝缘层和所述第二绝缘层之间，所述第二透明导电层在所述显示区中包括一像素电极；以及

形成一第二连接孔贯穿所述第二绝缘层与所述第三绝缘层，并暴露部分所述像素电极以及部分所述漏极；

其中形成所述第一连接孔的步骤还包括移除部分所述第三绝缘层且所述第一连接孔还贯穿所述第三绝缘层，所述第一透明导电层在所述显示区中还包括一共同电极以及一第二连接电极，所述第二连接电极与所述共同电极电隔离，所述第二连接电极覆盖所述第二连接孔，且所述第二连接电极透过直接接触所述漏极与所述像素电极而电连接所述漏极以及所述像素电极。

18.如权利要求16所述的显示面板的制作方法，其特征在于，所述第一导电层还包括一栅极设置在一显示区，所述第二导电层还包括一源极和一漏极设置在所述显示区，其中所述栅极、所述源极和所述漏极在所述基板和所述第二绝缘层之间形成一薄膜晶体管，且所述周边区设置在所述显示区的至少一侧，所述显示面板的制作方法还包括：

形成一第三绝缘层在所述薄膜晶体管和所述第二绝缘层之间；

形成一第二透明导电层在所述第三绝缘层和所述第二绝缘层之间，所述第二透明导电层在所述显示区中包括一共同电极；以及

形成一第二连接孔贯穿所述第二绝缘层与所述第三绝缘层，并暴露部分所述漏极；

其中形成所述第一连接孔的步骤还包括移除部分所述第三绝缘层且所述第一连接孔还贯穿所述第三绝缘层，所述第一透明导电层在所述显示区中还包括一像素电极，所述像素电极延伸至所述第二连接孔内，直接接触被第二连接孔暴露的所述漏极。

19.如权利要求16所述的显示面板的制作方法，其特征在于，所述第一导电层还包括一栅极设置在一显示区，所述第二导电层还包括一源极和一漏极设置在所述显示区，其中所述栅极、所述源极和所述漏极在所述基板和所述第二绝缘层之间形成一薄膜晶体管，且所述周边区设置在所述显示区的至少一侧，所述显示面板的制作方法还包括：

形成一第二透明导电层在所述第一绝缘层和所述第二导电层之间，所述第二透明导电层在所述显示区中包括一像素电极，且所述像素电极直接覆盖接触部分所述漏极；

其中所述第一透明导电层在所述显示区中还包括一共同电极。