CN110059047A - 驱动电路以及串行解串器 - Google Patents

Abstract

一种驱动电路以及串行解串器。该驱动电路包括第一预驱动电路、主驱动电路和选择电路，第一预驱动电路的第一输出端连接主驱动电路的第一输入端和选择电路的第一输出端，第一预驱动电路的第二输出端连接主驱动电路的第二输入端和选择电路的第二输出端；当第一预驱动电路的第一输入端和第二输入端输入高频差分信号时，第一预驱动电路的第一输出端和第二输出端输出共模电压为零的高频差分信号，选择电路的第一输出端和第二输出端输出第一共模电压，共模电压为零的高频差分信号和第一共模电压叠加形成用于驱动主驱动电路的共模电压为第一共模电压的高频差分信号。采用本发明实施例，可以在提高输出至主驱动电路的高频差分信号的稳定性。

Description

驱动电路以及串行解串器

技术领域

本发明涉及电子电力领域，尤其涉及一种驱动电路以及串行解串器。

背景技术

随着通信技术的不断发展，串行解串器(Serializer-Deserializer，SERDES)逐渐成为高速数据通信中的接口电路。串行解串器包括串行器(Serializer)和解串器(Deserializer)，串行器和解串器通过链路连接，串行器将并行的数据进行串行化处理后的串行数据发送到链路上，解串器接收链路上的串行数据并将串行数据进行解串处理，得到并行的数据。驱动电路是串行器的重要组成部分，驱动电路用于将输入的数字逻辑电平信号转换成符合传输协议的信号发送到链路上。驱动电路包括预驱动电路和主驱动电路，预驱动电路用于接收输入的高速数字逻辑电平信号以及输出能够驱动主驱动电路的预驱动输出信号；主驱动电路用于接收该预驱动输出信号以及输出符合传输协议的信号发送到链路上。

目前的驱动电路如图1所示，预驱动电路包括四个反相器，主驱动电路由差分电路组成，差分电路由一对电阻(R21和R22)、一对薄栅极开关管(N21和N22)、一对厚栅极开关管(N23和N24)和一个电流源(N25)组成。预驱动电路的输入为VIN+和VIN-，预驱动电路的输出为VPRE+和VPRE-，主驱动电路的输入为VPRE+和VPRE-，主驱动电路的输出为VTX+和VTX-，预驱动电路的供电电压为低压电源VDD_LV，主驱动电路的供电电压为高压电源VDD_HV。当VIN+为逻辑高电平(例如，3.3V，对应的数字信号为“1”)，VIN-为逻辑低电平(例如，0V，对应的数字信号为“0”)时，经过两级反相器后，VPRE+为逻辑高电平(逻辑高电平的大小为VDD_LV)，VPRE-为逻辑低电平；当VPRE+为逻辑高电平，VPRE-为逻辑低电平时，N21导通，N22关断，VTX+为逻辑高电平(逻辑高电平的大小为VDD_HV)，VTX-为逻辑低电平。类似的，当VIN+为逻辑低电平，VIN-为逻辑高电平时，VPRE+为逻辑低电平，VPRE-为逻辑高电平，VTX+为逻辑低电平，VTX-为逻辑高电平。预驱动电路采用低压电源VDD_LV作为供电电压是为了降低驱动电路的功耗，同时预驱动电路输出的逻辑高电平也为VDD_LV，由于VDD_LV无法直接驱动厚栅极开关管，因此主驱动电路的输入开关管(N21和N22)采用薄栅极开关管，由于主驱动电路的输出需要满足传输协议的高电平电压，所以主驱动电路的供电电压为VDD_HV，为了避免主驱动电路的输入开关管(N21和N22)被高压击穿，主驱动电路中增加了厚栅极管(N23和N24)。由于预驱动电路采用VDD_LV供电，导致预驱动电路的输出信号(VPRE+或VPRE-)的电压较低，主驱动电路的电流源N25的供电电压过低，会使得电流源N25工作接近线性区，导致电流源N25的工作电流会出现较大的波动，导致主驱动电路的输出波动较大。

发明内容

本发明实施例提供一种驱动电路以及串行解串器，可以解决主驱动电路的输出波动较大的问题。

本发明实施例第一方面提供了一种驱动电路，包括第一预驱动电路和主驱动电路，驱动电路还包括选择电路，其中：

第一预驱动电路包括第一输入端、第二输入端、第一输出端和第二输出端，选择电路包括第一输出端和第二输出端，主驱动电路包括第一输入端和第二输入端，第一预驱动电路的第一输出端连接主驱动电路的第一输入端和选择电路的第一输出端，第一预驱动电路的第二输出端连接主驱动电路的第二输入端和选择电路的第二输出端；当第一预驱动电路的第一输入端和第二输入端输入高频差分信号时，第一预驱动电路的第一输出端和第二输出端输出共模电压为零的高频差分信号，选择电路的第一输出端和第二输出端输出第一共模电压，共模电压为零的高频差分信号和第一共模电压叠加形成共模电压为第一共模电压的高频差分信号，共模电压为第一共模电压的高频差分信号用于驱动主驱动电路。

由于加入了选择电路，可以由选择电路确定输出至主驱动电路的高频差分信号的共模电压为第一共模电压，第一共模电压由选择电路确定，可控性高，可以保证输出至主驱动电路的高频差分信号不会出现较大波动，提高输出至主驱动电路的高频差分信号的稳定性，进而避免出现主驱动电路的输出波动较大的问题。

可选的，第一预驱动电路包括第一反相器、第二反相器、第三反相器、第四反相器、第一隔直电容和第二隔直电容；

第一反相器的输入端连接第一预驱动电路的第一输入端，第一反相器的输出端连接第二反相器的输入端，第二反相器的输出端连接第一隔直电容的第一端，第一隔直电容的第二端连接第一预驱动电路的第一输出端；第三反相器的输入端连接第一预驱动电路的第二输入端，第三反相器的输出端连接第四反相器的输入端，第四反相器的输出端连接第二隔直电容的第一端，第二隔直电容的第二端连接第一预驱动电路的第二输出端。

在第一预驱动电路中加入反相器，当反相器的输入电平发生跳变时，第一预驱动电路的输出电平也可以快速发生跳变。可以降低高频差分信号的传输延时。

可选的，驱动电路还包括控制器，选择电路的供电电压为高压电源，选择电路包括第一电流源、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第一开关管和第二开关管；

高压电源连接第一电流源的正端，第一电流源的负端连接第一电阻的第一端，第一电阻的第二端连接第二电阻的第一端、第四电阻的第一端和第五电阻的第一端，第二电阻的第二端连接第三电阻的第一端，第三电阻的第二端接地；第四电阻的第二端连接第一开关管的第一端，第一开关管的第二端连接选择电路的第一输出端；第五电阻的第二端连接第二开关管的第一端，第二开关管的第二端连接选择电路的第二输出端；控制器包括第一控制端和第二控制端，第一控制端连接第一开关管的控制端，第二控制端连接第二开关管的控制端；

当第一预驱动电路的第一输入端和第二输入端输入高频差分信号时，控制器控制第一开关管和第二开关管导通；

当第一预驱动电路的第一输入端和第二输入端输入低频差分信号时，控制器控制第一开关管和第二开关管关断。

采用高压电源为选择电路供电，可以保证选择电路能够输出满足主驱动电路所需要的第一共模电压。

可选的，驱动电路还包括第二预驱动电路，第二预驱动电路包括第一输入端、第二输入端、第一输出端和第二输出端，选择电路还包括第一输入端和第二输入端；

第二预驱动电路第一输入端连接第一预驱动电路的第一输入端，第二预驱动电路第二输入端连接第一预驱动电路的第二输入端，第二预驱动电路的第一输出端连接选择电路的第一输入端，第二预驱动电路的第二输出端连接选择电路的第二输入端；

当第二预驱动电路的第一输入端和第二输入端输入低频差分信号时，第二预驱动电路的第一输出端和第二输出端输出低频差分控制信号，低频差分控制信号用于控制选择电路的第一输出端和第二输出端输出第一低频差分信号，第一低频差分信号用于驱动主驱动电路。

在第二预驱动电路输出的低频差分控制信号的控制下，选择电路可以输出稳定的信号。不会出现低频差分信号在传输过程中出现衰减的问题。

可选的，第二预驱动电路包括第一电平转换器和第二电平转换器；

第一电平转换器的输入端连接第二预驱动电路的第一输入端，第一电平转换器的输出端连接第二预驱动电路的第一输出端；第二电平转换器的输入端连接第二预驱动电路的第二输入端，第二电平转换器的输出端连接第二预驱动电路的第二输出端。

可选的，选择电路还包括第三开关管、第四开关管、第五开关管和第六开关管；

第一电阻的第一端连接第三开关管的第一端和第四开关管的第一端，第三开关管的第二端连接选择电路的第一输出端，第四开关管的第二端连接选择电路的第二输出端；

第三电阻的第一端连接第五开关管的第一端和第六开关管的第一端，第五开关管的第二端连接选择电路的第一输出端，第六开关管的第二端连接选择电路的第二输出端；

选择电路的第一输入端连接第三开关管的控制端和第五开关管的控制端，选择电路的第二输入端连接第四开关管的控制端和第六开关管的控制端；

当第二预驱动电路的第一输入端和第二输入端输入低频差分信号时，低频差分控制信号用于控制第三开关管和第五开关管导通，或者控制第四开关管和第六开关管导通；

当第二预驱动电路的第一输入端和第二输入端输入高频差分信号时，控制器控制第三开关管、第四开关管、第五开关管和第六开关管关断。

可选的，主驱动电路的供电电压为高压电源，主驱动电路包括第二电流源、第三电流源、第七开关管、第八开关管、第六电阻和第七电阻；

高压电源连接第六电阻的第一端和第七电阻的第一端，第六电阻的第二端连接第七开关管的第一端，第七开关管的第二端连接第二电流源的正端，第二电流源的负端连接第三电流源的正端，第三电流源的负端接地；第七电阻的第二端连接第八开关管的第一端，第八开关管的第二端连接第二电流源的正端；主驱动电路的第一输入端连接第七开关管的控制端，主驱动电路的第二输入端连接第八开关管的控制端。

主驱动电路采用高压电源供电可以使得主驱动电路输出符合传输协议的差分信号，主驱动电路20采用两个电流源(第二电流源和第三电流源)，可以在主驱动电路的输入发生变化时，减小主驱动电路中的偏置电流抖动，从而减小主驱动电路的输出共模电压的抖动。

可选的，第七开关管和第八开关管为金属-氧化物-半导体场效应晶体管，第七开关管和第八开关管为厚栅管。

主驱动电路中无需增加额外的厚栅管来防止第七开关管和第八开关管被高压击穿，可以减少主驱动电路中开关管的数量。

可选的，第一预驱动电路的供电电压为低压电源；第二预驱动电路的供电电压为高压电源。

第一预驱动电路采用低压电源供电可以降低第一预驱动电路的功耗。第二预驱动电路采用高压电源供电，可以使得第二预驱动电路输出的低频差分控制信号能够有效控制选择电路中的开关管的导通与关断。

本发明实施例第二方面提供了一种串行解串器，包括串行器和解串器，串行器和解串器通过数据链路连接，串行器包括本发明实施例第一方面的驱动电路，该解串器，用于从该数据链路上接收该串行器发送的串行信号并将该串行信号进行解串处理以得到并行数据。

附图说明

为了更清楚地说明本发明实施例或背景技术中的技术方案，下面将对本发明实施例或背景技术中所需要使用的附图进行说明。

图1是现有技术公开的一种驱动电路的结构示意图；

图2是本发明实施例公开的一种串行解串器的结构示意图；

图3是本发明实施例公开的一种驱动电路的结构示意图；

图4是本发明实施例公开的一种差分信号的波形示意图；

图5是本发明实施例公开的另一种驱动电路的结构示意图；

图6(a)是本发明实施公开的信号VO2_P通过第一隔直电容C1前后变化波形示意图；

图6(b)是本发明实施公开的信号VO2_N通过第二隔直电容C2前后变化波形示意图；

图7是本发明实施例公开的另一种驱动电路的结构示意图；

图8(a)是本发明实施公开的一种选择电路的输出与第一预驱动电路的输出的叠加波形示意图；

图8(b)是本发明实施公开的另一种选择电路的输出与第一预驱动电路的输出的叠加波形示意图；

图9是本发明实施例公开的一种第一预驱动电路输入高频差分信号与低频差分信号的对比示意图；

图10是本发明实施例公开的另一种驱动电路的结构示意图；

图11是本发明实施例公开的另一种驱动电路的结构示意图；

图12是本发明实施例公开的一种主驱动电路的结构示意图。

具体实施方式

下面结合本发明实施例中的附图对本发明实施例进行描述。

请参阅图2，图2是本发明实施例公开的一种串行解串器的结构示意图，如图2所示，该串行解串器1000包括串行器2000和解串器3000，串行器2000和解串器3000通过数据链路4000连接，串行器2000包括驱动电路100和并转串电路200，并转串电路200用于将并行数据进行串行化处理后得到串行数据，驱动电路100将该串行数据转换为符合数据链路400的传输协议的串行信号发送到数据链路400上，解串器3000从数据链路400上接收串行器2000发送的串行信号并将该串行信号进行解串处理得到并行数据。

其中，串行器2000也可以称为发送端(Rx)，解串器3000也可以称为接收端(Tx)，串行解串器1000也可以称为高速串行信号收发电路，可以实现高速串行信号的发送和接收。

数据链路400的传输协议可以包括高清晰度多媒体接口(High DefinitionMultimediaInterface，HDMI)协议、DDR协议、USB协议中的任意一种。

串行解串器1000可以采用差分传输方式，差分传输是发送端在两条传输线上传输幅值相等，相位相反的两个信号，接收端对接收的两个信号做减法运算。采用差分传输的方式可以提高传输的信号的信噪比。串行解串器1000的数据链路400只需要一对传输线(如图1所示的数据线1和数据线2)即可实现串行信号的差分传输，与采用并行传输的数据链路相比，可以减小成本，减少串行器2000和解串器3000互连的复杂度，并且不需要在数据链路中传输同步时钟，提高数据传输速率。

请参见图3，图3是本发明实施例公开的一种驱动电路的结构示意图。图3所示的驱动电路可以应用于图2所示的串行解串器。如图3所示，该驱动电路可以包括第一预驱动电路11、主驱动电路20和选择电路30，其中：

第一预驱动电路11包括第一输入端1101、第二输入端1102、第一输出端1103和第二输出端1104，选择电路30包括第一输出端3001和第二输出端3002，主驱动电路20包括第一输入端2001和第二输入端2002，第一预驱动电路22的第一输出端1103连接主驱动电路20的第一输入端2001和选择电路30的第一输出端3001，第一预驱动电路11的第二输出端1104连接主驱动电路20的第二输入端2002和选择电路30的第二输出端3002；当第一预驱动电路11的第一输入端1101和第二输入端1102输入高频差分信号时，第一预驱动电路11的第一输出端1103和第二输出端1104输出共模电压为零的高频差分信号，选择电路30的第一输出端3001和第二输出端3002输出第一共模电压，共模电压为零的高频差分信号和第一共模电压叠加形成共模电压为第一共模电压的高频差分信号，共模电压为第一共模电压的高频差分信号用于驱动主驱动电路20。

如图3所示，第一预驱动电路11的第一输入端1101和第二输入端1102可以输入差分信号(信号VIN_P和信号VIN_N组成的差分信号)，差分信号是由一对幅值相等、相位相反的信号组成。请参阅图4，图4是本发明实施例公开的一种差分信号的波形示意图，如图4所示，差分信号由信号VIN_P和信号VIN_N组成，信号VIN_P与信号VIN_N幅值均为VDD，相位相反。从图4可以看出，在t₁时间段，信号VIN_P为高电平，信号VIN_N为低电平，在t₂时间段，信号VIN_P为低电平，信号VIN_N为高电平。差分信号的共模电压等于差分信号的高电平和低电平的平均值，如果差分信号的低电平为0，高电平为VDD，则该差分信号的共模电压为0.5VDD。

其中，差分信号可以分为高频差分信号和低频差分信号。高频指的是传输协议规定的最低工作频率以上的频段，低频指的是低于传输协议规定的最低工作频率的频段。例如，对于HDMI协议而言，高频差分信号指的是频率大于250MHz的差分信号。低频差分信号指的是频率低于250MHz的差分信号。低频差分信号主要是用于对电路进行调制或测试。其中，低频差分信号可以包括直流信号。

本发明实施例中，第一预驱动电路11和选择电路30共同驱动主驱动电路20。由于加入了选择电路30，可以由选择电路30确定输出至主驱动电路20的高频差分信号的共模电压为第一共模电压，第一共模电压由选择电路20确定，第一共模电压的稳定性高，可以保证输出至主驱动电路20的高频差分信号不会出现较大波动，提高输出至主驱动电路20的高频差分信号的稳定性，进而避免出现主驱动电路20的输出波动较大的问题。

其中，第一预驱动电路11的具体结构以图5为例进行说明。请参阅图5，图5是本发明实施例公开的另一种驱动电路的结构示意图。如图5所示，第一预驱动电路11包括第一反相器U1、第二反相器U2、第三反相器U3、第四反相器U4、第一隔直电容C1和第二隔直电容C2；

第一反相器U1的输入端连接第一预驱动电路11的第一输入端1101，第一反相器U1的输出端连接第二反相器U2的输入端，第二反相器U2的输出端连接第一隔直电容C1的第一端，第一隔直电容C1的第二端连接第一预驱动电路11的第一输出端1103；第三反相器U3的输入端连接第一预驱动电路11的第二输入端1102，第三反相器U3的输出端连接第四反相器U4的输入端，第四反相器U4的输出端连接第二隔直电容C2的第一端，第二隔直电容C2的第二端连接第一预驱动电路11的第二输出端1104。

本发明实施例中，反相器可以将输入信号的相位反转180°，当反相器的输入为高电平时，输出为低电平；当反相器的输入为低电平时，输出为高电平。反相器可以是逻辑门电路(Transistor-Transistor Logic，TTL)反相器或互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，COMS)反相器。

由于第一反相器U1的输入端连接第一预驱动电路11的第一输入端1101，第三反相器U3的输入端连接第一预驱动电路11的第二输入端1102，第一反相器U1和第三反相器U3输入高频差分信号，其中，高频差分信号由信号VIN_P和信号VIN_N组成，信号VIN_P与信号VIN_N幅值相同，相位相反，并且信号VIN_P和信号VIN_N的电平变化频率大于或等于传输协议规定的最低工作频率。当信号VIN_P为高电平时，信号VIN_N为低电平，当信号VIN_P为低电平时，信号VIN_N为高电平。具体请参见图4所示的差分信号示意图。图5中，第一反相器U1的输入端输入信号VIN_P，第三反相器U3的输入端输入信号VIN_N。

其中，第一预驱动电路11的供电电压为低压电源VDD_LV，第一预驱动电路11采用低压电源VDD_LV供电可以降低第一预驱动电路11的功耗。并且第一预驱动电路11采用反相器，反相器在输入电平不发生跳变时功耗较低，进一步降低第一预驱动电路11的功耗。反相器在输入电平发生跳变时，第一预驱动电路11的输出电平也可以快速发生跳变。在第一预驱动电路11中加入反相器，可以降低高频差分信号的传输延时。

当信号VIN_P为高电平时，第一反相器U1的输出信号VO1_P为低电平，第二反相器U2的输出信号VO2_P为高电平；当信号VIN_P为低电平时，第一反相器U1的输出信号VO1_P为高电平，第二反相器U2的输出信号VO2_P为低电平。第一隔直电容C1可以将信号VO2_P中的直流分量滤除，使得信号VO2_P中的直流分量无法输出至第一预驱动电路11的第一输出端1103，第一预驱动电路11的第一输出端1103输出的信号中不包含直流分量。下面结合图6(a)阐述信号VO2_P通过第一隔直电容C1前后变化波形示意图。如图6(a)所示，信号VO2_P通过第一隔直电容C1之前，如果信号VO2_P的高电平电压为VDD_LV，信号VO2_P的低电平电压为0，信号VO2_P的直流分量为信号VO2_P的平均电压，假设信号VO2_P的高低电平占比相同，则信号VO2_P的直流分量DC＝VDD_LV/2。信号VO2_P通过第一隔直电容C1之后，信号VO2_P中的直流分量被滤除。第一预驱动电路11的第一输出端1103输出的信号为信号VO2_P通过第一隔直电容C1之后的信号。

类似的，当信号VIN_N为高电平时，第三反相器U1的输出信号VO1_N为低电平，第四反相器U2的输出信号VO2_N为高电平；当信号VIN_N为低电平时，第三反相器U1的输出信号VO1_N为高电平，第四反相器U2的输出信号VO2_N为低电平。第二隔直电容C2可以将信号VO2_N中的直流分量滤除，使得信号VO2_N中的直流分量无法输出至第一预驱动电路11的第二输出端1104，第一预驱动电路11的第二输出端1104输出的信号中不包含直流分量。下面结合图6(b)阐述信号VO2_N通过第二隔直电容C2前后变化波形示意图。如图6(b)所示，信号VO2_N通过第二隔直电容C2之前，如果信号VO2_N的高电平电压为VDD_LV，信号VO2_N的低电平电压为0，信号VO2_N的直流分量为信号VO2_N的平均电压，假设信号VO2_N的高低电平占比相同，则信号VO2_N的直流分量DC＝VDD_LV/2。信号VO2_N通过第二隔直电容C2之后，信号VO2_N中的直流分量被滤除。第一预驱动电路11的第二输出端1104输出的信号为信号VO2_N通过第二隔直电容C2之后的信号。

其中，选择电路30的具体结构以图7为例进行说明。请参阅图7，图7是本发明实施例公开的另一种驱动电路的结构示意图。如图7所示，驱动电路还包括控制器40，选择电路30的供电电压为高压电源VDD_HV，选择电路30包括第一电流源N1、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第一开关管T1和第二开关管T2；

高压电源VDD_HV连接第一电流源N1的正端，第一电流源N1的负端连接第一电阻R1的第一端，第一电阻R1的第二端连接第二电阻R2的第一端、第四电阻R4的第一端和第五电阻R5的第一端，第二电阻R2的第二端连接第三电阻R3的第一端，第三电阻R3的第二端接地；第四电阻R4的第二端连接第一开关管T1的第一端，第一开关管T1的第二端连接选择电路30的第一输出端3001；第五电阻R5的第二端连接第二开关管T2的第一端，第二开关管T2的第二端连接选择电路30的第二输出端3002；控制器40包括第一控制端4001和第二控制端4002，第一控制端4001连接第一开关管T1的控制端，第二控制端4002连接第二开关管T2的控制端；

当第一预驱动电路11的第一输入端1101和第二输入端1102输入高频差分信号时，控制器40控制第一开关管T1和第二开关管T2导通；

当第一预驱动电路11的第一输入端1101和第二输入端1102输入低频差分信号时，控制器40控制第一开关管T1和第二开关管T2关断。

本发明实施例中，高压电源VDD_HV与低压电源VDD_LV的大小可以由集成电路的工艺确定。例如，对于采用28nm工艺的集成电路而言，VDD_LV＝0.9V，VDD_HV＝3.3V。采用高压电源VDD_HV为选择电路30供电，可以保证选择电路30能够输出满足主驱动电路20所需要的第一共模电压VCM。

从图7可以看出，第一共模电压VCM＝I₁×(R2+R3)，其中I₁为第一电流源N1提供的偏置电流，R2为第二电阻R2的阻值，R3为第三电阻R3的阻值。第一共模电压VCM的大小可以通过选择电路30中的第一电流源N1的偏置电流、第二电阻R2和第三电阻R3来确定。可以设计选择电路30中的电流源的偏置电流、第二电阻R2和第三电阻R3来设计第一共模电压VCM的大小，以使第一共模电压VCM能够满足主驱动电路20的需求。

当第一预驱动电路11的第一输入端1101和第二输入端1102输入高频差分信号时，控制器40控制第一开关管T1和第二开关管T2导通。其中，高频差分信号由信号VIN_P和信号VIN_N组成，信号VIN_P与信号VIN_N幅值相同，相位相反，并且信号VIN_P和信号VIN_N的电平变化频率大于或等于传输协议规定的最低工作频率。当信号VIN_P为高电平时，信号VIN_N为低电平，当信号VIN_P为低电平时，信号VIN_N为高电平。

当第一开关管T1和第二开关管T2导通时，选择电路30的第一输出端3001和第二输出端3002输出第一共模电压VCM，选择电路30的第一输出端3001和第二输出端3002输出第一共模电压VCM与第一预驱动电路11的第一输出端1103的第一输出端1103和第二输出端1104输出的共模电压为零的高频差分信号进行叠加，形成共模电压为第一共模电压VCM的高频差分信号(信号VPRE_P和信号VPRE_N)，该共模电压为第一共模电压VCM的高频差分信号用于驱动主驱动电路20，信号VPRE_P和信号VPRE_N作为主驱动电路20的输入信号。

当第一开关管T1和第二开关管T2关断时，选择电路30的第一输出端3001和第二输出端3002的输出为零。第一开关管T1和第二开关管T2的导通条件为高电平导通或者低电平导通。举例来说，如果第一开关管T1和第二开关管T2为N型金属氧化物半导体(N-Metal-Oxide-Semiconductor，NMOS)晶体管，则第一开关管T1和第二开关管T2的导通条件为高电平导通；如果第一开关管T1和第二开关管T2为P型金属氧化物半导体(P-Metal-Oxide-Semiconductor，PMOS)晶体管，则第一开关管T1和第二开关管T2导通条件为低电平导通。

第一预驱动电路11的第一输出端1103输出的信号为信号VO2_P通过第一隔直电容C1之后的信号。选择电路30的第一输出端3001输出的信号为第一共模电压VCM。请参阅图8(a)，图8(a)是本发明实施公开的一种选择电路30的输出与第一预驱动电路11的输出的叠加波形示意图。如图8(a)所示，信号VO2_P通过第一隔直电容C1之后的信号与第一共模电压VCM叠加后形成信号VPRE_P，信号VPRE_P的共模电压为第一共模电压VCM。

请参阅图8(b)，图8(b)是本发明实施公开的另一种选择电路30的输出与第一预驱动电路11的输出的叠加波形示意图。如图8(b)所示，信号VO2_N通过第二隔直电容C2之后的信号与第一共模电压VCM叠加后形成信号VPRE_N，信号VPRE_N的共模电压为第一共模电压VCM。

图5和图7所示的驱动电路适用于第一预驱动电路11输入高频差分信号的情况。当第一预驱动电路11输入低频差分信号时，如果仍然采用图5和图7所示的驱动电路，由于第一预驱动电路11中的第一隔直电容C1和第二隔直电容C2对低频差分信号的阻隔作用，则会导致信号VPRE_P和信号VPRE_N中的低频差分信号出现较大衰减，导致第一预驱动电路11的输出波动较大，进而导致主驱动电路20的输出异常，导致差分信号失真。

请参阅图9，图9是本发明实施例公开的一种第一预驱动电路11输入高频差分信号与低频差分信号的对比示意图。如图9所示，左图为第一预驱动电路11输入高频差分信号时，主驱动电路20的输入信号(信号VPRE_P和信号VPRE_N)的示意图；右图为第一预驱动电路11输入低频差分信号时，主驱动电路20的输入信号(信号VPRE_P和信号VPRE_N)的示意图。当第一预驱动电路11输入高频差分信号时，信号VPRE_P和信号VPRE_N没有出现衰减；当第一预驱动电路11输入低频差分信号时，信号VPRE_P和信号VPRE_N出现了较明显的衰减。

本发明实施例公开了第二预驱动电路，第二预驱动电路用于对输入的低频差分信号进行处理，并且不会导致低频差分信号出现衰减。

请参阅图10，图10是本发明实施例公开的另一种驱动电路的结构示意图，如图10所示，驱动电路还包括第二预驱动电路12，第二预驱动电路12包括第一输入端1201、第二输入端1202、第一输出端1203和第二输出端1204，选择电路30还包括第一输入端3003和第二输入端3004；

第二预驱动电路12第一输入端1201连接第一预驱动电路11的第一输入端1101，第二预驱动电路12第二输入端1202连接第一预驱动电路11的第二输入端1102，第二预驱动电路12的第一输出端1203连接选择电路30的第一输入端3003，第二预驱动电路12的第二输出端1204连接选择电路30的第二输入端3004；

当第二预驱动电路12的第一输入端1201和第二输入端1202输入低频差分信号时，第二预驱动电路12的第一输出端1203和第二输出端1204输出低频差分控制信号，低频差分控制信号用于控制选择电路30的第一输出端3001和第二输出端3002输出第一低频差分信号，第一低频差分信号用于驱动主驱动电路20。

本发明实施例中，第一低频差分信号是选择电路30在第二预驱动电路12输出的低频差分控制信号的控制下输出的，第一低频差分信号的高电平和低电平大小可以由选择电路30决定。采用第二预驱动电路12，可以让选择电路30的输出稳定，进而保证主驱动电路20的输入信号稳定，不会出现信号失真的问题。

其中，第二预驱动电路12的具体结构以图11为例进行说明。请参阅图11，图11是本发明实施例公开的另一种驱动电路的结构示意图。如图11所示，第二预驱动电路12包括第一电平转换器121和第二电平转换器122；

第一电平转换器121的输入端连接第二预驱动电路12的第一输入端1201，第一电平转换器121的输出端连接第二预驱动电路12的第一输出端1203；第二电平转换器122的输入端连接第二预驱动电路12的第二输入端1202，第二电平转换器122的输出端连接第二预驱动电路12的第二输出端1204。

本发明实施例中，电平转换器可以对输入的低频差分信号进行处理，当电平转换器输入高频差分信号时，电平转换器的输出为零。电平转换器用于将差分信号中的高电平转换为电平转换器的供电电压，电平转换器对差分信号中的低电平则不进行处理，仍然输出低电平。如图11所示，第一电平转换器121的输入端输入的信号为信号VIN_P，第二电平转换器122的输入端输入的信号为信号VIN_N。如果信号VIN_P为高电平，信号VIN_N为低电平，第一电平转换器121和第二电平转换器122的供电电压为VDD_HV，则第一电平转换器121的输出端输出VDD_HV，第二电平转换器122的输出端仍然输出低电平。

如图11所示，选择电路30还可以包括第三开关管T3、第四开关管T4、第五开关管T5和第六开关管T6；

第一电阻R1的第一端连接第三开关管T3的第一端和第四开关管T4的第一端，第三开关管T3的第二端连接选择电路30的第一输出端3001，第四开关管T4的第二端连接选择电路30的第二输出端3002；

第三电阻R3的第一端连接第五开关管T5的第一端和第六开关管T6的第一端，第五开关管T5的第二端连接选择电路30的第一输出端3001，第六开关管T6的第二端连接选择电路30的第二输出端3002；

选择电路30的第一输入端3003连接第三开关管T3的控制端和第五开关管T5的控制端，选择电路30的第二输入端3004连接第四开关管T4的控制端和第六开关管T6的控制端；

当第二预驱动电路12的第一输入端1201和第二输入端1202输入低频差分信号时，低频差分控制信号用于控制第三开关管T3和第六开关管T6导通，第四开关管T4和第五开关管T5关断，或者控制第四开关管T4和第五开关管T5导通，第三开关管T3和第六开关管T6关断；控制器40控制第一开关管T1和第二开关管T2关断；

当第二预驱动电路12的第一输入端1201和第二输入端1202输入高频差分信号时，控制器40控制第三开关管T3、第四开关管T4、第五开关管T5和第六开关管T6关断。

本发明实施中，第一电平转换器121的输出端连接第二预驱动电路12的第一输出端1203，第二预驱动电路12的第一输出端1203连接选择电路30的第一输入端3003，选择电路30的第一输入端3003连接第三开关管T3的控制端和第五开关管T5的控制端。第一电平转换器121的输出端连接第三开关管T3的控制端和第五开关管T5的控制端。

第二电平转换器122的输出端连接第二预驱动电路12的第二输出端1204，第二预驱动电路12的第二输出端1204连接选择电路30的第二输入端3004，选择电路30的第二输入端3004连接第四开关管T4的控制端和第六开关管T6的控制端。第二电平转换器122的输出端连接第四开关管T4的控制端和第六开关管T6的控制端。

其中，第三开关管T3和第四开关管T4的导通条件为高电平导通，第五开关管T5和第六开关管T6的导通特性为低电平导通；或者，第三开关管T3和第四开关管T4的导通条件为低电平导通，第五开关管T5和第六开关管T6的导通特性为高电平导通。图11中以第三开关管T3和第四开关管T4的导通特性为高电平导通，第五开关管T5和第六开关管T6的导通特性为低电平导通为例进行说明。如图11所示，以第三开关管T3和第四开关管T4为NMOS晶体管、第五开关管T5和第六开关管T6为PMOS作为示例进行说明。

其中，为了便于说明，可以定义两种工作模式，低频模式指的是第一预驱动电路11或第二预驱动电路12输入的信号为低频差分信号。相应的，高频模式指的是第一预驱动电路11或第二预驱动电路12输入的信号为高频差分信号。

如果第一电平转换器121的输出端输出高电平，第二电平转换器122的输出端低电平，则第三开关管T3导通，第五开关管T5关断，第四开关管T4关断，第六开关管T6导通。由于第一开关管T1和第二开关管T2在低频模式下由控制器40控制其关断，因此，选择电路30的第一输出端3001输出电压VH，选择电路30的第二输出端3002输出电压VL。

如果第一电平转换器121的输出端输出低电平，第二电平转换器122的输出端高电平，则第三开关管T3关断，第五开关管T5导通，第四开关管T4导通，第六开关管T6关断。由于第一开关管T1和第二开关管T2在低频模式下由控制器40控制其关断，因此，选择电路30的第一输出端3001输出电压VL，选择电路30的第二输出端3002输出电压VH。

其中，电压VH组成第一低频差分信号的高电平，电压VL组成第一低频差分信号的低电平。VH＝＝I₁×(R1+R2+R3)，VL＝I₁×R3，其中I₁为第一电流源N1提供的偏置电流，R1为第一电阻R1的阻值，R2为第二电阻R2的阻值，R3为第三电阻R3的阻值。电压VH和电压VL的大小可以通过选择电路30中的第一电流源N1的偏置电流、第二电阻R2和第三电阻R3来确定。可以设计选择电路30中的电流源的偏置电流、第一电阻R1、第二电阻R2和第三电阻R3来设计电压VH和电压VL的大小，以使电压VH和电压VL能够满足主驱动电路20的需求。

当工作在高频模式时，第一预驱动电路11和第二预驱动电路12输入的信号为高频差分信号，第一预驱动电路11工作，第二预驱动电路12停止工作，第二预驱动电路12输出为零，选择电路30输出第一共模电压VCM。具体的，第一预驱动电路11的第一输入端1101和第二预驱动电路12的第一输入端1201输入的信号为信号VIN_P，第一预驱动电路11的第二输入端1102和第二预驱动电路12的第二输入端1202输入信号为信号VIN_N，信号VIN_P与信号VIN_N组成高频差分信号。结合图11可以看出，如果信号VIN_P为高电平，信号VIN_N为低电平，第一预驱动电路11的第一输出端1103输出电压为VDD_LV/2的高电平，第一预驱动电路11的第二输出端1104输出电压为-VDD_LV/2的低电平，控制器40控制选择电路30中的第一开关管T1和第二开关管T2导通，第三开关管T3、第四开关管T4、第五开关管T5和第六开关管T6关断，选择电路30的第一输出端3001和第二输出端3002输出第一共模电压VCM，主驱动电路20的第一输入端2001输入的信号为信号VPRE_P，主驱动电路20的第二输入端2002输入的信号为信号VPRE_N，信号VPRE_P为VDD_LV/2的高电平与第一共模电压VCM叠加后的电平，信号VPRE_N为-VDD_LV/2的高电平与第一共模电压VCM叠加后的电平。如果VDD_LV＝0.9V，VCM＝2.55V，则信号VPRE_P＝3.0V，VPRE_N＝2.1V。类似的，如果信号VIN_P为低电平，信号VIN_N为高电平，则信号VPRE_P为-VDD_LV/2的高电平与第一共模电压VCM叠加后的电平，信号VPRE_N为VDD_LV/2的高电平与第一共模电压VCM叠加后的电平。如果VDD_LV＝0.9V，VCM＝2.55V，则信号VPRE_P＝2.1V，VPRE_N＝3.0V。

当工作在低频模式时，第一预驱动电路11和第二预驱动电路12输入的信号为低频差分信号，第一预驱动电路11输出衰减后的低频差分信号，第二预驱动电路12工作，选择电路30输出第一低频差分信号。具体的，第一预驱动电路11的第一输入端1101和第二预驱动电路12的第一输入端1201输入的信号为信号VIN_P，第一预驱动电路11的第二输入端1102和第二预驱动电路12的第二输入端1202输入信号为信号VIN_N，信号VIN_P与信号VIN_N组成低频差分信号。结合图11可以看出，如果信号VIN_P为高电平，信号VIN_N为低电平，第二预驱动电路12的第一输出端1203输出电压为VDD_HV的高电平，第二预驱动电路12的第二输出端1104输出低电平，控制器40控制选择电路30中的第一开关管T1和第二开关管T2关闭，第二预驱动电路12的第一输出端1203输出的电压(VDD_HV)控制第三开关管T3导通和第五开关管T5关断，第二预驱动电路12的第二输出端1204输出的低电平控制第四开关管T4关断和第六开关管T6导通，选择电路30的第一输出端3001输出电压VH，选择电路30的第二输出端3002输出电压VL，主驱动电路20的第一输入端2001输入的信号为信号VPRE_P，主驱动电路20的第二输入端2002输入的信号为信号VPRE_N，信号VPRE_P为电压VH，信号VPRE_N为电压VL。如果VH＝3.0V，VL＝2.7V，则信号VPRE_P＝3.0V，VPRE_N＝2.7V。类似的，如果信号VIN_P为低电平，信号VIN_N为高电平，则信号VPRE_P为电压VL，信号VPRE_N为电压VH，则信号VPRE_P＝2.7V，VPRE_N＝3.0V。

其中，第二预驱动电路12的供电电压为高压电源VDD_HV，高压电源VDD_HV可以保证第二预驱动电路12输出的高电平VDD_HV达到第三开关管T3或第四开关管T4的导通电压，能够有效控制第三开关管T3或第四开关管T4的导通。

请参阅图12，图12是本发明实施例公开的一种主驱动电路的结构示意图。如图12所示，主驱动电路20的供电电压为高压电源VDD_HV，主驱动电路20包括第二电流源N2、第三电流源N3、第七开关管T7、第八开关管T8、第六电阻R6和第七电阻R7；

高压电源VDD_HV连接第六电阻R6的第一端和第七电阻R7的第一端，第六电阻R6的第二端连接第七开关管T7的第一端，第七开关管T7的第二端连接第二电流源N2的正端，第二电流源N2的负端连接第三电流源N3的正端，第三电流源N3的负端接地；第七电阻R7的第二端连接第八开关管T8的第一端，第八开关管T8的第二端连接第二电流源N2的正端；主驱动电路20的第一输入端2001连接第七开关管T7的控制端，主驱动电路20的第二输入端2002连接第八开关管T8的控制端。

从图12可以看出，主驱动电路20为差分电路，可以将主驱动电路20输入的差分信号转换为符合传输协议的差分信号。主驱动电路20的第一输入端2001输入的信号为信号VPRE_P，主驱动电路20的第二输入端2002输入的信号为信号VPRE_N，主驱动电路20的第一输出端2003输入的信号为信号VTX+，主驱动电路20的第二输出端2004输出的信号为信号VTX-。图12中的第七开关管T7和第八开关管T8以NMOS晶体管为例。

当信号VPRE_P为高电平，信号VPRE_N为低电平时，第七开关管T7导通，第八开关管T8关断，第二电流源N2和第三电流源N3的电流流向为：VDD_HV→R6→T7→N2→N3，信号VTX-输出低电平，信号VTX+输出高电平；当信号VPRE_P为低电平，信号VPRE_N为高电平时，第七开关管T7关断，第八开关管T8导通，第二电流源N2和第三电流源N3的电流流向为：VDD_HV→R7→T8→N2→N3，信号VTX-输出高电平，信号VTX+输出低电平。

主驱动电路20采用两个电流源(第二电流源N2和第三电流源N3)，可以在主驱动电路20的输入发生变化时，减小主驱动电路20中的偏置电流抖动，从而减小主驱动电路20的输出共模电压的抖动。

其中，第七开关管T7和第八开关管T8为金属-氧化物-半导体场效应晶体管，第七开关管T7和第八开关管T8为厚栅管。由于第七开关管T7和第八开关管T8采用厚栅管，主驱动电路20中无需增加额外的厚栅管来防止第七开关管T7和第八开关管T8被高压击穿，可以减少主驱动电路20中开关管的数量。

综上所述，通过实施本发明实施，由于第一共模电压由选择电路预先设定，可控性高，可以保证预驱动电路的输出稳定，进而避免出现主驱动电路的输出波动较大的问题。

Claims (10)

1.一种驱动电路，其特征在于，所述驱动电路包括第一预驱动电路、主驱动电路和选择电路，其中：

所述第一预驱动电路包括第一输入端、第二输入端、第一输出端和第二输出端，所述选择电路包括第一输出端和第二输出端，所述主驱动电路包括第一输入端和第二输入端，所述第一预驱动电路的第一输出端连接所述主驱动电路的第一输入端和所述选择电路的第一输出端，所述第一预驱动电路的第二输出端连接所述主驱动电路的第二输入端和所述选择电路的第二输出端；

当所述第一预驱动电路的第一输入端和第二输入端输入高频差分信号时，所述第一预驱动电路的第一输出端和第二输出端输出共模电压为零的高频差分信号，所述选择电路的第一输出端和第二输出端输出第一共模电压，所述共模电压为零的高频差分信号和所述第一共模电压叠加形成共模电压为所述第一共模电压的高频差分信号，所述共模电压为所述第一共模电压的高频差分信号用于驱动所述主驱动电路。

2.根据权利要求1所述电路，其特征在于，所述第一预驱动电路包括第一反相器、第二反相器、第三反相器、第四反相器、第一隔直电容和第二隔直电容；

所述第一反相器的输入端连接所述第一预驱动电路的第一输入端，所述第一反相器的输出端连接所述第二反相器的输入端，所述第二反相器的输出端连接所述第一隔直电容的第一端，所述第一隔直电容的第二端连接所述第一预驱动电路的第一输出端；所述第三反相器的输入端连接所述第一预驱动电路的第二输入端，所述第三反相器的输出端连接所述第四反相器的输入端，所述第四反相器的输出端连接所述第二隔直电容的第一端，所述第二隔直电容的第二端连接所述第一预驱动电路的第二输出端。

3.根据权利要求2所述电路，其特征在于，所述驱动电路还包括控制器，所述选择电路的供电电压为高压电源，所述选择电路包括第一电流源、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第一开关管和第二开关管；

所述高压电源连接所述第一电流源的正端，所述第一电流源的负端连接所述第一电阻的第一端，所述第一电阻的第二端连接所述第二电阻的第一端、第四电阻的第一端和第五电阻的第一端，所述第二电阻的第二端连接所述第三电阻的第一端，所述第三电阻的第二端接地；所述第四电阻的第二端连接所述第一开关管的第一端，所述第一开关管的第二端连接所述选择电路的第一输出端；所述第五电阻的第二端连接所述第二开关管的第一端，所述第二开关管的第二端连接所述选择电路的第二输出端；所述控制器包括第一控制端和第二控制端，所述第一控制端连接所述第一开关管的控制端，所述第二控制端连接所述第二开关管的控制端；

当所述第一预驱动电路的第一输入端和第二输入端输入高频差分信号时，所述控制器控制所述第一开关管和所述第二开关管导通；

当所述第一预驱动电路的第一输入端和第二输入端输入低频差分信号时，所述控制器控制所述第一开关管和所述第二开关管关断。

4.根据权利要求3所述电路，其特征在于，所述驱动电路还包括第二预驱动电路，所述第二预驱动电路包括第一输入端、第二输入端、第一输出端和第二输出端，所述选择电路还包括第一输入端和第二输入端；

所述第二预驱动电路第一输入端连接所述第一预驱动电路的第一输入端，所述第二预驱动电路第二输入端连接所述第一预驱动电路的第二输入端，所述第二预驱动电路的第一输出端连接所述选择电路的第一输入端，所述第二预驱动电路的第二输出端连接所述选择电路的第二输入端；

当所述第二预驱动电路的第一输入端和第二输入端输入低频差分信号时，所述第二预驱动电路的第一输出端和第二输出端输出低频差分控制信号，所述低频差分控制信号用于控制所述选择电路的第一输出端和第二输出端输出第一低频差分信号，所述第一低频差分信号用于驱动所述主驱动电路。

5.根据权利要求4所述电路，其特征在于，所述第二预驱动电路包括第一电平转换器和第二电平转换器；

所述第一电平转换器的输入端连接所述第二预驱动电路的第一输入端，所述第一电平转换器的输出端连接所述第二预驱动电路的第一输出端；所述第二电平转换器的输入端连接所述第二预驱动电路的第二输入端，所述第二电平转换器的输出端连接所述第二预驱动电路的第二输出端。

6.根据权利要求5所述电路，其特征在于，所述选择电路还包括第三开关管、第四开关管、第五开关管和第六开关管；

所述第一电阻的第一端连接所述第三开关管的第一端和所述第四开关管的第一端，所述第三开关管的第二端连接所述选择电路的第一输出端，所述第四开关管的第二端连接所述选择电路的第二输出端；

所述第三电阻的第一端连接所述第五开关管的第一端和所述第六开关管的第一端，所述第五开关管的第二端连接所述选择电路的第一输出端，所述第六开关管的第二端连接所述选择电路的第二输出端；

所述选择电路的第一输入端连接所述第三开关管的控制端和所述第五开关管的控制端，所述选择电路的第二输入端连接所述第四开关管的控制端和所述第六开关管的控制端；

当所述第二预驱动电路的第一输入端和第二输入端输入低频差分信号时，所述低频差分控制信号用于控制所述第三开关管和所述第五开关管导通，或者控制所述第四开关管和所述第六开关管导通；

当所述第二预驱动电路的第一输入端和第二输入端输入高频差分信号时，所述控制器控制所述第三开关管、所述第四开关管、所述第五开关管和所述第六开关管关断。

7.根据权利要求3～6任一项所述电路，其特征在于，所述主驱动电路的供电电压为所述高压电源，所述主驱动电路包括第二电流源、第三电流源、第七开关管、第八开关管、第六电阻和第七电阻；

所述高压电源连接所述第六电阻的第一端和所述第七电阻的第一端，所述第六电阻的第二端连接所述第七开关管的第一端，所述第七开关管的第二端连接所述第二电流源的正端，所述第二电流源的负端连接所述第三电流源的正端，所述第三电流源的负端接地；所述第七电阻的第二端连接所述第八开关管的第一端，所述第八开关管的第二端连接所述第二电流源的正端；所述主驱动电路的第一输入端连接所述第七开关管的控制端，所述主驱动电路的第二输入端连接所述第八开关管的控制端。

8.根据权利要求7所述电路，其特征在于，所述第七开关管和所述第八开关管为金属-氧化物-半导体场效应晶体管，所述第七开关管和所述第八开关管为厚栅管。

9.根据权利要求3～8任一项所述电路，其特征在于，所述第一预驱动电路的供电电压为低压电源；所述第二预驱动电路的供电电压为所述高压电源。

10.一种串行解串器，其特征在于，包括串行器和解串器，所述串行器和所述解串器通过数据链路连接，所述串行器包括如权利要求1～9任一项所述驱动电路，所述解串器，用于从所述数据链路上接收所述串行器发送的串行信号并将所述串行信号进行解串处理以得到并行数据。