CN107710620B - 输入/输出(i/o)驱动器 - Google Patents

输入/输出(i/o)驱动器 Download PDF

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Abstract

本文提供了I/O驱动器(200)和相关方法。该I/O驱动器(200)包括用于加快将相应输出FET(上拉P1、下拉N1)配置成在线性区中操作以减小输入信号(Do)的转变与输出信号(Vo)的相应转变之间的延迟的电路系统。另外，该I/O驱动器(200)包括用于控制输出信号(P1、N1的共用节点，Vo)从低逻辑状态转变至高逻辑状态(或反之)的转换速率的电路系统(220、210、IP、IN、Cfp、Cfn)。此外，该I/O驱动器包括用于在导通其他输出FET(N1作为示例)之前关断所导通的输出FET(P1作为示例)的电路系统(210、220、IP、IN、Cfp、Cfn)。这防止“击穿”电流流经这些输出FET(P1、N1)以降低与该I/O驱动器(200)相关联的功耗。

Description

输入/输出(I/O)驱动器
相关申请的交叉引用
本申请要求于2015年7月6日向美国专利商标局提交的非临时申请No.14/792,361的优先权和权益，其全部内容通过援引纳入于此。
技术领域
本公开的各方面一般涉及输入/输出(I/O)驱动器，尤其涉及具有低延迟、受控转换速率、低功率、以及低抖动的I/O驱动器。
背景技术
通常在集成电路(IC)的边缘处采用输入/输出(I/O)驱动器以基于该IC中内部地生成的输入信号Do来输出信号或电压Vo。I/O驱动器将输出信号或电压Vo配置成适合于传输给另一IC或器件。通常期望的I/O驱动器特性包括低功耗、受控转换速率、低延迟、以及低抖动。
一般而言，低功耗器件是期望的，尤其是在采用电池作为其电源的产品中。低功耗一般会延长在电池连贯充电之间的电池寿命。
一般还期望转换速率控制以进行准确的下游操作、用于控制或最小化电磁干扰(EMI)、以及用于防止或减少传输线上不想要的信号反射。转换速率一般是I/O驱动器的输出电压Vo从低逻辑状态转变到高逻辑状态(以及反之)的速率或斜率。具有不良转换速率控制的I/O驱动器通常具有随其输出负载而变化的转换速率。例如，若输出负载具有相对较大的有效电容，则转换速率通常相对较低。另一方面，若输出负载具有相对较小的有效电容，则转换速率通常相对较高。
变化的转换速率可能不利地影响使用I/O驱动器的输出信号的一个或多个器件的操作。例如，通常在数字电路中，某些操作的定时取决于信号的上升沿和/或下降沿。若由I/O驱动器生成的信号的此类上升沿和/或下降沿被允许因施加于该I/O驱动器的输出的不同负载而变化，则可能会不利地影响使用此类信号的一个或多个器件的操作。另外，在有效负载电容较小时的情形中，I/O驱动器的输出电压可能上升和下降得太快；由此产生电磁干扰。此外，在I/O驱动器的输出电压上升和下降得太快的此类情形中，这可能会在该I/O驱动器的输出所连接到的传输线上产生不想要的反射。
I/O驱动器的低延迟属性一般也是期望的，因为其可促成采用许多此类I/O驱动器的电路的较快操作。I/O驱动器的延迟一般是该I/O驱动器的输入信号在转变期间达到一逻辑状态的时间与该I/O驱动器的相应输出信号在该转变期间达到该逻辑状态的时间之间的时间差。如所讨论的，低延迟一般转化成沿采用一个或多个低延迟I/O驱动器的链的较快操作。另外，同转换速率一样，期望I/O驱动器的延迟基本上独立于输出负载，从而不会因负载变化而不利地影响下游操作。
最后，一般期望I/O驱动器生成具有相对较低抖动的输出电压。信号抖动通常由电源噪声、器件闪烁和/或在线性区中操作的器件的热噪声引起。类似于转换速率控制和延迟控制，具有不良输出信号抖动控制的I/O驱动器可能会不利地影响下游操作。
发明内容
以下给出对一个或多个实施例的简化概述以提供对此类实施例的基本理解。此概述不是所有构想到的实施例的详尽综览，并且既非旨在标识所有实施例的关键性或决定性要素亦非试图界定任何或所有实施例的范围。其唯一的目的是要以简化形式给出一个或多个实施例的一些概念以作为稍后给出的更加具体的说明之序。
本公开的一方面提供了一种用于基于输入信号来生成输出信号的装置。该装置包括：第一场效应晶体管(FET)，其包括第一漏极、第一源极和第一栅极；以及第二FET，其包括第二漏极、第二源极和第二栅极，其中第一源极、第一漏极、第二漏极和第二源极串联耦合在第一电压轨与第二电压轨之间，其中输出信号是在第一FET的第一漏极和第二FET的第二漏极之间的输出节点处生成的。另外，该装置包括：耦合在第一FET的第一漏极和第一栅极之间的第一反馈电容器；以及耦合在第二漏极的第二漏极和第二栅极之间的第二反馈电容器。
该装置进一步包括：耦合在第一FET的第一栅极与第二电压轨之间的第一电流源，其中第一电流源被配置成响应于输入信号的高逻辑状态而生成第一电流，第一电流使第一栅极电压减小以导通第一FET以将第一电压轨耦合至该输出节点；以及耦合在第一电压轨与第二FET的第二栅极之间的第二电流源，其中第二电流源被配置成响应于输入信号的低逻辑状态而生成第二电流，第二电流使第二栅极电压增大以导通第二FET以将该输出节点耦合至第二电压轨。
该装置还包括控制电路，其被配置成：基于第一FET的第一栅极处的第一栅极电压来控制第一电流源；以及基于第二FET的第二栅极处的第二栅极电压来控制第二电流源。
本公开的另一方面涉及一种基于输入信号来在输出节点处生成输出信号的方法。该方法包括：响应于输入信号从低逻辑状态转变至高逻辑状态，执行以下操作：启用第一电流源以生成第一电流以降低耦合在第一电压轨与输出节点之间的第一FET的第一栅极电压；响应于第一栅极电压减小至第一所定义电压而控制第一电流源以减小第一电流；经由第一反馈电容器来将减小的第一电流从输出节点路由至第一栅极；以及关断耦合在输出节点与第二电压轨之间的第二FET。
该方法进一步包括：响应于输入信号从高逻辑状态转变至低逻辑状态，执行以下操作：启用第二电流源以生成第二电流以增大第二FET的第二栅极电压；响应于第二栅极电压增大至第二所定义电压而控制第二电流源以减小第二电流；经由第二反馈电容器来将减小的第二电流从第二栅极路由至输出节点；以及关断第一FET。
一种用于基于输入信号来在输出节点处生成输出信号的装备。该装备包括：用于响应于输入信号从低逻辑状态转变至高逻辑状态而启用第一电流源以生成第一电流以减小耦合在第一电压轨与输出节点之间的第一FET的第一栅极电压的装置；用于响应于第一栅极电压减小至第一所定义电压而控制第一电流源以减小第一电流的装置；用于经由第一反馈电容器来将减小的第一电流从输出节点路由至第一栅极的装置；以及用于响应于输入信号从低逻辑状态转变至高逻辑状态而关断耦合在输出节点与第二电压轨之间的第二FET的装置。
另外，该装备包括：用于响应于输入信号从高逻辑状态转变至低逻辑状态而启用第二电流源以生成第二电流以增大第二FET的第二栅极电压的装置；用于响应于第二栅极电压增大至第二所定义电压而控制第二电流源以减小第二电流的装置；用于经由第二反馈电容器来将减小的第二电流从第二栅极路由至输出节点的装置；以及用于响应于输入信号从高逻辑状态转变至低逻辑状态而关断第一FET的装置。
为能达成前述及相关目的，这一个或多个实施例包括在下文中充分描述并在权利要求中特别指出的特征。以下说明和所附插图详细阐述了这一个或多个实施例的某些解说性方面。但是，这些方面仅仅是指示了可采用各个实施例的原理的各种方式中的若干种，并且这些描述实施例旨在涵盖所有此类方面及其等效方案。
附图说明
图1解说了根据本公开的一方面的示例性通信系统的框图。
图2A解说了根据本公开的另一方面的示例性输入/输出(I/O)驱动器的框图/示意图。
图2B解说了根据本公开的另一方面的与示例性I/O驱动器相关联的时序图。
图3解说了根据本公开的另一方面的另一示例性输入/输出(I/O)驱动器的框图/示意图。
图4解说了根据本公开的另一方面的另一示例性输入/输出(I/O)驱动器的示意图。
图5解说了根据本公开的另一方面的另一示例性通信系统的框图。
图6解说了根据本公开的另一方面的另一示例性输入/输出(I/O)驱动器的示意图。
图7解说了根据本公开的另一方面的响应于输入信号而生成输出信号的示例性方法的流程图。
具体实施方式
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。
图1解说了根据本公开的一方面的示例性通信系统100的框图。通信系统100包括传送设备110、传输线120、以及接收设备130。传送设备110经由传输线120通信地耦合至接收设备130。
尽管传送设备110是以其信号传送操作(如本文中所例示的)来命名的，但应当理解，该传送设备可以从接收设备130和/或一个或多个其他设备接收数据。类似地，尽管接收设备130是以其信号接收操作(如本文中所例示的)来命名的，但应当理解，该接收设备可以向该传送设备和/或一个或多个其他设备传送数据。传输线120可以是布置在印刷电路板(PCB)上的导电迹线、传输电缆、或其他类型的信号传输介质。
传送设备110可被配置为集成电路(IC)。如此，IC 110包括输入/输出(I/O)驱动器112。I/O驱动器112被配置成接收在传送设备110的IC中内部地生成的输入数字信号Do，并响应于该输入数字信号Do而生成输出信号或电压Vo。作为示例，输入数字信号Do可被配置成具有适合于在传送设备110的IC中进行处理的逻辑电压电平。然而，I/O驱动器112将输出电压Vo配置成具有适合于经由传输线120传送给接收设备130的逻辑电压电平。
传输线120、接收设备130、以及耦合至传输线120的其他设备和/或传输线在I/O驱动器112的输出处呈现有效负载。该有效负载在I/O驱动器112的输出处呈现相关联的有效负载电容C负载。如由I/O驱动器112的输出端所见的有效电容C负载可取决于接收设备130以及可耦合至传输线120的一个或多个其他设备的操作而变化。
如在背景技术章节中所讨论的，有效电容C负载可对I/O驱动器112的操作有不利影响。例如，若有效负载电容C负载是变化的，则这可导致输出电压Vo的转换速率随有效电容C负载而变化。如所讨论的，这可能会不利地影响下游操作，诸如接收设备的操作。另外，有效负载电容C负载还可能增大I/O驱动器112的输入到输出信号延迟，以及使该延迟响应于变化的有效负载电容C负载而变化。以下描述减小因变化的有效负载电容C负载引起的对转换速率和延迟的影响的示例性I/O驱动器。
图2A解说了根据本公开的另一方面的示例性输入/输出(I/O)驱动器200的框图/示意图。概言之，I/O驱动器200包括用于控制I/O驱动器200的输出电压Vo的转换速率、以及使该转换速率较不易于因I/O驱动器200的输出处呈现的有效负载电容C负载的变化而变化的电路系统。另外，I/O驱动器200包括用于控制I/O驱动器200的输出电压Vo的输入到输出信号延迟、以及同样使该延迟较不易于因该有效负载电容C负载的变化而变化的电路系统。此外，I/O驱动器200可被配置成减小功耗。
具体而言，I/O驱动器200包括耦合在第一电压轨(例如，Vdd)与第二电压轨(例如，接地)之间的上拉场效应晶体管(FET)P1和下拉FET N1。FET P1可被配置为p沟道金属氧化物半导体FET(MOSFET)，并且FET N1可被配置为n沟道MOSFET。如此，FET P1的源极耦合至第一电压轨(例如，Vdd)，FET P1的漏极耦合至FET N1的漏极，并且FET N1的源极耦合至第二电压轨(例如，接地)。
I/O驱动器200的输出位于FET P1和N1各自相应的漏极之间的节点处。该输出可经由传输线来连接至一个或多个其他设备，如图1中所例示的。如果被连接，则此类一个或多个其他设备以及传输线向I/O驱动器200的输出端呈现有效负载电容C负载，如由被包围在虚线框内的所表示负载电容器C负载所指示的。
对于转换速率控制，如本文进一步详细讨论的，I/O驱动器200包括耦合在FET P1的漏极和栅极之间的第一反馈电容器CFP、以及耦合在FET N1的漏极和栅极之间的第二反馈电容器CFN。另外，对于转换速率和延迟控制，如本文进一步详细讨论的，I/O驱动器200包括控制电路220，其包括被配置成接收FET P1的栅极电压VGP和FET N1的栅极电压VGN的输入。控制电路220还被配置成基于栅极电压VGP或VGN来生成控制信号CS。
此外，对于转换速率和延迟控制，I/O驱动器200包括耦合在FET P1的栅极与第二电压轨(例如，接地)之间的第一电流源IP、以及耦合在第一电压轨(例如，Vdd)与FET N1的栅极之间的第二电流源IN。由电流源IP和IN生成的电流响应于由控制电路220生成的控制信号CS，如本文进一步详细讨论的。
I/O 200包括输入接口电路210，其被配置成接收输入信号Do并基于该输入信号Do来生成针对FET P1和N1的栅极的栅极电压VGP和VGN或者高阻抗状态，如本文进一步详细讨论的。另外，输入接口电路210被配置成生成用于启用和禁用第一和第二电流源IP和IN的使能/禁用信号EN，如本文详细讨论的。输入接口电路210耦合在第一电压轨(例如，Vdd)与第二电压轨(例如，接地)之间。以下参考图2B中描绘的时序图来详细讨论I/O驱动器200的操作。
图2B解说了根据本公开的另一方面的与示例性I/O驱动器200相关联的时序图。该时序图中描绘的信号从顶至底包括输入信号Do、使能/禁用信号EN、由电流源IP基于控制信号CS生成的电流IP、上拉FET P1的栅极电压VGP、由电流源IN基于控制信号CS生成的电流IN、下拉FET N1的栅极电压VGN、以及输出电压Vo。每个信号的纵轴是幅度且每个信号的横轴是时间(t)。
根据该时序图，在时间t0，输入信号Do处于低逻辑状态。基于输入信号Do的低逻辑状态，输入接口电路210向上拉FET P1的栅极施加高逻辑状态(例如，Vdd)以保持P1截止。相应地，如图所示，上拉FET P1的栅极电压VGP在时间t0处于高逻辑状态。类似地，基于输入信号Do的低逻辑状态，输入接口电路210响应于该输入信号从高到低的先前转变而经由EN信号启用了电流源IN来将下拉FET N1的栅极充电至高逻辑状态(例如，Vdd)以导通下拉FETN1。相应地，如图所示，下拉FET N1的栅极电压VGN在时间t0处于高逻辑状态。
在时间t0，由于上拉FET P1截止且下拉FET导通，因此输出电压Vo处于低逻辑状态(例如，接地)，如由该时序图所指示的。而且，在时间t0，输入接口电路210基于输入信号D0的低逻辑状态生成使能/禁用信号EN的低逻辑状态。使能/禁用信号EN的低逻辑状态使电流源IP被禁用且电流源IN被启用。然而，由于控制信号CS，启用的电流源IN基本不生成电流。由此，如该时序图解说的，电流源IP和IN在时间t0基本不生成电流。此外，在时间t0，输入接口电路210向下拉FET N1的栅极直接呈现高阻抗。
响应于输入信号Do从低逻辑状态转变至高逻辑状态，I/O驱动器200的操作如下：如由该时序图所指示的，在时间t1，输入信号Do从低逻辑状态转变至高逻辑状态。响应于该转变，输入接口电路210生成针对下拉FET N1的栅极的低逻辑状态以使其在上拉FET P1导通之前截止。这是为了防止“击穿”电流，其可能在下拉FET N1未在上拉FET P1导通之前被关断的情况下发生。“击穿”电流会使I/O驱动器消耗显著功率。相应地，通过防止“击穿”电流，I/O驱动器200被配置成具有低功耗。如由该时序图所指示的，下拉FET N1的栅极电压VGN在时间t1转变至低逻辑状态。
而且，响应于输入信号Do从低逻辑状态转变至高逻辑状态，输入接口电路210生成使能/禁用信号EN的高逻辑状态，如由该时序图所指示的。信号EN的高逻辑状态启用电流源IP以生成电流IP，从而根据由控制电路220生成的控制信号CS按所定义的方式将上拉FETP1的栅极电压VGP降低至低逻辑状态。
更具体地，在降低栅极电压VGP的初始阶段期间，控制电路220将控制信号CS配置成使电流源IP生成相对较高的电流IP。这是为了快速地将上拉FET P1配置成在线性区中操作以将第一电压轨(例如，Vdd)耦合至输出节点。这减少了输出电压Vo响应于输入信号Do从低逻辑状态转变至高逻辑状态而达到高逻辑状态的延迟。控制电路220监视栅极电压VGP以在栅极电压VGP达到所定义的使上拉FET P1基本上达到线性区的电压时减小由电流源IP生成的电流IP。所定义电压约为Vdd–Vthp，其中Vthp是上拉FET P1的阈值电压。
如由该时序图所指示的，由电流源IP在时间t1生成的初始电流被表示为IP1+IP2。这是因为(在以下更详细的实施例中)有两个分开的电流源IP1和IP2被导通以生成相对较高的电流。在时间t2，当下拉FET P1开始在线性区中操作时，由电流源IP生成的电流减小至IP1。这是因为(在以下更详细的实施例中)电流源IP2关闭。在该示例性实施例中，电流IP2大于电流IP1。
如由该时序图所指示的，在时间区间t1到t2期间，上拉FET P1的栅极电压VGP以(IP1+IP2)/CGSP给出的速率减小，其中CGSP是上拉FET P1的栅源电容。由于CGSP相对较小且IP1+IP2相对较大，结果所得的高电流以高速率降低栅极电压VGP，从而快速地将上拉FET P1配置成在线性区中操作。一旦栅极电压VGP减小到约Vdd-Vthp，电流IP就被减小以使栅极电压VGP逐渐降低。这使输出电压Vo以基本由IP1/CFP给出的受控转换速率上升直至其在时间t3达到高逻辑状态，如由该时序图所指示的。由于电流源IP通过反馈电容器CFP产生基本恒定的电流IP1，因此输出电压Vo的转换速率被妥善控制且基本独立于有效负载电容C负载。
如由该时序图所指示的，在时间区间t2到t3期间，栅极电压VGP基本恒定或略微降低。这是因为电流正从第一电压轨(例如，Vdd)经由上拉FET P1、输出节点、以及反馈电容器CFP供应给上拉FET P1的栅极。一旦输出电压Vo在时间t3达到高逻辑状态，栅极电压VGP就降低直至其在时间t4达到低逻辑状态。在此时间t4，电流源IP不生成电流，因为栅极电压VGP处于低逻辑状态(例如，基本接地)。
为了完整性起见，在时间t1，使能/禁用信号EN的高逻辑状态禁用电流源IN以将下拉FET N1的栅极电压VGN维持在低逻辑状态。由此，如该时序图中所指示的，电流源IN基本不生成电流。另外，在时间t1，输入接口电路210在上拉FET P1的栅极处呈现高阻抗，从而不会影响电流源IP将上拉FET P1的栅极电压VGP下拉的操作。
响应于输入信号Do从高逻辑状态转变至低逻辑状态，I/O驱动器200的操作如下：如该时序图中所指示的，在时间t5，输入信号Do从高逻辑状态转变至低逻辑状态。响应于该转变，输入接口电路210生成针对上拉FET P1的栅极的高逻辑状态以使其在下拉FET N1导通之前截止。同样，这是为了防止“击穿”电流，其可能在上拉FET P1未在下拉FET N1导通之前截止的情况下发生。如该时序图中所指示的，上拉FET P1的栅极电压VGP在时间t5转变至高逻辑状态。
而且，响应于输入信号Do从高逻辑状态转变至低逻辑状态，输入接口电路210生成使能/禁用信号EN的低逻辑状态，如该时序图中所指示的。信号EN的低逻辑状态启用电流源IN以生成电流IN，从而根据由控制电路220生成的控制信号CS按所定义的方式将下拉FETN1的栅极电压VGN提高至高逻辑状态。
更具体地，在提高栅极电压VGN的初始阶段期间，控制电路220将控制信号CS配置成使电流源IN生成相对较高的电流IN。这是为了快速地将下拉FET N1配置成在线性区中操作以将输出节点耦合至第二电压轨(例如，接地)。这减少了输出电压Vo响应于输入信号Do从高逻辑状态转变至低逻辑状态而达到低逻辑状态的延迟。控制电路220监视栅极电压VGN以在栅极电压VGN达到所定义的使下拉FET P1在线性区中操作的电压时减小由电流源IN生成的电流IN。所定义电压约为Vthn，其中Vthn是下拉FET N1的阈值电压。
如该时序图中所指示的，由电流源IN在时间t5生成的初始电流被表示为IN1+IN2。这是因为(在本文进一步讨论的更详细实施例中)有两个分开的电流源IN1和IN2被导通以生成相对较高的电流。在时间t6，当下拉FET N1达到线性区时，由电流源IN生成的电流减小至IN1。这是因为(在以下更详细实施例中)电流源IN2关闭。在该示例性实施例中，电流IN2大于电流IN1。
如该时序图中所指示的，在时间区间t5到t6期间，下拉FET N1的栅极电压VGN按(IN1+IN2)/CGSN给出的速率增大，其中CGSN是下拉FET N1的栅源电容。由于CGSN相对较小且IN1+IN2相对较大，结果所得的高电流以高速率提高栅极电压VGN，从而快速地将下拉FET N1配置成在线性区中操作。一旦栅极电压VGN增大到约Vthn，电流IN就被减小以使栅极电压VGN逐渐增大。这使输出电压Vo以基本由IN1/CFN给出的受控转换速率减小直至其在时间t7达到低逻辑状态，如该时序图中所指示的。由于电流源IN通过反馈电容器CFN产生基本恒定的电流IN，因此输出电压Vo的转换速率被妥善控制且基本独立于有效负载电容C负载。
如该时序图中所指示的，在时间区间t6到t7期间，栅极电压VGN基本恒定或略微增大。这是因为电流正从下拉FET N1的栅极经由反馈电容器CFN、输出节点、以及下拉FET N1传输至第二电压轨(例如，接地)。一旦输出电压Vo在时间t7达到低逻辑状态，栅极电压VGN就增大直至其在时间t8达到高逻辑状态。在此时间t8，电流源IN不生成电流，因为栅极电压VGN处于与施加到电流源IN的第一电压轨(例如，Vdd)相同的电势。
为了完整性起见，在时间t5，使能/禁用信号EN的低逻辑状态禁用电流源IP以将上拉FET P1的栅极电压VGP维持在高逻辑状态。由此，如该时序图中所指示的，电流源IP基本不生成电流。另外，在时间t5，输入接口电路210在下拉FET N1的栅极处呈现高阻抗，从而不会影响电流源IN将下拉FET N1的栅极电压VGN上拉的操作。
如以上详细讨论的，I/O驱动器200被配置成具有相对低功耗、低延迟、以及受控转换速率。概括地说，输入接口电路210防止上拉FET P1和下拉FET N1两者在转变期间同时导通以防止“击穿”电流；并且由此，使I/O驱动器200的功耗保持相对较低。
电流源IP和IN响应于输入信号转变而提供相对较大的电流来改变相应栅极电压VGP和VGN，以加速将上拉和下拉FET P1和N1配置成在线性区中操作并且允许输出电压Vo提早开始其转变。这减小了输入信号Do的转变与输出信号Vo的转变之间的时间延迟。
电流源IP和IN还被配置成生成相对较小的电流以提供输出信号Vo的基本独立于有效负载电容C负载的受控转换速率。该受控转换速率可以是渐进的，以减少电磁干扰(EMI)以及可与I/O驱动器200的输出节点耦合的传输线上的反射。
另外，由于源自于由电流源IP和IN生成的基本恒定电流的妥善受控延迟和转换速率，I/O驱动器200减少了可存在于输出节点中的抖动。电流源IP和IN可被配置成基本独立于供电变化并且零交叉点同样对供电噪声非常不敏感。另外，可通过恰当地调整这些电流源的尺寸(例如，具有小W/L比的超大栅极区(WxL))来进一步减少I/O驱动器200中器件噪声对抖动的贡献。另外，较大比例地配置CFN、IN1、IN2、以及CFP、IP1和IP2改善了抖动，但可能会使功率效率略微降级。
图3解说了根据本公开的另一方面的另一示例性输入/输出(I/O)驱动器300的框图/示意图。I/O驱动器300可以是先前讨论的I/O驱动器200的更详细示例性实现。
概言之，I/O驱动器300包括耦合至每个栅极的两个电流源。这两个电流源被导通以加速将相应输出FET P1或N1配置成在线性区中操作。在相应FET已达到线性区之后，这些电流源中的仅一个电流源被导通以使输出电压Vo以受控转换速率进行转变。另外，I/O驱动器300包括用于在相应栅极电压达到所定义电压(例如，基本在相应输出FET P1或N1的线性区开始时的电压)时禁用这些电流源之一的控制电路。
具体而言，I/O驱动器300包括耦合在第一电压轨(例如，Vdd)与第二电压轨(例如，接地)之间的输出上拉FET P1和输出下拉FET N1。I/O驱动器300的输出节点位于上拉FETP1和下拉FET N1各自相应的漏极之间。该输出节点可被耦合至负载，该负载可包括一条或多条传输线以及耦合至该一条或多条传输线的一个或多个器件。此类负载在I/O驱动器300的输出节点处施加有效负载电容C负载。I/O驱动器300包括耦合在该输出节点与上拉FET P1和下拉FET N1各自相应的栅极之间的反馈电容器CFP和CFN。
如先前所讨论的，I/O驱动器300提供了I/O驱动器200的控制电路220的更详细实现。就此而言，I/O驱动器300包括输出副本电路320，其包括耦合在第一电压轨(例如，Vdd)与第二电压轨(例如，接地)之间的副本上拉FET P2和副本下拉FET N2。更具体地，副本上拉FET P2包括耦合至第一电压轨(例如，Vdd)的源极、与副本下拉FET N2的漏极耦合的漏极、以及与输出上拉FET P1的栅极耦合的栅极。副本下拉FET N2包括耦合至第二电压轨(例如，接地)的源极、以及与输出下拉FET N1的栅极耦合的栅极。如以下更详细讨论的，输出副本电路320在副本上拉和下拉FET P2和N2的漏极之间的节点处生成控制电压Vr。
I/O驱动器300进一步包括电流源IP1和电流源IP2，两者耦合在上拉FET P1和P2的栅极与第二电压轨(例如，接地)之间。类似地，I/O驱动器300包括电流源IN1和电流源IN2，两者耦合在第一电压轨(例如，Vdd)与下拉FET N1和N2的栅极之间。I/O驱动器300还包括输入接口电路310，其包括用于接收输入信号Do的输入、以及相应的输出，这些输出耦合至上拉FET P1和P2的栅极、电流源IP1的使能EN输入和IP2控制电路322的输入、IN2控制电路324的输入和电流源IN1的互补使能输入以及下拉FET N1和N2的栅极。输入接口电路310耦合在第一电压轨(例如，Vdd)与第二电压轨(例如，接地)之间以在其输出处生成恰适电平。
如所提及的，I/O驱动器300包括IP控制电路322，其包括用于接收来自输出副本电路320的控制电压Vr的输入、用于接收来自输入接口电路310的使能/禁用信号EN的输入、以及与电流源IP2的使能输入相耦合的输出。类似地，I/O驱动器300包括IN2控制电路324，其包括用于接收来自副本电路320的控制电压Vr的输入、用于接收来自输入接口电路310的使能/禁用信号EN的输入、以及与电流源IN2的互补使能输入耦合的输出。
IP2控制电路322被配置成响应于使能/禁用信号EN处于高逻辑状态且控制电压Vr处于低逻辑状态而启用电流源IP2。IP2控制电路322被配置成响应于控制电压Vr随后转变至高逻辑状态(例如，当栅极电压VGP减小到所定义电压(例如，VDD-Vthp2，其中Vthp2是副本上拉FET P2的阈值电压)时)而禁用电流源IP2。
类似地，IN2控制电路324被配置成响应于使能/禁用信号EN处于低逻辑状态且控制电压Vr处于高逻辑状态而启用电流源IN2。IN2控制电路324被配置成响应于控制电压Vr随后转变至低逻辑状态(例如，当栅极电压VGN减小到所定义电压(例如，Vthn2，其中Vthn2是副本下拉FET N2的阈值电压)时)而禁用电流源IN2。
副本上拉和下拉FET P2和N2的尺寸可被调整成小于输出上拉和下拉FET P1和N1(例如，小20到30的尺寸比)。例如，副本FET P2和N2可具有成比例地小于输出FET P1和N1的尺寸(栅极宽带和/或栅极长度)。另外，与输出FET P1和N1形成对比，I/O驱动器300可以在Vr节点处不具有电容性负载或者具有与可存在于该I/O驱动器的输出节点处的有效负载电容C负载相比相对较小的寄生电容性负载。
较小副本FET P2和N2与控制节点Vr上较少电容负载的组合使控制电压Vr在从低逻辑状态转变至高逻辑状态(或反之)时略微地引导输出电压Vo。结果，当输入信号转变至高逻辑状态时，电流源IP2在副本上拉FET P2达到线性区(这可略微在输出上拉FET P1达到线性区之前发生)时被禁用。类似地，当输入信号转变至低逻辑状态时，电流源IN2在副本下拉FET N2达到线性区(这可略微在输出下拉FET N1达到线性区之前发生)时被禁用。这样做可以是为了功率节省目的，以使电流源IP2和IN2开启的时间最小化，同时加快输出FET P1和N1被带到线性区的时间。
I/O驱动器300的操作类似于先前讨论的I/O驱动器200的操作，并且图2B中所描绘的时序图同样适用。即，紧接在输入信号Do从低逻辑状态转变至高逻辑状态之前，输出和副本上拉FET P1和P2截止(例如，栅极电压VGP基本处于Vdd)，输出和副本下拉FET N1和N2导通(例如，栅极电压VGN基本处于Vdd)，并且输出和副本电压Vo和Vr基本处于低逻辑状态(例如，接地)。另外，所有电流源IP1、IP2、IN1和IN2均截止。
响应于输入信号Do从低逻辑状态转变至高逻辑状态，输入接口电路310向上拉FETP1和P2的栅极呈现高阻抗，生成使能/禁用信号EN的高逻辑状态(例如，Vdd)，并且向输出和副本下拉FET N1和N2的栅极施加低逻辑状态。使能/禁用信号EN的高逻辑状态启用电流源IP1以生成电流IP1，并且使电流源IN1维持禁用。另外，IN2控制电路234不响应于使能/禁用信号EN的高逻辑状态，并且使电流源IN2维持禁用。
此外，响应于使能/禁用信号EN处于高逻辑状态且控制电压Vr处于低逻辑状态，IP2控制电路322启用电流源IP2以生成电流IP2。输出和副本下拉FET N1和N2的栅极处的低逻辑状态使这些器件截止，以防止“击穿”电流分别流经P1和N1以及P2和N2。呈现给输出和副本上拉FET P1和P2的栅极的高阻抗防止输入接口电路310干扰栅极电压VGP因电流IP1和IP2而减小。
由于电流源IP1和IP2两者都生成电流，因此输出和副本上拉FET P1和P2的栅极电压VGP以相对较高的速率(即，基本由(IP1+IP2)/CGSP给出的速率)减小。当栅极电压VGP减小到副本上拉FET P2的阈值电压(例如，Vdd-Vthp2)时，副本上拉FET P2导电并使控制电压Vr从低逻辑状态上升至高逻辑状态。响应于控制电压Vr基本处于高逻辑状态，IP2控制电路322禁用电流源IP2。如先前所讨论的，由于副本上拉FET P2小于输出上拉FET P1且控制节点Vr上加载的电容可显著小于I/O驱动器300的输出节点处的有效负载电容C负载，因此副本上拉FET P2略微在输出上拉FET P1到达线性区之前到达线性区。
电流源IP1在电流源IP2停止生成电流之后继续生成电流。电流源IP1继续减小栅极电压VGP以将输出上拉FET P1完全带到线性区中，由此使器件P1导电并以由IP1/CFP给出的受控转换速率将输出电压Vo提高至高逻辑状态(例如，Vdd)。当栅极电压VGP减小到接近低逻辑状态(例如，接地)时，电流源IP1停止生成电流，因为没有源电压被施加给该电流源。
由此，概言之，电流源IP1和IP2两者响应于输入信号Do转变至高逻辑电平而导通以快速地减小输出上拉FET P1的栅极电压VGP，从而加快将FET P1配置成在线性区中操作。这减小了输入信号Do的转变与输出信号Vo的转变之间的延迟。大致在输出上拉FET P1(或更确切的说是副本上拉FET P2)达到线性区的时间，电流源IP2关闭且电流源IP1保持开启以按受控转换速率提高输出电压Vo。
I/O驱动器300响应于输入信号从高逻辑状态转变至低逻辑状态而按以上所讨论的类似方式操作。即，响应于输入信号Do从高逻辑状态转变至低逻辑状态，输入接口电路310向下拉FET N1和N2的栅极呈现高阻抗，生成使能/禁用信号EN的低逻辑状态(例如，接地)，并且向输出和副本上拉FET P1和P2的栅极施加高逻辑状态。使能/禁用信号EN的低逻辑状态启用电流源IN1以生成电流IN1，并且使电流源IP1维持禁用。另外，IP2控制电路322不响应于使能/禁用信号EN的低逻辑状态，并且使电流源IP2维持禁用。
此外，响应于使能/禁用信号EN处于低逻辑状态且控制电压Vr处于高逻辑状态，IN2控制电路324启用电流源IN2以生成电流IN2。输出和副本下拉FET N1和N2的栅极处的高逻辑状态使这些器件截止，以防止“击穿”电流分别流经P1和N1以及P2和N2。呈现给输出和副本下拉FET N1和N2的栅极的高阻抗防止输入接口电路310干扰栅极电压VGN因电流IN1和IN2而增大。
由于电流源IN1和IN2两者都生成电流，因此输出和副本下拉FET N1和N2的栅极电压VGN以相对较高的速率(即，基本由(IN1+IN2)/CGSN给出的速率)增大。当栅极电压VGN增大到副本下拉FET N2的阈值电压(例如，Vthn2)时，副本下拉FET N2导电并使控制电压Vr从高逻辑状态降低至低逻辑状态。响应于控制电压Vr基本降低至低逻辑状态，IN2控制电路324禁用电流源IN2。如先前所讨论的，由于副本下拉FET N2小于输出下拉FET N1且控制节点Vr上加载的电容可显著小于I/O驱动器300的输出节点处的有效负载电容C负载，因此副本下拉FET N2略微在输出下拉FET N1达到线性区之前达到线性区。
电流源IN1在电流源IN2停止生成电流之后继续生成电流。电流源IN1继续增大栅极电压VGN以将输出下拉FET N1完全带到线性区中；由此使器件N1导电并以由IN1/CFN给出的受控转换速率将输出电压Vo降低至低逻辑状态(例如，接地)。当栅极电压VGN增大到接近高逻辑状态(例如，Vdd)时，电流源IN1停止生成电流，因为电流源IN1的两侧基本处于相同电压(Vdd)。
由此，概言之，电流源IN1和IN2两者响应于输入信号Do转变至低逻辑状态而导通以快速地增大输出下拉FET N1的栅极电压VGN并且加快将输出下拉FET N1配置成在线性区中操作。这减小了输入信号Do的转变与输出信号Vo的转变之间的延迟。大致在输出下拉FETN1(或更确切的说是副本下拉FET N2)达到线性区的时间，电流源IN2关闭且电流源IN1保持开启以按受控转换速率将输出电压Vo降低至低逻辑状态。
图4解说了根据本公开的另一方面的另一示例性输入/输出(I/O)驱动器400的示意图。I/O驱动器400类似于先前所讨论的I/O驱动器300，区别在于I/O驱动器400包括输入接口电路310、IP2控制电路322、以及IN2控制电路324的示例性详细实现。I/O驱动器400的其余元件实质上与先前所讨论的I/O驱动器300的元件相同。
具体而言，I/O驱动器400包括耦合在第一电压轨(例如，Vdd)与第二电压轨(例如，接地)之间的输出上拉FET P1和输出下拉FET N1。即，上拉FET P1和下拉FET N1的源极分别耦合至第一和第二电压轨(例如，Vdd和接地)。I/O驱动器400的输出节点位于上拉FET P1和下拉FET N1各自相应的漏极之间。该输出节点可被耦合至负载，该负载可包括一条或多条传输线以及耦合至该一条或多条传输线的一个或多个器件。此类负载在I/O驱动器400的输出节点处呈现有效负载电容C负载。I/O驱动器400包括耦合在该输出节点与上拉FET P1和下拉FET N1各自相应的栅极之间的反馈电容器CFP和CFN。
此外，I/O驱动器400包括输出副本电路420，其包括耦合在第一和第二电压轨(例如，Vdd和接地)之间的副本上拉FET P2和副本下拉FET N2。即，副本上拉FET P2和副本下拉FET N2的源极分别耦合至第一和第二电压轨(例如，Vdd和接地)。副本电路420被配置成在副本FET P2和N2的漏极之间的节点处生成控制电压Vr。副本上拉FET P2的栅极耦合至输出上拉FET P1的栅极。类似地，副本下拉FET N2的栅极耦合至输出上拉FET N1的栅极。类似于I/O驱动器300，I/O驱动器400包括耦合在上拉FET P1和P2的栅极与第二电压轨(例如，接地)之间的电流源IP1和IP2。I/O驱动器400包括耦合在第一电压轨(例如，Vdd)与下拉FETN1和N2的栅极之间的电流源IN1和IN2。
I/O驱动器400包括输入接口电路410，其包括耦合在第一电压轨(例如，Vdd)与电流源IP1之间的FET P6和FET N6。更具体地，FET P6的源极耦合至第一电压轨(例如，Vdd)，FET P6的漏极耦合至FET N6的漏极，并且FET N6的源极耦合至电流源IP1。FET P6和N6的漏极耦合至上拉FET P1和P2的栅极。FET P6和N6的栅极被配置成接收输入信号Do。
另外，输入接口电路410包括耦合在电流源IN1与第二电压轨(例如，接地)之间的FET P7和FET N7。更具体地，FET P7的源极耦合至电流源IN1，FET P7的漏极耦合至FET N7的漏极，并且FET N7的源极耦合至第二电压轨(例如，接地)。FET P7和N7的漏极耦合至下拉FET N1和N2的栅极。FET P7和N7的栅极被配置成接收输入信号Do。
I/O驱动器400包括IP2控制电路422，其包括FET P5、N3和N4。FET P5包括被配置成接收输入信号Do的源极、被配置成接收控制电压Vr的栅极、以及与FET N3的栅极和FET N4的漏极耦合的漏极。FET N3包括与上拉FET P1和P2的栅极耦合的漏极、以及耦合至电流源IP2的源极。FET N4包括被配置成接收控制电压Vr的栅极、以及耦合至第二电压轨(例如，接地)的漏极。
I/O驱动器400包括IN2控制电路424，其包括FET N5、P3和P4。FET N5包括被配置成接收输入信号Do的源极、被配置成接收控制电压Vr的栅极、以及与FET P3的栅极和FET P4的漏极耦合的漏极。FET P3包括耦合至电流源IN2的源极以及与下拉FET N1和N2的栅极耦合的漏极。FET P4包括被配置成接收控制电压Vr的栅极、以及耦合至第一电压轨(例如，Vdd)的源极。
由于实质上已参考I/O驱动器300提供了对I/O驱动器400的总体操作的讨论，因此以下讨论专注于输入接口电路410、IP2控制电路422、以及IN2控制电路424的操作。
如先前参考输入接口电路310所讨论的，响应于输入信号Do转变至高逻辑状态，输入接口电路410被配置成向上拉FET P1和P2的栅极呈现高阻抗，启用电流源IP1和IP2，使电流源IN1和IN2维持禁用，并且向下拉FET N1和N2的栅极施加低逻辑状态。更具体地，输入信号Do的高逻辑状态使FET P6截止以从FET P6的角度在上拉FET P1和P2的栅极处呈现高阻抗。输入信号Do的高逻辑状态使FET N6导通以将电流源IP1耦合至上拉FET P1和P2的栅极以减小上拉FET P1和P2的栅极电压VGP以按所定义的方式使这些器件导通，如先前所讨论的。
输入信号Do的高逻辑状态使FET P7截止以使电流源IN1维持禁用，并且使FET N7导通以使下拉FET N1到N2的栅极电压VGN快速地降低至低逻辑状态(例如，接地)以使这些器件截止。如此，输入接口电路410被配置成在导通上拉FET P1之前使输出下拉FET N1截止，以防止流经这些器件的“击穿”电流。这是因为FET N7快速地导通以减小VGN以使输出下拉FET N1截止，而VGP作为电流源IP1和IP2的函数减小，导致上拉FET P1在下拉FET N1截止之后导通。
响应于输入信号Do转变至低逻辑状态，输入接口电路410被配置成向下拉FET N1和N2的栅极呈现高阻抗，启用电流源IN1和IN2，使电流源IP1和IP2维持禁用，并且向上拉FET P1和P2的栅极施加高逻辑状态。更具体地，输入信号Do处的低逻辑状态使FET N7截止以从FET N7的角度在下拉FET N1和N2的栅极处呈现高阻抗。输入信号Do处的低逻辑状态使FET P7导通以将电流源IN1耦合至下拉FET N1和N2的栅极，从而增大下拉FET N1和N2的栅极电压VGN以按所定义的方式使这些器件导通，如先前所讨论的。
输入信号Do的低逻辑状态使FET N6截止以使电流源IP1维持禁用，并且使FET P6导通以使上拉FET P1到P2的栅极电压VGP快速地增大至高逻辑状态(例如，Vdd)以使这些器件截止。如此，输入接口电路410被配置成在导通下拉FET N1之前使输出上拉FET P1截止，以防止流经这些器件的“击穿”电流。这是因为FET P6快速地导通以提高VGP并使输出上拉FET P1截止，而VGN作为电流源IP1和IP2的函数增大，导致下拉FET N1在上拉FET P1截止之后导通。
如先前所讨论的，IP2控制电路422被配置成响应于输入信号Do转变至高逻辑状态而启用电流源IP2，并且响应于栅极电压VGP减小到所定义的将副本上拉FET P2配置成在线性区中操作的电压而禁用电流源IP2。更具体地，当输入信号Do转变至高逻辑状态时，输出副本电路420的控制电压Vr处于低逻辑状态，因为输出电压Vo也处于低逻辑状态。输入信号Do的高逻辑状态施加于FET P5的源极使该器件导通，因为其栅极电压处于Vr(例如，低逻辑状态)。FET P5的导通使高逻辑状态施加于FET N3的栅极；由此，使FET N3导通并且将电流源IP2耦合至上拉FET P1和P2的栅极(即，启用电流源IP2)。
由电流源IP1和IP2引起的栅极电压VGP减小加快将副本上拉FET P2配置成在线性区中操作。当这种情况发生时，控制电压Vr从低逻辑状态转变至高逻辑状态。控制电压Vr处于高逻辑状态使FET P5截止并且使FET N4导通。FET N4的导通将FET N3的栅极电压减小至低逻辑状态；由此，使FET N3截止并且禁用电流源IP2。
IN2电流控制电路424的操作类似于IP2控制电路422的操作。具体而言，IN2控制电路424被配置成响应于输入信号Do转变至低逻辑状态而启用电流源IN2，并且响应于栅极电压VGN增大到所定义的将副本下拉FET N2配置成在线性区中操作的电压而禁用电流源IN2。更具体地，当输入信号Do转变至低逻辑状态时，输出副本电路420的控制电压Vr处于高逻辑状态，因为输出电压Vo也处于高逻辑状态。输入信号Do的低逻辑状态施加于FET N5的源极使该器件导通，因为其栅极电压处于Vr(例如，高逻辑状态)。FET N5的导通使低逻辑状态施加于FET P3的栅极；由此，使FET P3导通并且将电流源IN2耦合至下拉FET N1和N2的栅极(即，启用电流源IN2)。
由电流源IN1和IN2引起的栅极电压VGN增大使副本下拉FET N2的操作快速地达到线性区。当这种情况发生时，控制电压Vr从高逻辑状态转变至低逻辑状态。控制电压Vr处于低逻辑状态使FET N5截止并且使FET P4导通。FET P4的导通将FET P3的栅极电压增大至高逻辑状态；由此，使FET P3截止并且禁用电流源IN2。
图5解说了根据本公开的另一方面的示例性通信系统500的框图。通常，期望将I/O驱动器配置成在其输出节点所连接到的传输线处呈现高阻抗。这是因为其他设备可能会使用该传输线来向包括包含该I/O驱动器的设备在内的一个或多个其他设备发送数据。参考示例性通信系统500对此进行例示。
具体而言，通信系统500包括第一设备510、传输线520、以及第二设备530。传输线520提供通信介质以供按双向方式在第一和第二设备510和530之间传输数据。就此而言，第一设备510包括I/O驱动器512和接收机514，两者均耦合至传输线520。类似地，第二设备530包括I/O驱动器532和接收机534。
当第一设备510经由传输线520向第二设备530传送数据信号时，启用I/O驱动器512以用于执行数据传输，并且可禁用接收机514以防止接收机514干扰数据信号传输。禁用接收机514可包括将该接收机的输入配置成向传输线520呈现高阻抗。此外，就此而言，启用第二设备530的接收机534以用于从第一设备510接收数据信号，并且禁用I/O驱动器532以防止该I/O驱动器干扰从I/O驱动器512至接收机534的数据信号传输。禁用I/O驱动器532可包括将I/O驱动器532的输出配置成向传输线520呈现高阻抗。
类似地，当第二设备530经由传输线520向第一设备510传送数据信号时，启用I/O驱动器532以用于执行数据传输，并且可禁用接收机534以防止接收机534干扰数据信号传输。禁用接收机534可包括将接收机534的输入配置成向该传输线呈现高阻抗。此外，就此而言，启用第一设备510的接收机514以用于从第二设备530接收数据信号，并且禁用I/O驱动器512以防止I/O驱动器512干扰从I/O驱动器532至接收机514的数据信号传输。禁用I/O驱动器512可包括将I/O驱动器512的输出配置成向传输线520呈现高阻抗。
如前述示例解说的，可能需要以I/O驱动器在传输线所连接至的输出节点处呈现显著高阻抗的方式禁用I/O驱动器。这允许该传输线被其他设备使用而该I/O驱动器不干扰其使用。在示例性通信系统500中，尽管传输线520由第一和第二设备510和530共享，但应当理解，一个或多个其他设备可以共享传输线520以供传输数据信号。另外，在示例性通信系统500中，尽管传输线520被描述为在第一和第二设备510和530之间提供双向数据通信，但应当理解，传输线520可提供从第一和第二设备510和530中的一者至第一和第二设备中的另一者的单向数据传输。
图6解说了根据本公开的另一方面的另一示例性输入/输出(I/O)驱动器600的示意图。概言之，I/O驱动器600类似于先前所讨论的I/O驱动器400，区别在于I/O驱动器600包括用于禁用该I/O驱动器以及将该I/O驱动器的输出节点配置成有效地呈现显著高阻抗的附加电路系统。由于I/O驱动器600的组件和操作类似于先前详细讨论的I/O驱动器400的组件和操作，因此以下讨论专注于用于启用和禁用该I/O驱动器以及将输出节点配置成呈现显著高阻抗的电路系统。
具体而言，类似于I/O驱动器400，I/O驱动器600包括输出上拉FET P1、输出下拉FET N1、反馈电容器CFP和CFN、输出副本电路620、IP2控制电路622、IN2控制电路624、以及输入接口电路610，该输出副本电路620包括副本上拉FET P2和副本下拉FET N1。
出于禁用目的，输入接口电路610进一步包括与门612，其包括被配置成接收输入信号Do的第一输入、被配置成接收使能信号OE的第二输入、以及与FET N6的栅极耦合的输出。输入接口电路610进一步包括或门614，其包括被配置成接收输入信号Do的第一输入、被配置成接收互补使能信号的第二输入、以及与FET P7的栅极耦合的输出。
为了禁用以及在I/O驱动器600的输出节点处提供高阻抗，该I/O驱动器进一步包括FET P8，其包括耦合至第一电压轨(例如，Vdd)的源极、与上拉FET P1和P2的栅极耦合的漏极、以及被配置成接收使能信号OE的栅极。类似地，I/O驱动器600包括FET N8，其包括与下拉FET N1和N2的栅极耦合的漏极、耦合至第二电压轨(例如，接地)的源极、以及被配置成接收互补使能信号的栅极。
另外，为了禁用以及在I/O驱动器600的输出节点处提供高阻抗，该I/O驱动器进一步包括与反馈电容器CFP串联耦合在输出节点与上拉FET P1的栅极之间的开关SWP。该开关SWP被配置成响应于使能信号OE被断言而闭合，并且响应于使能信号OE被解除断言而断开。另外，I/O驱动器600包括与反馈电容器CFN串联耦合在输出节点与下拉FET N1的栅极之间的开关SWN。该开关SWN被配置成响应于使能信号OE被断言而闭合，并且响应于使能信号OE被解除断言而断开。此外，I/O驱动器600包括缓冲器630，其包括耦合至输出节点的输入、以及耦合至控制节点Vr的输出。缓冲器630响应于互补使能信号被断言而被启用，并且响应于互补使能信号被解除断言而被禁用。
I/O驱动器600的启用和禁用如下操作：当使能信号OE被断言(OE＝高，)时，与门612以及或门614两者均输出与输入信号Do相同的逻辑状态。此外，当使能信号OE被断言时，FET P8和N8截止以允许上拉FET P1和下拉FET N1的栅极电压VGP和VGN基于输入信号Do来达到其恰适电平，如先前所讨论的。同样，当使能信号OE被断言时，开关SWP和SWN闭合以将反馈电容器CFP和CFN耦合在输出节点与上拉FET P1和下拉FET N1各自相应的栅极之间以用于控制输入信号Vo的转换速率，如先前所讨论的。另外，缓冲器630在使能信号OE被断言时被禁用。
当使能信号OE被解除断言(OE＝低，)时，与门612以及或门614分别输出低逻辑状态和高逻辑状态，无论输入信号Do的状态如何。与门612的输出处的低逻辑状态使FET N6截止，并有效地禁用电流源IP1。或门614的输出处的高逻辑状态使FET P7截止，并有效地禁用电流源IN1。
此外，当使能信号OE被解除断言时，FET P8和N8导通以将第一电压轨(例如，Vdd)和第二电压轨(例如，接地)分别耦合至上拉FET P1和P2以及下拉FET N1和N2的栅极。这使FET P1、P2、N1和N2截止。同样，当使能信号OE被解除断言时，开关SWP和SWN断开。相应地，输出FET P1和N1的截止以及通过断开开关SWP和SWN来将反馈路径解耦在该I/O驱动器的输出节点处产生高阻抗。如先前所讨论的，这允许一个或多个其他设备使用该输出节点所连接到的传输线，而该I/O驱动器不影响使用。
另外，当使能信号OE被解除断言时，缓冲器630被启用以使得在该输出节点所连接到的传输线被另一设备使用时，该控制节点处的电压Vr跟随输出电压Vo。这使得副本电路620在该I/O驱动器下次被启用时被恰当地配置。即，在I/O驱动器600被启用的正常操作期间，控制电压Vr和输出电压Vo相互跟随。由此，当I/O驱动器600被禁用并且被配置成在输出节点处呈现高阻抗时，期望使控制电压Vr跟随由另一设备驱动的输出电压Vo。由此，当I/O驱动器600随后被启用时，控制电压Vr和输出电压Vo处于基本相同的状态以确保I/O驱动器600响应于输入信号Do的下一转变进行正确操作。
图7解说了根据本公开的另一方面的基于输入信号Do来生成输出信号Vo的示例性方法700的流程图。根据方法700，作出关于输入信号Do是否从低逻辑状态转变至高逻辑状态(或反之)的确定(框702)。例如，在先前示例性实施例中，输入接口电路用作用于确定输入信号Do是否从低逻辑状态转变至高逻辑状态(或反之)的装置的示例。
，若在框702确定输入信号Do从低逻辑状态转变至高逻辑状态，则关断输出下拉FET(框710)。这是为了通过在上拉FET导通之前关断下拉FET来防止流经这些输出FET的“击穿”电流。而且，这向实现方法700的I/O驱动器赋予低功耗属性。在先前示例性实施例中，输入接口电路(和/或更具体地，FET N7)是用于关断下拉FET的装置的示例。
继续其中输入信号Do已从低逻辑状态转变至高逻辑状态的场景，生成第一电流以减小上拉FET的栅极电压VGP(框712)。这是为了按所定义的方式导通上拉FET。所定义的方式可能需要提供相对较高的电流以快速地将上拉FET配置成在线性区中操作以减小输入信号Do的转变与输出信号Vo的相应转变之间的延迟。在图2A所解说的实施例中，电流源IP是用于生成第一电流的装置的示例。在图3、4和6所解说的实施例中，电流源IP1和IP2是用于生成第一电流的装置的示例。
一旦上拉FET的栅极电压降低到所定义电压(例如，最初将上拉FET的操作带到线性区中的电压)，就减小第一电流(框714)。这使得输出信号Vo使用较低电流从低逻辑状态转变至高逻辑状态，以减少EMI以及可能发生在与I/O驱动器的输出节点相耦合的传输线上的反射。在图2A所解说的实施例中，控制电路220是用于减小第一电流的装置的示例。在图2B所解说的实施例中，副本电路320和IP2控制电路322的组合是用于减小第一电流的装置的示例。在图4-5所解说的实施例中，副本电路420和620与IP2控制电路422和622的组合是用于减小第一电流的装置的示例。
随后，根据方法700，减小的第一电流被配置成从输出节点经由反馈电容器CFP流到上拉FET的栅极(框716)。这使得输出电压Vo以基本由减小的第一电流除以反馈电容器CFP的电容给出的受控转换速率从低逻辑状态转变至高逻辑状态。在先前实施例中，在输出节点与上拉FET的栅极之间耦合反馈电容器CFP是用于将减小的第一电流配置成从输出节点经由反馈电容器CFP流到上拉FET的栅极的装置的示例。当输出信号Vo达到高逻辑状态时，方法700返回到框702。
若取而代之在框702确定输入信号Do从高逻辑状态转变至低逻辑状态，则关断输出上拉FET(框720)。类似地，这是为了通过在下拉FET导通之前关断上拉FET来防止流经这些输出FET的击穿“电流”。而且，这向实现方法700的I/O驱动器赋予低功耗属性。在先前示例性实施例中，输入接口电路(和/或更具体地，FET P6)是用于关断上拉FET的装置的示例。
继续其中输入信号Do已从高逻辑状态转变至低逻辑状态的场景，生成第二电流以减小下拉FET的栅极电压VGN(框722)。这是为了按所定义的方式导通下拉FET。所定义的方式可能需要提供相对较高的初始电流以快速地将上拉FET配置成在线性区中操作以减小输入信号Do的转变与输出信号Vo的相应转变之间的延迟。在图2A所解说的实施例中，电流源IN是用于生成第二电流的装置的示例。在图3、4和6所解说的实施例中，电流源IN1和IN2是用于生成第二电流的装置的示例。
一旦下拉FET的栅极电压增大到所定义电压(例如，最初将下拉FET的操作带到线性区中的电压)，就减小第二电流(框724)。这使得输出信号Vo使用较低的第二电流从高逻辑状态转变至低逻辑状态，以减少EMI以及可能发生在与I/O驱动器的输出节点相耦合的传输线上的反射。在图2A所解说的实施例中，控制电路220是用于减小第二电流的装置的示例。在图2B所解说的实施例中，副本电路320和IN2控制电路324的组合是用于减小第二电流的装置的示例。在图4-5所解说的实施例中，副本电路420和620与IN2控制电路424和624的组合是用于减小第二电流的装置的示例。
随后，根据方法700，减小的第二电流被配置成从下拉FET的栅极经由反馈电容器CFN流到输出节点(框726)。这使得输出电压Vo以基本由减小的第二电流除以反馈电容器CFN的电容给出的受控转换速率从高逻辑状态转变至低逻辑状态。在先前实施例中，在输出节点与下拉FET的栅极之间耦合反馈电容器CFN是用于将减小的第二电流配置成从下拉FET的栅极经由反馈电容器CFN流到输出节点的装置的示例。当输出信号Vo达到低逻辑状态时，方法700返回到框702。
提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例，而是应被授予与本文中所公开的原理和新颖特征相一致的最广范围。

Claims (30)

1.一种被配置成基于输入信号来生成输出信号的装置，包括：
第一场效应晶体管，其包括第一漏极、第一源极和第一栅极；
第二场效应晶体管，其包括第二漏极、第二源极和第二栅极，其中所述第一源极、所述第一漏极、所述第二漏极和所述第二源极串联耦合在第一电压轨与第二电压轨之间，其中所述输出信号是在所述第一场效应晶体管的所述第一漏极和所述第二场效应晶体管的所述第二漏极之间的输出节点处生成的；
耦合在所述第一场效应晶体管的所述第一漏极和所述第一栅极之间的第一反馈电容器；
耦合在所述第二场效应晶体管的所述第二漏极和所述第二栅极之间的第二反馈电容器；
耦合在所述第一场效应晶体管的所述第一栅极与所述第二电压轨之间的第一电流源，其中所述第一电流源被配置成响应于所述输入信号的高逻辑状态而生成第一电流，所述第一电流使第一栅极电压减小以导通所述第一场效应晶体管以将所述第一电压轨耦合至所述输出节点；
耦合在所述第一电压轨与所述第二场效应晶体管的所述第二栅极之间的第二电流源，其中所述第二电流源被配置成响应于所述输入信号的低逻辑状态而生成第二电流，所述第二电流使第二栅极电压增大以导通所述第二场效应晶体管以将所述输出节点耦合至所述第二电压轨；以及
控制电路，其被配置成：
基于所述第一场效应晶体管的所述第一栅极处的第一栅极电压来控制所述第一电流源；以及
基于所述第二场效应晶体管的所述第二栅极处的第二栅极电压来控制所述第二电流源。
2.如权利要求1所述的装置，其特征在于，所述控制电路包括：
第三场效应晶体管，其包括第三漏极、第三源极和第三栅极，其中所述第三源极耦合至所述第一电压轨，并且其中所述第三栅极耦合至所述第一场效应晶体管的所述第一栅极；以及
第四场效应晶体管，其包括第四漏极、第四源极和第四栅极，其中所述第四栅极耦合至所述第二场效应晶体管的所述第二栅极，其中所述第四源极耦合至所述第二电压轨，其中用于控制所述第一电流源和所述第二电流源的控制电压是在所述第三场效应晶体管的所述第三漏极和所述第四场效应晶体管的所述第四漏极之间的控制节点处生成的。
3.如权利要求2所述的装置，其特征在于，所述控制电路进一步包括：
第五场效应晶体管，其包括第五漏极、第五源极和第五栅极，其中所述第五漏极耦合至所述第一场效应晶体管的所述第一栅极，并且其中所述第一电流源耦合在所述第五源极与所述第二电压轨之间；
第六场效应晶体管，其包括第六漏极、第六源极和第六栅极，其中所述第六漏极耦合至所述第五栅极，其中所述第六源极耦合至所述第二电压轨，并且其中所述第六栅极被配置成接收所述控制电压；以及
第七场效应晶体管，其包括第七漏极、第七源极和第七栅极，其中所述第七漏极耦合至所述第五场效应晶体管的所述第五栅极，其中所述第七源极被配置成接收基于所述输入信号的电压，并且所述第七栅极被配置成接收所述控制电压。
4.如权利要求2所述的装置，其特征在于，所述控制电路进一步包括：
第五场效应晶体管，其包括第五漏极、第五源极和第五栅极，其中所述第五漏极耦合至所述第二场效应晶体管的所述第二栅极，并且其中所述第二电流源耦合在所述第一电压轨与所述第五源极之间；
第六场效应晶体管，其包括第六漏极、第六源极和第六栅极，其中所述第六源极耦合至所述第一电压轨，其中所述第六漏极耦合至所述第五栅极，并且其中所述第六栅极被配置成接收所述控制电压；以及
第七场效应晶体管，其包括第七漏极、第七源极和第七栅极，其中所述第七漏极耦合至所述第五场效应晶体管的所述第五栅极，其中所述第七源极被配置成接收基于所述输入信号的电压，并且所述第七栅极被配置成接收所述控制电压。
5.如权利要求2所述的装置，其特征在于，所述第三场效应晶体管和所述第四场效应晶体管分别小于所述第一场效应晶体管和所述第二场效应晶体管。
6.如权利要求2所述的装置，其特征在于，进一步包括使能/禁用电路，其被配置成响应于使能信号的解除断言状态而在所述输出节点处产生高阻抗。
7.如权利要求6所述的装置，其特征在于，所述使能/禁用电路包括缓冲器，其被配置成响应于所述使能信号的解除断言状态而在所述控制节点处产生与所述输出节点处的第二电压基本相同的第一电压。
8.如权利要求1所述的装置，其特征在于，所述控制电路被配置成响应于所述第一栅极电压减小到所定义电压或以下而使所述第一电流减小。
9.如权利要求8所述的装置，其特征在于，所定义电压与所述第一场效应晶体管的阈值电压有关。
10.如权利要求1所述的装置，其特征在于，所述控制电路被配置成响应于所述第二栅极电压增大到所定义电压或以上而使所述第二电流减小。
11.如权利要求10所述的装置，其特征在于，所定义电压与所述第二场效应晶体管的阈值电压有关。
12.如权利要求1所述的装置，其特征在于，进一步包括耦合在所述第一场效应晶体管的所述第一栅极与所述第二电压轨之间的第三电流源，其中所述第三电流源被配置成响应于所述输入信号的高逻辑状态而生成第三电流，所述第三电流使所述第一栅极电压减小以导通所述第一场效应晶体管以将所述第一电压轨耦合至所述输出节点。
13.如权利要求12所述的装置，其特征在于，所述控制电路被配置成响应于所述第一栅极电压减小到所定义电压或以下而基本消除所述第一电流。
14.如权利要求12所述的装置，其特征在于，所述输出电压从低逻辑状态转变至高逻辑状态的转换速率是所述第三电流除以所述第一反馈电容器的电容的函数。
15.如权利要求1所述的装置，其特征在于，进一步包括耦合在所述第一电压轨与所述第二场效应晶体管的所述第二栅极之间的第三电流源，其中所述第三电流源被配置成响应于所述输入信号的低逻辑状态而生成第三电流，所述第三电流使所述第二栅极电压增大以导通所述第二场效应晶体管以将所述输出节点耦合至所述第二电压轨。
16.如权利要求15所述的装置，其特征在于，所述控制电路被配置成响应于所述第二栅极电压增大到所定义电压或以上而基本消除所述第二电流。
17.如权利要求15所述的装置，其特征在于，所述输出电压从高逻辑状态转变至低逻辑状态的转换速率是所述第三电流除以所述第二反馈电容器的电容的函数。
18.如权利要求1所述的装置，其特征在于，进一步包括使能/禁用电路，其被配置成响应于使能信号的解除断言状态而在所述输出节点处产生高阻抗，并且响应于所述使能信号的断言状态而在所述输出节点处产生所述输出电压，其中所述使能/禁用电路包括：
耦合在所述第一电压轨与所述第一场效应晶体管的所述第一栅极之间的第一开关器件，其中所述第一开关器件响应于所述使能信号的解除断言状态而闭合并且响应于所述使能信号的断言状态而断开；
耦合在所述第二场效应晶体管的所述第二栅极与所述第二电压轨之间的第二开关器件，其中所述第二开关器件响应于所述使能信号的解除断言状态而闭合并且响应于所述使能信号的断言状态而断开；
与所述第一反馈电容器串联耦合在所述输出节点与所述第一场效应晶体管的栅极之间的第三开关器件，其中所述第三开关器件响应于所述使能信号的解除断言状态而断开并且响应于所述使能信号的断言状态而闭合；以及
与所述第二反馈电容器串联耦合在所述输出节点与所述第二场效应晶体管的栅极之间的第四开关器件，其中所述第四开关器件响应于所述使能信号的解除断言状态而断开并且响应于所述使能信号的断言状态而闭合。
19.如权利要求18所述的装置，其特征在于，所述使能/禁用电路包括：
第一逻辑门，其被配置成响应于所述输入信号的所述高逻辑状态和所述使能信号的断言状态而启用所述第一电流源，并且响应于所述使能信号的解除断言状态而在不考虑所述输入信号的状态的情况下禁用所述第一电流源；以及
第二逻辑门，其被配置成响应于所述输入信号的所述低逻辑状态和所述使能信号的断言状态而启用所述第二电流源，并且响应于所述使能信号的解除断言状态而在不考虑所述输入信号的状态的情况下禁用所述第二电流源。
20.如权利要求1所述的装置，其特征在于，进一步包括输入接口电路，其被配置成：
响应于所述输入信号从所述低逻辑状态转变至所述高逻辑状态而在导通所述第一场效应晶体管之前关断所述第二场效应晶体管；以及
响应于所述输入信号从所述高逻辑状态转变至所述低逻辑状态而在导通所述第二场效应晶体管之前关断所述第一场效应晶体管。
21.一种基于输入信号来在输出节点处生成输出信号的方法，包括：
响应于所述输入信号从低逻辑状态转变至高逻辑状态，执行以下操作：
启用第一电流源以生成第一电流以使耦合在第一电压轨与所述输出节点之间的第一场效应晶体管的第一栅极电压减小；
响应于所述第一栅极电压减小至第一所定义电压而控制所述第一电流源以使所述第一电流减小；
经由第一反馈电容器来将减小的第一电流从所述输出节点路由至所述第一栅极；以及
关断耦合在所述输出节点与第二电压轨之间的第二场效应晶体管；以及
响应于所述输入信号从所述高逻辑状态转变至所述低逻辑状态，执行以下操作：
启用第二电流源以生成第二电流以使所述第二场效应晶体管的第二栅极电压增大；
响应于所述第二栅极电压增大至第二所定义电压而控制所述第二电流源以减小所述第二电流；
经由第二反馈电容器来将减小的第二电流从所述第二栅极路由至所述输出节点；以及
关断所述第一场效应晶体管。
22.如权利要求21所述的方法，其特征在于，控制所述第一电流包括：
响应于所述输入信号从所述低逻辑状态转变至所述高逻辑状态而启用所述第一电流源的第一电流源组件和第二电流源组件；以及
响应于所述减小至第一所定义电压而禁用所述第一电流源的所述第一电流源组件。
23.如权利要求22所述的方法，其特征在于，进一步包括配置减小的第一电流以设置所述输出信号从所述低逻辑状态转变至所述高逻辑状态的所定义转换速率，其中所定义转换速率是减小的第一电流和所述第一反馈电容器的电容的函数。
24.如权利要求21所述的方法，其特征在于，控制所述第二电流包括：
响应于所述输入信号从所述高逻辑状态转变至所述低逻辑状态而启用所述第二电流源的第一电流源组件和第二电流源组件；以及
响应于所述增大至第二所定义电压而禁用所述第二电流源的所述第一电流源组件。
25.如权利要求22所述的方法，其特征在于，进一步包括配置减小的第二电流以设置所述输出信号从所述高逻辑状态转变至所述低逻辑状态的所定义转换速率，其中所定义转换速率是减小的第二电流和所述第二反馈电容器的电容的函数。
26.一种用于基于输入信号来在输出节点处生成输出信号的装备，包括：
用于响应于所述输入信号从低逻辑状态转变至高逻辑状态而启用第一电流源以生成第一电流以使耦合在第一电压轨与所述输出节点之间的第一场效应晶体管的第一栅极电压减小的装置；
用于响应于所述第一栅极电压减小至第一所定义电压而控制所述第一电流源以减小所述第一电流的装置；
用于经由第一反馈电容器来将减小的第一电流从所述输出节点路由至所述第一栅极的装置；以及
用于响应于所述输入信号从所述低逻辑状态转变至所述高逻辑状态而关断耦合在所述输出节点与第二电压轨之间的第二场效应晶体管的装置；
用于响应于所述输入信号从所述高逻辑状态转变至所述低逻辑状态而启用第二电流源以生成第二电流以使所述第二场效应晶体管的第二栅极电压增大的装置；
用于响应于所述第二栅极电压增大至第二所定义电压而控制所述第二电流源以减小所述第二电流的装置；
用于经由第二反馈电容器来将减小的第二电流从所述第二栅极路由至所述输出节点的装置；以及
用于响应于所述输入信号从所述高逻辑状态转变至所述低逻辑状态而关断所述第一场效应晶体管的装置。
27.如权利要求26所述的装备，其特征在于，所述用于控制所述第一电流的装置包括：
用于响应于所述输入信号从所述低逻辑状态转变至所述高逻辑状态而启用所述第一电流源的第一电流源组件和第二电流源组件的装置；以及
用于响应于所述减小至第一所定义电压而禁用所述第一电流源的所述第一电流源组件的装置。
28.如权利要求27所述的装备，其特征在于，所述用于控制所述第一电流的装置包括用于配置减小的第一电流以设置所述输出信号从低逻辑状态转变至高逻辑状态的所定义转换速率的装置，其中所定义转换速率是减小的第一电流和所述第一反馈电容器的电容的函数。
29.如权利要求26所述的装备，其特征在于，所述用于控制所述第二电流的装置包括：
用于响应于所述输入信号从所述高逻辑状态转变至所述低逻辑状态而启用所述第二电流源的第一电流源组件和第二电流源组件的装置；以及
用于响应于所述增大至第二所定义电压而禁用所述第二电流源的所述第一电流源组件的装置。
30.如权利要求29所述的装备，其特征在于，所述用于控制所述第二电流的装置包括用于配置减小的第二以设置所述输出信号从所述高逻辑状态转变至所述低逻辑状态的所定义转换速率的装置，其中所定义转换速率是减小的第二电流和所述第二反馈电容器的电容的函数。
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