CN110021316A - 脉冲积分器和存储器技术 - Google Patents

Abstract

本申请案是针对脉冲积分器和存储器技术。描述了用于脉冲积分器和存储器技术的方法、系统和装置。第一装置可促进使用至少一个电流脉冲对存储器单元进行放电直到与所述存储器单元相关联的电压到达参考电压为止。可至少部分地基于至少一个电流脉冲的持续时间确定所述存储器单元的放电时间。在一些实例中，可至少部分地基于放电时间确定所述存储器单元的状态。

Description

脉冲积分器和存储器技术

交叉参考

本专利申请案要求由卡斯特罗(Castro)等在2017年11月22日申请的标题为“脉冲积分器和存储器技术”的第15/821,240号美国专利申请案的优先权，所述美国专利申请案让与给本受让人且明确地以全文引用的方式并入本文中。

技术领域

技术领域涉及脉冲积分器和存储器技术。

背景技术

下文大体上涉及操作存储器阵列，且更具体来说涉及脉冲积分器和存储器技术。

存储器装置广泛用于在例如计算机、无线通信装置、相机、数字显示器及类似物等各种电子装置中存储信息。通过编程存储器装置的不同状态来存储信息。举例来说，二进制装置具有两个状态，通常标示为逻辑“1”或逻辑“0”。在其它系统中，可存储多于两个的状态。为了存取所存储信息，电子装置的组件可读取或感测存储器装置中所存储的状态。为了存储信息，电子装置的组件可写入或编程存储器装置中的状态。

存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可以是易失性或非易失性的。例如FeRAM的非易失性存储器装置可维持其所存储的逻辑状态很长一段时间，即使无外部电源存在也是这样。易失性存储器装置(例如，DRAM)除非被外部电源周期性地刷新，否则可随时间推移而丢失其存储的状态。FeRAM可使用与易失性存储器类似的装置架构，但归因于使用铁电电容器作为存储装置而可具有非易失性性质。因此，与其它非易失性和易失性存储器装置相比，FeRAM装置可具有改进的性能。一般来说，改进存储器装置可包含增加存储器单元密度、增加读取/写入速度、增加可靠性、增加数据保持、降低功率消耗或降低制造成本以及其它度量。

一些存储器装置可基于存储器单元内的存储电荷量而确定存储器单元的状态。一些此类存储器装置可利用感测方案来确定存储电荷量。

发明内容

描述一种方法。所述方法可包含：使用至少一个电流脉冲对存储器单元进行放电直到与存储器单元相关联的电压到达参考电压为止；至少部分地基于所述至少一个电流脉冲的持续时间确定放电时间；以及至少部分地基于所述放电时间确定存储器单元的状态。

描述一种设备。所述设备可包含：存储器单元，其与选择线成电子连通，所述存储器单元经配置以存储多个逻辑状态；电流汇，其与所述选择线成电子连通，所述电流汇经配置以使用至少一个电流脉冲对存储器单元进行放电直到与存储器单元相关联的电压到达参考电压为止；反馈组件，其与所述电流汇成电子连通，所述反馈组件经配置以将存储器单元的电压与所述参考电压进行比较；以及感测组件，其经配置以至少部分地基于放电时间确定存储器单元的状态。

描述一种设备。所述设备可包含：存储器单元，其与选择线成电子连通；电流汇，其与所述选择线成电子连通；反馈组件，其与所述电流汇成电子连通；以及控制器，其与存储器单元成电子连通。在一些情况下，所述控制器可操作以：使用至少一个电流脉冲对存储器单元进行放电直到与存储器单元相关联的电压到达参考电压为止；至少部分地基于所述至少一个电流脉冲的持续时间确定放电时间；以及至少部分地基于放电时间确定存储器单元的状态。

附图说明

图1说明支持根据本发明的实施例的脉冲积分器和存储器技术的存储器阵列的实例。

图2说明支持根据本发明的实施例的脉冲积分器和存储器技术的实例电路。

图3A和3B说明支持根据本发明的实施例的脉冲积分器和存储器技术的铁电存储器单元的实例滞后绘图。

图4说明支持根据本发明的实施例的脉冲积分器和存储器技术的实例电路。

图5说明用于使用根据本发明的实施例的脉冲积分器和存储器技术的感测操作的实例电压绘图。

图6A说明支持根据本发明的实施例的脉冲积分器和存储器技术的电路的时序图的实例。

图6B说明支持根据本发明的实施例的脉冲积分器和存储器技术的电路的时序图的实例。

图6C说明支持根据本发明的实施例的脉冲积分器和存储器技术的电路的时序图的实例。

图7说明支持根据本发明的实施例的脉冲积分器和存储器技术的实例电路。

图8说明支持根据本发明的实施例的脉冲积分器和存储器技术的电路的实例。

图9说明支持根据本发明的实施例的脉冲积分器和存储器技术的电路的实例。

图10A说明支持根据本发明的实施例的脉冲积分器和存储器技术的实例电路。

图10B说明支持根据本发明的实施例的脉冲积分器和存储器技术的实例电路。

图11说明支持根据本发明的实施例的脉冲积分器和存储器技术的存储器阵列的图。

图12说明支持根据本发明的实施例的脉冲积分器和存储器技术的电流脉冲管理器的图。

图13说明支持根据本发明的实施例的脉冲积分器和存储器技术的系统；以及

图14是说明用于使用根据本发明的实施例的脉冲积分器和存储器技术感测电荷的方法的流程图。

具体实施方式

一些存储器装置可基于存储器单元内的存储电荷量确定存储器单元的状态。一些此类存储器装置可利用电压感测方案来确定存储电荷量。举例来说，在第一节点(例如，与存储器单元耦合的节点，或与在存储器单元内的电荷可传递到的电容器耦合的节点)处的电压可与参考电压进行比较，且可基于所感测电压是大于还是小于参考电压而确定存储器单元的状态。作为另一个实例，作为用于FeRAM存储器单元的电压感测方案的部分，可将电压施加于存储器单元，且可将在节点(例如，感测节点)处的所得电压与参考电压进行比较，因为在感测节点处的所得电压可部分地取决于在施加电压之前存储于存储器单元内的电荷量。

然而，一些电压感测方案可能不考虑存储于存储器单元内的所有电荷。举例来说，如果在某个持续时间中从存储器单元提取电荷，那么电压感测方案可能不会恰当地考虑所有提取的电荷(例如，由于在提取周期期间的泄漏)。并且，因为电压感测方案可能需要将电压施加到存储器单元以便完全提取存储于存储器单元中的所有电荷，所以会发生部分提取而不是完全提取，和/或感测电压可受到施加电压影响(例如，可取决于施加电压的量值或施加电压已施加多久，以及其它因数)。电压感测方案的这些和其它缺点可破坏装置的感测操作或导致其它缺点，从而导致不准确的读取和降低的性能。此外，电压感测方案的这些和其它缺点在多种类型的存储器装置中可能是共同的，即使一些类型的存储器装置(例如，FeRAM装置)比其它类型的存储器装置更明显。需要用于准确感测存储于存储器单元中的电荷量的系统和方法。

在一些情况下，存储器阵列中可包含积分器(例如，电荷积分器)以感测存储于存储器阵列内的一或多个存储器单元中的电荷量。如本文所描述，积分器可至少部分地基于以下各项确定存储于存储器单元中的电荷量：(i)对存储器单元放电直到感测电压到达参考电压为止所需的时间量，其在一些情况下可称为放电时间，和(ii)放电发生的电流的量值，其在一些情况下可称为放电电流电平。可测量放电时间，且可至少部分地基于放电时间确定存储器单元的状态(例如，不同放电时间可对应于不同的存储电荷量且因此对应于存储器单元的不同状态)。

放电电流电平可经配置为已知电流电平，且除了其它技术外，从存储器单元提取的存储电荷量因此可至少部分地基于所述已知电流电平在放电时间上的积分来确定。作为仅一个实例，如果放电电流电平是已知电流电平，那么可至少部分地基于将所述已知电流电平乘以放电时间来确定从存储器单元提取的存储电荷量。

在一些情况下，放电可经由电流电平已知的电流汇而发生。举例来说，相关存储器组件可经配置使得放电可经由具有已知且固定电流电平的电流镜而发生。所述电流汇可经由开关(例如，一或多个晶体管)与存储器单元选择性耦合，以使得每当开关闭合时(作为一个实例)，放电在电流汇的已知电流电平下发生，且每当开关断开时(作为一个实例)，不发生放电。可经由反馈组件控制切换组件，所述反馈组件可经配置以当与存储器单元相关联的电压(其可称为感测电压)大于参考电压时经由单向反馈路径激活电流汇(例如，闭合开关以使得放电发生)。所述反馈组件可包括或与经配置以放大所感测电压的感测放大器耦合，所述感测放大器可为差分放大器(例如，比较器)或非差分放大器。

在一些实例中，反馈组件可经配置以激活电流汇(例如，连续地)直到所感测电压到达参考电压电平为止。即，反馈组件可经配置以闭合开关以便通过电流汇对存储器单元放电直到所感测电压到达参考电压电平为止。在此类实例中，放电因此经由在电流汇的已知电流电平下的放电电流的单个脉冲而发生，且可至少部分地基于所述单个脉冲的测得的持续时间和电流汇的已知电流电平而确定所提取电荷的量。在一些此类实例中，可至少部分地基于具有已知频率的时钟信号而确定放电时间(例如，计数电路可经配置以在电流汇处于作用中的同时对时钟信号的周期或半周期发生的数目进行计数)。

在一些情况下，放电电流电平可为贯穿单个脉冲的固定恒定值，因此在所述单个脉冲期间计数的时钟信号的周期或半周期的数目可充当放电时间的指示符(例如，代理)，其中基于所计数的时钟信号的周期或半周期的数目与一或多个阈值进行比较的结果来确定存储器单元处于给定状态(例如，如果计数数目大于或等于阈值数目那么可确定存储器单元处于第一状态，且如果计数数目小于阈值数目那么可确定存储器单元处于第二状态)。

在其它实例中，反馈组件可经配置以激活电流汇(例如，间歇地)直到所感测电压到达参考电压电平为止。即，反馈组件可经配置以断开和闭合存储器单元与电流汇之间的开关(例如，重复地、周期性地、不定期地)直到所感测电压到达参考电压电平为止，其中仅当开关闭合时在电流汇的已知电流电平下发生放电。在此类实例中，放电因此经由放电电流的多个脉冲而发生，每一脉冲处于电流汇的已知电流电平，且可至少部分地基于所述多个脉冲的集合持续时间和电流汇的已知电流电平而确定所提取电荷的量。放电电流的多个脉冲中的每一个可经配置以具有已知固定持续时间，且可至少部分地基于脉冲计数确定放电时间。

在一些实例中，放电电流的多个脉冲中的每一个可以规则的固定间隔发生(例如，反馈组件可经配置以经由对准于时钟信号的控制信号激活电流汇)，且在其它实例中，放电电流的多个脉冲可以不规则的可变间隔发生(例如，反馈组件可经配置以经由不对准于时钟信号的内部产生的控制信号激活电流汇)。在一些此类实例中，可至少部分地基于多少放电电流脉冲发生直到所感测电压到达参考电压电平为止来确定放电时间(例如，除其它技术之外，计数电路或计数器可经配置以促进跟踪由反馈组件输出的开关控制信号的脉冲)。在一些情况下，放电电流电平在每一脉冲期间可为同一固定值，且每一脉冲可具有同一固定持续时间，因此所计数电流脉冲的数目(或等效地，控制信号脉冲的数目)可充当放电时间的指示符(例如，代理)，其中基于所计数的脉冲数目与一或多个阈值进行比较的结果来确定存储器单元处于给定状态(例如，如果计数的脉冲数目大于或等于阈值数目那么可确定存储器单元处于第一状态，且如果计数的脉冲数目小于阈值数目那么可确定存储器单元处于第二状态)。

因此，并非基于电压测量确定存储电荷量，可基于时间测量确定存储器单元内的存储电荷量，其中在时间测量上积分放电电流。有益的是，如本文中所描述的积分器可测量随时间过去从存储器单元提取的电荷量，或另外感测从存储器单元提取的电荷量(例如，提供对应的放电时间测量)，与电压感测方案相比具有改进的准确性。根据本文所描述的一些实施例，积分器还可以在施加于存储器单元的电压(例如，恒定施加电压)的存在下测量或另外感测从存储器单元提取的电荷量，与电压感测方案相比具有改进的准确性。根据本文所描述的一些实施例，积分器还可以占据小区域且以高速操作，且因此可包含于高密度存储器阵列中，例如三维交叉点存储器阵列、FeRAM存储器阵列或RRAM存储器阵列。此外，如本文中所描述的积分器可以允许在测量或另外感测提取电荷的同时通过所施加电压来完全驱动经受读取操作的存储器单元，这可改善读取操作的准确性和回写操作的效率。

在一些情况下，根据本文所描述的一些实施例，积分器可改进用于感测放大器的参考电压电平的补偿。举例来说，积分器可改进对从存储器阵列中的其它存储器单元的泄漏、从存储器阵列中的行或列解码器结构的泄漏以及晶体管特性的变化的抗扰性。此外，积分器的设计可经配置以与例如非突返二极管状选择组件和突返选择组件等各种两端子存储器选择组件以及例如薄膜晶体管和双极晶体管等三端子选择组件兼容。在一些情况下，在存储器阵列中包含如本文中所描述的积分器可用以从存储器阵列内的多个存储器单元测量存储电荷量。在一些实例中，如本文中所描述的积分器可用以从同一存储器单元检测一或多个电荷电平。

上方介绍的本发明的特征在图1的上下文中在下文进一步描述。随后参考图2-14描述实例。参考与脉冲积分器和存储器技术相关的设备图、系统图和流程图进一步图示和描述本发明的这些和其它特征。虽然在脉冲积分器的上下文中描述一些实施例，但预期其它实施例和实施方案，且本发明不限于与脉冲积分器有关的实施例或实施方案。

图1说明根据本发明的各种实施例的实例存储器阵列100。存储器阵列100还可被称作电子存储器设备。存储器阵列100包含可编程以存储不同状态的存储器单元105。每一存储器单元105可编程以存储两个状态，标示为逻辑0和逻辑1。在一些情况下，存储器单元105经配置以存储多于两个逻辑状态。存储器单元105可在电容器中存储表示可编程状态的电荷；例如带电和不带电电容器可分别表示两种逻辑状态。DRAM架构可共同使用此设计，且所用的电容器可包含具有线性或顺电性电极化性质的电介质材料作为绝缘体。相比之下，铁电存储器单元可包含具有铁电体作为绝缘材料的电容器。铁电电容器的不同电荷电平可表示不同逻辑状态。铁电材料具有非线性极化特性；下文论述铁电存储器单元105的一些细节和优点。

通过激活或选择存取线110和数字线115可以对存储器单元105执行例如读取和写入等操作。存取线110也可称为字线110，且位线115也可为已知数字线115。在一些实施例中，可存在板线(未图示)。对字线和位线或其类似物的引用可互换，而不影响理解或操作。在一些情况下，字线110、位线115或板线也可称作选择线。激活或选择字线110或数字线115可包含将电压施加到相应线。字线110和数字线115可由以下材料制成：例如金属的导电材料(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)等)、金属合金、碳、导电掺杂的半导体，或其它导电材料、合金、化合物或类似物。

根据图1的实例，每一行存储器单元105连接到单个字线110，且每一列存储器单元105连接到单个数字线115。通过激活一个字线110和一个数字线115(例如，将电压施加到字线110或数字线115)，可在其相交点处存取单个存储器单元105。存取存储器单元105可包含读取或写入存储器单元105。

存储器阵列100可为二维(2D)存储器阵列或三维(3D)存储器阵列。3D存储器阵列可包含形成于彼此之上的二维(2D)存储器阵列。与2D阵列相比，这可以增加可放置或创建于单个裸片或衬底上的存储器单元的数目，这又可以降低生产成本或提高存储器阵列的性能，或这两者。存储器阵列100可包含任何数目的层级。每一层级可经对准或定位以使得存储器单元105可跨越每一层级彼此近似对准。

在图1中所描绘的实例中，存储器阵列100包含一个层级的存储器单元105且因此可被视为二维存储器阵列；然而，层级的数目不受限制。另外，举例来说，在3D存储器阵列中，一行中的每一层级可具有共同导电线以使得每一层级可共享字线110或数字线115或者含有单独字线110或数字线115。因此在3D配置中，可激活同一层级的一个字线110和一个数字线115以存取在其相交点处的单个存储器单元105。在2D或3D配置中，字线110和数字线115的相交点可称为存储器单元的地址。

在一些架构中，单元的逻辑存储装置(例如，电容器)可通过选择组件与数字线115电隔离。字线110可连接到选择组件且可控制选择组件。举例来说，选择组件可为晶体管，且字线110可连接到晶体管的栅极。激活字线110导致存储器单元105的电容器与其对应数字线115之间的电连接或闭合电路。可随后存取数字线以读取或写入存储器单元105。

可通过行解码器120和列解码器130控制存取存储器单元105。举例来说，行解码器120可从存储器控制器140接收行地址且基于所接收行地址激活适当字线110。类似地，列解码器130从存储器控制器140接收列地址且激活适当数字线115。举例来说，存储器阵列100可包含经标记为WL_1至WL_M的多个字线110，以及经标记为DL_1至DL_N的多个数字线115，其中M和N取决于阵列大小。因此，通过激活字线110和数字线115，例如WL_2和DL_3，可存取其相交点处的存储器单元105。

在存取后，可通过感测组件125即刻读取或感测存储器单元105以确定存储器单元105的所存储状态。在一些情况下，感测组件125可包含如本文中所描述的一或多个脉冲积分器。在一些情况下，可至少部分地基于将存储器单元105放电直到所感测电压到达参考电压为止所需的时间量和电流量而确定存储器单元105的状态。在一些情况下，可至少部分地基于通过将时钟周期计数(例如，周期计数或半周期计数)或脉冲计数与参考计数进行比较来确定存储器单元105的状态。

检测到的存储器单元105的逻辑状态随后可通过列解码器130输出作为输出135。在一些情况下，感测组件125可以是列解码器130或行解码器120的部分。或者，感测组件125可连接到列解码器130或行解码器120或与其成电子连通。

可通过类似地激活相关字线110与数字线115来设定或写入存储器单元105，即可将逻辑值存储于存储器单元105中。列解码器130或行解码器120可接受将写入到存储器单元105的数据，例如输入/输出135。可通过跨越铁电电容器施加电压而对铁电存储器单元105进行写入。下文更详细地论述此过程。

在一些存储器架构中，存取存储器单元105可降级或破坏所存储逻辑状态，且可执行重新写入或刷新操作以对存储器单元105返回原始逻辑状态。在DRAM中，举例来说，电容器可在感测操作期间部分或完全地放电，从而破坏所存储逻辑状态。因此，可在感测操作之后重新写入逻辑状态。另外，激活单个字线110可导致所述行中的全部存储器单元放电；因此，可能需要重新写入所述行中的若干或全部存储器单元105。

一些存储器架构(包含DRAM)除非被外部电力源周期性地刷新，否则可随时间推移而丢失其存储的状态。举例来说，带电电容器可能会随时间推移通过漏电流而放电，从而使得所存储信息丢失。这些所谓的易失性存储器装置的刷新率可相对高，例如对于DRAM阵列为每秒数十次刷新操作，这可导致显著功率消耗。随着存储器阵列越来越大，增大的功率消耗会抑制存储器阵列的部署或操作(例如，电源、发热、材料限制等)，尤其针对依赖于例如电池等有限电力源的移动装置。如下文所论述，铁电存储器单元105可具有可得到相对于其它存储器架构改进的性能的有益性质。

存储器控制器140可通过各种组件控制存储器单元105的操作(例如，读取、写入、重新写入、刷新、放电等)，所述各种组件例如行解码器120、列解码器130和感测组件125。举例来说，存储器控制器140可控制操作如本文中所描述的一或多个脉冲积分器。在一些情况下，行解码器120、列解码器130和感测组件125中的一或多个可以存储器控制器140位于同一地点。存储器控制器140可产生行和列地址信号以便激活所需的字线110和数字线115。存储器控制器140还可以产生且控制在存储器阵列100的操作期间使用的各种电压或电流。举例来说，其可在存取一或多个存储器单元105之后将放电电压施加到字线110或数字线115。一般来说，本文中论述的施加电压或电流的振幅、形状或持续时间可经调整或改变，且对于在操作存储器阵列100中论述的各种操作可为不同的。此外，可同时存取存储器阵列100内的一个、多个或所有存储器单元105；例如可在其中将所有存储器单元105或存储器单元105的群组设定为单个逻辑状态的复位操作期间同时存取存储器阵列100的多个或所有单元。

图2说明根据本发明的各种实施例的实例电路200。电路200包含存储器单元105-a、字线110-a、数字线115-a和感测组件125-a，这些可分别为如参考图1所描述的存储器单元105、字线110、数字线115和感测组件125的实例。存储器单元105-a可包含逻辑存储组件，例如具有第一板、单元板230和第二板、单元底部215的电容器205。单元板230和单元底部215可通过定位于其之间的电介质材料电容性耦合，且所述电介质材料在一些情况下可为铁电材料。单元板230和单元底部215的定向可在不改变存储器单元105-a的操作的情况下翻转。电路200还包含选择组件220和参考线225。可经由板线210存取单元板230，且可经由数字线115-a存取单元底部215。如上文所描述，可通过充电或放电电容器205而存储各种状态。

可通过操作电路200中表示的各种元件来读取或感测电容器205的存储状态。电容器205可与数字线115-a成电子连通。举例来说，当选择组件220经去活时电容器205可与数字线115-a隔离，且当选择组件220被激活时电容器205可连接到数字线115-a。激活选择组件220可称为选择存储器单元105-a。在一些情况下，选择组件220为晶体管，且通过将电压施加到晶体管栅极来控制其操作，其中电压量值大于晶体管的阈值量值。字线110-a可激活选择组件220；举例来说，施加到字线110-a的电压施加到晶体管栅极，从而将电容器205与数字线115-a连接。

在其它实例中，可切换选择组件220与电容器205的位置，使得选择组件220连接于板线210与单元板230之间，且使得电容器205在数字线115-a与选择组件220的另一端子之间。在此实施例中，选择组件220可保持通过电容器205与数字线115-a成电子连通。此配置可与用于读取和写入操作的替代定时和偏置相关联。

在其中电容器205的板之间的材料是铁电材料的实例中，且如下文更详细地论述，电容器205在连接到数字线115-a后可能不放电。在一个方案中，为了感测由铁电电容器205存储的逻辑状态，可偏置字线110-a以选择存储器单元105-a且可将电压施加于板线210。在一些情况下，将数字线115-a虚拟地接地且接着与虚拟接地隔离，这可称为“浮动”，然后偏置板线210和字线110-a。偏置板线210可导致跨越电容器205的电压差(例如，板线210电压减去数字线115-a电压)。所述电压差可产生电容器205上的存储电荷的改变，其中存储电荷的改变的量值可取决于电容器205的初始状态，例如初始状态存储逻辑1或逻辑0。这可基于存储在电容器205上的电荷而造成数字线115-a的电压的改变。通过改变到单元板230的电压对存储器单元105-a的操作可称为“移动单元板”。

数字线115-a的电压改变可取决于其本征电容。即，在电荷流动通过数字线115-a时，一些有限电荷可存储于数字线115-a中且所得电压取决于本征电容。本征电容可取决于数字线115-a的物理特性，包含尺寸。数字线115-a可连接许多存储器单元105，因此数字线115-a可具有导致不可忽略的电容(例如，皮法(pF)的数量级)的长度。在常规电压感测方案中，感测组件125-a随后可将数字线115-a的所得电压与参考(例如，参考线225的电压)进行比较以便确定存储器单元105-a中的所存储逻辑状态。作为电压感测方案的替代方案，可使用基于使用如本文中所描述的感测组件(例如，脉冲积分器)的时间测量的感测处理。

感测组件125-a可包含用以检测和放大信号差异的各种晶体管或放大器，其可被称作锁存。在一些情况下，感测组件125-a可以是或包含如本文所描述的脉冲积分器，且所述脉冲积分器可经配置以使用至少一个电流脉冲将存储器单元105-a放电直到与存储器单元105-a相关联的电压到达参考电压为止，且至少部分地基于直到与存储器单元105-a相关联的电压到达参考电压为止所需的时间量和电流量而确定存储在电容器205上的电荷量。

为了对存储器单元105-a进行写入，可跨越电容器205施加电压。可以使用各种方法。在一个实例中，可通过字线110-a激活选择组件220，以便将电容器205电连接到数字线115-a。可通过控制单元板230(通过板线210)和单元底部215(通过数字线115-a)的电压跨越电容器205施加电压。为了写入逻辑0，单元板230可取高，即，可将正电压施加于板线210，且单元底部215可取低，例如虚拟地接地或将负电压施加到数字线115-a。执行相反过程来写入逻辑1，其中单元板230取低且单元底部215取高。

图3说明铁电存储器单元的实例滞后绘图300-a和300-b。滞后绘图300-a和300-b分别说明实例铁电存储器单元写入和读取过程。对应于绘图300-b的读取过程是常规电压感测方案的实例，但一般来说仍然说明铁电存储器单元行为。滞后绘图300-a和300-b描绘存储在铁电电容器(例如，图2的电容器205)上的随电压差V而变的电荷Q。

铁电材料的特征在于自发电极化，即其在不存在电场的情况下维持非零电极化。实例铁电材料包含钛酸钡(BaTiO3)、钛酸铅(PbTiO3)、锆钛酸铅(PZT)和铋钽酸锶(SBT)。本文中所描述的铁电电容器可包含这些或其它铁电材料。铁电电容器内的电极化在铁电材料的表面处产生净电荷且通过电容器端子吸引相反电荷。因此，电荷存储在铁电材料与电容器端子的界面处。因为电极化可在不存在外部施加电场的情况下维持相对较长时间，甚至无限期地维持，所以与例如DRAM阵列中采用的电容器相比，电荷泄漏可明显降低。此可减少执行如上文对一些DRAM架构所描述的刷新操作的需要。

可从电容器的单个端子的角度理解滞后绘图300-a和300-b。借助于实例，如果铁电材料具有负极化，那么正电荷在端子处累积。同样，如果铁电材料具有正极化，那么负电荷在端子处累积。另外，应理解，滞后绘图300-a和300-b中的电压表示跨电容器的电压差且是方向性的。举例来说，可通过将正电压施加到所讨论的端子(例如，单元板230)且维持第二端子(例如，单元底部215)接地(或近似为零伏特(0V))而实现正电压。可通过维持所讨论的端子接地且将正电压施加到第二端子来施加负电压，即，可施加正电压以负极化所讨论的端子。类似地，可将两个正电压、两个负电压或正和负电压的任何组合施加到适当的电容器端子上以产生滞后绘图300-a和300-b中所展示的电压差。

如滞后绘图300-a和300-b所描绘，铁电材料可维持具有零电压差的正或负极化，从而导致两个可能的带电状态：电荷状态305和电荷状态310。根据图3的实例，电荷状态305表示逻辑0且电荷状态310表示逻辑1。在一些实例中，相应电荷状态的逻辑值可逆转以适应用于操作存储器单元的其它方案。

可通过施加电压来控制铁电材料的电极化且因此控制电容器端子上的电荷，从而将逻辑0或1写入到存储器单元。举例来说，跨越电容器施加净正电压315使得电荷累积，直到达到电荷状态305-a为止。在移除电压315之后，电荷状态305-a沿循路径320，直到其在零电压处达到电荷状态305为止。类似地，通过施加净负电压325来写入电荷状态310，此产生电荷状态310-a。在移除负电压325之后，电荷状态310-a遵循路径330，直到其在零电压处达到电荷状态310为止。电荷状态305和310还可被称作剩余极化(Pr)值，即，在移除外部偏置(例如，电压)之后剩余的极化(或电荷)。矫顽电压(coercive voltage)是电荷(或极化)为零时的电压。

为了读取或感测铁电电容器的所存储状态，可跨越电容器施加电压。作为响应，存储电荷Q改变，且改变程度取决于初始电荷状态，即，最终存储电荷(Q)取决于最初存储电荷状态305-b还是310-b。举例来说，滞后绘图300-b说明两个可能的所存储的电荷状态305-b和310-b。可跨越电容器施加电压335，如参考图2所论述。在其它情况下，固定电压可施加到单元板，且虽然描绘为正电压，但电压335可为负。响应于电压335，电荷状态305-b可沿循路径340。同样，如果最初存储电荷状态310-b，则其沿循路径345。电荷状态305-c和电荷状态310-c的最终位置取决于数个因素，包含特定感测方案和电路。

在一些情况下，最终电荷可取决于连接到存储器单元的数字线的本征电容。举例来说，如果电容器电连接到数字线且施加了电压335，那么数字线的电压可由于其本征电容而上升。因此，在感测组件处测量的电压可能不等于电压335，且实际上可取决于数字线的电压。因此，最终电荷状态305-c和310-c在滞后绘图300-b上的位置可取决于数字线的电容，且可通过负载线分析进行确定，即可相对于数字线电容界定电荷状态305-c和310-c。因此，电容器的电压，电压350或电压355，可以是不同的，且可取决于电容器的初始状态。

常规电压感测方案可通过将数字线电压与参考电压进行比较而确定电容器的初始状态。数字线电压可为电压335与跨电容器的最终电压(即电压350或电压355)之间的差，即，(电压335-电压350)或(电压335-电压355)。在常规电压方案中，可产生参考电压以使得其量值在两个可能的数字线电压的两个可能的电压之间，以便确定所存储逻辑状态，即，数字线电压是高于还是低于参考电压。举例来说，参考电压可以是所述两个量(电压335-电压350)和(电压335-电压355)的平均。因此，常规电压感测方案可使用电压比较来确定所感测的数字线电压是高于还是低于参考电压，且铁电存储器单元的所存储逻辑值(即，逻辑0或1)可基于所述电压比较而确定。

并非常规电压感测方案，可以使用根据本发明的各种实施例的脉冲积分器来至少部分地基于放电时间确定存储器单元中的存储电荷量，且因此确定存储器单元的状态。

图4说明支持根据本发明的各种实施例的脉冲积分器和存储器技术的实例电路400。电路400可包含存储器单元405、数字线410和字线415。字线415和数字线410可为可互换的而没有理解或操作的损失。在一些情况下，存储器单元405可以是与参考图2所描述的类型不同类型的存储器单元的实例。举例来说，存储器单元405可以是在交叉点存储器阵列内的存储器单元的实例。在一些情况下，存储器单元405可在不导电状态中直到到达阈值电压为止。电压阈值可随着存储器单元405的状态而变。在其它情况下，存储器单元405可以是如参考图2所描述的存储器单元105-a的实例，在此情况下电路400的组件中的一或多个可重新布置(例如，可对例如数字线115-a等位线而不是对字线执行感测)。

电路400还可包含反馈组件420、电流汇425、开关435、参考线440和电容器445(其可为与字线415相关联的寄生电容)。反馈组件420可经配置以监视字线415处的电压且至少部分地基于字线415处的电压而操作开关435。反馈组件420可例如包括差分或非差分放大器和其它电路，例如振荡器电路。在其中反馈组件420包括差分放大器的实例中，反馈组件420可经配置以将字线415处的电压与参考线440上的电压进行比较。在其中反馈组件420包括非差分放大器的实例中，参考线440可表示内部参考电压(例如，由非差分放大器的偏置规定的内部参考)，且反馈组件420可经配置以基于所述内部参考电压而放大字线415处的电压。

在一持续时间中跨越存储器单元405施加电压(例如，恒定电压)时，存储器单元405可累积电荷。随着累积电荷增加，在选择线(例如，字线415)上所感测的电压也可增加。在存储器单元405内累积的电荷可由电流汇425提取。因此，电流汇425可影响(例如，规定、控制)当存储器单元405放电时的放电电流的电平。

电流汇425可包括电流镜。如本文中所描述的电流汇425可经配置以使用一或多个电流脉冲将存储器单元405放电，其中每一脉冲可经配置以在已知电流电平下从存储器单元405提取电荷。

反馈组件420可与电流汇425成电子连通。反馈组件420可经配置以当字线415处的电压高于参考电压(例如参考线440处的电压)时激活电流汇425，且致使存储器单元405通过电流汇425放电直到字线415处的电压到达参考电压为止。在一些情况下，激活电流汇425可包括操作开关435以便使电流汇425与字线415连接或断开连接。存储器单元405可当开关435闭合时放电，且可当开关435断开时不放电。开关435可包括例如一或多个晶体管。可由反馈组件420经由反馈路径430所运载的一或多个控制信号来控制开关435。举例来说，反馈路径430可从反馈组件420到电流汇425为单向的。

在一些情况下，可实施额外电路(未图示)。举例来说，定时组件可经配置以测量放电时间为在当反馈组件420初始地激活电流汇425(例如，闭合开关435)时与当字线415处的电压到达参考电压电平时之间电流汇425处于作用中的时间量(例如，开关435闭合的时间量)。如本文所描述，电流汇425可在一些实例中在当反馈组件420初始地激活电流汇425(例如，闭合开关435)时与当字线415处的电压到达参考电压电平时之间处于作用中(例如，连续地作用中)。还如本文所描述，电流汇425可在一些实例中针对在当反馈组件420初始地激活电流汇425(例如，闭合开关435)时与当字线415处的电压到达参考电压电平时之间的多个脉冲处于作用中。为了确定放电时间且因此确定存储器单元405的状态，定时组件(例如，计数器)可对将存储器单元405放电所需的时钟周期(例如，时钟周期或半周期)的数目或电流脉冲的数目进行计数。

电路400还可包含电容器445。电容器445可将从存储器单元405提取的电荷转换为电压，其中所述电压可供应到反馈组件420。在一些实例中，电容器445可为寄生电容器或另一类型。

图5说明用于使用根据本发明的各种实施例的脉冲积分器和存储器技术的感测操作的实例电压绘图500。电压绘图500可包含轴线505和轴线510。轴线505可表示时间，且轴线510可表示电压。电压绘图500还可以标绘随着时间而变的字线电压515和位线电压520。除了如参考图4所描述的字线415和数字线410之外，字线电压515和位线电压520也可为可互换的而没有理解或操作的损失。

为了确定存储器单元405内的存储电荷量，可基于用以将存储器单元405放电到第一电压电平(例如，与参考线440有关的参考电压电平)的一或多个电流脉冲的持续时间而确定存储器单元405的放电时间。在感测操作的一个实例中，可在时间t1选择字线415，其可致使字线电压515减小。在一些情况下，当选择字线415但未选择数字线410时，跨越存储器单元405的电压可能不足以用于额外电荷在存储器单元405内累积。

因此，在时间t2，可选择数字线410，这可致使位线电压520增加(且因此跨越存储器单元405的电压-位线电压520与字线电压515之间的差-增加)。

在时间t3，字线电压515可增加(例如，由于在存储器单元405内的电荷累积)。在存储器单元405内累积的电荷可为在读取操作期间累积的极化电荷。在一些情况下，在存储器单元405内累积的电荷可取决于存储器单元405的初始状态。另外，例如图5中说明的存储器单元405的绝对电压电平可取决于存储器单元405的初始状态。

电压范围535可表示作为在时间t1的字线415的选择和在时间t2的字线415的选择的结果由于跨越存储器单元405累积的额外电荷带来的字线电压515的改变。由于在时间t1的字线415的选择和在时间t2的字线415的选择跨越存储器单元405累积的额外电荷的量可取决于在时间t1之前存储于存储器单元405中的电荷量。因此，通过从存储器单元405提取电荷直到字线电压515返回到其在t3前的电平，且测量所提取电荷的量，可确定在时间t1之前存储于存储器单元405中的电荷量(且因此存储器单元405的状态)。

反馈组件420可控制电流汇425以便当字线电压515高于参考电压时将存储器单元405放电，所述参考电压可经配置为等于字线电压515的t3前电平(例如，参考电压可经配置为等于电压电平530)。反馈组件420或反馈路径430中的一者或两者可包含一些延迟量(例如，以允许字线电压515在放电之前到达稳定状态值)。在时间t4，电流汇425可开始将存储器单元405放电，这可致使字线电压515减小。在时间t5，字线电压515可到达参考电压(例如，返回到电压电平530)，且反馈组件420可控制电流汇425以便停止放电存储器单元405。在时间t6，可取消选择字线415和数字线410，且字线415的电压和数字线410的电压可归零。

在一些情况下，作为时间t4与时间t5之间的时间的持续时间525可对应于电流汇425处于作用中(例如，连续地或间歇地)以便将存储器单元405放电直到字线电压515返回到参考电压为止的时间。如果电流汇425在持续时间525期间连续地处于作用中，且因此经由单个电流脉冲将存储器单元405放电，那么放电时间可等于持续时间525。在这些情况下，可至少部分地基于运行时钟信号和在持续时间525期间发生的时钟周期的数目来测量放电时间(且因此存储器单元405的状态)。如果电流汇425在持续时间525期间间歇地处于作用中，且因此经由多个电流脉冲将存储器单元405放电，那么每一电流脉冲可具有相同固定宽度，且可至少部分地基于在持续时间525期间的脉冲计数(或如果脉冲对准于运行时钟信号，则在持续时间525期间发生的时钟周期的数目)而确定放电时间。

图6A说明根据本发明的各种实施例的脉冲积分器和存储器技术的时序图600-a的实例。时序图600-a可包含单个电流脉冲605-a和运行时钟610-a。运行时钟610-a的每一半周期可包括持续时间615-a。电流脉冲605-a可具有持续时间620-a和量值625-a。在一些情况下，电流脉冲605-a的量值625-a可为恒定的。

在一些实施例中，电流汇425可经配置以从存储器单元405提取电荷(例如，作为具有已知量值625-a的单个电流脉冲605-a)。在单个脉冲操作模式中，可至少部分地基于已知放电电流电平(例如，量值625-a)和单个电流脉冲605-a的持续时间620-a(例如，基于在(例如，乘以)持续时间上积分的放电电流电平)而确定所提取电荷量。因此，单个电流脉冲605-a的量值625-a结合持续时间620-a可用以确定存储器单元405的存储电荷量。

在一些情况下，反馈组件420可经配置以激活电流汇425(例如，闭合开关435)以经由电流脉冲605-a从存储器单元405连续地提取电荷，直到与存储器单元405相关联的电压(例如，选择线路电压，例如字线电压515)到达参考电压电平为止。当与存储器单元405相关联的电压到达参考电压电平时，反馈组件420可经配置以停用电流汇425(例如，断开开关435)。因此，电流脉冲605-a可在第一时间(例如，当反馈组件420激活电流汇425时)开始，且电流脉冲605-a可在第二较晚时间(例如，当与存储器单元405相关联的电压到达参考电压时)结束，且可测量单个电流脉冲605-a的持续时间620-a以确定从存储器单元405提取的电荷量(且因此在感测操作之前存储器单元405中的存储电荷量，且因此存储器单元405的状态)。

在一些实例中，可至少部分地基于与在单个电流脉冲605-a的开始与结束时间之间发生的运行时钟610-a相关联的时间量(例如，周期或半周期的的数目)测量电流脉冲605-a的持续时间620-a，其可称为时钟计数。在一些情况下，时钟计数可由定时组件确定，所述定时组件在一些情况下可包括移位寄存器。此外，由于时钟计数在一些实例中反映放电时间，且放电时间在一些实例中反映从存储器单元405提取的电荷量，且提取电荷量在一些实例中反映存储器单元405内的存储电荷量，且存储器单元405内的存储电荷量在一些实例中反映存储器单元405的状态，因此可基于测得的时钟计数与参考时钟计数的比较而确定存储器单元405的状态，因为测得的时钟计数可取决于存储器单元405的状态而高于或低于参考时钟计数。取决于存储器单元405能够存储的状态的数目，可以使用任何数目的参考时钟计数。

图6B说明根据本发明的各种实施例的脉冲积分器和存储器技术的时序图600-b的实例。时序图600-b可包含电流脉冲集合605-b和运行时钟610-b。运行时钟610-b的每一半周期可包括持续时间615-b，且电流脉冲集合605-b内的每一电流脉冲可具有持续时间620-b和量值625-b。在一些实例中，电流脉冲集合605-b中的每一电流脉冲可具有相等持续时间620-b(而在其它实例中持续时间可不同)。举例来说，持续时间620-b(例如，脉冲宽度)可等于运行时钟610-b的半周期。电流脉冲集合605-b中的每一电流脉冲可通过相同固定间隔630-a分隔开。固定间隔630-a可基于运行时钟610-b的频率。

如本文所描述，电流汇425可经配置以经由一或多个电流脉冲从存储器单元405提取电荷。电流脉冲可如同电流脉冲集合605-b中的电流脉冲那样与时钟信号对准。在多脉冲操作模式中，可至少部分地基于电流脉冲集合605-b中的每一电流脉冲的量值625-b和电流脉冲集合605-b中的每一电流脉冲的持续时间而确定所提取电荷量。举例来说，电流脉冲集合605-b中的每一电流脉冲的量值625-b可为同一恒定值，且可至少部分地基于电流脉冲集合605-b中的每一电流脉冲的量值625-b乘以电流脉冲集合605-b中的多个电流脉冲的集合持续时间620-b确定所提取电荷量。在一些实例中，电流脉冲集合605-b中的每一电流脉冲可具有相同固定持续时间620-b和相同固定量值625-b，以使得电流脉冲集合605-b中的每一电流脉冲表示所提取电荷的相同固定量。因此，电流脉冲集合605-b中的电流脉冲的数目可用以确定存储器单元405的存储电荷量(且因此状态)。

在一些情况下，反馈组件420可经配置以激活电流汇425(例如，闭合开关435)以便经由电流脉冲集合605-b从存储器单元405提取电荷(例如，间歇地)，直到与存储器单元405相关联的电压(例如，选择线路电压，例如字线电压515)到达参考电压电平为止。当与存储器单元405相关联的电压到达参考电压电平时，反馈组件420可经配置以停用电流汇425(例如，断开开关435)，且因此停止电流脉冲集合605-b中的电流脉冲串。因此，电流脉冲集合605-b的第一电流脉冲可当反馈组件420激活电流汇425时发生，且电流脉冲集合605-b的最终电流脉冲可近似当与存储器单元405相关联的电压到达参考电压时发生，且可测量电流脉冲集合605-b中包含的电流脉冲的数目以便确定从存储器单元405提取的电荷量(且因此在感测操作之前存储器单元405中的存储电荷量，且因此存储器单元405的状态)。

作为一个实例，电流脉冲集合605-b中的电流脉冲可与运行时钟610-b的周期、半周期或任何多个数目个周期对准。电流脉冲集合605-b中的每一电流脉冲的持续时间620-b可基于与运行时钟610-b的对准和运行时钟610-b的频率而规定且因此已知。可基于电流脉冲集合605-b中的电流脉冲的数目和电流脉冲集合605-b中的每一电流脉冲的持续时间620-b而确定存储器单元405的放电时间。举例来说，如果电流脉冲集合605-b中的每一电流脉冲具有相同固定持续时间620-b，那么可通过将电流脉冲集合605-b中的电流脉冲的数目乘以持续时间620-b而确定存储器单元405的放电时间。

电流脉冲集合605-b中的电流脉冲的数目在一些实例中可称为脉冲计数。在一些实例中，可至少部分地基于在开始与结束电流脉冲集合605-b之间发生的运行时钟610-b的周期或半周期(或相关联的其它持续时间)的数目而测量脉冲计数，其可称为时钟计数。举例来说，如果电流脉冲集合605-b中的一个电流脉冲在运行时钟610-b的每一周期期间发生，那么时钟计数等于脉冲计数。在一些实例中，可通过对控制电流汇425或开关435的操作的控制信号(例如，反馈路径430)上的脉冲进行计数来测量脉冲计数。在一些情况下，脉冲计数可由定时组件确定，其在一些情况下可包括移位寄存器或数字累积器。

定时组件可通过对在反映电流汇425或开关435的操作的节点(例如在反馈路径430上的控制信号)的脉冲进行计数而确定脉冲计数。此外，由于脉冲计数反映放电时间，且放电时间反映从存储器单元405提取的电荷量，且所提取电荷量反映存储器单元405内的存储电荷量，且存储器单元405内的存储电荷量反映存储器单元405的状态，因此在一些情况下，可基于测得的脉冲计数与参考脉冲计数的比较而确定存储器单元405的状态，因为测得的脉冲计数取决于存储器单元405的状态可高于或低于参考脉冲计数。取决于存储器单元405能够存储的状态的数目，可以使用任何数目的参考脉冲计数。

图6C说明根据本发明的各种实施例的脉冲积分器和存储器技术的时序图600-c的实例。时序图600-c可包含电流脉冲集合605-c，且电流脉冲集合605-c内的每一电流脉冲可具有持续时间620-c和量值625-c。在一些实例中，电流脉冲集合605-c中的每一电流脉冲可具有相等持续时间620-c。在一些实例中，所述多个电流脉冲605-c中的每一电流脉冲605-c可通过可变间隔630-b分隔开。因此，在电流脉冲集合605-c内，电流汇425的“接通”时间(持续时间620-c)可为固定的，但电流汇425的“断开”时间(可变间隔630-b)可为可变的。可变间隔630-b可基于由反馈组件420输出的控制信号。即，取决于由反馈组件420感测的电压，可变间隔630-b可较短或较长。在一些实例中，当由反馈组件420感测的电压相对较高时，可变间隔630-b可相对较短。

作为另一实例，电流汇425可经配置以经由多个电流脉冲从存储器单元405提取电荷，且电流脉冲发生的定时可为可变的且基于在反馈组件420内产生的信号，例如电流脉冲集合605-c中的电流脉冲。即，可经由电流脉冲集合605-c的多个电流脉冲从存储器单元405提取电荷，每一电流脉冲包含相同放电电流电平(例如，量值625-c)和持续时间(例如，持续时间620-c)，但脉冲之间的间隔630-b可为可变的。在多脉冲可变间隔操作模式中，可至少部分地基于电流脉冲集合605-c中的每一电流脉冲的量值625-c和电流脉冲集合605-c中的每一电流脉冲的持续时间而确定所提取电荷量。举例来说，每一电流脉冲605-c的量值625-c可为同一恒定值，且可至少部分地基于电流脉冲集合605-c中的每一电流脉冲的量值625-c乘以电流脉冲集合605-c中的多个电流脉冲的集合持续时间620-c确定所提取电荷量。在一些实例中，电流脉冲集合605-c中的每一电流脉冲可具有相同固定持续时间620-c和相同固定量值625-c，以使得电流脉冲集合605-c中的每一电流脉冲表示所提取电荷的相同固定量。因此，电流脉冲集合605-c中的电流脉冲的数目可用以确定存储器单元405的存储电荷量(且因此状态)。

在一些情况下，反馈组件420可经配置以激活电流汇425(例如，闭合开关435)以便经由电流脉冲集合605-c从存储器单元405间歇地提取电荷，直到与存储器单元405相关联的电压(例如，字线电压515)到达参考电压电平为止。当与存储器单元405相关联的电压到达参考电压电平时，反馈组件420可经配置以停用电流汇425(例如，断开开关435)，且因此停止电流脉冲集合605-c中的电流脉冲串。因此，电流脉冲集合605-c的第一电流脉冲可当反馈组件420激活电流汇425时发生，且电流脉冲集合605-c的最终电流脉冲可近似当与存储器单元405相关联的电压到达参考电压时发生，且可测量电流脉冲集合605-c中包含的电流脉冲的数目以便确定从存储器单元405提取的电荷量(且因此在感测操作之前存储器单元405中的存储电荷量，且因此存储器单元405的状态)。

作为一个实例，电流脉冲集合605-c中的电流脉冲可不与运行时钟对准。实际上，可在反馈组件420内实施振荡器。振荡器可经配置以使得每当反馈组件420激活电流汇425(例如，闭合开关435)时，相关联控制信号在预定量的时间之后改变状态(例如，从高变成到低)。即，每当反馈组件420激活电流汇425时，反馈组件420晚预定量的时间停用电流汇425，所述预定量的时间由振荡器规定。因此，电流脉冲集合605-c中的每一电流脉冲可具有相同固定持续时间620-c但可变的分离间隔630-c，所述可变的分离间隔可与由反馈组件感测的电压成比例(例如，可与字线电压515成比例)。

电流脉冲集合605-c中的每一电流脉冲的持续时间620-c可由振荡器配置规定且因此涉及且基于振荡器配置。可基于电流脉冲集合605-c中的电流脉冲的数目和电流脉冲集合605-c中的每一电流脉冲的持续时间620-c而确定存储器单元405的放电时间。举例来说，如果电流脉冲集合605-c中的每一电流脉冲具有相同固定持续时间620-c，那么可通过将电流脉冲集合605-c中的电流脉冲的数目乘以持续时间620-c而确定存储器单元405的放电时间。

电流脉冲集合605-c中的电流脉冲的数目在一些实例中可称为脉冲计数。在一些情况下，脉冲计数可由定时组件确定，所述定时组件在一些情况下可包括移位寄存器或数字累积器。定时组件可通过对在反映电流汇425或开关435的操作的节点(例如在反馈路径430上的控制信号)的脉冲进行计数而确定脉冲计数。此外，由于脉冲计数在一些实例中反映放电时间，且放电时间在一些实例中反映从存储器单元405提取的电荷量，且所提取电荷量在一些实例中反映存储器单元405内的存储电荷量，且存储器单元405内的存储电荷量在一些实例中反映存储器单元405的状态，因此可基于测得的脉冲计数与参考脉冲计数的比较而确定存储器单元405的状态，因为取决于存储器单元405的状态，测得的脉冲计数可高于或低于参考脉冲计数。取决于存储器单元405能够存储的状态的数目，可以使用任何数目的参考脉冲计数。

图7说明支持根据本发明的各种实施例的脉冲积分器和存储器技术的电路700的实例。电路700可包含电流汇705、反馈组件710、反馈路径720和开关770。反馈组件710可包括感测放大器730、锁存器740、缓冲器750和反馈逻辑760。电路700是可通过经由单个电流脉冲将存储器单元放电且对所提取电荷量进行积分而确定存储器单元的状态的电路的实例，如参考图6A以及本发明的其它方面所描述。电流汇705、反馈组件710、反馈路径720和开关770可以是参考图4的电流汇425、反馈组件420、反馈路径430和开关435的实例。

反馈组件710可与电流汇705成电子连通。反馈组件710可基于将与存储器单元405相关联的电压(例如，选择线路电压，例如字线电压715)与参考电压进行比较而激活电流汇705。电流汇705也可与存储器单元405成电子连通，且可能还与存储器阵列中的其它存储器单元成电子连通。在一些情况下，感测放大器730可为差分放大器，其经配置以基于与存储器单元405相关联的电压与参考电压比较的结果(例如，高于还是低于)而输出信号。在一些情况下，锁存器740可与感测放大器730成电子连通。锁存器740可经配置以捕获感测放大器730的输出的状态改变。

另外，缓冲器750可与锁存器740成电子连通，且缓冲器750可经配置以将由锁存器740输出的信号供应到定时组件，例如移位寄存器(未图示)。在一些情况下，时钟信号可供应到反馈组件710和反馈逻辑760以便确定存储器单元的放电时间。即，放电时间可为单个电流脉冲的持续时间，且单个电流脉冲的持续时间可基于时钟信号而测量，如参考图6A以及本发明的其它方面所描述。反馈逻辑760可与锁存器740的输出成电子连通且也可经由反馈路径720与开关770成电子连通，以便基于感测放大器730和锁存器740的输出而控制电流汇705。在一些实例中，反馈逻辑760可经配置以将延迟引入到反馈路径720中，以便允许与存储器单元405相关联的电压(例如，字线电压715)在放电之前到达稳定状态，所述延迟例如图5中在t3与t4之间示出的延迟。

图8说明支持根据本发明的各种实施例的脉冲积分器和存储器技术的电路800的实例。电路800可包含电流汇805、反馈组件810、反馈路径820、定时组件850和开关870。反馈组件810可包括感测放大器830、锁存器840和反馈逻辑860。电路800是可通过经由多个电流脉冲将存储器单元放电且对所提取电荷量进行积分而确定存储器单元的状态的电路的实例。多个电流脉冲中的每一个可与运行时钟对准，如参考图6B以及本发明的其它方面所描述。电流汇805、反馈组件810、反馈路径820和开关870可以是如参考图4所描述的电流汇425、反馈组件420、反馈路径430和开关435的实例。

反馈组件810可与电流汇805成电子连通。反馈组件810可基于将与存储器单元405相关联的电压(例如，选择线路电压，例如字线电压815)与参考电压进行比较而激活电流汇805。电流汇805也可与存储器单元405成电子连通，且可能还与存储器阵列中的其它存储器单元成电子连通。在一些情况下，感测放大器830可为差分放大器，其经配置以基于与存储器单元405相关联的电压是高于还是低于参考电压而输出信号。在一些情况下，锁存器840可与感测放大器830成电子连通。锁存器840可经配置以捕获感测放大器830的输出的状态改变。

反馈逻辑860可与锁存器840的输出成电子连通且也可经由反馈路径820与开关870成电子连通，以便基于感测放大器830和锁存器840的输出控制电流汇805。在一些实例中，反馈逻辑860可经配置以将延迟引入到反馈路径820中，以便允许与存储器单元405相关联的电压(例如，字线电压815)在放电之前到达稳定状态，所述延迟例如图5中在t3与t4之间示出的延迟。反馈组件810可经配置以操作开关870，以便经由时钟对准电流脉冲将存储器单元405放电直到与存储器单元405相关联的电压到达参考电压为止。可基于一或多个电流脉冲的集合持续时间而测量放电时间，且每一电流脉冲的持续时间可由时钟信号规定，如参考图6B以及本发明的其它方面所描述的。脉冲计数可由定时组件850捕获。定时组件850可以是或包含例如经配置以对反馈路径820上的控制信号的脉冲进行计数的移位寄存器。

图9说明支持根据本发明的各种实施例的脉冲积分器和存储器技术的电路900的实例。电路900可包含电流汇905、反馈组件910、反馈路径920、定时组件930和开关970。反馈组件910可包括感测放大器935、振荡器940和反馈逻辑960。电路900是可通过经由多个电流脉冲将存储器单元放电且对所提取电荷量进行积分而确定存储器单元的状态的电路的实例。多个电流脉冲中的每一个可以由振荡器940支配的相同固定持续时间产生，但脉冲之间的间隔可为可变的，如参考图6C以及本发明的其它方面所描述。电流汇905、反馈组件910、反馈路径920和开关970可以是如参考图4所描述的电流汇425、反馈组件420、反馈路径430和开关435的实例。

反馈组件910可与电流汇905成电子连通。反馈组件910可基于将与存储器单元405相关联的电压(例如，选择线路电压，例如字线电压915)与参考电压进行比较而激活电流汇905。电流汇905也可与存储器单元405成电子连通，且可能还与存储器阵列中的其它存储器单元成电子连通。在一些情况下，感测放大器935可为差分放大器，其经配置以基于与存储器单元405相关联的电压是高于还是低于参考电压而输出信号。在其它情况下，感测放大器935可为非差分放大器，其经配置以基于与存储器单元405相关联的电压是高于还是低于内部参考电压而输出信号。

在一些情况下，振荡器940可与感测放大器935成电子连通。振荡器940可经配置以检测感测放大器935的输出的状态改变，且在固定预定量的时间之后改变反馈路径920上的控制信号的状态。因此，控制信号中的每一脉冲可具有由振荡器940配置的相同固定持续时间但基于字线电压915的可变分离间隔。反馈逻辑960可与振荡器940的输出成电子连通，且也可经由反馈路径920与开关970成电子连通，以便基于感测放大器935和振荡器940的输出控制电流汇905。在一些实例中，反馈逻辑960可经配置以将延迟引入到反馈路径920中，以便允许与存储器单元405相关联的电压(例如，字线电压915)在放电之前到达稳定状态，所述延迟例如图5中在t3与t4之间示出的延迟。反馈组件910可经配置以操作开关970，以便经由具有由振荡器940设定的持续时间且通过可变时间间隔分隔开的电流脉冲将存储器单元405放电直到与存储器单元405相关联的电压到达参考电压为止。可基于多个电流脉冲的集合持续时间而测量放电时间，如参考图6C以及本发明的其它方面所描述。脉冲计数可由定时组件930确定。定时组件930可以是或包含例如经配置以对反馈路径920上的控制信号的脉冲进行计数的移位寄存器或数字累积器。

图10A说明支持根据本发明的各种实施例的脉冲积分器和存储器技术的实例电路1000-a。电路1000-a可包含电流汇1005-a、感测放大器1010-a、振荡器1015-a和电容器1020-a。电路1000-a还可包含输入信号1025-a、输出信号1030-a和反馈路径1035-a。电流汇1005-a、电容器1020-a和反馈路径1035-a可分别为如参考图4所描述的电流汇425、电容器445和反馈路径430的实例。电路1000-a可说明电路900的一或多个方面。

电容器1020-a可将在存储器单元405的节点(例如，字线415)处累积的电荷转换为所感测电压。输入信号1025-a可为所感测电压(例如，字线电压515)。感测放大器1010-a可为具有外部参考电压的差分放大器或具有内部参考电压的非差分放大器，其经配置以将输入信号1025-a与参考电压电平进行比较以使得如果输入信号1025-a大于参考电压电平则输出信号1030-a在高状态中，且如果输入信号1025-a小于参考电压电平则输出信号1030-a在低状态中。

输出信号1030-a可经配置以触发锁存器1040，其在振荡器1015-a内且与感测放大器1010-a成电子连通。振荡器1015-a可包括内部反馈环路，其可经配置以具有某一固定量的延迟(例如，锁存器反馈环路可包含一系列逻辑中性的非门，如振荡器1015-a中所示)，以使得锁存器1040的输出将反映输出信号1030-a的状态直到其传播通过锁存器反馈环路且复位锁存器1040。

因此，当输入信号1025-a变成大于参考电压电平时，输出信号1030-a将进入高状态，且锁存器1040的输出可变为高，直到其传播通过锁存器反馈环路中的延迟为止。使用锁存器1040的输出作为用于电流汇1005-a的控制信号因此可致使电流汇1005-a变为作用中，且经由具有基于锁存器反馈环路中的固定延迟量的固定持续时间的脉冲从存储器单元提取电荷。因此，包括振荡器1015-a的反馈组件420可产生经由反馈路径1035-a与电流汇1005-a耦合的控制信号，其致使电流汇1005-a经由处于可变间隔的固定持续时间脉冲将存储器单元放电，只要所感测电压大于参考电压电平便如此，如参考图6C以及本发明的其它方面所描述。

替代地，可移除振荡器1015-a内的反馈环路，在此情况下反馈组件可产生经由反馈路径1035-a与电流汇1005-a耦合的控制信号，这致使电流汇1005-a如单个脉冲那样连续地将存储器单元放电，只要所感测电压大于参考电压电平便如此，如参考图6A和图7以及本发明的其它方面所描述。

图10B说明支持根据本发明的各种实施例的脉冲积分器和存储器技术的实例电路1000-b。电路1000-b包含电流汇1005-b、感测放大器1010-b、振荡器1015-b和电容器1020-b。电路1000-b还包含输入信号1025-b、输出信号1030-b和反馈路径1035-b。电流汇1005-b、电容器1020-b和反馈路径1035-b可分别为如参考图4所描述的电流汇425、电容器445和反馈路径430的实例。电路1000-b可说明电路900的一或多个方面，包含替代实施方案。

电容器1020-b可将在存储器单元的节点(例如，字线415)累积的电荷转换为所感测电压。输入信号1025-a可为所感测电压(例如，字线电压515)。感测放大器1010-a可为具有外部参考电压的差分放大器或具有内部参考电压的非差分放大器，其经配置以将输入信号1025-a与参考电压电平进行比较以使得如果输入信号1025-a大于参考电压电平则输出信号1030-a在高状态中，且如果输入信号1025-a小于参考电压电平则输出信号1030-a在低状态中。

输出信号1030-b可经配置以在经由反馈路径1035-b激活下拉组件1045之前通过某一固定量的延迟(例如，可经配置以通过一系列逻辑中性的非门，如振荡器1015-b中所示)。下拉组件1045可充分减少输出信号1030-b的电压以改变振荡器1015-b内的延迟路径中的逻辑门的状态，这在相同固定量的延迟之后将停用下拉组件1045，从而造成输出信号1030-b增加以便再次改变振荡器1015-b内的延迟路径中的逻辑门的状态，因此重新开始振荡过程。

振荡器1015-b可继续振荡直到输入信号1025-b的电压到达低于参考电压的值为止。在一些情况下，振荡器1015-b可继续振荡直到字线稳定在一电压为止。因此，振荡器1015-b可产生经由反馈路径1035-b与电流汇1005-b耦合的控制信号，其致使电流汇1005-b经由处于可变间隔的固定持续时间脉冲将存储器单元放电，只要所感测电压大于参考电压电平便如此，如参考图6C以及本发明的其它方面所描述。

图11说明支持根据本发明的实施例的脉冲积分器和存储器技术的存储器阵列1105的框图1100。存储器阵列1105可称为电子存储器设备，且可以是如本文中所描述的电流脉冲管理器的组件的实例。

存储器阵列1105可包含一或多个存储器单元1110、存储器控制器1115、字线1120、板线1125、参考组件1130、感测组件1135、数字线1140和锁存器1145。这些组件可彼此成电子连通且可执行本文所描述的功能中的一或多个。在一些情况下，存储器控制器1115可包含偏置组件1150和定时组件1155。在一些情况下，感测组件1135可充当参考组件1130。在其它情况下，参考组件1130可为任选的。

存储器控制器1115可与字线1120、数字线1140、感测组件1135和板线1125成电子连通，这些可为参考图1和2描述的字线110、数字线115、感测组件125和板线210的实例。存储器阵列1105还可包含参考组件1130和锁存器1145。存储器阵列1105的组件可彼此成电子连通且可执行参考图1至10描述的功能的方面。在一些情况下，参考组件1130、感测组件1135和锁存器1145可为存储器控制器1115的组件。

在一些实例中，数字线1140与感测组件1135和铁电存储器单元1110的铁电电容器成电子连通。铁电存储器单元1110可以逻辑状态(例如，第一或第二逻辑状态)为可写的。字线1120可与存储器控制器1115和铁电存储器单元1110的选择组件成电子连通。板线1125可与存储器控制器1115和铁电存储器单元1110的铁电电容器的板成电子连通。感测组件1135可与存储器控制器1115、数字线1140和锁存器1145成电子连通。参考组件1130可与存储器控制器1115成电子连通。除了上文未列出的组件之外，这些组件也可经由其它组件、连接或总线与存储器阵列1105内部和外部的其它组件成电子连通。

存储器控制器1115可经配置以通过将电压施加到那些各种节点来激活字线1120、板线1125或数字线1140。举例来说，偏置组件1150可经配置以施加电压以操作存储器单元1110来对如上文所描述的存储器单元1110进行读取或写入。在一些情况下，存储器控制器1115可包含行解码器、列解码器或这两者，如本文中所描述。这可使得存储器控制器1115能够存取一或多个存储器单元105。偏置组件1150还可以将电压提供到参考组件1130以便产生用于感测组件1135的参考信号。另外，偏置组件1150可提供用于感测组件1135的操作的电压。

在一些情况下，存储器控制器1115可使用定时组件1155执行其操作。举例来说，定时组件1155可控制各种字线选择或板偏置的定时，包含用于切换和电压施加以执行本文中论述的例如读取和写入等存储器功能的定时。在一些情况下，定时组件1155可控制偏置组件1150的操作。

参考组件1130可包含各种组件以产生用于感测组件1135的参考信号。参考组件1130可包含经配置以产生参考信号的电路。在一些情况下，参考组件1130可使用其它铁电存储器单元105实施。感测组件1135可包括如本文所描述的一或多个脉冲积分器，其中每一脉冲积分器经配置以如本文中所描述确定一或多个存储器单元405的逻辑状态。在确定逻辑状态后，感测组件1135可即刻随后在锁存器1145中存储输出，在锁存器处其可根据存储器阵列1105作为一部分的电子装置的操作而使用。

存储器控制器1115可以是参考图12所描述的感测组件1215的方面的实例。

存储器控制器1115和/或其各个子组件中的至少一些可在硬件、由处理器执行的软件、固件或其任何组合中实施。如果在由处理器执行的软件中实施，那么存储器控制器1115和/或其各种子组件中的至少一些的功能可由通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其设计成执行本公开中所描述功能的任何组合来执行。存储器控制器1115和/或其各种子组件中的至少一些可以物理方式定位在各种位置处，包含分布成使得功能的部分由一或多个物理装置在不同物理位置处实施。在一些实例中，存储器控制器1115和/或其各种子组件中的至少一些可以是根据本公开的各种实施例的独立和相异组件。在其它实例中，存储器控制器1115和/或其各种子组件中的至少一些可与包含但不限于以下的一或多个其它硬件组件组合：I/O组件、收发器、网络服务器、另一计算装置、本公开中所描述的一或多个其它组件或其根据本公开的各种实施例的组合。

存储器控制器1115可控制一或多个切换组件(例如，晶体管)以便操作其它组件存储器阵列1105，包含其中的感测组件1135和脉冲积分器电路。在一些情况下，存储器控制器1115可基于至少一个电流脉冲的持续时间确定放电时间。在其它实例中，存储器控制器1115可基于放电时间确定存储器单元的状态。

图12说明支持根据本发明的实施例的脉冲积分器和存储器技术的感测组件1215的框图1200的图。感测组件1215可以是参考图13所描述的感测组件1315的方面的实例。感测组件1215可与存储器组件1220通信。感测组件1215可包含放电组件1225、反馈组件1230、振荡器组件1235、定时组件1240和计算组件1245。这些模块中的每一个可彼此直接或间接通信(例如，经由一或多个总线或其它连接)。

存储器组件1220可包括一或多个存储器单元，且每一存储器单元可经配置以存储多个逻辑状态。

放电组件1225可使用至少一个电流脉冲将存储器单元放电直到与存储器单元相关联的电压到达参考电压为止。在一些情况下，所述至少一个电流脉冲是单个电流脉冲。在一些情况下，所述至少一个电流脉冲是多个电流脉冲。在一些情况下，所述多个电流脉冲中的每一电流脉冲具有相等持续时间。在一些情况下，所述相等持续时间等于时钟周期的一半。在一些情况下，所述多个电流脉冲中的每一电流脉冲通过相同固定间隔分隔开。在一些情况下，所述固定间隔是基于时钟频率。在一些情况下，所述多个电流脉冲中的每一电流脉冲通过可变间隔分隔开。在一些情况下，所述可变间隔是基于从电压反馈网络接收的信号，所述电压反馈网络在一些实例中可包含振荡器。在一些情况下，所述多个电流脉冲中的每一电流脉冲具有相等量值。在一些情况下，所述至少一个电流脉冲的量值是恒定的。在一些情况下，放电组件1225包括可为电流镜的电流汇。

反馈组件1230可经配置以将存储器单元的电压与参考电压进行比较。在一些情况下，反馈组件1230可经配置以至少部分地基于与存储器单元相关联的电压激活放电组件1225。在其它实例中，反馈组件1230可经配置以至少部分地基于比较存储器单元的电压与参考而提供从反馈组件1230到存储器组件1220的单向反馈路径。在一些情况下，反馈组件1230或存储器组件1220可经配置以至少部分地基于所述单向反馈路径控制放电组件1225。

振荡器组件1235可经配置以使得反馈组件1230对放电组件1225的每一次激活都带来相等持续时间的电流脉冲。

定时组件1240经配置以测量放电时间为放电组件1225处于作用中的时间量。在一些情况下，定时组件1240经配置以基于时钟频率测量放电时间，其可包含确定时钟计数。在一些情况下，定时组件1240经配置以对所述至少一个电流脉冲中包含的电流脉冲的数目进行计数以确定脉冲计数且至少部分地基于所述脉冲计数测量放电时间。定时组件1240可基于所述至少一个电流脉冲的持续时间确定放电时间。在一些情况下，定时组件1240可基于将脉冲计数乘以固定持续时间而确定放电时间，所述固定持续时间对所述至少一个电流脉冲中包含的每一电流脉冲是共同的。定时组件1240还可以至少部分地基于所述至少一个电流脉冲中包含的电流脉冲的数目确定脉冲计数。

计算组件1245可基于放电时间确定存储器单元的状态。在一些情况下，计算组件1245可至少部分地基于脉冲计数确定存储器单元的状态。在一些实例中，计算组件1245可至少部分地基于脉冲计数确定存储器单元中的存储电荷量，所述脉冲计数是至少部分地通过在对反馈组件的输入稳定于一电压电平之后对电流脉冲的数目进行计数而确定。在一些情况下，计算组件1245可至少部分地基于将脉冲计数与参考计数进行比较或将时钟计数与参考计数进行比较而确定存储器单元的状态。

图13说明包含支持根据本发明的实施例的脉冲积分器和存储器技术的装置1305的系统1300的图。装置1305可以是例如上文参考图1所描述的电流脉冲管理器的组件的实例或包含所述组件。装置1305可包含用于双向话音和数据通信的组件，包含用于发射和接收通信的组件，包含感测组件1315、存储器单元1320、基本输入/输出系统(BIOS)组件1325、处理器1330、I/O控制器1335和外围组件1340。这些组件可经由一或多个总线(例如，总线1310)或其它连接成电子连通。存储器单元1320可如本文中所描述存储信息(即，呈逻辑状态的形式)。

BIOS组件1325是包含作为固件操作的BIOS的软件组件，所述固件可初始化且运行各种硬件组件。BIOS组件1325还可管理处理器与例如外围组件、输入/输出控制组件等各种其它组件之间的数据流。BIOS组件1325可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。

处理器1330可包含智能硬件装置(例如通用处理器、DSP、中央处理单元(CPU)、微控制器、ASIC、FPGA、可编程逻辑装置、离散门或晶体管逻辑组件、离散硬件组件或其任何组合)。在一些情况下，处理器1330可经配置以使用存储器控制器来操作存储器阵列。在其它情况下，存储器控制器可集成到处理器1330中。处理器1330可经配置以执行存储于存储器中的计算机可读指令以执行各种功能(例如，支持脉冲积分器和存储器技术的功能或任务)。

I/O控制器1335可管理用于装置1305的输入和输出信号。I/O控制器1335还可管理未集成到装置1305中的外围设备。在一些情况下，I/O控制器1335可表示到外部外围设备的物理连接或端口。在一些情况下，I/O控制器1335可利用操作系统，例如 或另一已知操作系统。在其它情况下，I/O控制器1335可表示调制解调器、键盘、鼠标、触摸屏或类似装置，或与这些装置交互。在一些情况下，I/O控制器1335可被实施为处理器的部分。在一些情况下，用户可经由I/O控制器1335或经由I/O控制器1335所控制的硬件组件与装置1305交互。

外围组件1340可包含任何输入或输出装置，或用于这类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口，或外围装置卡槽(如外围装置组件互连(PCI)或加速图形端口(AGP)卡槽)。

输入1345可表示在将输入提供到装置1305或其组件的装置1305外部的装置或信号。这可以包含用户接口或与其它装置的接口或在其它装置之间的接口。在一些情况下，输入1345可由I/O控制器1335管理，且可经由外围装置组件1340与装置1305交互。

输出1350还可表示在装置1305外部的装置或信号，其经配置以从装置1305或任何其组件接收输出。输出1350的实例可包含显示器、音频扬声器、打印装置、另一处理器或印刷电路板等。在一些情况下，输出1350可以是经由外围装置组件1340与装置1305介接的外围装置元件。在一些情况下，输出1350可由I/O控制器1335管理。

装置1305的组件可包含经设计以实行其功能的电路。此可包含经配置以执行本文中所描述的功能的各种电路元件，例如，导线、晶体管、电容器、电感器、电阻器、放大器或其它作用中或非作用中元件。装置1305可以是计算机、服务器、膝上型计算机、笔记本计算机、平板计算机、移动电话、可穿戴电子装置、个人电子装置或类似物。或装置1305可以是这种装置的部分或方面。

图14是说明用于使用根据本发明的实施例的脉冲积分器和存储器技术感测电荷的方法1400的流程图。方法1400的操作可由如本文中所描述的电流脉冲管理器或其组件实施。举例来说，方法1400的操作可以由如参考图11至13所描述的电流脉冲管理器执行。在一些实例中，电流脉冲管理器可执行一组代码以控制装置的功能元件执行下文描述的功能。另外或替代地，电流脉冲管理器可使用专用硬件执行下文描述的功能的方面。

在框1405处，电流脉冲管理器可使用至少一个电流脉冲对存储器单元进行放电直到与存储器单元相关联的电压到达参考电压为止。可根据本文中所描述的方法执行框1405的操作。在某些实例中，框1405的操作的方面可以由如参考图11至13所描述的放电组件执行。在一些实例中，所述至少一个电流脉冲是单个电流脉冲。在其它实例中，所述至少一个电流脉冲是多个电流脉冲，其中所述多个电流脉冲中的每一电流脉冲具有相等持续时间。举例来说，所述相等持续时间可等于时钟周期的一半。在其它实例中，所述多个电流脉冲中的每一电流脉冲通过相同固定间隔分隔开，其中所述固定间隔是至少部分地基于时钟频率。在一些情况下，所述可变间隔是基于从可包含振荡器的电压反馈网络接收的信号。在一些实例中，所述多个电流脉冲中的每一电流脉冲具有相等量值。在其它实例中，所述至少一个电流脉冲的量值是恒定的。

在框1410处，电流脉冲管理器可至少部分地基于所述至少一个电流脉冲的持续时间确定放电时间。可根据本文中所描述的方法执行框1410的操作。在某些实例中，框1410的操作的方面可以由如参考图11至13所描述的定时组件执行。

在框1415处，电流脉冲管理器可基于放电时间确定存储器单元的状态。可根据本文中所描述的方法执行框1415的操作。在某些实例中，框1415的操作的方面可以由如参考图11至13所描述的计算组件执行。在一些情况下，确定存储器单元的状态可至少部分地基于脉冲计数。

应注意，上文所描述的方法描述可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自所述方法中的两个或更多个的实施例。

在一些情况下，描述一种设备。所述设备可包含用于以下操作的构件：使用至少一个电流脉冲对存储器单元进行放电直到与存储器单元相关联的电压到达参考电压为止；至少部分地基于所述至少一个电流脉冲的持续时间确定放电时间；以及至少部分地基于所述放电时间确定存储器单元的状态。

在一些情况下，确定存储器单元的状态可包括用于至少部分地基于脉冲计数确定存储器单元的状态的构件。在一些情况下，所述至少一个电流脉冲是单个电流脉冲。在一些情况下，所述至少一个电流脉冲是多个电流脉冲。在一些情况下，所述多个电流脉冲中的每一电流脉冲具有相等持续时间。在一些情况下，所述相等持续时间等于时钟周期的一半。在一些情况下，所述多个电流脉冲中的每一电流脉冲通过相同固定间隔分隔开。在一些情况下，所述固定间隔是至少部分地基于时钟频率。在一些情况下，所述多个电流脉冲中的每一电流脉冲通过可变间隔分隔开。在一些情况下，所述可变间隔是基于从电压反馈网络接收的信号。在一些情况下，所述多个电流脉冲中的每一电流脉冲具有相等量值。在一些情况下，所述至少一个电流脉冲的量值是恒定的。

在一些情况下，所述设备可进一步包含用于至少部分地基于所述至少一个电流脉冲中包含的电流脉冲的数目确定脉冲计数的构件。在一些情况下，所述设备可进一步包含用于至少部分地基于将脉冲计数与参考计数进行比较而确定存储器单元的状态的构件。

可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中总线可具有多种位宽度。

如本文中所使用，术语“虚拟接地”是指保持为大致零伏特(0V)的电压但并不直接接地连接的电路节点。因此，虚拟接地的电压可在时间上为波动的且在稳定状态下返回到大致0V。可使用例如由运算放大器和电阻器组成的分压器的各种电子电路元件实施虚拟接地。其它实施方案也是可能的。“虚拟接地”或“虚拟地接地”意味着连接到大约0V。

术语“电子连通”和“耦合”是指支持组件之间的电子流的组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。彼此电子连通或耦合的组件可主动地交换电子或信号(例如，在通电电路中)或可不主动地交换电子或信号(例如，在断电电路中)，但可被配置且可操作以在电路通电后即刻交换电子或信号。举例来说，经由开关(例如，晶体管)物理上连接的两个组件成电子连通，或者无论所述开关的状态如何(即，断开或闭合)都可以耦合。

术语“隔离”是指其中电子当前不能够在组件之间流动的所述组件之间的关系；如果组件之间存在开路，那么所述组件彼此隔离。举例来说，通过开关物理连接的两个组件可在开关打开时彼此隔离。

本文中所论述的包含存储器阵列100的装置可形成于半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情况下，衬底是半导体晶片。在其它状况下，衬底可为绝缘体上硅(silicon-on-insulator，SOI)衬底，例如玻璃上硅(silicon-on-glass，SOG)或蓝宝石上硅(silicon-on-sapphire，SOP)，或另一衬底上的半导体材料的外延层。可通过使用包含(但不限于)磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。

本文中所论述的晶体管可表示场效应晶体管(FET)，且包括包含源极、漏极和栅极的三端子装置。所述端子可通过导电材料，例如金属，连接到其它电子元件。源极和漏极可为导电的，且可包括经重掺杂(例如简并)半导体区。源极与漏极可通过经轻掺杂半导体区或沟道分隔开。如果沟道是n型(即，大部分载体为电子)，则FET可称为n型FET。如果沟道是p型(即，大部分载体为空穴)，那么FET可以被称作p型FET。沟道可由绝缘栅极氧化物端封。可通过将电压施加到栅极来控制沟道导电性。举例来说，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变得导电。当大于或等于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“接通”或“激活”。当小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“去活”。

本文结合附图阐述的实施方式描述实例配置，且并不表示可实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”是指“充当实例、例子或说明”，且不“优选于”或“优于”其它实例。出于提供对所描述的技术的理解的目的，具体实施方式包含特定细节。然而，可在没有这些具特定细节的情况下实践这些技术。在一些情况下，以框图的形式展示众所周知的结构和装置以便避免混淆所描述实例的概念。

在附图中，类似的组件或特征可具有相同的参考标记。此外，可以通过在参考标签后面跟着短划线和区分类似组件的第二标签来区分相同类型的各种组件。如果在说明书中仅使用第一参考标记，则描述适用于具有相同第一参考标记而与第二参考标记无关的类似组件中之任一者。

可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。

结合本文中的揭示内容所描述的各种说明性块和模块可使用经设计以执行本文中所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，数字信号处理器(digital signal processor，DSP)和微处理器的组合、多个微处理器、与DSP核心结合的一或多个微处理器，或任何其它此类配置)。

本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软件来实施，那么可将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体予以传输。其它实例和实施在本发明和所附权利要求书的范围内。举例来说，由于软件的本质，上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一个的组合来实施。实施功能的特征也可物理上位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。并且，如本文中所使用，包含在权利要求书中，项目的列表(例如，以例如“中的至少一个”或“中的一或多个”的短语开始的项目的列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一个的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。并且，如本文中所使用，短语“基于”不应被理解为提及一组封闭条件。举例来说，在不脱离本发明的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A和条件B两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。

计算机可读媒体包含非暂时性计算机存储媒体以及包含促进将计算机程序从一处传递到另一处的任何媒体的通信媒体两者。非暂时性储存媒体可为可由通用或专用计算机存取的任何可用媒体。借助于实例而非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(electrically erasable programmable read only memory，EEPROM)、光盘(compact disk，CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用以携载或存储呈指令或数据结构形式的所要程序代码装置且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。并且，适当地将任何连接称作计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或无线技术(例如，红外线、无线电及微波)从网站、服务器或其它远程源传输软件，则同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或无线技术(例如，红外线、无线电及微波)包含在媒体的定义中。如本文所使用，磁盘及光盘包含CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软盘及蓝光光盘，其中磁盘通常以磁性方式复制数据，而光盘使用激光以光学方式复制数据。以上各项的组合也包含在计算机可读媒体的范围内。

提供本文中的描述使得所属领域的技术人员能够进行或使用本发明。所属领域的技术人员将易于了解对本发明的各种修改，且本文中界定的一般原理可应用于其它变体而不脱离本发明的范围。因此，本发明不限于本文所述的实例和设计，而是被赋予与本文所揭示的原理和新颖特征一致的最宽范围。

Claims (25)

1.一种用于操作存储器阵列的方法，其包括：

使用至少一个电流脉冲对存储器单元进行放电直到与所述存储器单元相关联的电压到达参考电压为止；

至少部分地基于所述至少一个电流脉冲的持续时间确定放电时间；以及

至少部分地基于所述放电时间确定所述存储器单元的状态。

2.根据权利要求1所述的方法，其中确定所述存储器单元的所述状态包括：

至少部分地基于脉冲计数确定所述存储器单元的所述状态。

3.根据权利要求1所述的方法，其中：

所述至少一个电流脉冲是单个电流脉冲。

4.根据权利要求1所述的方法，其中：

所述至少一个电流脉冲是多个电流脉冲。

5.根据权利要求4所述的方法，其中：

所述多个电流脉冲中的每一电流脉冲具有相等持续时间。

6.根据权利要求5所述的方法，其中：

所述相等持续时间等于时钟周期的一半。

7.根据权利要求4所述的方法，其中：

所述多个电流脉冲中的每一电流脉冲通过相同固定间隔分隔开。

8.根据权利要求7所述的方法，其中：

所述固定间隔是至少部分地基于时钟频率。

9.根据权利要求4所述的方法，其中：

所述多个电流脉冲中的每一电流脉冲通过可变间隔分隔开。

10.根据权利要求9所述的方法，其中：

所述可变间隔是基于从电压反馈网络接收的信号。

11.根据权利要求4所述的方法，其中：

所述多个电流脉冲中的每一电流脉冲具有相等量值。

12.根据权利要求1所述的方法，其中：

所述至少一个电流脉冲的量值是恒定的。

13.一种电子存储器设备，其包括：

存储器单元，其与选择线成电子连通，所述存储器单元经配置以存储多个逻辑状态；

电流汇，其与所述选择线成电子连通，所述电流汇经配置以使用至少一个电流脉冲对所述存储器单元进行放电直到与所述存储器单元相关联的电压到达参考电压为止；

反馈组件，其与所述电流汇成电子连通，所述反馈组件经配置以将所述存储器单元的所述电压与所述参考电压进行比较；以及

感测组件，其经配置以至少部分地基于放电时间确定所述存储器单元的状态。

14.根据权利要求13所述的电子存储器设备，其进一步包括：

定时组件，所述定时组件经配置以测量所述放电时间作为所述电流汇处于作用中的时间量。

15.根据权利要求14所述的电子存储器设备，其中所述定时组件经配置以至少部分地基于时钟频率测量所述放电时间。

16.根据权利要求14所述的电子存储器设备，其中所述定时组件经配置以对所述至少一个电流脉冲中包含的电流脉冲的数目进行计数以确定脉冲计数且至少部分地基于所述脉冲计数测量所述放电时间。

17.根据权利要求13所述的电子存储器设备，其中所述电流汇包括电流镜。

18.根据权利要求13所述的电子存储器设备，其中所述至少一个电流脉冲是多个电流脉冲，其中所述多个电流脉冲中的每一电流脉冲具有相等持续时间。

19.根据权利要求13所述的电子存储器设备，其中所述反馈组件经配置以至少部分地基于与所述存储器单元相关联的所述电压激活所述电流汇。

20.根据权利要求13所述的电子存储器设备，其中所述反馈组件经配置以至少部分地基于将所述存储器单元的所述电压与所述参考电压进行比较而提供从所述反馈组件到所述电流汇的单向反馈路径。

21.根据权利要求20所述的电子存储器设备，其中所述反馈组件经配置以至少部分地基于所述单向反馈路径控制所述电流汇。

22.根据权利要求13所述的电子存储器设备，其进一步包括：

振荡器，其经配置以激活所述电流汇，其中所述电流汇的每一次激活导致具有相等持续时间的电流脉冲。

23.一种电子存储器设备，其包括：

存储器单元，其与选择线成电子连通；

电流汇，其与所述选择线成电子连通；

反馈组件，其与所述电流汇成电子连通；

控制器，其与所述存储器单元成电子连通，其中所述控制器可操作以：

使用至少一个电流脉冲对所述存储器单元进行放电直到与所述存储器单元相关联的电压到达参考电压为止；

至少部分地基于所述至少一个电流脉冲的持续时间确定放电时间；以及

至少部分地基于所述放电时间确定所述存储器单元的状态。

24.根据权利要求23所述的电子存储器设备，其中所述控制器可操作以：

至少部分地基于所述至少一个电流脉冲中包含的电流脉冲的数目确定脉冲计数。

25.根据权利要求24所述的电子存储器设备，其中所述控制器可操作以：

至少部分地基于将所述脉冲计数与参考计数进行比较而确定所述存储器单元的状态。