CN109872745B

CN109872745B - 动态随机存取存储器及其操作方法

Info

Publication number: CN109872745B
Application number: CN201810385650.0A
Authority: CN
Inventors: 李忠勋; 刘献文
Original assignee: Nanya Technology Corp
Current assignee: Nanya Technology Corp
Priority date: 2017-12-05
Filing date: 2018-04-26
Publication date: 2021-05-04
Anticipated expiration: 2038-04-26
Also published as: TW201926348A; CN109872745A; US20190171572A1; US10380024B2; TWI722278B

Abstract

本公开提供一种动态随机存取存储器(dynamic random access memory，DRAM)及其操作方法。该DRAM包括一记忆列以及一缓冲器。该记忆列经配置以储存资料，其中该记忆列，因应于读取该资料的一请求，不提供该资料。该缓冲器经配置以将该资料临时储存为一临时储存资料，其中该缓冲器，因应于该请求，提供该临时储存资料。

Description

动态随机存取存储器及其操作方法

技术领域

本申请主张2017年12月5日申请的美国临时申请案第62/594650号及2018年1月2日申请的美国正式申请案第15/860032号的优先权及益处，该美国临时申请案及该美国正式申请案的内容以全文引用的方式并入本文中。

本公开是关于一种动态随机存取存储器(dynamic random access memory，DRAM)及其操作方法，并且更具体地是关于管理DRAM中的一读取操作。

先前技术

动态随机存取存储器(dynamic random access memory，DRAM)是一种随机存取存储器的型态。该种型态的随机存取存储器将每个位元的资料储存在单独的电容器中。最简单的DRAM胞包括单个N型金属氧化物半导体(n-type metal-oxide-semiconductor，NMOS)电晶体和单个电容器。如果电荷储存在电容器中，则根据所使用的惯例，该胞被称为储存逻辑高。如果不存在电荷，则称该胞储存逻辑低。由于电容器中的电荷随时间消耗，因此DRAM系统需要额外的更新电路来周期性地更新储存在电容器中的电荷。由于电容器只能储存非常有限的电荷量，为了快速区分逻辑1和逻辑0之间的差异，通常每个位元使用两个位元线(bit line，BL)，其中，位元线对中的第一位被称为位元线真(bit line true，BLT)，另一个是位元线补数(bit line complement，BLC)。单个NMOS电晶体的闸极由字元线(word line，WL)控制。

上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。

发明内容

本公开的一实施例提供一种动态随机存取存储器(dynamic random accessmemory，DRAM)。该DRAM包括一记忆列以及一缓冲器。该记忆列经配置以储存资料，其中该记忆列，因应于读取该资料的一请求，不提供该资料。该缓冲器经配置以将该资料临时储存为一临时储存资料，其中该缓冲器，因应于该请求，提供该临时储存资料。

在本公开的一实施例中，当该缓冲器，因应于该请求，而提供该临时储存资料时，该记忆列被保持为停用。

在本公开的一实施例中，该请求是一第一请求之后的一第二请求，其中该缓冲器经配置以，因应于读取该资料的该第一请求，而临时储存该临时储存资料。

在本公开的一实施例中，该DRAM还包括一位址暂存器及一控制逻辑。该位址暂存器包括一第一闩锁器、一第二闩锁器。该第一闩锁器，经配置以，因应于该第一请求，而闩锁指出该记忆列的一第一位址。该第二闩锁器，经配置以，因应于该第二请求，而闩锁该第一位址。该控制逻辑，经配置以保持该记忆列为停用，并且，因应于一事件而控制该缓冲器直接提供该临时储存资料，在该事件中，该第一闩锁器和该第二闩锁器都闩锁该第一位址。

在本公开的一实施例中，该请求是一第一请求之后的一第二请求，其中该缓冲器经配置以，因应于将该资料写入该记忆列的一第一请求，而临时储存该临时储存资料。

在本公开的一实施例中，该DRAM还包括一位址暂存器及一控制逻辑。该位址暂存器包括一第一闩锁器、一第二闩锁器。该第一闩锁器，经配置以，因应于该第一请求，而闩锁指出该记忆列的一第一位址。该第二闩锁器，经配置以，因应于该第二请求，而闩锁该第一位址。该控制逻辑，经配置以因应于一事件而保持该记忆列为停用，在该事件中，该第一闩锁器和该第二闩锁器都闩锁该第一位址。

本公开的一实施例提供一种动态随机存取存储器(dynamic random accessmemory，DRAM)。该DRAM包括一第一记忆列、一第二记忆列、一第一缓冲器、一第二缓冲器。该第一记忆列经配置以储存一第一资料。该第二记忆列经配置以储存一第二资料。该第一缓冲器经配置以，因应于读取该第一资料的一第一请求，将该第一资料临时储存为一第一临时储存资料。该第二缓冲器经配置以，因应于读取该第二资料的一第二请求，将该第二资料临时储存为一第二临时储存资料，该第二请求在该第一请求之后，其中该第一缓冲器，因应于该第二请求，保持该第一临时储存资料，并且其中该第一缓冲器，因应于读取该第一资料的一第三请求，而提供该第一临时储存资料，该第三请求在该第二请求之后。

在本公开的一实施例中，该第二缓冲器，因应于读取该第二资料的一第四请求，提供该第二临时储存资料，该第四请求在该第二请求之后。

在本公开的一实施例中，该第一缓冲器，因应于该第二请求，不将该第二资料临时储存为该第二临时储存资料。

在本公开的一实施例中，当该第一缓冲器因应于该第三请求而提供该第一临时储存资料时，该记忆列被保持为停用。

在本公开的一实施例中，该DRAM还包括一位址暂存器及一控制逻辑。该位址暂存器包括一第一闩锁器、一第二闩锁器。该第一闩锁器经配置以，因应于该第一请求，而闩锁指出该第一记忆列的一第一位址。该第二闩锁器经配置以，因应于该第二请求，而闩锁一第二位址。该第三闩锁器经配置以，因应于该第三请求，而闩锁该第一位址。该控制逻辑经配置以保持该第一记忆列为停用，并且因应于一事件而控制该第一缓冲器直接提供该第一临时储存资料，在该事件中该第一闩锁器和该第三闩锁器都闩锁该第一位址。

在本公开的一实施例中，该DRAM还包括一第三记忆列。该第三记忆列经配置以储存第三资料，其中该第一缓冲器和该第二缓冲器中的一者，因应读取该第三资料的一第五请求，将该第三资料临时储存为第三临时储存资料，该第五请求在该第二请求之后。

在本公开的一实施例中，该第一缓冲器，因应于该第五请求，临时储存该第三临时储存资料。

在本公开的一实施例中，该第二缓冲器，因应于读取该第二资料的一第六请求，提供该第二临时储存资料，该第六请求在该第五请求之后。

在本公开的一实施例中，该第一记忆列是该DRAM的一第一记忆库，并且该第二记忆列是该DRAM的一第二记忆库。

本公开的一实施例提供一种DRAM的操作方法。该操作方法包括：通过一记忆列储存一资料；以及因应于读取该资料的一请求，而不提供来自该记忆列的该资料。

在本公开的一实施例中，该操作方法还包括：将该资料储存为在一缓冲器中的一临时储存资料；以及因应于该请求，从该缓冲器提供该临时储存资料。

在本公开的一实施例中，该操作方法还包括：当该缓冲器，因应于该请求，提供该临时储存资料时，保持该记忆列为停用。

在本公开的一实施例中，该请求是该第一请求之后的一第二请求。该操作方法还包括：因应于读取该资料的一第一请求，将该临时储存资料储存在该缓冲器中。

在本公开的一实施例中，该请求是该第一请求之后的一第二请求。该操作方法还包括：因应于将该资料写入该记忆列的一第一请求，将该临时储存资料储存在该缓冲器中。

在本公开中，在该第二请求要求与该第一请求相同的资料的情况下，不需要因应于该第二请求来启用该记忆列。该缓冲器能够提供如该第二请求所请求的该临时储存资料。结果，节省了该DRAM的读取时间，并且该DRAM是时间效率高的。

在一些现有的DRAM中，在一记忆列因应于一第一请求提供一第一资料之后，即使在该第一请求之后的一第二请求要求与该第一资料相同的资料，记忆列也是被关闭的。因此，需要，因应于该第二请求，再次启用记忆列。结果，这样的DRAM不具有时间效率。

在一些应用中，尽管如果该第一请求和该第二请求要求相同的资料时，该记忆列能够被保持启用，但仍然需要时间将该资料从该记忆列移动到一缓冲器。结果，这样的DRAM仍然不具有时间效率。

上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的申请专利范围标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的申请专利范围所界定的本公开的精神和范围。

附图说明

参阅实施方式与申请专利范围合并考量附图时，可得以更全面了解本申请的公开内容，附图中相同的元件符号指示相同的元件。

图1是根据本公开的一些实施例的一动态随机存取存储器(dynamic randomaccess memory，DRAM)的示意图。

图2是示意图，说明图1所示的该DRAM的一初始状态。

图3是示意图，说明图1所示的该DRAM的一第一方案中的一操作。

图4是示意图，说明图1所示的该DRAM的该第一方案中的另一操作。

图5是示意图，说明图1所示的该DRAM的该第一方案中的又另一操作。

图6是示意图，说明图1所示的该DRAM的一第二方案中的一操作。

图7是示意图，说明图1所示的该DRAM的该第二方案中的另一操作。

图8是示意图，说明图1所示的该DRAM的该第二方案中的又一操作。

图9是示意图，说明图1所示的该DRAM的该第二方案中的又一操作。

图10是示意图，说明图1所示的该DRAM的该第二方案中的又一操作。

图11是根据本公开的一些实施例的一操作方法的流程图。

图12是示意图，说明根据本公开的一些实施例的另一动态随机存取存储器(dynamic random access memory，DRAM)的一操作。

图13是示意图，说明图12的该DRAM的另一操作。

图14是示意图，说明图12的该DRAM的又一操作。

图15是根据本公开的一些实施例的另一操作方法的流程图。

图16是示意图，说明根据本公开的一些实施例的又一动态随机存取存储器(dynamic random access memory，DRAM)的一操作。

其中，附图标记说明如下：

10动态随机存取存储器

12存储器阵列

14位址暂存器

16缓冲器

18控制逻辑

20操作方法

21操作

22操作

23操作

24操作

25操作

30动态随机存取存储器

32存储器阵列

34位址暂存器

35缓冲区

36缓冲器

38缓冲器

40操作方法

120记忆胞

124记忆列

140闩锁器

142闩锁器

144闩锁器

400操作

402操作

404操作

406操作

408操作

410操作

412操作

414操作

416操作

418操作

ADDR1位址

BL1位元线

BL2位元线

DBLm位元线

D1资料

D10临时储存资料

D11资料

D12临时储存资料

D20临时储存资料

R1列资料

R1'列资料

R10临时储存列资料

R11临时储存列资料

R20临时储存列资料

Req1第一请求

Req2第二请求

Req4第四请求

WL1字元线

WL2字元线

WLn字元线

具体实施方式

本公开的以下说明伴随并入且组成说明书的一部分的图式，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以完成另一实施例。

“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。

为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制本领域技术人员已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了实施方式之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于实施方式的内容，而是由申请专利范围定义。

图1是根据本公开的一些实施例的一动态随机存取存储器(dynamic randomaccess memory，DRAM)10的示意图。参考图1，DRAM 10包括一存储器阵列12、一位址暂存器14、一缓冲器16和一控制逻辑18。

存储器阵列12包括以二维阵列布置的多个记忆胞120。记忆胞120用于储存资料。除了记忆胞120之外，存储器阵列12更包括多个字元线WL1至WLn和多个位元线BL1至BLm，其中n和m是正整数。字元线WL1至WLn和位元线BL1至BLm用于控制相关记忆胞120的操作。

位址暂存器14包括闩锁器140和142。闩锁器140和142中的每一个用于储存一位址，记忆胞120根据该位址被定址。

缓冲器16用于将同一列的记忆胞120提供的一资料临时储存为一临时储存资料，并且在适当时将这样的资料称为一列资料。即，该列资料包括同一列中的每个储存单元120的资料。在一些实施例中，缓冲器16根据储存在位址暂存器14中的该位址的一列位址来提供该临时储存资料。

控制逻辑18用于基于由闩锁器140和142储存的位址来控制存储器阵列12的一启用，其将详细说明于图2至图10。

在本实施例中，DRAM 10包括两个闩锁器140和142。因此，在闩锁器140和142储存相同列位址的情况下，不需要启用由相同的列位址指出的一记忆列，DRAM 10仍然能够提供储存在该记忆列中的资料，其将详细说明于图2至图10。结果，节省了DRAM 10的读取时间，并且DRAM 10是时间效率高的。

图2是示意图，说明图1所示的DRAM 10的一初始状态。参考图2，存储器阵列12包括一记忆列122。记忆列122在初始状态下储存包括一资料D1的一列资料R1。而且，为了清楚讨论，在该初始状态下，闩锁器140和142中的每一个不储存任何位址，并且缓冲器16不储存任何列资料。

另外，当记忆列122未被存取时，记忆列122被保持为停用，如虚线框所示。即，记忆列122处于一停用状态。

图3是示意图，说明图1所示的DRAM 10的一第一方案中的一操作。在该第一方案中，接收到读取资料D1的一第一请求Req1，如图3所示；以及，接收到读取资料D1的一第二请求Req2，第二请求Req2紧接在第一请求Req1之后，如图5所示。

参考图3，接收到第一个请求Req1。因应于第一请求Req1，闩锁器140储存指出记忆列122的一位址ADDR1。为了读取资料D1，记忆列122，因应于例如一启用(ACTIVE)命令，被启用，如实框所示。也就是说，记忆列122从一停用状态改变为一启用状态。

因应于第一请求Req1，记忆列122将列资料R1提供给缓冲器16，并且缓冲器16将列资料R1临时储存为一临时储存列资料R10。类似地，缓冲器16将资料D1临时储存为一临时储存资料D10。在本公开中，资料D1的内容基本上与临时储存资料D10的内容相同。不考虑传输过程中资料的失真。随后，因应于第一请求Req1，缓冲器16提供临时储存资料D10。

图4是示意图，说明图1所示的DRAM 10的该第一方案中的另一操作。参考图4，在记忆列122提供列资料R1之后，记忆列122因应于例如一预充电(PRE-CHARGE)命令而改变回一停用状态。

如在图2至图4的实施例中所提及的，当想要读取一记忆列储存的一资料时，需要花费时间来启用该记忆列。而且，在该记忆列提供该资料之后，需要消耗额外的电力来停用该记忆列。在本公开中，可能会发生未在图2到图4的实施例中提及的存取一记忆列的其他操作。

图5是示意图，说明图1所示的DRAM 10的该第一方案中的又另一操作。参考图5，接收到第一请求Req1之后的第二请求Req2。因应于第二请求Req2，闩锁器142闩锁位址ADDR1。

控制逻辑18，因应于一事件，保持记忆列122如由虚线框所描绘的那样的停用，在该事件中，闩锁器140和142两者都储存位址ADDR1。因此，停用的记忆列122，因应于第二请求Req2，而不将列资料R1提供给缓冲器16(亦即，因为记忆列122已经被停用，所以无法提供列资料R1)。类似地，停用的记忆列122不将资料D1提供给缓冲器16。

控制逻辑18，因应于第二请求Req2，控制缓冲器16，使得缓冲器16因应于第一请求Req1直接提供临时储存在其自身中的临时储存资料D10。当缓冲器16因应于第二请求Req2提供临时储存资料D10时，记忆列122被保持停用。

在本公开中，在第二请求Req2要求与第一请求Req1相同的资料D1的情况下，不需要，因应于第二请求Req2，启用记忆列122。缓冲器16能够按照第二请求Req2的要求提供临时储存资料D10。结果，节省了DRAM 10的读取时间，并且DRAM 10是时间效率高的。

图6是示意图，说明图1所示的DRAM 10的一第二方案中的一操作。在该第二方案中，接收到写入一资料D11的一第一请求Req1；并且，接收到紧接在第一请求Req1之后读取资料D11的一第二请求Req2。

参照图6，想要将资料D11写入记忆列122。将资料D11写入缓冲器16，随后缓冲器16将资料D11提供给记忆列122。另外，闩锁器140闩锁指出记忆列122的一位址ADDR1。

图7是示意图，说明图1所示的DRAM 10的该第二方案中的另一操作。参考图7，列资料R1被更新为包含资料D11的一列资料R1'。列资料R1'中除了资料D11以外的资料可能与列资料R1中除了资料D1以外的资料相同。

图8是示意图，说明图1所示的DRAM 10的该第二方案中的又一操作。参考图8，在列资料R1被更新为列资料R1'的该更新之后，记忆列122将列资料R1'提供给缓冲器16。缓冲器16将列资料R1'临时储存为一临时储存列资料R11。类似地，缓冲器16将资料D11临时储存为一临时储存资料D12。在图6至8的实施例中描述的该写入操作只是一个例子。本公开包括其他可能的实现方式。

图9是示意图，说明图1所示的DRAM 10的该第二方案中的又一操作。参考图9，在记忆列122将列资料R1'提供给缓冲器16之后，记忆列122因应于一预充电(PRE-CHARGE)命令而关闭，如虚线框所示。

图10是示意图，说明图1所示的DRAM 10的该第二方案中的又一操作。参考图10，接收到第二请求Req2。因应于第二请求Req2，闩锁器142闩锁位址ADDR1。

类似于图5的实施例中描述的操作，控制逻辑18保持记忆列122停用。停用的记忆列122，因应于第二请求Req2，不将包括资料D11的列资料R1'提供给缓冲器16。另外，缓冲器16，因应于第二请求Req2，提供临时储存资料D12，其中临时储存资料D12系因应于第一请求Req1储存在缓冲器16中。

在本公开中，在第二请求Req2要求与第一请求Req1相同的资料D11的情况下，不需要因应于第二请求Req2来启用记忆列122。缓冲器16能够提供第二请求Req2所要求的临时储存资料D12。结果，节省了DRAM 10的读取时间，并且DRAM 10是时间效率高的。

在一些现有的DRAM中，在因应于一第一请求将一第一资料写入到一记忆列之后，即使在该第一请求之后的一第二请求要求与该第一资料相同的资料，该记忆列也是被关闭。因此，为了因应于该第二请求，需要再次启用该记忆列。结果，这样的DRAM不具有时间效率。

图11是根据本公开的一些实施例的一操作方法20的流程图。参考图11，操作方法20包括操作21、22、23、24和25。

操作方法20从操作21开始，其中通过一记忆列储存一资料。

操作方法20进行到操作22，其中通过一缓冲器将该资料临时储存为一临时储存资料。

操作方法20继续进行操作23，其中接收到读取该资料的一请求。

操作方法20进行到操作24，其中因应于该请求，不从该记忆列提供资料。

操作方法20继续操作25，其中因应于该请求，通过该缓冲器提供该临时储存资料。

操作方法20仅仅是一个示例，并不意图将本公开限制在权利要求中明确记载的范围之外。可以在操作方法20之前，期间和之后提供额外的操作，并且可以替换，消除或移动所描述的一些操作以用于该方法的另外的实施例。

在本公开中，通过使用操作方法20来操作一DRAM，该DRAM的读取时间被节省，并且该DRAM是时间效率的。

图12是示意图，说明根据本公开的一些实施例的另一动态随机存取存储器(dynamic random access memory，DRAM)30的一操作。参考图12，DRAM 30与参考图1描述和说明的DRAM 10类似，除了例如DRAM 30包括包含闩锁器140、142和144的一位址暂存器34、包括记忆列122和124的一存储器阵列32、包括缓冲器36和38的一缓冲区35之外。在一些实施例中，记忆列122和124位于同一记忆库中。在一些实施例中，记忆列122和124位于不同的记忆库中。

记忆列122储存包括一资料D1的一列资料R1。记忆列124储存包括一资料D2的一列资料R2。根据如图3和5所示实施例中所述的类似操作，缓冲器36，因应于读取资料D1的第一请求Req1，来临时储存包括一临时储存资料D10的一临时储存列资料R10。缓冲器38保持空置。另外，闩锁器140闩锁指出记忆列122的一位址ADDR1。

此外，尽管在本实施例中，第一请求Req1是要读取一资料，但是本公开不限于此。在一些实施例中，第一请求Req1是要写入资料，如图6至图8的实施例中所述。

图13是示意图，说明图12的DRAM 30的另一操作。参考图13，缓冲器38，因应于读取资料D2的一第三请求Req3，将列资料R2临时储存为一临时储存列资料R20，第三请求Req3是在第一请求Req1之后。类似地，缓冲器38将资料D2临时储存为一临时储存资料D20。

应该注意的是，记忆列124也会经历因应于启用命令和预充电命令而执行的操作，如图3至图5的实施例中所述。在此省略详细说明。

因应于第三请求Req3，缓冲器36保留临时储存资料D10。即，缓冲器36不使用资料D2覆写临时储存资料D10。

图14是示意图，说明图12的DRAM 30的又一操作。参考图14，接收读取第二资料D2的一第四请求Req4，第四请求Req4是在第三请求Req3之后。

闩锁器144，因应于第四请求Req4，而闩锁指出记忆列124的位址ADDR2。根据由闩锁器142和144闩锁的位址ADDR2，控制逻辑18判断出存在已储存与资料D2相关联的临时储存资料D20的一缓冲器。另外，控制逻辑18还判断出该缓冲器就是缓冲器38。因此，缓冲器38，因应于第四请求Req4，提供第二临时储存资料D20。不需要，因应于第四请求Req4，启用记忆列124，以使记忆列124提供第二资料D2。结果，节省了DRAM 30的读取时间，并且DRAM30具有时间效率。

此外，如上所述，尽管第三请求Req3要求资料D2，但是临时储存资料D10被保留在缓冲器36中。结果，如果第四请求Req4是要读取第一资料D1，则缓冲器36能够提供临时储存资料D10。随着缓冲区35的缓冲器的数量的增加，缓冲区35保持资料的能力增加。

无论第四请求Req4是要读取资料D1还是资料D2，记忆列122和124都被保持停用。

图15是根据本公开的一些实施例的另一操作方法40的流程图。参考图15，操作方法40包括操作400、402、404、406、408、410、412、414、416和418。

操作方法40从操作400开始，其中通过一第一记忆列储存一第一资料。

操作方法40前进到操作402，其中将该第一资料临时储存为一第一临时储存资料在一第一缓冲器中。

操作方法40继续操作404，其中通过一第二记忆列储存一第二资料。

操作方法40进行到操作406，在操作406中，接收到读取该第二资料的一第一请求。

操作方法40继续操作408，其中因应于该第一请求，将该第一临时储存资料保留在该第一缓冲器中。

操作方法40进行到操作410，其中因应于该第一请求，不在该第一缓冲器中将该第二资料临时储存为一第二临时储存资料。

操作方法40继续操作412，其中因应于该第一请求，将该第二资料临时储存为该第二临时储存资料在该第二缓冲器。

操作方法40进行到操作414，其中该第二缓冲器因应于该第一请求提供该第二临时储存资料。

操作方法40继续到操作416，其中接收到读取该第二资料的一第二请求。

操作方法40继续到操作418，其中因应于该第二请求，由该第二缓冲器提供该第二临时储存资料。

操作方法40仅仅是一个示例，并不意图将本公开限制在权利要求中明确记载的范围之外。可以在操作方法40之前，之中和之后提供额外的操作，并且可以替换，消除或移动所描述的一些操作以用于该方法的另外的实施例。

在本公开中，通过使用操作方法40来操作DRAM，DRAM的读取时间被节省，并且DRAM是时间效率的。

图16是示意图，说明根据本公开的一些实施例的又一动态随机存取存储器(dynamic random access memory，DRAM)50的一操作。参考图16，DRAM 50与参照图12描述和说明的DRAM 30类似，除了例如DRAM 50包括包含记忆列122、124和126的一存储器阵列52以外。在一些实施例中，记忆列122、124和126位于同一记忆库中。在一些实施例中，记忆列122、124和126位于不同的记忆库中。

记忆列126用于储存包括一资料D3的一列资料R3。缓冲器36和38根据图13的实施例中描述的操作分别储存临时储存资料D10和D20。

接收读取第三资料D3的一第五请求Req5，第五请求Req5是在图13所示的第三请求Req3之后。闩锁器144闩锁指出记忆列126的一位址ADDR3。

控制逻辑18根据分别由闩锁器140、142和144闩锁的位址ADDR1、ADDR2和ADDR3判断出不存在已储存与资料D3相关联的临时储存资料的一缓冲器。结果，临时储存资料D10和D20中的一个被抹除(erased)。在本实施例中，临时储存资料D10被抹除。因此，缓冲器36是空的。因此，因应于第五请求Req5，缓冲器36将列资料R3储存为临时储存列资料R30。类似地，缓冲器36将资料D3储存为一临时储存资料D30。

在一些实施例中，控制逻辑18用于判断出一记忆列未被击中(miss hit)多少次，并且抹除一临时储存资料，该临时储存资料与具有最多次的未被击中的次数的一记忆列储存的资料相关联。

例如，当接收到读取记忆列124储存的资料D2的第三请求Req3时，控制逻辑18判断出记忆列122系第一次未被击中，第三请求Req3是在读取资料D1的第一请求Req1之后。随后，当接收到读取记忆列126储存的资料D3的第五请求Req5时，控制逻辑18判断出记忆列122系第二次未被击中，并且记忆列124系第一次未被击中。记忆列122未被击中的次数大于记忆列124未被击中的次数。因此，控制逻辑18抹除与储存在记忆列122中的资料D1相关联的临时储存资料D10。即，缓冲器36和38储存的是与记忆列124和126相关联的临时储存资料，缓冲器36和38系相对经常被存取的。如前所述，缓冲器36和38能够替换相对经常被存取的记忆列124和126，以提供临时储存资料。结果，DRAM 50的时间效率相对较高。

在本公开中，在第二请求Req2要求与第一请求Req1相同的资料D1的情况下，不需要因应于第二请求Req2来启用记忆列122。缓冲器16能够提供如第二请求Req2所请求的临时储存资料D10。结果，节省了DRAM 10的读取时间，并且DRAM 10是时间效率高的。

本公开的一实施例，提供一种动态随机存取存储器(dynamic random accessmemory，DRAM)。该DRAM包括一记忆列以及一缓冲器。该记忆列，经配置以储存资料，其中该记忆列，因应于读取该资料的一请求，不提供该资料。该缓冲器，经配置以将该资料临时储存为一临时储存资料，其中该缓冲器，因应于该请求，提供该临时储存资料。

本公开的一实施例，提供一种动态随机存取存储器(dynamic random accessmemory，DRAM)。该DRAM包括一第一记忆列、一第二记忆列、一第一缓冲器、一第二缓冲器。该第一记忆列经配置以储存一第一资料。该第二记忆列经配置以储存一第二资料。该第一缓冲器经配置以，因应于读取该第一资料的一第一请求，将该第一资料临时储存为一第一临时储存资料。该第二缓冲器经配置以，因应于读取该第二资料的一第二请求，将该第二资料临时储存为一第二临时储存资料，该第二请求在该第一请求之后，其中该第一缓冲器，因应于该第二请求，保持该第一临时储存资料，并且其中该第一缓冲器，因应于读取该第一资料的一第三请求，而提供该第一临时储存资料，该第三请求在该第二请求之后。

本公开的一实施例，提供一种DRAM的操作方法。该操作方法包括：通过一记忆列储存一资料；以及因应于读取该资料的一请求，而不提供来自该记忆列的该资料。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离申请专利范围所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

再者，本申请的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，此等工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请的申请专利范围内。

Claims

1.一种动态随机存取存储器(DRAM)，包括：

一记忆列，经配置以储存一资料；以及

一缓冲器，经配置以因应于将该资料写入该记忆列的一第一请求，将该资料临时储存为一临时储存资料；

一位址暂存器，包括：

一第一闩锁器，经配置以因应于该第一请求，而闩锁指出该记忆列的一第一位址；以及

一第二闩锁器，经配置以因应于该第一请求之后的一第二请求，而闩锁该第一位址，

其中，该缓冲器因应于该第二请求提供该临时储存资料；而该记忆列则因应于读取该资料的该第二请求，不提供该记忆列所储存的该资料。

2.如权利要求1所述的DRAM，其中，当该缓冲器因应于该第二请求而提供该临时储存资料时，该记忆列被保持为停用。

3.如权利要求1所述的DRAM，其中，该位址暂存器还包括：

一控制逻辑，经配置以保持该记忆列为停用，并且因应于一事件而控制该缓冲器而直接提供该临时储存资料，其中，在该事件中，该第一闩锁器和该第二闩锁器都闩锁该第一位址。

4.如权利要求1所述的DRAM，其中该缓冲器经配置以因应于将该资料写入该记忆列的一第一请求，而临时储存该临时储存资料。