CN109791922A - 异种球图案封装 - Google Patents

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Abstract

描述了用于使用多个不同节距策略性地布局集成电路(IC)封装(200、320、340)的导电元件(例如，焊球(210、302))(以及用于与IC封装电连接的电路板的相应的导电焊盘(401))的方法和装置。一个示例集成电路(IC)封装(320、340)通常包括集成电路裸片(204)和耦接到集成电路裸片的导电元件的布局。在该布局的至少一个区域(326、328)中，导电元件被设置成在布局的第一维度(301、303)中具有第一节距并且在布局的第二维度(303、301)中具有第二节距，并且第二节距与第一节距不同。给定区域的节距可以基于机械、PCB布线和/或信号完整性的考虑。

Description

异种球图案封装
技术领域
本公开的示例大致涉及集成电路，更具体地涉及集成电路封装，该集成电路封装使用异种图案的导电焊盘。
背景技术
许多集成电路和其他半导体装置利用凸块的布局，例如球栅阵列(BGA)，用于将封装表面安装到电路板(例如，印刷电路板(PCB))。可以使用各种合适的封装管脚结构中的任何一种，例如可控塌陷芯片连接(C4)凸块或微凸块(如在堆叠硅应用中所使用的)，来在集成电路(IC)裸片(或其他封装装置)上的通道和安装封装的电路板之间传导电信号。然而，在传统封装中，只有一小部分可用资源可以被接合到封装管脚结构，特别是对于IC裸片(或其他装置)所适合的最小封装，如下所述。
发明内容
本公开的一个示例是集成电路(IC)封装。IC封装一般包括集成电路裸片和耦接到集成电路裸片的导电焊盘的布局。在该布局的至少一个第一区域中，导电焊盘在布局的第一维度中以第一节距设置，在布局的第二维度中以第二节距设置，其中第二节距与第一节距不同。
本公开的另一示例是用于与集成电路封装电连接的电路板。电路板通常包括导电焊盘的布局，其中在该布局的至少一个第一区域中，导电焊盘在布局的第一维度中以第一节距设置，在布局的第二维度中以第二节距设置，第一区域中的第二节距与第一节距不同；以及被耦接到导电焊盘的多个通孔和迹线。
本公开的又一个示例是封装半导体裸片的方法。该方法通常包括产生导电焊盘的布局，其中在该布局的至少一个第一区域中，导电焊盘在布局的第一维度中以第一节距设置，在布局的第二维度中以第二节距设置，的第二节距与第一节距不同；以及将半导体裸片电耦接到导电焊盘。
参考以下详细描述可以理解这些和其他方面。
附图说明
为了可以详细地理解本公开的上述特征的方式，以上简要概述的本公开的更具体的描述可以通过参考示例获得，其中一些示例在附图中示出。然而，应当注意得失，附图仅示出了本公开的典型示例，因此不应视为限制其范围，因为本公开可允许其他同等有效的示例。
图1示出了可编程装置的示例架构的框图。
图2是根据现有技术的具有焊球阵列的示例集成电路(IC)封装的横截面图。
图3A是具有同种焊球节距图案的示例IC封装的底视图。
图3B-3D是根据本公开的示例的具有异种焊球节距图案的示例IC封装的底视图。
图4A和4B分别是根据本公开的示例用于同种和异种导电焊盘节距图案的示例电路板突破。
图4C是根据本公开的示例用于异种导电焊盘布局的角落区域的示例性电路板突破，其在该角落区域中具有同种的节距图案。
图5是根据本公开的示例的具有异种焊球节距的示例IC封装的底视图，其中不同的球节距区域被分配给不同的信号类型。
图6是根据本公开的示例的用于封装半导体裸片的示例操作的流程图。
具体实施方式
本公开的示例提供了使用多种不同的节距用于策略性地布局集成电路(IC)封装的导电元件(例如，焊球)(以及用于与IC封装电连接的电路板的相应导电焊盘)的技术和装置。这里称为“异种球节距图案”，对于负责设计具有用于导电焊盘布局的突破并且不增加电路板的层数或复杂性的电路板的客户，这种多种节距的策略性使用可以增加导电元件的密度，而不会降低使用的便利性、损害信号完整性、或损害机械完整性。实施具有异种球节距图案的IC封装实质上增加了球数(例如，在裸片投影外)，从而增加了在给定封装尺寸中接合更多资源的能力。此外，在尽可能小的封装中完全焊接可以大大减少所支持的裸片封装组合的数量。
示例集成电路封装
集成电路(IC)裸片通常被设置在封装中，用于与电路板(例如，印刷电路板(PCB))电连接。该封装可保护集成电路裸片免受潜在的物理损坏和导致腐蚀的潮湿。
图2是示例IC封装200的横截面图，其被称为倒装芯片球栅阵列(FCBGA)封装。IC封装200包括衬底202、被设置在衬底202上方的IC裸片204、多个共熔凸块206(例如，C4凸块)、以及封装材料208。多个共熔凸块206将IC裸片204电连接到衬底202，更具体地，连接到衬底表面上的导电元件和衬底内的通孔。封装材料208可以是用于封装和保护IC裸片204的各种合适物质中的任何一种(例如，树脂)。
IC封装200还具有设置在衬底202下方的多个焊球210。焊球210可以布局成行和列的阵列，用于与设置在电路板212的表面上的导电焊盘214的匹配布局进行电接触。通过使用通孔(未示出)和导电迹线216，导电焊盘214与设置在表面上或电路板212中的其他部件电连接。
对于其他封装，例如球栅阵列(BGA)封装，可以使用多个焊线以代替共熔凸块206。在这种情况下，IC裸片204可以面朝上安装，使得导电元件被设置在IC裸片204的上表面上，并且焊线可以通过衬底202中的通孔将这些导电元件电连接到焊球210。
示例集成电路
许多不同类型的集成电路(IC)裸片可以被封装在封装200中。一种合适类型的IC是可编程IC，例如现场可编程门阵列(FPGA)。FPGA通常包括可编程片的阵列。这些可编程片可包括例如输入/输出块(IOB)、可配置逻辑块(CLB)、专用随机存取存储器块(BRAM)、乘法器、数字信号处理块(DSP)、处理器、时钟管理器、延迟锁定回路(DLL)等等。另一种类型的可编程IC是复杂可编程逻辑器件或CPLD。CPLD包括通过互连开关矩阵连接在一起并连接到输入/输出(I/O)资源的两个或多个“功能块”。CPLD的每个功能块包括两级AND/OR结构，其类似于可编程逻辑阵列(PLA)和可编程阵列逻辑(PAL)器件中使用的结构。通过应用例如金属层的处理层来对其他可编程IC进行编程，其可编程地互连装置上的各种元件。这些可编程IC被称为掩模可编程器件。术语“可编程IC”还可以包括仅部分可编程的器件，例如专用集成电路(ASIC)。
图1是示出用于可编程器件的示例架构100的框图，该可编程器件可以在图2的IC封装200中实施。例如，架构100可以在现场可编程门阵列(FPGA)中实施。如图所示，架构100包括几种不同类型的可编程电路，例如逻辑块。例如，架构100可以包括大量不同的可编程片，包括多千兆位收发器(MGT)101、可配置逻辑块(CLB)102、随机存取存储器块(BRAM)103、输入/输出块(IOB)104、配置和时钟逻辑(CONFIG/CLOCKS)105、数字信号处理(DSP)块106、专用I/O块107(例如，配置端口和时钟端口)、以及其他可编程逻辑108，例如数字时钟管理器、模数转换器(ADC)、系统监控逻辑等。
在一些FPGA中，每个可编程片包括可编程互连元件(INT)111，其具有与每个相邻片中的相应INT 111的双向的标准化连接。因此，INT 111一起实施用于所示FPGA的可编程互连结构。每个INT 111还包括与同一片内的可编程逻辑元件的双向连接，如图1的最右边所包括的示例所示。
例如，CLB 102可以包括可配置逻辑元件(CLE)112，其可以被编程为实施用户逻辑加上单个INT 111。除了一个或多个INT 111之外，BRAM 103还可以包括BRAM逻辑元件(BRL)113。通常，片中包括的INT 111的数量取决于片的宽度。在图示中，BRAM片具有与五个CLB相同的宽度，但是也可以使用其他数量(例如，四个)。除了适当数量的INT 111之外，DSP块106还可以包括DSP逻辑元件(DSPL)114。除了INT 111的一个实例之外，IOB 104可以包括例如I/O逻辑元件(IOL)115的两个实例。如本领域普通技术人员所清楚的，例如连接到IOL 115的实际I/O焊盘通常不限于IOL 115的区域。
在图1描绘的示例架构100中，靠近裸片中心的水平区域(在图1中以投影示出)被用于配置、时钟和其他控制逻辑(配置/时钟105)。从该中心区域延伸的其他垂直区域109可用于在FPGA的宽度上分布时钟和配置信号。
利用图1中所示的架构100的一些FPGA包括破坏构成FPGA的大部分的常规行结构的附加逻辑块。附加逻辑块可以是可编程块和/或专用电路。例如，描述为PROC 110的处理器块跨越若干行的CLB 102和BRAM 103。
PROC 110可以被实施为硬连线处理器，其被制造为实施FPGA可编程电路的裸片的一部分。PROC 110可以表示各种不同处理器类型和/或系统中的任何一种，其复杂程度从单个处理器(例如，能够执行程序代码的单个核)到具有一个或多个核、模块、协处理器、接口等等的处理系统。
在更复杂的布局中，例如，PROC 110可以包括一个或多个核(例如，中央处理单元)、高速缓冲存储器、存储控制器、可被配置为直接耦接到IC的I/O管脚(例如，I/O焊盘)和/或耦接到FPGA的可编程电路的单向和/或双向接口。术语“可编程电路”可以指IC内的可编程电路元件(例如，本文描述的各种可编程或可配置电路块或片)以及根据加载到FPGA中的配置数据选择性地耦接各种电路块、片和/或元件的互连电路。例如，图1中所示的位于PROC 110的外部的部分可以被认为是FPGA的可编程电路的一部分或者是可编程电路。
图1旨在示出可用于实施包括可编程电路(例如，可编程结构)和处理系统的FPGA的示例架构100。例如，一行中的逻辑块的数量、行的相对宽度、行的数量和顺序、行中包括的逻辑块的类型、逻辑块的相对大小以及包括在图1的右侧的互连/逻辑实施方式均是示例性的。例如，在实际的FPGA中，通常在CLB出现的任何地方都包括多于一个相邻的CLB 102行，以便于有效实施用户电路设计。然而，相邻CLB行的数量可以随FPGA的整体尺寸而变化。此外，FPGA内的PROC 110的尺寸和/或定位仅用于说明的目的，并不旨在限制本公开的一个或多个示例。
示例异种节距图案
图3A是具有同种焊球节距的示例IC封装300的底视图。如本文中所使用的，用于封装表面或封装表面的特定区域的“同种焊球节距”通常是指对于其表面或区域在两个维度上具有相同的焊球节距。例如，对于封装的底部平面的的x维度301和y维度303，IC封装300在焊球302之间具有相同的节距(例如，1.0mm)。在该示例中，IC封装300的中心区域304可以具有指定用于电源和接地的焊球(例如，大约200个焊球)，其可以位于IC裸片投影下方，而外围区域306可以具有指定用于I/O的焊球(例如，约700个焊球)。
目前，传统封装中的许多IC裸片只能接合在裸片所适合的最小封装中的一小部分资源(例如，如上关于可编程IC所述发输入/输出(I/O)和千兆位收发器(GT)资源)。对于许多IC裸片，不存在使用传统同种球形图案的可以接合所有IO和GT资源的封装，或者是具有允许所期望的信号计数的更小同种球节距的的封装可能超出传统印刷电路板(PCB)技术的突破能力。
本公开的示例提供了异种球图案封装，其中使用了多种焊球节距。通过策略性地利用多种节距(例如，1.0mm、0.8mm和/或其他节距)，可以增加可通过传统封装接合的资源(例如，I/O和/或GT资源)的数量(例如，多达50％)。可以完成这种可以接合的资源数量的增加，而不会使电路板设计者更难以使用或花费更贵，或者使得封装制造商更难以制造。本公开的示例可以以尽可能最小(和最低成本)的封装提供完全接合的裸片。这种减小的封装尺寸降低了单元成本并减少了电路板上占用的空间，从而进一步降低了成本。
图3B是根据本公开的示例的具有异种焊球节距图案的示例IC封装320的底视图。尽管图3A和3B被描述为示例IC封装的底视图，但是这两张图(以及图3C、3D和5)也可以被认为表示电路板的顶视图(或底视图)，其中示出的焊球代表用于与IC封装的焊球电接触的导电焊盘。相应的导电焊盘将以与焊球图案匹配的图案进行布局。如文中所使用的，用于封装表面或封装表面的特定区域的“异种焊球节距”通常是指对于其表面或区域具有多个焊球节距。例如，区域可以在一个维度中使用一个节距而在另一个维度中使用不同的节距。对于一些示例，同一封装表面上的其他区域可以使用同种的焊球节距。
例如，IC裸片投影下方的中心区域304可以在异种图案封装中使用同种节距图案(例如，两个维度上均为1.0mm的节距)，并且IC封装320的角落区域324也可以具有同种节距图案(例如，两个维度的节距均为0.8mm)，如图所示。换句话说，区域304和324可以是同种节距图案区域，作为IC封装320的整体异种节距图案的一部分。对于如图3C的另一示例IC封装340中所示的其他示例，IC裸片下方的中心区域344可以使用较小的同种节距图案(例如，在两个维度上均为小于0.8mm的节距)。由于除了将通孔下降到电源或接地平面之外，在该区域中不存在用于相应电路板的实质布线，因此IC裸片投影下方的该中心区域344可具有可能的最低节距(即，可能的最高球密度)。该节距可能受到可实现的“机械限制”(由基于球的尺寸的焊接后的球到球的空间所设定)和“通孔限制”(由通孔直径和通孔与两侧导电焊盘之间的最小距离所决定)中的更大的一个的限制。尽管贯穿本公开中使用0.8mm和1.0mm的节距，但这些节距用于说明在异种节距图案中使用不同节距的示例节距；可以另外地或替代地使用满足本文描述的特定标准的各种其他合适的节距中的任何一种。
如图4C所示，IC封装320(或340)的角落区域324——更具体地，电路板上的导电焊盘布局中的对应角落区域——可能需要为每个电路板层布置一个x维度和一个y维度迹线。因此，角落区域324的节距可能受到机械限制、通孔限制和“单布线限制(one-routelimit)”(通孔之间的允许通孔之间的单个最小宽度迹线的最小节距，其在图4C中被指定为“1个布线通道的最小节距”)中的最大一个的限制。因此，IC封装320(或340)的角落区域324和相应的电路板布局可以在例如两个维度上使用0.8mm的节距。
回到图3B(或3C)，IC封装320(或340)的其他区域可以使用异种节距图案。例如，两个横向区域326在x维度301中具有一定的焊球节距(例如，1.0mm)并且在y维度303中具有更小的节距(例如，0.8mm)，而两个横向区域328在x维度301中的具有一定的焊球节距(例如，0.8mm)并在y维度303中具有更大的节距(例如，1.0mm)。在IC封装320(其底部具有与图3A的IC封装300相同的表面区域)中，中心区域304仍具有约200个焊球，其可被指定用于电源和接地。然而，通过策略性地减小IC封装320的特定区域中的球节距，增加了中心区域304外部的球密度，提供了可以被指定用于I/O的大约880个焊球。
如下图4B中所描述的，IC封装的横向区域326、328——并且更具体地，电路板上的导电焊盘布局中的对应横向区域——可能需要在垂直于IC封装的边缘402的每个电路板层上布线多达两条迹线。因此，平行于IC封装的边缘402的横向区域326、328的节距可能受到机械限制、通孔限制和“双布线限制”(通孔之间的允许通孔之间的两个最小宽度迹线的最小间隔，其在图4B中被指定为“2个布线通道的最小节距”)中的最大的一个的限制。垂直于IC封装的边缘402的横向区域326、328的节距可以受到机械限制和通孔限制中的最大的一个的限制(在图4B中表示为“允许的最小节距”)。
在某些情况下，当使用高速或高灵敏度的模拟信号时，IC封装的某些区域(例如，角落和侧面区域)或电路板上相应的导电焊盘布局中的焊球节距可能会受到“信噪比(SNR)限制”限制。基于导电焊盘之间的耦接与焊盘之间的距离成反比的知识来设置SNR限制。
例如，图3D是根据本公开的示例的具有异种焊球节距图案的示例IC封装360的底视图，其中调用了SNR限制。区域362包括焊球的多个差分对364，其中差分对364之间的x维度301中的节距366基于第一SNR限制，并且差分对364之间的y维度303中的节距368基于第二SNR限制。第一和第二SNR限制可以相同或不同。如图3D所示，SNR限制可以大于如上所述的双布线限制、单布线限制、通孔限制和机械限制。
使用如本文所述的异种球形图案封装有几个原因。在裸片投影下布线的信号(尤其是GT信号)可能受到IC裸片的电源平面(例如，FPGA电源平面)的影响。较大的电源平面可能使裸片下的布线变得越来越困难。因此，可以通过避免封装衬底上的IC裸片下方的投影来布线这种信号(例如，高性能GT信号)。此外，异种球图案封装可以使得用于不在裸片下的功能I/O的球数的显着增加(例如，50％)(例如，由于节距减小40％)。此外，电源和/或接地管脚可以具有尽可能最紧的节距。
多个节距的策略性使用可以增加球密度，而不会降低电路板设计者或IC封装的其他客户的易用性。易用性是与封装边缘平行的节距的函数，而垂直于封装边缘的节距不会影响电路板的可布线性。这种多个节距的策略性使用也可以基于IC封装的可靠性和I/O管脚的信号完整性。当设计具有异种球形图案的IC封装时，可以考虑这些因素中的至少一些，例如，平衡增加的球密度与可靠性和信号完整性。
图4A是用于同种导电焊盘节距图案的示例电路板突破400，作为示例，导电焊盘401之间在两个维度上均使用1.0mm的节距。图4B是用于异种导电焊盘节距图案的示例电路板突破420。导电焊盘的布局使用最小节距用于在由与IC封装的边缘402平行的方向上设置(即，或被焊接到导电焊盘401)的导电焊盘之间的通孔(例如，1.0mm的节距)限定的通道之间每层布线两条迹线。然而，这种布局使用在垂直于边缘402的方向上设置的导电焊盘之间的较小节距(例如，允许的最小节距，例如0.8mm)。以这种方式，两个突破400、420使用相同数量的电路板层(例如，三层)将迹线404布线远离各层上的导电焊盘401。然而，对于相同的焊盘数量(例如，相同的I/O数量)，异种导电焊盘节距布局使用同种布局的80％的面积。图4C是用于具有同种导电焊盘节距的角落区域(例如，图3B或3C的角落区域324)的示例电路板突破440，作为示例，使用最小节距在两个维度中的导电焊盘之间通孔限定通道(例如，节距为0.8mm)之间每层布线一条迹线。
图5是根据本公开的示例的具有异种焊球节距图案的另一示例IC封装500的底视图。在IC封装500中，将不同的球节距区域分配给不同的信号类型，并且相应地选择了每个维度中的焊球节距。例如GT信号(例如，以高达每秒32千兆比特(Gbps)的数据速率传送信号)可能对球图案更敏感并且受益于更大的节距，而I/O信号(例如，高密度I/O(HDIO)信号)灵敏度低得多，可以使用较小的节距。示例IC封装500提供大约660个I/O球、290个GT球、120个电源和接地(P/G)球、以及58个保护环(GR)球。IC封装500的尺寸与图3A的IC封装300的尺寸相同(例如，31mm封装)，但是与900个焊球相比，提供了1128个焊球。因此，通过根据本公开的示例在不同区域中策略性地实施具有一种或多种节距的不同节距图案，在相同尺寸的封装中可以将更多资源接合到IC裸片。
用于封装半导体裸片的示例性操作
图6是根据本公开的示例的用于封装半导体裸片的示例性操作600的流程图。例如，可以通过用于制造裸片封装的装置来执行操作600。
操作600可以在框602处开始，其中该装置产生导电焊盘的布局。在该布局的至少一个区域中，导电焊盘被设置成在该布局的第一维度上具有第一节距并且在该布局的第二维度中具有第二节距。第二节距与第一节距不同。在框604处，该装置将半导体裸片电耦接到导电焊盘(例如，通过在裸片和导电焊盘之间连接接合线或通过在裸片上沉积共熔凸块、翻转裸片使得共熔凸块与用于封装的衬底上的导电元件的匹配布局配合、以及流过共熔凸块)。
如上所述，本公开的另一示例是IC封装。IC封装通常包括集成电路裸片和耦接到集成电路裸片的导电焊盘的布局。在该布局的至少一个第一区域中，导电焊盘被设置成在该布局的第一维度上具有第一节距并且在该布局的第二维度中具有第二节距，第二节距与第一节距不同。
根据一些示例，至少一个第一区域的节距基于机械、电路板布线或信号完整性考虑中的至少一个。
根据一些示例，第一维度垂直于第二维度。
根据一些示例，第一维度平行于封装的边缘。在这种情况下，第二节距可以小于第一节距。例如，第一节距可以是1.0mm，第二节距可以是0.8mm。较大的节距可用于适应突破布线，并且可以因为没有与封装的边缘平行的布线而使用较小的节距。
根据一些示例，在至少该布局的第二区域中，导电焊盘设置成具有第三节距(例如，在第一维度和第二维度中)。对于一些示例，第三节距可以等于第一节距，并且第二节距可以小于第一节距。在这种情况下，第二区域可以位于集成电路裸片的投影中。对于其他示例，第三节距可以等于第二节距，并且第二节距可以小于第一节距。在这种情况下，第二区域可以位于布局的角落中。对于其他示例，第三节距与第一节距和第二节距不同。例如，第三节距可以小于第二节距，并且第二节距可以小于第一节距。在这种情况下，第二区域可以位于集成电路裸片的投影中。
根据一些示例，在该布局的角落区域中，导电焊盘在第一维度和第二维度中均以第三节距被设置。第三节距可以等于第一节距、等于第二节距、或者与第一节距和第二节距都不同。
根据一些示例，导电焊盘包括焊球。对于一些示例，焊球具有相同的直径。对于其他示例，第一区域中的焊球具有与该布局的第二区域中的焊球不同的直径，与第一区域不同。
根据一些示例，第一区域在集成电路裸片的投影之外。
本公开的又一个示例是用于与集成电路封装电连接的电路板。电路板通常包括导电焊盘的布局，其中在该布局的至少一个第一区域中，导电焊盘被设置为在该布局的第一维度上具有第一节距并且在该布局的第二维度中具有第二节距，在第一区域中第二节距与第一节距不同；以及被耦接到导电焊盘的多个通孔和迹线。
根据一些示例，第一维度平行于布局的边缘。在这种情况下，第二节距可以小于第一节距。例如，第一节距可以是1.0mm，第二节距可以是0.8mm。
根据一些示例，在该布局的至少第二区域中，导电焊盘被设置成具有第三节距(例如，在第一维度和第二维度中)。对于一些示例，第二节距可以小于第一节距，第三节距可以等于第一节距，第一区域可以沿着布局的边缘定位，和/或第二区域可以比第一区域更靠近布局的中心。对于其他示例，第二节距可以小于第一节距，第三节距可以等于第二节距，和/或第二区域可以位于布局的角落中。对于其他示例，第三节距可以与第一节距和第二节距不同。例如，第三节距可以小于第二节距，以及第二节距可以小于第一节距。在这种情况下，第二区域可以位于布局的中心。
根据一些示例，在该布局的角落区域中，导电焊盘可以被设置成在第一维度和第二维度中具有第三节距。
根据一些示例，第一维度可以垂直于第二维度。
如上所述，多种节距的策略性使用可以增加球密度而不降低易用性。异种球节距基本上增加了投影外的球数，从而增加了在给定的封装尺寸中结合更多资源(例如，GT资源)的能力。此外，在尽可能小的封装中完全焊接可以大大减少所支持的裸片封装组合的数量。先前传统的封装限制导致多个封装选项(例如，高I/O、高GT、平衡I/O和GT等)。具有较少的封装可以节省开发时间和后端成本，例如负载板、老化板、特征板等。
如这里所使用的(包括随后的权利要求)，指示项目列表中的“至少一个”的短语是指那些项目的任何组合，包括单个成员。作为示例，“x、y和z中的至少一个”旨在覆盖：x、y、z、x-y、x-z、y-z、x-y-z及其任何组合(例如，x-y-y和x-x-y-z)。
虽然前述内容针对本公开的示例，但是可以在不脱离本公开的基本范围的情况下设计本公开的其他和进一步的示例，并且本发明的范围由所附权利要求确定。

Claims (15)

1.一种集成电路封装，其特征在于，所述集成电路封装包括：
集成电路裸片；以及
被耦接到所述集成电路裸片的导电焊盘的布局，其中在所述布局的至少一个第一区域中，所述导电焊盘被设置成在所述布局的第一维度中具有第一节距并且在所述布局的第二维度中具有第二节距，其中所述第二节距与所述第一节距不同。
2.根据权利要求1所述的封装，其特征在于，所述第一维度平行于所述封装的边缘，并且所述第二节距小于所述第一节距。
3.根据权利要求2所述的封装，其特征在于，所述第一节距是1.0mm，并且所述第二节距是0.8mm。
4.根据权利要求1-3中任一项所述的封装，其特征在于，在所述布局的至少第二区域中，所述导电焊盘被设置成在所述第一维度和所述第二维度中均具有第三节距。
5.根据权利要求4所述的封装，其特征在于，所述第三节距与所述第一节距和所述第二节距不同。
6.根据权利要求5所述的封装，其特征在于，所述第三节距小于所述第二节距，并且所述第二节距小于所述第一节距。
7.根据权利要求4-6中任一项所述的封装，其特征在于，所述第二区域位于所述集成电路裸片的投影中。
8.根据权利要求4-6中任一项所述的封装，其特征在于，所述第三节距等于所述第二节距，并且所述第二节距小于所述第一节距。
9.根据权利要求8所述的封装，其特征在于，所述第二区域位于所述布局的角落中。
10.根据权利要求1-3中任一项所述的封装，其特征在于，在所述布局的角落区域中，所述导电焊盘被设置成在所述第一维度和所述第二维度中均具有第三节距。
11.根据权利要求1-10中任一项所述的封装，其特征在于，所述导电焊盘包括焊球。
12.根据权利要求11所述的封装，其特征在于，所述布局的第一区域中的焊球的直径与不同于所述第一区域的第二区域中的焊球的直径不同。
13.根据权利要求1-11中任一项所述的封装，其特征在于，所述第一区域位于所述集成电路裸片的投影之外。
14.一种用于与集成电路封装电连接的电路板，其特征在于，所述电路板包括：
导电焊盘的布局，其中在所述布局的至少一个第一区域中，所述导电焊盘设置成在所述布局的第一维度中具有第一节距并且在所述布局的第二维度中具有第二节距，所述第一区域中的所述第二节距与所述第一节距不同；以及
被耦接到所述导电焊盘的多个通孔和迹线。
15.一种封装半导体裸片的方法，其特征在于，所述方法包括：
生成导电焊盘的布局，其中在所述布局的至少一个区域中，所述导电焊盘被设置成在所述布局的第一维度中具有第一节距并且在所述布局的第二维度中具有第二节距，所述第二节距与所述第一节距不同；以及
将所述半导体裸片电耦接到所述导电焊盘。
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