TW201816966A - 異質球形圖案封裝 - Google Patents

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Abstract

本發明方法和設備描述使用複數個不同的線寬以策略性地配置積體電路(IC)封裝的導電元件(例如焊球)(以及用於與所屬IC封裝電連接的電路板之相應的導電襯墊)。一範例性積體電路(IC)封裝通常包含積體電路晶粒和耦接到所述積體電路晶粒的導電元件的佈局。在所述佈局的至少一個區域中，所述導電元件被配置以在所述佈局的第一維度中具有第一線寬以及在所述佈局的第二維度中具有第二線寬，並且所述第二線寬不同於所述第一線寬。一給定區域的所述線寬可根據機械、PCB佈線及/或訊號完整性考慮。

Description

異質球形圖案封裝
本發明的範例基本上關於積體電路，更特別的是關於使用異質導電襯墊圖案的積體電路封裝。
很多積體電路和其它半導體裝置使用凸塊佈局，例如球柵陣列(BGA)，用於表面安裝封裝至電路板(例如，印刷電路板(PCB))。任何各種適合的封裝接腳結構，例如控制塌陷高度晶片連接(controlled collapse chip connection(C4))凸塊或微凸塊(如用於堆疊的矽應用)，可被用於傳導電訊號於在積體電路(IC)晶粒(或其他封裝裝置)上的通道和所述電路板之間，該封裝被安裝在該電路板上。然而，如下文中所說明的，在習知封裝中，只有部份可用資源可被綁定到所述封裝接腳結構，特別是對於有適配所述IC晶粒(或其它裝置)之最小的封裝。
本發明的一個範例是一種積體電路(IC)封裝。所述IC封裝通常包含積體電路晶粒和耦接至所述積體電路晶粒之導電襯墊的佈局。在所述佈局的至少一個第一區域中，所述導電襯墊被配置以在所述佈局的第一維度中具有第一線寬以及在所述佈局的第二維度中具有第二線寬，並且所述第二線寬不同於所述第一線寬。
本發明的另一範例是用於與積體電路封裝電性連接的電路板。所述電路板通常包含導電襯墊的佈局，其中在所述佈局的至少一個第一區域中，所述導電襯墊被配置以在所述佈局的第一維度中具有第一線寬以及在所述佈局的第二維度中具有第二線寬，在所述第一區中，所述第二線寬不同於所述第一線寬；以及複數個耦接至所述導電襯墊的通孔和跡線。
本發明的再另一範例是封裝半導體晶粒的方法。所述方法通常包含產生導電襯墊的佈局，其中在所述佈局的至少一個區域中，所述導電襯墊被配置以在所述佈局的第一維度中具有第一線寬以及在所述佈局的第二維度中具有第二線寬，所述第二線寬是不同於所述第一線寬；以及電性地耦接所述半導體晶粒至所述導電襯墊。
這些以及其他態樣藉由參照下文的詳細描述可被理解。
100‧‧‧架構
101‧‧‧收發器
102‧‧‧可組態邏輯區塊
103‧‧‧隨機存取記憶體區塊
104‧‧‧輸入/輸出區塊
105‧‧‧組態及時脈邏輯
106‧‧‧數位訊號處理區塊
107‧‧‧專用輸入/輸出區塊
108‧‧‧可程式化邏輯
109‧‧‧垂直面積
110‧‧‧專用處理器區塊
111‧‧‧可程式化互連元件(INT)
112‧‧‧可組態邏輯元件(CLE)
113‧‧‧BRAM邏輯元件(BRL)
114‧‧‧DSP邏輯元件(DSPL)
115‧‧‧I/O邏輯元件(IOL)
200‧‧‧IC封裝
202‧‧‧基板
204‧‧‧IC晶粒
206‧‧‧共晶凸塊
208‧‧‧囊封材料
210‧‧‧焊球
212‧‧‧電路板
214‧‧‧導電襯墊
216‧‧‧導電跡線
300‧‧‧IC封裝
301‧‧‧X維度
302‧‧‧焊球
303‧‧‧y維度
304‧‧‧中央區域
306‧‧‧週邊區域
320‧‧‧IC封裝
324‧‧‧角落區域
326‧‧‧側區域
328‧‧‧側區域
340‧‧‧IC封裝
344‧‧‧中央區域
362‧‧‧區域
364‧‧‧對
366‧‧‧線寬
368‧‧‧線寬
400‧‧‧電路板分支點
401‧‧‧導電襯墊
402‧‧‧邊緣
404‧‧‧佈線跡線
420‧‧‧電路板分支點
440‧‧‧電路板分支點
500‧‧‧IC封裝
600‧‧‧操作
602-604‧‧‧方塊
因此，本發明的上述特徵的揭露方式、本發明簡要概述於上文的更具體的描述可以通過參考範例以及在附圖中示出的某些範例而被詳細了解。然而，應注意的是，附圖的圖示只是本發明的一些典型的範例，因此並非用於限定本發明的範圍，因為本發明可承認其他等效的範例。
圖1是圖示一種可程式化裝置的範例性架構之方塊圖。
圖2是根據先前技術之具有焊球陣列的範例性積體電路(IC)封裝的橫截面視圖。
圖3A是具有異質焊球線寬圖案的範例性IC封裝的仰視圖。
圖3B-3D是根據本發明的範例之具有異質焊球線寬圖案的範例性IC封裝仰視圖。
圖4A和4B是根據本發明的範例之分別用於同質和異質導電襯墊線寬圖案的範例性電路板分支點(breakout)。
圖4C是根據本發明的範例的用於異質導電襯墊佈局之角落區域的一範例性電路板分支點，其中在此角落區域具有同質線寬圖案。
圖5是根據本發明的範例的具有異質焊球線寬的範例性IC封裝之仰視圖，此處不同球形線寬區域被指派給不同的訊號類型。
圖6是根據本發明的範例的用於封裝半導體晶粒的範例性操作的流程圖。
本揭示的範例提供用於使用複數個不同線寬來策略性地配置積體電路(IC)封裝的導電元件(例如，焊球)(以及用於電連接所述IC封裝的電路板的對應之導電襯墊)的技術和設備。參考本文中“異質球形線寬圖案”，策略性使用多種線寬可增加導電元件的密度而不會對於客戶所設計之具有用於導電襯墊之所述佈局的分支點(breakout)的所述電路板減少使用的方便性、危及訊號的完整性、或是危及機械完整性並且不會增加所述電路板的層數或是複雜性。實施具有異質球形線寬圖案的IC封裝大幅地增加球數(例如，在所述晶粒陰影之外)，從而在給定的封裝尺寸中增加外接更多來源的能力。此外，在極小型封裝中具有可能的完全外接可以大幅地減少支撐的晶粒封裝結合的數量。
範例性積體電路封裝
積體電路(IC)晶粒通常被配置在具有電路板(例如，印刷電路板(PCB))。所述封裝保護所述積體電路晶粒免於潛在的物理性損傷和溼氣， 其可能導致腐蝕。
圖2是範例性IC封裝200的橫截面視圖，稱之為覆晶球柵陣列型(flip-chip ball grid array，FCBGA)封裝。所述IC封裝200包含基板202、配置於所述基板202上的IC晶粒204、複數個共晶凸塊206(例如，C4凸塊)以及囊封材料208。所述複數個共晶凸塊206電性地連接所述IC晶粒204至所述基板202，並且更特別地連接至在所述基板的表面上的導電元件和在所述基板中的通孔。所述囊封材料208可為任何各種適合用於囊封且保護所述IC晶粒204的物質(例如，樹脂)。
所述IC封裝200亦具有被配置於所述基板202下方的複數個焊球210。所述焊球210可被排列成行和列的陣列以用於製造與配置於電路板212的表面上之導電襯墊214的匹配佈局的電連接。所述導電襯墊214是經由使用通孔(未顯示)和導電跡線216而與其他被配置在一表面或在所述電路板212中的組件電性連接。
對於其他封裝，例如球柵陣列(BGA)封裝，複數個接合線可被用於取代所述共晶凸塊206。在此請況中，所述IC晶粒204可被面側朝上固定，使得所述導電元件被設置在所述IC晶粒204的上表面上，並且所述接合線可經由在所述基板202中的通孔而電性地連接這些導電元件至所述焊球210。
範例性積體電路
許多不同種類的積體電路(IC)晶粒可被封裝進所述封裝200中。一種適合種類的IC是可程式化的IC，例如現場可程式化閘陣列(FPGA)。FPGA通常包含可程式化單元片陣列。這些可程式化單元片可例如包含輸入 /輸出區塊(IOB)、可組態邏輯區塊(CLB)、專用隨機存取記憶體(BRAM)、乘法器、數位信號處理方塊(DSP)、處理器、時脈管理器、延遲鎖定迴路(DLL)…等等。另一種可程式化IC是複雜可程式化的邏輯裝置或是CPLD。CPLD包含兩個或更多連接在一起的「功能區塊」，並且藉由互連開關矩陣而連接至輸入/輸出(I/O)資源。該CPLD的每一個功能區塊包含一種類似於用在可程式化邏輯陣列(PLA)以及可程式化陣列邏輯(PAL)裝置之兩階層及/或(AND/OR)結構。其他的可程式化IC藉由施加例如為金屬層的處理層而被程式化，其可程式化地互連在所述裝置上的各種元件。這些可程式化IC是眾所周知的遮罩式可程式化裝置。此用語「可程式化IC」亦可涵蓋僅可部份程式化的裝置，例如特定應用積體電路(ASIC)。
圖1是圖示用於可程式化裝置的範例性架構100之方塊圖，該架構可被實施於圖2的IC封裝200之中。所述架構100可例如被實施於現場可程式化閘陣列(FPGA)之中。如所示，所述架構100包含多個不同類型的可程式化電路區塊，例如邏輯區塊。舉例來說，所述架構100可包含大量不同的可程式化單元片，其包含多個十億位元收發器(MGT)101、可組態邏輯區塊(CLB)102、隨機存取記憶體區塊(BRAM)103、輸入/輸出區塊(IOB)104、組態及時脈邏輯(CONFIG/CLOCK)105、數位訊號處理區塊(DSP)106、專用輸入/輸出(I/O)區塊107(例如：組態連接埠及時脈連接埠)和其它可程式化邏輯108，諸如數位時脈管理器、類比至數位轉換器(ADC)、系統監視邏輯等等。
在一些FPGA中，每個可程式化單元片包含可程式化互連元件(INT)111，其具有標準化連接以往返在每個鄰近的單元片中對應的INT 111。因此，被合在一起的所述INT 111實現所述可程式化互連結構以用於所圖示的FPGA。每個INT 111亦包含所述連接以往返在所述相同的單元片中的所述可程式化邏輯元件，如顯示於被包含在圖1最右側的範例。
舉例來說，CLB 102可包含可組態邏輯元件(CLE)112，其可被程式化以實現使用者邏輯加上單一INT 111。BRAM 103可包含BRAM邏輯元件(BRL)113加上一個或多個INT 111。通常，包含在一單元片中的INT 111的數量是根據所述單元片寬度。在所述圖示的範例中，BRAM單元片具有與五個CLB相同的寬度，但是亦可使用其他的數量(例如，四個)。DSP方塊106可包含DSP邏輯元件(DSPL)114加上適當數量的INT 111。IOB 104可例如包含兩個I/O邏輯元件(IOL)115加上一個INT 111。如所屬技術領域中具有通常知識者將清楚的，例如被連接至所述IOL 115的所述實際I/O襯墊通常不會被侷限於所述IOL 115所述區域中。
在描繪於圖1中的範例性架構100，靠近所述晶粒之中心的水平區域(如圖1中所示)被用於組態、時脈以及其他控制邏輯(組態/時脈105)。從此中心區域延伸之其他的垂直區域109可被用於在所述FPGA的整個寬度上分布所述時脈和組態訊號。
使用如圖1中所示的所述架構100的某些FPGA包含額外的邏輯區塊，所述額外的邏輯區塊破壞建構所述FPGA的大部份之常規行結構。所述額外的邏輯區塊可為可程式化區塊及/或專用電路。舉例來說，處理器區塊被描繪為PROC 110且跨越數行CLB 102和BRAM 103。
所述PROC 110可被實現為硬線(hard-wired)處理器，其被製造成為所述晶粒的部份，其實現所述FPGA的可程式化電路。所述PROC 110 可代表任何各種不同的處理器類型及/或從個別的處理器(例如，單核心可執行程式碼)到具有一個或多個核心、模組、共同處理器、介面或相似物的整個處理系統排列複雜之系統。
在更複雜的佈局中，例如是所述PROC 110可包含一個或多個核心(例如，中央處理單元)、快取記憶體、記憶體控制器、單向及/或雙向界面可組態以直接地耦合至所述IC的I/O接腳(例如，I/O襯墊)及/或耦接至所述FPGA的所述可程式化電路。所述用語「可程式化電路」可指的是在IC(例如描述於本文中的各種可程式化或可組態電路區塊或是單元片)中的可程式化電路元件以及互連電路，所述互連電路根據載入於所述FPGA中的組態資訊選擇性地耦接各種電路區塊、單元片及/或元件。舉例來說，在圖1中所顯示為所述PROC 110的外部之部份可被認為是所述FPGA之可程式化電路或是可程式化電路的部份。
圖1用於圖示範例性架構100，其可被用於實現FPGA，所述FPGA包含可程式化電路(例如，可程式化構造)和處理系統。舉例來說，在行中的邏輯區塊數量、所述行的相關寬度、行的數量和順序、被包含在所述行中的邏輯區塊之種類、所述邏輯區塊的相關尺寸以及包含在圖1的右側處的所述互連/邏輯實例皆為範例。在實際FPGA中，舉例來說，CLB 102之一個以上的鄰近行通常被包含在所述CLB出現的位置處，以便於有效實施使用者電路設計。然而，鄰近CLB行的數量可隨著所述FPGA的整個尺寸而改變。再者，在所述FPGA中的PROC 110之尺寸及/或位置僅適用於說明的目的並且並非意欲作為本發明的一個或多個範例的限制。
範例性異質線寬圖案
圖3A是具有同質焊球線寬的範例性IC封裝300的仰視圖。如本文中所使用的，用於封裝表面或所述封裝表面的特定區域之「同質焊球線寬」通常指的是在二維中用於所述表面或其之區域的相同焊球線寬。舉例來說，所述IC封裝300在焊球302之間對於所述封裝的所述底表面之X維度301和y維度303兩者具有相同線寬(例如，1.0mm)。在此範例中，IC封裝300的所述中央區域304可具有被指派用以電源或接地的焊球(例如，大約200個焊球)，其可位於所述IC晶粒陰影之下，而週邊區域306可具有被指派用以I/O的焊球(例如，大約700個焊球)。
近來，在習知封裝中的很多IC晶粒僅可以將於所述極小型封裝中部份的所述資源(例如，輸入/輸出(I/O)和十億位元收發器(GT)資源，如上關於可程式化IC的敘述)外接至所述晶粒適配之處。對於很多IC晶粒而言，沒有在使用習知同質球形圖案封裝下可外接所有的IO和GT資源的封裝，或者是具有允許所述所期望的訊號數之較小同質球形線寬的封裝可能超出傳統印刷電路板技術的分支點能力。
本發明的範例提供一種異質球形圖案封裝，其中使用多種焊球線寬。藉由策略性地使用多種線寬(例如，1.0mm、0.8mm及/或其他線寬)而可能增加可被外接的資源(例如，I/O及/或GT資源)的數量，該數量超過習知封裝(例如，達到50%以上)。外接之資源數量的增加可被完成而不需要讓所述封裝對於所述電路板設計者使用上來說更困難或更昂貴，或者是讓封裝製造者製造更困難。本發明的範例可提供在極小型(以及低成本)的封裝中完全接合的晶粒之可能性。此減少的封裝尺寸減少單位成本並且減少佔據在電路板上的實際物件，從而進一步減少成本。
根據本發明的範例，圖3B是具有異質焊球線寬圖案的範例性IC封裝320之仰視圖。雖然圖3A和3B被描述為範例性IC封裝的仰視圖，但是兩個圖式(以及圖3C、3D和5)亦可被認為是代表電路板的俯視圖(或仰視圖)，則此處所圖示的焊球代表導電襯墊，其用於電連接IC封裝之焊球。所述對應的導電襯墊將被配置為一圖案以匹配所述焊球圖案。如本文中所使用的，用於封裝表面或所述封裝表面的特定區域之「異質焊球線寬」通常指的是該表面或是其之區域具有多種焊球線寬。舉例來說，一區域可在一個維度中使用一種線寬並且在另一維度中使用不同的線寬。對於某些範例而言，在所述相同封裝表面上的其他區域可使用同質焊球線寬。
舉例來說，在所述IC晶粒陰影之下的所述中央區域304可使用一種同質線寬圖案(例如，在兩個維度上皆為1.0mm的線寬)於所述異質圖案封裝中，並且所述IC封裝320的角落區域324亦可具有一種同質線寬圖案(例如，在兩個維度上皆為0.8mm的線寬)，如圖所示。換句話說，所述區域304和324可為同質線寬圖案區域以作為所述IC封裝320之整體異質線寬圖案的部份。對於如圖3C所示之另一範例IC封裝340而言，在所述IC晶粒陰影之下的所述中央區域344可使用較小的同質線寬圖案(例如，在兩個維度上皆為0.8mm的線寬)。由於除了下接至電源或接地面的通孔之外，此區域中沒有實質上涉及相應的電路板的佈線，因此在所述IC晶粒陰影之下的所述中央區域344可具有最低線寬的可能性(即，最高球密度的可能性)。此線寬可能受到“機械極限”(在焊接之後藉由球對球的空間而設定，其是基於所述球的尺寸)和“通孔極限”(其藉由通孔的直徑以及所述通孔與在任一側上的導電襯墊之間的最小距離而決定)中之較大者的限制。 雖然本文中全文揭露0.8mm和1.0mm線寬，此代表性的範例性線寬是用於說明在異質線寬圖案中所使用的不同的線寬；可額外地或是任意地使用任何各種其他符合本文中所描述的某些條件之適合的線寬。
如圖4C中所示，所述IC封裝320(或340)的所述角落區域324-並且特別是，在電路板上的所述導電襯墊佈局中的所述對應的角落區域-可能需要每個電路板佈線一個x-維度和一個y-維度跡線。因此，所述角落區域324的所述線寬可受到所述機械極限、所述通孔極限以及所述“一個佈線極限(one-route limit)”之極大值的限制(允許在通孔之間的單一最小寬度跡線的在通孔之間的最小間距，其在圖4C中被界定為“用於1佈線通道的最小線寬”)。因此，所述IC封裝320(或340)的所述角落區域324以及所述對應的電路板佈局，舉例來說，可在兩個維度上皆使用0.8mm的線寬。
返回至圖3B(或3C)，所述IC封裝320(或340)的其他區域可使用異質線寬圖案。舉例來說，所述兩個側區域326具有特定的焊球線寬(例如，1.0mm的線寬)在所述x維度301上以及較小線寬(例如，0.8mm的線寬)在所述y維度303上，而所述兩個側區域328具有某一焊球線寬(例如，0.8mm的線寬)在所述x維度301上以及較大線寬(例如，1.0mm的線寬)在所述y維度303上。在所述IC封裝320(其具有與圖3A的IC封裝300的底部上相同表面區域)中，所述中央區域304依然具有大約200個焊球，其可被指定用於電源和接地。然而，藉由策略性地減少在所述IC封裝320的特定區域中的所述球線寬，則在所述所中央區域304外側的所述球密度被增加，設置大約880個焊球，其可被指定用於I/O。
圖4B所示將被描述於下文中，所述IC封裝的所述側區域 326、328-並且特別是，在電路板上的所述導電襯墊佈局中的所述對應的側區域-可能需要垂直於所述IC封裝的邊緣402的每個電路板層佈線最多兩個跡線。因此，平行於IC封裝的邊緣402的所述側區域326、328的所述線寬可受到所述機械極限、所述通孔極限以及所述“兩個佈線極限(two-route limit)”之極大值的限制(允許在通孔之間的兩個最小寬度跡線的在通孔之間的最小間距，其在圖4B中被界定為“用於2佈線通道的最小線寬”)。垂直於IC封裝的邊緣402的所述側區域326、328的所述線寬可受到所述機械極限和所述通孔極限之極大值(被表示為圖4B中之“容許的最小線寬”)的限制。
在某些情況中，當使用高速或高靈敏度類比訊號時，在所述IC封裝的某區域(例如，角落和側區域)中或是在所述電路板上的對應之導電襯墊佈局中的焊球之線寬可受到“訊號雜訊比(signal-to-noise ratio，SNR)極限”的限制。所述SNR極限是根據通常知識而設定，所述導電襯墊之間的耦合是與所述襯墊之間的距離成反比。
舉例來說，圖3D是根據本發明的範例之具有異質焊球線寬圖案的範例性IC封裝360的仰視圖，其中所述SNR極限已被引用。區域362包含多個不同對(pair)364的焊球，其中在所述x維度301中多個不同對364之間的線寬366是根據第一SNR極限，並且其中在所述y維度303中多個不同對364之間的線寬368是根據第二SNR極限。所述第一和第二SNR極限可為相同或不同。如圖3D中所示，所述SNR極限可大於如上文中所述的兩個佈線極限、一個佈線極限、通孔極限和機械極限。
在此有多個原因要使用如本文中所述的異質球形圖案封 裝。於所述晶粒陰影之下路線所發送的訊號(特別是GT訊號)可受到IC晶粒的電源面(power plane)(例如FPGA電源面)影響。較大的電源面會增加在所述晶粒之下佈線的困難度。因此，此訊號(例如，高性能GT訊號)可藉由避免經由在所述封裝基板上的所述IC晶粒之下的該陰影之路線而發送。此外，異質球形圖案封裝可提供用於並非在所述晶粒之下的功能性I/O之球數量的實質上的增加(例如，50%)(例如由於線寬減少40%)。再者，電源及/或接地接腳可具有最窄的線寬。
策略性使用多種線寬可增加所述球密度而不會降低對於電路板設計者或是所述IC封裝的客戶之使用的方便性。使用的方便性取決於平行於所述封裝的邊緣之線寬，而垂直於所述封裝的邊緣之線寬不會影響到電路板的佈線率(routability)。此策略性使用多種線寬亦可根據所述IC封裝的可靠性以及根據所述I/O接腳的訊號完整性。在設計所述具有異質球形圖案的IC封裝時，可能會至少考慮到這些因素，舉例來說，平衡所增加的球密度與可靠性和信號完整性。
圖4A是範例性電路板分支點400，作為一範例，其用於同質導電襯墊線寬圖案，在兩個維度上之導電襯墊401之間的線寬皆使用1.0mm。圖4B是範例性電路板分支點420，其用於異質導電襯墊線寬圖案。導電襯墊的所述佈局使用所述最小線寬(例如1.0mm的線寬)在設置於平行於所述IC封裝的邊緣402的方向上之導電襯墊之間(即是或將被焊接至所述導電襯墊401)，其中所述最小線寬係用以在每一層佈線兩個跡線於所述通孔所界定的所述通道之間。然而，此佈局在被設置於垂直於所述邊緣402的方向上的導電襯墊之間使用較小線寬(例如容許的最小線寬，像是0.8mm)。 在此方式中，兩個分支點400、420使用相同數量的電路板層(例如，三層)以從所述各層上的所述導電襯墊401佈線跡線404。然而，所述異質導電襯墊線寬佈局使用所述同質佈局之面積的80%用於相同的襯墊數(例如，相同的I/O數)。圖4C是範例性電路板分支點440，其用於具有同質導電襯墊線寬的角落區域(例如，圖3B或3C的角落區域324)，作為一個範例，使用所述最小線寬(例如0.8mm的線寬)在兩個方向上的導電襯墊之間，其中所述最小線寬係用於在每一層佈線一個跡線於由通孔所界定的通道之間。
圖5是根據本發明的範例之具有異質焊球線寬的另一範例性IC封裝500之仰視圖。在所述IC封裝500中，不同的球線寬區域被指派不同的訊號類型，並且所述焊球線寬在每個維度中已被相應地選擇。以GT訊號(例如以高達每秒32千兆位元(Gbps)的數據速率傳送訊號)來說，對於所述球圖案可能更為靈敏並且受益於較大線寬，而所述I/O訊號(例如，所述高密度I/O(HDIO)訊號)則較不靈敏並且可以使用較小線寬。所述範例IC封裝500提供大約660個I/O球、290個GT球、120個電源和接地(P/G)球以及58個保護環(guard ring，GR)球。所述IC封裝500與圖3A的所述IC封裝300是相同尺寸(例如，31mm的封裝)，但是相較於所述IC封裝300的900個焊球，所述IC封裝500提供1128個焊球。因此，根據本發明所揭露的範例之藉由策略性地實施在不同區域中具有一個或多個線寬的不同線寬圖案，對於相同尺寸的封裝IC晶粒可外接更多的資源。
用於封裝半導體晶粒的範例性操作
圖6是根據本發明的範例的用於封裝半導體晶粒的範例性操作600的流程圖。所述操作600可例如藉由用於製造所述晶粒封裝的設備 執行。
所述操作600可開始於方塊602藉由設備產生導電襯墊的佈局。在所述佈局的至少一個區域中，所述導電襯墊被設置在所述佈局的第一維度中具有第一線寬並且在所述佈局的第二維度中具有第二線寬。所述第二線寬不同於所述第一線寬。在方塊604處，所述設備電性地耦接所述半導體晶粒至所述導電襯墊(例如，藉由附接接合線於所述晶粒和所述導電襯墊之間，或藉由沉積共晶凸塊於所述晶粒上且翻轉所述晶粒使得所述共晶凸塊與在基板上用於封裝的導電元件之匹配佈局配對並且流動所述共晶凸塊)。
如上文中所述的，本揭示的另一範例是一IC封裝。所述IC封裝通常包含積體電路晶粒和耦接至所述積體電路晶粒之導電襯墊的佈局。在所述佈局的至少一個第一區域中，所述導電襯墊被設置成在所述佈局的第一維度中具有第一線寬並且在所述佈局的第二維度中具有第二線寬，且所述第二線寬是與所述第一線寬不同。
根據某些實施例，所述至少一個第一區域的所述線寬是基於機械、電路板佈線或訊號完整性中之至少一者而考量。
根據某些實施例，所述第一維度是垂直於所述第二維度。
根據某些實施例，所述第一維度是平行於所述封裝的邊緣。在此實施例中，所述第二線寬可小於所述第一線寬。舉例來說，所述第一線寬可為1.0mm，且所述第二線寬可為0.8mm。所述較大線寬可用於容納分支點佈線，並且所述較小線寬因為沒有平行於所述封裝之所述邊緣的佈線而可被使用。
根據某些實施例，在所述佈局的至少一第二區域中，所述導電襯墊被設置以具有一第三線寬(例如，在所述第一維度和所述第二維度兩者中)。對於某些實施例而言，所述第三線寬可能相等於所述第一線寬，並且所述第二線寬可能小於所述第一線寬。在此情況中，所述第二區域可位在所述積體電路晶粒的陰影中。對於其他的範例而言，所述第三線寬可以相等於所述第二線寬，並且所述第二線寬可能小於所述第一線寬。在此情況中，所述第二區域可位在所述佈局的角落中。對於又一些其他範例而言，所述第三線寬不同於所述第一線寬和所述第二線寬。舉例來說，所述第三線寬可小於所述第二線寬，並且所述第二線寬可小於所述第一線寬。在此情況中，所述第二區域可位於所述積體電路晶粒的陰影中。
根據某些實施例，在所述佈局的角落區域中，所述導電襯墊被設置以在所述第一維度和所述第二維度兩者中具有第三線寬。所述第三線寬可相等於所述第一線寬、相等於所述第二線寬或與所述第一和第二線寬兩者不同。
根據某些實施例，所述導電襯墊包含焊球。對於某些實施例而言，所述焊球具有相同的直徑。對於其他的範例而言，所述焊球在所述第一區域中具有的直徑不同於在所述佈局的所述第二區域中的直徑，所述第二區域不同於所述第一區域。
根據某些實施例，所述第一區域是在所述積體電路晶粒的陰影之外。
本揭示的又另一實施例是用於與積體電路封裝電性連接的電路板。所述電路板通常包含導電襯墊的佈局，其中在所述佈局的至少一 個第一區域中，所述導電襯墊被配置在所述佈局的第一維度中具有第一線寬並且在所述佈局的第二維度中具有第二線寬，所述第二線寬不同於在所述第一區域中的所述第一線寬；以及耦接至所述導電襯墊的複數個通孔和跡線。
根據某些實施例，所述第一維度平行於所述佈局的邊緣。在此情況中，所述第二線寬可能小於所述第一線寬。舉例來說，所述第一線寬可為1.0mm，且所述第二線寬可為0.8mm。
根據某些實施例，在所述佈局的至少一第二區域中，所述導電襯墊被設置以具有第三線寬(例如，在所述第一維度和所述第二維度兩者中)。對於某些實施例而言，所述第二線寬可小於所述第一線寬、所述第三線寬可能等於所述第一線寬、所述第一區域可位於沿著所述佈局的邊緣，及/或所述第二區域相較於所述第一區域而位於更靠近所述佈局的所述中央處。對於其他實施例而言，所述第二線寬可小於所述第一線寬、所述第三線寬可等於所述第二線寬及/或所述第二區域可位於所述佈局的角落處。對於又一些其他實施例而言，所述第三線寬可不同於所述第一線寬和所述第二線寬。舉例來說，所述第三線寬可小於所述第二線寬，並且所述第二線寬可小於所述第一線寬。在此情況中，所述第二區域可位於所述佈局的中央處。
根據某些實施例，在所述佈局的角落區域中，所述導電襯墊可被設置成在所述第一維度和所述第二維度兩者中具有一第三線寬。
根據某些實施例，所述第一維度可垂直於所述第二維度。
如上文中所述，策略性使用多種線寬可增加球密度而不減少 使用的便利性。異質球形線寬基本上增加在所述晶粒陰影外側的球數，從而在給定的封裝尺寸中增加外接更多資源(例如GT資源)的能力。此外，在所述最小封裝中具有可能的完全外接可實質上減少支持的晶粒封裝組合的數量。傳統封裝限制以前導致多種封裝選項(例如，高I/O、高GT、平衡的I/O和GT…等等)。具有較少封裝可節省顯影時間和後段製程成本，例如載具板、預燒板(burn-in board)、特徵板(characterization board)以及相似物。
如本文中所使用的(包含隨後的申請專利範圍)，關於用詞所列出的項目中的“至少一個”指的是這些項目中的任何組合，包含多個單一組件。例如“x、y和z中之至少一個”是想要涵蓋：x、y、z、x-y、x-z、y-z、x-y-z以及任何其之組合(例如，x-y-y和x-x-y-z)。
然而前述說明是用來作為本發明的範例，可在沒有脫離本揭示的精神或本質特性的情況下可設計出其他以及更多的範例，並且其範疇是由隨附申請專利範圍而決定。

Claims (20)

  1. 一種積體電路封裝，其包含：積體電路晶粒；以及耦接至所述積體電路晶粒之導電襯墊的佈局，其中在所述佈局的至少一個第一區域中，所述導電襯墊被配置以在所述佈局的第一維度中具有第一線寬並且在所述佈局的第二維度中具有第二線寬，所述第二線寬不同於所述第一線寬。
  2. 如申請專利範圍第1項之封裝，其中所述第一維度是平行於所述封裝的一邊緣並且其中所述第二線寬是小於所述第一線寬。
  3. 如申請專利範圍第2項之封裝，其中所述第一線寬是1.0mm並且其中所述第二線寬是0.8mm。
  4. 如申請專利範圍第1項之封裝，其中在所述佈局的至少一個第二區域中，所述導電襯墊被配置以在所述第一維度和所述第二維度兩者中具有第三線寬。
  5. 如申請專利範圍第4項之封裝，其中所述第三線寬是不同於所述第一線寬和所述第二線寬。
  6. 如申請專利範圍第5項之封裝，其中所述第三線寬是小於所述第二線寬並且其中所述第二線寬是小於所述第一線寬。
  7. 如申請專利範圍第6項之封裝，其中所述第二區域是位於所述積體電路晶粒的陰影中。
  8. 如申請專利範圍第4項之封裝，其中所述第三線寬是等於所述第二線寬並且其中所述第二線寬是小於所述第一線寬。
  9. 如申請專利範圍第8項之封裝，其中所述第二區域是位於所述佈局的角落。
  10. 如申請專利範圍第1項之封裝，其中在所述佈局的角落區域中，所述導電襯墊被配置以在所述第一維度和所述第二維度兩者中具有第三線寬。
  11. 如申請專利範圍第1項之封裝，其中所述導電襯墊包含焊球。
  12. 如申請專利範圍第11項之封裝，其中在所述第一區域中的所述焊球與在所述佈局的第二區域中的焊球具有不同的直徑，所述第二區域不同於所述第一區域。
  13. 如申請專利範圍第1項之封裝，其中所述第一區域是在所述積體電路晶粒的陰影外側。
  14. 一種電路板，其用於電性連接一積體電路封裝，所述電路板包含：導電襯墊的佈局，其中在所述佈局的至少一個第一區域中，所述導電襯墊被配置以在所述佈局的第一維度中具有第一線寬並且在所述佈局的第二維度中具有第二線寬，在所述第一區域中的所述第二線寬不同於在所述第一區域中的所述第一線寬；以及複數個通孔和跡線，其耦合至所述導電襯墊。
  15. 如申請專利範圍第14項之電路板，其中所述第一維度是平行於所述佈局的邊緣並且其中所述第二線寬是小於所述第一線寬。
  16. 如申請專利範圍第14項之電路板，其中在所述佈局的至少一個第二區域中，所述導電襯墊被配置以在所述第一維度和所述第二維度兩者中具有第三線寬。
  17. 如申請專利範圍第16項之電路板，其中所述第二線寬是小於所述第一線寬，其中所述第三線寬是等於所述第一線寬，其中所述第一區域是位於沿著所述佈局的邊緣，並且其中所述第二區域相較於所述第一區域而位於更接近所述佈局的中心。
  18. 如申請專利範圍第16項之電路板，其中所述第二線寬是小於所述第一線寬，其中所述第三線寬是等於所述第二線寬，並且其中所述第二區域是位於所述佈局的角落。
  19. 如申請專利範圍第14項之電路板，其中在所述佈局的角落區域中，所述導電襯墊被配置以在所述第一維度和所述第二維度兩者中具有第三線寬。
  20. 一種封裝半導體晶粒的方法，其包含：產生導電襯墊的佈局，其中在所述佈局的至少一個區域中，所述導電襯墊被配置以在所述佈局的第一維度中具有第一線寬並且在所述佈局的第二維度中具有第二線寬，所述第二線寬不同於所述第一線寬；以及電性地耦接所述半導體晶粒至所述導電襯墊。
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