CN109756210A - 使用电压倍增器电平移位时钟信号的电路 - Google Patents

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Abstract

本公开涉及使用电压倍增器电平移位时钟信号的电路。例如，一种电压倍增器电路，响应于接收到的时钟信号进行操作以对输入电压执行电压倍增操作以生成输出电压。电压倍增器电路包括一对中间节点，它们电容性地耦合以分别接收时钟信号的相反相位。第一CMOS驱动器电路耦合至一个中间节点并且具有被配置为生成电平移位输出时钟信号的一个相位的输出。第二CMOS驱动器电路耦合至另一中间节点并具有被配置为生成电平移位输出时钟信号的另一相位。

Description

使用电压倍增器电平移位时钟信号的电路
技术领域
本发明涉及电平移位电路，并且具体地，涉及用于使用电压倍增器电平移位时钟信号的电路。
背景技术
现在常见集成电路包括多个电源电压域。例如，集成电路的第一功能电路可以在具有第一电压电平处的电源电压的第一电源电压域中进行操作，并且集成电路的第二功能电路可以在具有第二电压电平处的电源电压的第二电源电压域中进行操作，第二电压电平不同于(高于或低于)第一电压电平。第一功能电路和第二功能电路都可以是响应时钟信号的时钟电路。由于这些功能电路在不同的电源电压域中进行操作，所以时钟信号必须电平移位以适当地在每个电源电压域中驱动电路操作。然而，关键的是电平移位操作不能扭曲时钟信号的频率。本领域需要一种电平移位电路，其可以在电源电压域之间电平移位高频时钟信号而不引入频率失真。
发明内容
在一个实施例中，一种电路包括：电压倍增器电路，具有被配置为接收第一电压的输入电压节点和被配置为生成从第一电压倍增的第二电压的输出电压节点，并且包括第一中间节点和第二中间节点、以及第三中间节点和第四中间节点，第一中间节点和第二中间节点分别电容性地耦合以接收第一时钟信号的相反相位，第一时钟信号的电压在地电压和第一电压电平之间改变，第三中间节点和第四中间节点分别电容性地耦合以接收第二时钟信号的相反相位，第二时钟信号的电压在地电压和第二电压电平之间改变，第二电压电平大于第一电压电平；第一CMOS驱动器电路，具有耦合至第一中间节点的输入、耦合以接收电平移位电压的第一源极端子、第二源极端子以及被配置为生成从第一时钟信号进行电平移位的第三时钟信号的一个相位的输出；以及第二CMOS驱动器电路，具有耦合至第二中间节点的输入、耦合以接收电平移位电压的第一源极端子、第二源极端子以及被配置为生成从第一时钟信号进行电平移位的第三时钟信号的另一相位的输出。
在一个实施例中，一种电路包括：电压倍增器电路，具有被配置为接收第一电压的输入电压节点和被配置为生成从第一电压倍增的第二电压的输出电压节点，并且包括第一中间节点和第二中间节点、以及第三中间节点和第四中间节点，第一中间节点和第二中间节点分别电容性地耦合以接收第一时钟信号的相反相位，第一时钟信号的电压在地电压和第一电压电平之间改变，第三中间节点和第四中间节点，分别电容性地耦合以接收第二时钟信号的相反相位，第二时钟信号的电压在地电压和第二电压电平之间改变，第二电压电平大于第一电压电平；第一CMOS驱动器电路，具有耦合至参考电压的输入、耦合至第一中间节点或第三中间节点中的一个的第一源极端子、耦合以接收第一时钟信号的相位的第二源极端子以及被配置为生成从第一时钟信号进行电平移位的第三时钟信号的一个相位的输出；以及第二CMOS驱动器电路，具有耦合至参考电压的输入、耦合至第二中间节点或第四中间节点中的一个的第一源极端子、耦合以接收第一时钟信号的另一相位的第二源极端子以及被配置为生成从第一时钟信号进行电平移位的第三时钟信号的另一相位的输出。
在一个实施例中，一种电路包括：电压倍增器电路，具有被配置为接收第一电压的输入电压节点和被配置为生成从第一电压倍增的第二电压的输出电压节点，并且包括第一中间节点和第二中间节点、以及第三中间节点和第四中间节点，第一中间节点和第二中间节点分别电容性地耦合以接收第一时钟信号的相反相位，第一时钟信号的电压在地电压和第一电压电平之间改变，第三中间节点和第四中间节点分别电容性地耦合以接收第二时钟信号的相反相位，第二时钟信号的电压在地电压和第二电压电平之间改变，第二电压电平大于第一电压电平；第一CMOS驱动器电路，具有耦合至第三中间节点的输入、耦合以接收电平移位电压的第一源极端子、第二源极端子以及被配置为生成从第一时钟信号进行电平移位的第三时钟信号的一个相位的输出；以及第二CMOS驱动器电路，具有耦合至第四中间节点的输入、耦合以接收电平移位电压的第一源极端子、第二源极端子以及被配置为生成从第一时钟信号进行电平移位的第三时钟信号的另一相位的输出。
附图说明
为了更好地理解实施例，现在将仅通过附图的示例来进行参考，其中：
图1示出了用于时钟电平移位器电路的电路图；
图2是用于时钟电压升压电路的电路图；
图3A和图3B输出了时钟信号波形；
图4示出了由图1的电路生成的电平移位时钟信号波形；
图5示出了用于时钟电平移位器电路的电路图；
图6示出了由图5的电路生成的电平移位时钟信号波形；
图7示出了用于时钟电平移位器电路的电路图；
图8示出了由图7的电路生成的电平移位时钟信号波形；
图9示出了用于时钟电平移位器电路的电路图；
图10示出了由图9的电路生成的电平移位时钟信号波形；
图11示出了用于时钟电平移位器电路的电路图；
图12示出了由图11的电路生成的电平移位时钟信号波形；
图13示出了用于时钟电平移位器电路的电路图；
图14示出了由图13的电路生成的电平移位时钟信号波形；
图15示出了用于时钟电平移位器电路的电路图；
图16示出了由图15的电路生成的电平移位时钟信号波形；
图17示出了用于时钟电平移位器电路的电路图；以及
图18示出了由图17的电路生成的电平移位时钟信号波形。
具体实施方式
现在参照示出用于时钟电平移位器10的电路图。时钟电平移位器10包括电压倍增器电路100、第一CMOS驱动器电路102和第二CMOS驱动器电路104。时钟电平移位器10接收在第一集合的电压电平之间改变的输入时钟信号CK/CKN，并且产生在第二集合的电压电平之间改变的时钟信号CKOUT/CKOUTN，第一集合的电压电平不同于第二集合的电压电平。在一个示例中，第一集合的电压电平可以为0和VDD伏特，而第二集合的电压电平可以为0和VPOS伏特，其中VPOS伏特小于或等于约2*VDD伏特。
电压倍增器电路100包括：n沟道MOS晶体管MN1，其源极端子耦合至节点VA(这里用作电压输入节点)，并且漏极端子耦合至节点NA1；以及n沟道MOS晶体管MN2，其源极端子耦合至节点VA，并且漏极端子耦合至节点NA2。晶体管MN1和MN2交叉耦合，其中晶体管MN1的栅极端子在节点NA2处耦合至晶体管MN2的漏极端子，并且晶体管MN2的栅极端子在节点NA1处耦合至晶体管MN1的漏极端子。
电路100还包括：n沟道MOS晶体管MN3，其源极端子耦合至节点NA1，并且漏极端子耦合至节点NB1；以及n沟道MOS晶体管MN4，其源极端子耦合至节点NA2，并且漏极端子耦合至节点NB2。晶体管MN3和MN4交叉耦合，其中晶体管MN3的栅极端子在节点NA2处耦合至晶体管MN4的源极端子，并且晶体管MN4的栅极端子在节点NA1处耦合至晶体管MN3的源极端子。
电路100还包括：n沟道MOS晶体管MN5，其漏极端子耦合至节点VB，并且源极端子耦合至节点NA1；以及n沟道MOS晶体管MN6，其漏极端子耦合至节点VB(这里用作电压输出节点)，并且源极端子耦合至节点NA2。晶体管MN5的栅极端子耦合至节点NB1，并且晶体管MN6的栅极端子耦合至节点NB2。
电容器C1具有耦合至节点NA1的一个端子以及被耦合以接收时钟信号CK的另一端子。电容器C2具有耦合至节点NA2的一个端子以及被耦合以接收时钟信号CKN(其是时钟信号CK的逻辑反相)的另一端子。自举(bootstrap)电容器Cbs1具有耦合至节点NB1的一个端子以及被耦合以接收时钟信号CKH的另一端子。自举电容器Cbs2具有耦合至节点NB2的一个端子以及被耦合以接收时钟信号CKHN(其是时钟信号CKH的逻辑反相)的另一端子。
第一CMOS驱动器电路102被配置为CMOS反相器，其输入耦合至节点NA1，并且其输出生成电平移位时钟信号CKOUTN。第一CMOS驱动器电路102中的p沟道MOS晶体管的源极端子被耦合至正电源电压VPOS(时钟被电平移位至该正电源电压)，并且第一CMOS驱动器电路102中的n沟道MOS晶体管的源极端子被耦合以接收时钟信号CKN。
第二CMOS驱动器电路104被配置为CMOS反相器，其输入耦合至节点NA2，并且其输出生成电平移位时钟信号CKOUT。第二CMOS驱动器电路104中的p沟道MOS晶体管的源极端子耦合至正电源电压VPOS(时钟被电平移位至该正电源电压)，并且第二CMOS驱动器电路104中的n沟道MOS晶体管的源极端子被耦合以接收时钟信号CK。
使用图2所示的时钟电压升压电路110，根据时钟信号CK和CKN生成时钟信号CKH和CKHN。电路110包括：n沟道MOS晶体管112，其具有耦合至正电源电压节点VDD的源极端子和耦合至节点114的漏极端子；以及n沟道MOS晶体管116，其具有耦合至VDD节点的源极端子和耦合至节点118的漏极端子。晶体管112和116交叉耦合，其中晶体管112的栅极端子在节点118处耦合至晶体管116的漏极端子，并且晶体管116的栅极端子在节点114处耦合至晶体管112的漏极端子。
电容器C1’具有耦合至节点114的一个端子以及被耦合以接收时钟信号CK的另一端子。电容器C2’具有耦合至节点118的一个端子以及被耦合以接收时钟信号CKN的另一端子。
CMOS反相器120具有耦合至VDD节点的输入和生成时钟信号CKH的输出。反相器120中的p沟道MOS晶体管的源极端子耦合至节点114，并且反相器120中的n沟道MOS晶体管的源极端子被耦合以接收时钟信号CK。
CMOS反相器122具有耦合至VDD节点的输入和生成时钟信号CKHN的输出。反相器122中的p沟道MOS晶体管的源极端子耦合至节点118，并且反相器122中的n沟道MOS晶体管的源极端子被耦合以接收时钟信号CKN。
时钟电压升压电路110用于电平移位时钟信号CK和CKN，以生成时钟信号CKN和CKHN。图3A示出了用于时钟信号CK和CKN的波形。图3B示出了用于时钟信号CKH和CKHN的波形。应注意，时钟电压升压电路110用于将时钟信号CKH和CKHN的高电压电平提升到2*VDD，其中时钟信号CK和CKN的高电压电平为VDD。时钟信号CKH和CKHN分别具有与时钟信号CK和CKN相同的相位。
为了从VDD电压电平对时钟信号CK/CKN进行电平移位以生成处于VPOS电压电平的电平移位时钟信号CKOUT/CKOUTN，向节点VA(电压输入节点)施加VDD电源电压。电压倍增器电路100操作为正倍压器(即，在高正电压模式下操作)，并且在节点VB(电压输出节点)处生成2*VDD的高正电压。该高正电压例如可以用作用于功能电路的芯片上升压电源电压。VPOS电压电平优选小于或等于2*VDD。经电平移位的时钟信号CKOUT/CKOUTN将在与时钟信号CK/CKN的频率相匹配的频率下且具有同相关系在0伏特和VPOS伏特之间改变(其中CKOUTN与CKN同相，并且CKOUT与CK同相)。图4示出了用于时钟信号CKOUT/CKOUTN的波形。
电压倍增器电路100有利地根据仅两个时钟(CK/CKH和CKN/CKNH)如下操作为正倍压器(即，在高正电压模式下进行操作)：
开始，假设不存在时钟。在这种条件下，节点NA1和NA2将不被充电至VDD-Vt电压电平，其中Vt是n沟道MOS晶体管MN1和MN2的阈值电压。现在，假设施加时钟信号。通过处于VDD电压电平的时钟信号CK和处于0(地GND)电压电平的时钟信号CKN，则时钟信号CKN处于2*VDD电压电平，并且时钟信号CKHN处于0电压电平。在该配置中，节点NA1将移位到2*VDD-Vt电压电平，并且节点NA2将移位到VDD电压电平。由于晶体管MN3和MN4之间的交叉耦合，节点NB1将充电到3*VDD电压电平，并且节点NB2将充电到VDD电压电平。由于节点NB1处于3*VDD电压电平且节点NA1处于2*VDD电压电平，所以n沟道MOS晶体管MN5具有充足的Vgs(栅极-源极电压)以将2*VDD电压从节点NA1传送到电压输出节点VB。以这种方式，生成并传送高正电压(高于输入电源电压VDD)用于在电压输出节点VB处输出。因此，在高正电压模式操作期间，在电压输入节点VA处施加电压VDD，并且在电压输出节点VB处生成2*2DD电压。在时钟的相反相位期间，节点NA1和NA2在VDD电压电平和2*VDD电压电平之间切换。类似地，节点NB1和NB2在VDD电压电平和3*VDD电压电平之间切换。
应注意，在假设在输出处没有电流负载且没有电荷损失的理想操作情况下提到前述电压电平。
现在参照示出用于时钟电平移位器20的电路图的图5。类似的参考标号表示类似或相似的部件。时钟电平移位器20与图1的时钟电平移位器10不同在于：针对第一CMOS驱动器电路102’和第二CMOS驱动器电路104’施加的源极端子电压以及针对倍增器电路100施加的电源电压。时钟电平移位器20的不同还在于节点VB是电压输入节点且节点VA是电压输出节点。时钟电平移位器20接收在第一集合的电压电平之间改变的输入时钟信号CK/CKN，并且产生在第二集合的电压电平之间改变的输出时钟信号CKOUT/CKOUTN，第二集合的电压电平不同于第一集合的电压电平。在一个示例中，第一集合的电压电平可以是0和VDD伏特，并且第二集合的电压电平可以是0和VNEG伏特，其中VNEG伏特大于或等于约-VDD伏特。
第一CMOS驱动器电路102’被配置为CMOS反相器，其输入耦合至节点NA1，并且其输出生成电平移位时钟信号CKOUTN。第一CMOS驱动器电路102’中的p沟道MOS晶体管的源极端子耦合至地电源电压GND，并且第一CMOS驱动器电路102’中的n沟道MOS晶体管的源极端子耦合至负电源电压VNEG(时钟电平移位至该负电源电压)。
第二CMOS驱动器电路104’被配置为CMOS反相器，其输入耦合至节点NA2，并且其输出生成电平移位时钟信号CKOUT。第二CMOS驱动器电路104’中的p沟道MOS晶体管的源极端子耦合至地电源电压GND，并且第二CMOS驱动器电路104’中的n沟道MOS晶体管的源极端子耦合至负电源电压VNEG(时钟电平移位至该负电源电压)。
对于将时钟信号CK/CKN从VDD电压电平进行电平移位，以生成处于VNEG电压电平的电平移位时钟信号CKOUT/CKOUTN，GND电源电压被施加给节点VB(电压输入节点)。电压倍增器电路100操作为负倍压器(即，在高负电压模式下操作)，并且在节点VA(电压输出节点)处生成高负电压-VDD。该高负电压例如可用作用于功能电路的芯片上升压电压。VNEG电压电平优选大于或等于-VDD。在与时钟信号CK/CKN的频率相匹配的频率下且具有同相关系(其中CKOUTN与CKN同相，且CKOUT与CK同相)，经电平移位的时钟信号CKOUT/CKOUTN将在0伏特和VNEG伏特之间改变。图6示出了用于时钟信号CKOUT/CKOUTN的波形。
如下，电压倍增器100有利地仅根据两个时钟(CK/CKH和CKN/CKNH)操作为负倍压器(即，在高负电压模式下操作)：
将地参考电压GND施加给电压输入节点VB，当时钟信号CKH转换为2*VDD电压电平时，时钟信号CK同时处于VDD电压电平，并且n沟道MOS晶体管MN5导通且节点NA1充电为0(GND)电压电平。在下一个时钟循环期间，时钟信号CKH从2*VDD电压电平切换到0电压电平，其中时钟信号CK将状态从VDD电压电平变为0电压电平，并且节点NA相应地从0电压电平转换为-VDD电压电平。此外，节点NB1经由晶体管MN3放电至-VDD电压电平，并且断开晶体管MN5。以这种方式，节点NA1也转为-VDD电压电平。由于时钟信号CKN和CKHN的效果，节点NA2经由晶体管MN6充电至0(GND)电压电平。由于NA2处于0电压电平且NA1处于-VDD电压电平，该配置使得晶体管MN1导通，并且将-VDD电压电平电压传送到电压输出节点VA。在该负高电压模式的操作期间，节点NA1和NA2在0电压电平和-VDD电压电平之间切换，反之亦然。类似地，节点NB1和NB2在VDD电压电平和-VDD电压电平之间切换，反之亦然。
应注意，在假设输出处没有电流负载且没有电荷损失的理想操作条件下提到前述电压电平。
现在参照示出时钟电平移位器30的电路图的图7。类似的参考标号表示类似或相似的部件。时钟电平移位器30与图1的时钟电平移位器10的不同在于：第一CMOS驱动器电路102和第二CMOS驱动器电路104的输入连接。时钟电平移位器30接收在第一集合的电压电平之间改变的输入时钟信号CK/CKN，并且产生在第二集合的电压电平之间改变的输出时钟信号CKOUT/CKOUTN，第二集合的电压电平不同于第一集合的电压电平。在一个示例中，第一集合的电压电平可以为0和VDD伏特，并且第二集合的电压电平可以为0和VPOS伏特，其中VPOS伏特小于或等于约3*VDD伏特。
第一CMOS驱动器电路102被配置为CMOS反相器，其输入耦合至节点NB1，并且其输出生成电平移位后的时钟信号CKOUTN。第一CMOS驱动器电路102中的p沟道MOS晶体管的源极端子耦合至正电源电压VPOS(时钟信号电平移位至该正电源电压)，并且第一CMOS驱动器电路102中的n沟道MOS晶体管的源极端子被耦合以接收时钟信号CKHN。
第二CMOS驱动器电路104被配置为CMOS反相器，其输入耦合至节点NB2，并且其输出生成电平移位后的时钟信号CKOUT。第二CMOS驱动器电路104中的p沟道MOS晶体管的源极端子耦合至正电源电压VPOS(时钟信号电平移位至该正电源电压)，并且第二CMOS驱动器电路104中的n沟道MOS晶体管的源极端子被耦合以接收时钟信号CKH。
对于将时钟信号CK/CKN从VDD电压电平进行电平移位，以生成处于VPOS电压电平的电平移位时钟信号CKOUT/CKOUTN，VDD电源电压被施加给节点VA(电压输入节点)。电压倍增器电路100操作为正倍压器(即，在高正电压模式下操作)，并且在节点VB(电压输出节点)处生成高正电压2*VDD。该高正电压例如可用作用于功能电路的芯片上升压电压。VPOS电压电平优选小于或等于3*VDD。在与时钟信号CK/CKN的频率相匹配的频率下且具有同相关系(其中CKOUTN与CKN同相且CKOUT与CK同相)，经电平移位的时钟信号CKOUT/CKOUTN将在0伏特和VPOS伏特之间改变。图8示出了用于时钟信号CKOUT/CKOUTN的波形。
现在参照示出用于时钟电平移位器40的电路图的图9。类似的参考标号表示类似或相似的部件。时钟电平移位器40与图7的时钟电平移位器30不同在于：针对第一CMOS驱动器电路102’和第二CMOS驱动器电路104’施加的源极端子电压以及针对倍增器电路100施加的电源电压。时钟电平移位器40的不同还在于节点VB是电压输入节点且节点VA是电压输出节点。时钟电平移位器40接收在第一集合的电压电平之间改变的输入时钟信号CK/CKN，并且产生在第二集合的电压电平之间改变的输出时钟信号CKOUT/CKOUTN，第二集合的电压电平不同于第一集合的电压电平。在一个示例中，第一集合的电压电平可以是0和VDD伏特，并且第二集合的电压电平可以是0和VNEG伏特，其中VNEG伏特大于或等于约-VDD伏特。
第一CMOS驱动器电路102’被配置为CMOS反相器，其输入耦合至节点NB1，并且其输出生成电平移位时钟信号CKOUTN。第一CMOS驱动器电路102’中的p沟道MOS晶体管的源极端子耦合至VDD电源电压，并且第一CMOS驱动器电路102’中的n沟道MOS晶体管的源极端子耦合至负电源电压VNEG(时钟电平移位至该负电源电压)。
第二CMOS驱动器电路104’被配置为CMOS反相器，其输入耦合至节点NB2，并且其输出生成电平移位时钟信号CKOUT。第二CMOS驱动器电路104’中的p沟道MOS晶体管的源极端子耦合至VDD电源电压，并且第二CMOS驱动器电路104’中的n沟道MOS晶体管的源极端子耦合至负电源电压VNEG(时钟电平移位至该负电源电压)。
对于将时钟信号CK/CKN从VDD电压电平进行电平移位，以生成处于VNEG电压电平的电平移位时钟信号CKOUT/CKOUTN，GND电源电压被施加给节点VB(电压输入节点)。电压倍增器电路100操作为负倍压器(即，在高负电压模式下操作)，并且在节点VA(电压输出节点)处生成高负电压-VDD。该高负电压例如可用作用于功能电路的芯片上升压电压。VNEG电压电平优选大于或等于-VDD。在与时钟信号CK/CKN的频率相匹配的频率下且具有同相关系(其中，CKOUTN与CKN同相且CKOUT与CK同相)，经电平移位的时钟信号CKOUT/CKOUTN将在VDD伏特和VNEG伏特之间改变。图10示出了用于时钟信号CKOUT/CKOUTN的波形。
现在参照示出时钟电平移位器50的电路图的图11。类似的参考标号表示类似或相似的部件。时钟电平移位器50与图1的时钟电平移位器10的不同在于：第一CMOS驱动器电路102和第二CMOS驱动器电路104的输入和源极端子连接。时钟电平移位器50接收在第一集合的电压电平之间改变的输入时钟信号CK/CKN，并且产生在第二集合的电压电平之间改变的输出时钟信号CKOUT/CKOUTN，第二集合的电压电平不同于第一集合的电压电平。在一个示例中，第一集合的电压电平可以为0和VDD伏特，并且第二集合的电压电平可以为0和2*VDD伏特。
第一CMOS驱动器电路102被配置为CMOS反相器，其输入耦合以接收VDD电压，并且其输出生成经电平移位的时钟信号CKOUTN。第一CMOS驱动器电路102中的p沟道MOS晶体管的源极端子耦合至节点NA1，并且第一CMOS驱动器电路102中的n沟道MOS晶体管的源极端子被耦合以接收时钟信号CK。
第二CMOS驱动器电路104被配置为CMOS反相器，其输入耦合以接收VDD电压，并且其输出生成经电平移位的时钟信号CKOUT。第二CMOS驱动器电路104中的p沟道MOS晶体管的源极端子耦合至节点NA2，并且第二CMOS驱动器电路104中的n沟道MOS晶体管的源极端子被耦合以接收时钟信号CKN。
对于将时钟信号CK/CKN从VDD电压电平进行电平移位，以生成处于VPOS电压电平的电平移位时钟信号CKOUT/CKOUTN，VDD电源电压被施加给节点VA(电压输入节点)。电压倍增器电路100操作为正倍压器(即，在高正电压模式下操作)，并且在节点VB(电压输出节点)处生成高正电压2*VDD。该高正电压例如可用作用于功能电路的芯片上升压电压。在与时钟信号CK/CKN的频率相匹配的频率下且具有同相关系(其中CKOUTN与CKN同相且CKOUT与CK同相)，经电平移位的时钟信号CKOUT/CKOUTN将在0伏特和2*VDD伏特之间改变。图12示出了用于时钟信号CKOUT/CKOUTN的波形。
现在参照示出时钟电平移位器60的电路图的图13。类似的参考标号表示类似或相似的部件。时钟电平移位器60与图11的时钟电平移位器50的不同在于：第一CMOS驱动器电路102和第二CMOS驱动器电路104的输入和源极端子连接。时钟电平移位器60接收在第一集合的电压电平之间改变的输入时钟信号CK/CKN，并且产生在第二集合的电压电平之间改变的输出时钟信号CKOUT/CKOUTN，第二集合的电压电平不同于第一集合的电压电平。在一个示例中，第一集合的电压电平可以为0和VDD伏特，并且第二集合的电压电平可以为0和3*VDD伏特。
第一CMOS驱动器电路102被配置为CMOS反相器，其输入耦合以接收VDD电压，并且其输出生成经电平移位的时钟信号CKOUTN。第一CMOS驱动器电路102中的p沟道MOS晶体管的源极端子耦合至节点NB1，并且第一CMOS驱动器电路102中的n沟道MOS晶体管的源极端子被耦合以接收时钟信号CK。
第二CMOS驱动器电路104被配置为CMOS反相器，其输入耦合以接收VDD电压，并且其输出生成经电平移位的时钟信号CKOUT的输出。第二CMOS驱动器电路104中的p沟道MOS晶体管的源极端子耦合至节点NB2，并且第二CMOS驱动器电路104中的n沟道MOS晶体管的源极端子被耦合以接收时钟信号CKN。
对于将时钟信号CK/CKN从VDD电压电平进行电平移位，以生成处于VPOS电压电平的电平移位时钟信号CKOUT/CKOUTN，VDD电源电压被施加给节点VA(电压输入节点)。电压倍增器电路100操作为正倍压器(即，在高正电压模式下操作)，并且在节点VB(电压输出节点)处生成高正电压2*VDD。该高正电压例如可用作用于功能电路的芯片上升压电压。在与时钟信号CK/CKN的频率相匹配的频率下且具有同相关系(其中CKOUTN与CKN同相且CKOUT与CK同相)，经电平移位的时钟信号CKOUT/CKOUTN将在0伏特和3*VDD伏特之间改变。图14示出了用于时钟信号CKOUT/CKOUTN的波形。
图11和图13的实施例在独立生成或提供的VPOS电压不可用的情况下是有用的。时钟信号的电平移位可备选地针对VDD电压的整数倍来进行。因此，应注意，图1和图7的实施例的优势在于客户选择的VPOS电压可用于电平移位。
现在参照示出用于时钟电平移位器70的电路图的图15。类似的参考标号表示类似或相似的部件。时钟电平移位器70与图1的时钟电平移位器10不同在于：针对第一CMOS驱动器电路102’和第二CMOS驱动器电路104’施加的源极端子电压以及针对倍增器电路100施加的电源电压。时钟电平移位器70的不同还在于节点VB是电压输入节点且节点VA是电压输出节点。时钟电平移位器70接收在第一集合的电压电平之间改变的输入时钟信号CK/CKN，并且产生在第二集合的电压电平之间改变的输出时钟信号CKOUT/CKOUTN，第二集合的电压电平不同于第一集合的电压电平。在一个示例中，第一集合的电压电平可以是0和VDD伏特，并且第二集合的电压电平可以是VDD和VNEG伏特，其中VNEG伏特大于或等于约-VDD伏特。
第一CMOS驱动器电路102’被配置为CMOS反相器，其输入耦合至节点NA1，并且其输出生成电平移位时钟信号CKOUTN。第一CMOS驱动器电路102’中的p沟道MOS晶体管的源极端子被耦合以接收时钟信号CKN，并且第一CMOS驱动器电路102’中的n沟道MOS晶体管的源极端子耦合至负电源电压VNEG(时钟电平移位至该负电源电压)。
第二CMOS驱动器电路104’被配置为CMOS反相器，其输入耦合至节点NA2，并且其输出生成电平移位时钟信号CKOUT。第二CMOS驱动器电路104’中的p沟道MOS晶体管的源极端子被耦合以接收时钟信号CK，并且第二CMOS驱动器电路104’中的n沟道MOS晶体管的源极端子耦合至负电源电压VNEG(时钟电平移位至该负电源电压)。
对于将时钟信号CK/CKN从VDD电压电平进行电平移位，以生成处于VNEG电压电平的电平移位时钟信号CKOUT/CKOUTN，GND电源电压被施加给节点VB(电压输入节点)。电压倍增器电路100操作为负倍压器(即，在高负电压模式下操作)，并且在节点VA(电压输出节点)处生成高负电压-VDD。该高负电压例如可用作用于功能电路的芯片上升压电压。VNEG电压电平优选大于或等于-VDD。在与时钟信号CK/CKN的频率相匹配的频率下且具有同相关系(其中CKOUTN与CKN同相，且CKOUT与CK同相)，经电平移位的时钟信号CKOUT/CKOUTN将在VDD伏特和VNEG伏特之间改变。图16示出了用于时钟信号CKOUT/CKOUTN的波形。
现在参照示出时钟电平移位器80的电路图的图17。类似的参考标号表示类似或相似的部件。时钟电平移位器80与图13的时钟电平移位器60的不同在于：第一CMOS驱动器电路102’和第二CMOS驱动器电路104’的输入和源极端子连接。时钟电平移位器80接收在第一集合的电压电平之间改变的输入时钟信号CK/CKN，并且产生在第二集合的电压电平之间改变的输出时钟信号CKOUT/CKOUTN，第二集合的电压电平不同于第一集合的电压电平。在一个示例中，第一集合的电压电平可以为0和VDD伏特，并且第二集合的电压电平可以是VDD和VNEG伏特，其中VNEG伏特大于或等于约-VDD伏特。
第一CMOS驱动器电路102’被配置为CMOS反相器，其输入耦合至地电压GND，并且其输出生成电平移位时钟信号CKOUTN。第一CMOS驱动器电路102’中的p沟道MOS晶体管的源极端子被耦合以接收时钟信号CK，并且第一CMOS驱动器电路102’中的n沟道MOS晶体管的源极端子耦合至节点NA1。
第二CMOS驱动器电路104’被配置为CMOS反相器，其输入耦合至地电压GND，并且其输出生成电平移位时钟信号CKOUT。第二CMOS驱动器电路104’中的p沟道MOS晶体管的源极端子被耦合以接收时钟信号CKN，并且第二CMOS驱动器电路104’中的n沟道MOS晶体管的源极端子耦合至节点NA2。
对于将时钟信号CK/CKN从VDD电压电平进行电平移位，以生成处于VNEG电压电平的电平移位时钟信号CKOUT/CKOUTN，GND电源电压被施加给节点VB(电压输入节点)。电压倍增器电路100操作为负倍压器(即，在高负电压模式下操作)，并且在节点VA(电压输出节点)处生成高负电压-VDD。该高负电压例如可用作用于功能电路的芯片上升压电压。VNEG电压电平优选大于或等于-VDD。在与时钟信号CK/CKN的频率相匹配的频率下且具有同相关系(其中CKOUTN与CKN同相，且CKOUT与CK同相)，经电平移位的时钟信号CKOUT/CKOUTN将在VDD伏特和VNEG伏特之间改变。图18示出了用于时钟信号CKOUT/CKOUTN的波形。
通过示例性和非限制性示例，本发明示例性实施例的完整和有益的描述提供了前面的描述。然而，本领域技术人员在结合附图和所附权利要求的情况下根据前面的描述可以明白各种修改和更改。然而，本发明的教导的所有这些和类似修改仍将落入所附权利要求限定的本发明的范围内。

Claims (37)

1.一种电路，包括：
电压倍增器电路，具有被配置为接收第一电压的输入电压节点和被配置为生成从所述第一电压倍增的第二电压的输出电压节点，并且包括：
第一中间节点和第二中间节点，分别电容性地耦合以接收第一时钟信号的相反相位，所述第一时钟信号的电压在地电压和第一电压电平之间改变；以及
第三中间节点和第四中间节点，分别电容性地耦合以接收第二时钟信号的相反相位，所述第二时钟信号的电压在所述地电压和第二电压电平之间改变，所述第二电压电平大于所述第一电压电平；
第一CMOS驱动器电路，具有耦合至所述第一中间节点的输入、耦合以接收电平移位电压的第一源极端子、第二源极端子以及被配置为生成从所述第一时钟信号进行电平移位的第三时钟信号的一个相位的输出；以及
第二CMOS驱动器电路，具有耦合至所述第二中间节点的输入、耦合以接收电平移位电压的第一源极端子、第二源极端子以及被配置为生成从所述第一时钟信号进行电平移位的第三时钟信号的另一相位的输出。
2.根据权利要求1所述的电路，其中所述第一CMOS驱动器电路和所述第二CMOS驱动器电路的所述第二源极端子被配置为接收所述第一时钟信号的相反相位，并且其中所述电压倍增器电路的所述输入电压节点处的所述第一电压是正电源电压，并且其中所述电平移位电位是正电压。
3.根据权利要求2所述的电路，其中所述正电源电压等于所述第一电压电平。
4.根据权利要求2所述的电路，其中所述第三时钟信号具有在所述地电压和所述电平移位电压的所述正电压之间改变的电压。
5.根据权利要求1所述的电路，其中所述第一CMOS驱动器电路和所述第二CMOS驱动器电路的所述第二源极端子被配置为接收地电压，并且其中所述电压倍增器电路的所述输入电压节点处的所述第一电压是所述地电压，并且其中所述电平移位电压是负电压。
6.根据权利要求5所述的电路，其中所述第三时钟信号具有在所述地电压和所述电平移位电压的所述负电压之间改变的电压。
7.根据权利要求1所述的电路，其中所述第一CMOS驱动器电路和所述第二CMOS驱动器电路的所述第二源极端子被配置为接收所述第一时钟信号的相反相位，并且其中所述电压倍增器电路的所述输入电压节点处的所述第一电压是地电源电压，并且其中所述电平移位电压是负电压。
8.根据权利要求7所述的电路，其中所述第三时钟信号具有在所述第一时钟信号的所述第一电压电平和所述电平移位电压的所述负电压之间改变的电压。
9.根据权利要求1所述的电路，其中所述电压倍增器电路包括以交叉耦合配置连接的第一晶体管和第二晶体管，其中所述第一晶体管耦合在第一节点和所述第一中间节点之间，并且其中所述第二晶体管耦合在所述第一节点和所述第二中间节点之间。
10.根据权利要求9所述的电路，其中所述第一节点是所述输入电压节点或所述输出电压节点中的一个。
11.根据权利要求9所述的电路，其中所述电压倍增器电路还包括以交叉耦合配置连接的第三晶体管和第四晶体管，其中所述第三晶体管耦合在所述第一中间节点和所述第三中间节点之间，并且其中所述第四晶体管耦合在所述第二中间节点和所述第四中间节点之间。
12.根据权利要求11所述的电路，其中所述电压倍增器电路还包括：
第五晶体管，耦合在所述第一中间节点和第二节点之间，并且具有耦合至所述第三中间节点的控制端子；以及
第六晶体管，耦合在所述第二中间节点和所述第二节点之间，并且具有耦合至所述第四中间节点的控制端子。
13.根据权利要求12所述的电路，其中所述第二节点是所述输入电压节点或所述输出电压节点中的一个。
14.一种电路，包括：
电压倍增器电路，具有被配置为接收第一电压的输入电压节点和被配置为生成从所述第一电压倍增的第二电压的输出电压节点，并且包括：
第一中间节点和第二中间节点，分别电容性地耦合以接收第一时钟信号的相反相位，所述第一时钟信号的电压在地电压和第一电压电平之间改变；以及
第三中间节点和第四中间节点，分别电容性地耦合以接收第二时钟信号的相反相位，所述第二时钟信号的电压在所述地电压和第二电压电平之间改变，所述第二电压电平大于所述第一电压电平；
第一CMOS驱动器电路，具有耦合至参考电压的输入、耦合至所述第一中间节点或所述第三中间节点中的一个的第一源极端子、耦合以接收所述第一时钟信号的相位的第二源极端子以及被配置为生成从所述第一时钟信号进行电平移位的第三时钟信号的一个相位的输出；以及
第二CMOS驱动器电路，具有耦合至所述参考电压的输入、耦合至所述第二中间节点或所述第四中间节点中的一个的第一源极端子、耦合以接收所述第一时钟信号的另一相位的第二源极端子以及被配置为生成从所述第一时钟信号进行电平移位的第三时钟信号的另一相位的输出。
15.根据权利要求14所述的电路，其中所述参考电压是正电源电压，并且其中所述电压倍增器电路的所述输入电压节点处的所述第一电压是所述正电源电压。
16.根据权利要求15所述的电路，其中所述正电源电压等于所述第一电压电平。
17.根据权利要求15所述的电路，其中所述第三时钟信号具有在地电压和至少两倍的所述正电源电压之间改变的电压。
18.根据权利要求15所述的电路，其中所述第一CMOS驱动器电路和所述第二CMOS驱动器电路的所述第一源极端子分别耦合至所述第一中间节点和所述第二中间节点。
19.根据权利要求15所述的电路，其中所述第一CMOS驱动器电路和所述第二CMOS驱动器电路的所述第一源极端子分别耦合至所述第三中间节点和所述第四中间节点。
20.根据权利要求14所述的电路，其中所述参考电压是地电压，并且其中所述电压倍增器电路的所述输入电压节点处的所述第一电压是所述地电压。
21.根据权利要求20所述的电路，其中所述第三时钟信号具有在所述第一电压电平和所述第一电压电平的负值之间改变的电压。
22.根据权利要求14所述的电路，其中所述电压倍增器电路包括以交叉耦合配置连接的第一晶体管和第二晶体管，其中所述第一晶体管耦合在第一节点和所述第一中间节点之间，并且其中所述第二晶体管耦合在所述第一节点和所述第二中间节点之间。
23.根据权利要求22所述的电路，其中所述第一节点是所述输入电压节点或所述输出电压节点中的一个。
24.根据权利要求22所述的电路，其中所述电压倍增器电路还包括以交叉耦合配置连接的第三晶体管和第四晶体管，其中所述第三晶体管耦合在所述第一中间节点和所述第三中间节点之间，并且其中所述第四晶体管耦合在所述第二中间节点和所述第四中间节点之间。
25.根据权利要求24所述的电路，其中所述电压倍增器电路还包括：
第五晶体管，耦合在所述第一中间节点和第二节点之间，并且具有耦合至所述第三中间节点的控制端子；以及
第六晶体管，耦合在所述第二中间节点和所述第二节点之间，并且具有耦合至所述第四中间节点的控制端子。
26.根据权利要求25所述的电路，其中所述第二节点是所述输入电压节点或所述输出电压节点中的一个。
27.一种电路，包括：
电压倍增器电路，具有被配置为接收第一电压的输入电压节点和被配置为生成从所述第一电压倍增的第二电压的输出电压节点，并且包括：
第一中间节点和第二中间节点，分别电容性地耦合以接收第一时钟信号的相反相位，所述第一时钟信号的电压在地电压和第一电压电平之间改变；以及
第三中间节点和第四中间节点，分别电容性地耦合以接收第二时钟信号的相反相位，所述第二时钟信号的电压在所述地电压和第二电压电平之间改变，所述第二电压电平大于所述第一电压电平；
第一CMOS驱动器电路，具有耦合至所述第三中间节点的输入、耦合以接收电平移位电压的第一源极端子、第二源极端子以及被配置为生成从所述第一时钟信号进行电平移位的第三时钟信号的一个相位的输出；以及
第二CMOS驱动器电路，具有耦合至所述第四中间节点的输入、耦合以接收电平移位电压的第一源极端子、第二源极端子以及被配置为生成从所述第一时钟信号进行电平移位的第三时钟信号的另一相位的输出。
28.根据权利要求27所述的电路，其中所述第一CMOS驱动器电路和所述第二CMOS驱动器电路的所述第二源极端子被配置为接收所述第二时钟信号的相反相位，并且其中所述电压倍增器电路的所述输入电压节点处的所述第一电压是正电源电压，并且其中所述电平移位电压是正电压。
29.根据权利要求28所述的电路，其中所述正电源电压等于所述第一电压电平。
30.根据权利要求28所述的电路，其中所述第三时钟信号具有在所述地电压和所述电平移位电压的所述正电压之间改变的电压。
31.根据权利要求27所述的电路，其中所述第一CMOS驱动器电路和所述第二CMOS驱动器电路的所述第二源极端子被配置为接收所述第一电压电平，并且其中所述电压倍增器电路的所述输入电压节点处的所述第一电压是所述地电压，并且其中所述电平移位电压是负电压。
32.根据权利要求31所述的电路，其中所述第三时钟信号具有在所述第一电压电平和所述电平移位电压的所述负电压之间改变的电压。
33.根据权利要求28所述的电路，其中所述电压倍增器电路包括以交叉耦合配置连接的第一晶体管和第二晶体管，其中所述第一晶体管耦合在第一节点和所述第一中间节点之间，并且其中所述第二晶体管耦合在所述第一节点和所述第二中间节点之间。
34.根据权利要求33所述的电路，其中所述第一节点是所述输入电压节点或所述输出电压节点中的一个。
35.根据权利要求33所述的电路，其中所述电压倍增器电路还包括以交叉耦合配置连接的第三晶体管和第四晶体管，其中所述第三晶体管耦合在所述第一中间节点和所述第三中间节点之间，并且其中所述第四晶体管耦合在所述第二中间节点和所述第四中间节点之间。
36.根据权利要求35所述的电路，其中所述电压倍增器电路还包括：
第五晶体管，耦合在所述第一中间节点和第二节点之间，并且具有耦合至所述第三中间节点的控制端子；以及
第六晶体管，耦合在所述第二中间节点和所述第二节点之间，并且具有耦合至所述第四中间节点的控制端子。
37.根据权利要求36所述的电路，其中所述第二节点是所述输入电压节点或所述输出电压节点中的一个。
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