CN109698136A - 一种射频soi芯片的封装方法及封装结构 - Google Patents
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Abstract
本发明提供一种射频SOI芯片的封装方法及封装结构，所述封装方法包括以下步骤：S1：提供一基于SOI晶圆制造的射频器件片；S2：在器件片正面进行晶圆级环氧模塑料封装，得到第一塑封层；S3：去除背衬底，并在器件片背面进行晶圆级环氧模塑料封装，得到第二塑封层；S4：在第二塑封层中形成与射频器件焊盘位置相对应的第一通孔；S5：继续形成暴露出焊盘的第二通孔；S6：于第一通孔及第二通孔中形成与焊盘连接的导电柱。本发明通过引入3D封装/晶圆级成型/穿塑孔工艺，可以降低工艺难度。另外，通过双面成型，避免了键合硅晶圆载片，可以彻底避免硅衬底对射频信号的吸收，避免谐波畸变或损耗风险，并且有效改善SOI器件的导热性能，提高封装后模组的性能。
Description
技术领域
本发明属于芯片封装领域，涉及一种射频SOI芯片的封装方法及封装结构。
背景技术
在半导体技术中，目前很多产品都需要薄片(8英寸，晶圆厚度<＝150um)的处理方法。目前常用的方法有两种：一种是Disco的Taiko Wafer方法；另一种是键合方法；两种方法的设备耗资巨大，而且两种方法需要的耗材费用也相当高，同时产量(Throughput)较低。
在射频器件中，包括射频前端器件，由于衬底硅的吸收射频信号，会产生谐波畸变(harmonic distortion)或谐波损耗(harmonic loss)，这样，射频信号的损失比较大，所以考虑将绝缘体上硅(SOI)硅片的硅衬底切除，减少因硅衬底的损耗，但是由于减薄后的硅片厚度比较薄，只能通过在器件(device)的正面键合(bonding)一片载片(carrier wafer)，以方便进行硅通孔(TSV)工艺将引线从背面引出。但是，这样的一个改进，由于载片目前还是使用硅晶圆，所以Q值提高有限；同时，由于把埋氧层(BOX)下面的硅衬底(Si substrate)去掉了，使得SOI器件的导热性变差了。
现有的薄片芯片封装方法包括如下步骤：
(1)晶圆键合(Wafer Bonding)：提供射频SOI及载片，将射频SOI正面与载片共晶键合(Eutectic Bonding)；
(2)器件晶圆研磨(Device wafer(Si)grinding)：通过研磨将器件晶圆背面的Si减薄；
(3)器件晶圆湿法去除(Device wafer(Si)wet strip)：通过湿法腐蚀去除器件晶圆背面剩余的Si；
(4)TSV光刻与刻蚀(TSV Photo&Etch)：在器件晶圆背面形成光阻层，并通过光刻在所述光阻层中形成开口，通过所述开口对器件晶圆进行刻蚀，形成暴露出器件晶圆正面的焊盘背面的硅通孔；
(5)光阻去除及阻挡层、种子层沉积(PR strip and barrier and seeddeposition)：去除光阻层，在硅通孔底部及侧壁沉积阻挡层及种子层；
(6)光刻与铜电镀，以及湿法刻蚀与氧化层沉积(Photo&Cu ECP，Wet etch&Oxidedep)：在硅通孔中形成Cu导电柱，通过湿法腐蚀去除硅通孔外多余的金属，并在器件晶圆背面沉积氧化层；
(7)再布线层电镀及去除(RDL plating and strip)：进行光刻工艺，并在器件晶圆背面形成与Cu导电柱连接的再布线层，然后去除多余的材料层，并进行湿法腐蚀；
(8)凸点下金属层溅射(UBM Sputter)：在器件晶圆背面形成PBO(Polybenzoxazole，聚苯并恶唑)层，并在PBO层中形成暴露出所述再布线层的开口；然后通过物理气相沉积法(PVD)在PBO层表面及暴露出的再布线层表面形成凸点下金属层；
(9)凸点电镀(Bump plating)：在所述凸点下金属层表面形成光阻层，并在所述光阻层中形成开口，在所述开口中形成Cu/Ni凸点下金属层，然后电镀形成凸点；接着再去除光阻层，湿法腐蚀掉多余的凸点下金属层，并进行凸点的回流；
(10)晶圆贴片及切割(Wafer mount/dicing)：进行贴片，然后通过划片将晶粒(die)分离；
(11)倒装芯片安装(Flip chip bonding)：将芯片倒装焊接在PCB板或其它封装基板上；
(12)毛细效应底部填充(Capillary Under fill)：把填充胶分配涂覆到组装好的器件边缘，利用液体的“毛细效应”使胶水渗透填充满芯片底部，而后加热使填充胶与芯片基材、焊点和PCB基板三者为一体；
(13)成型(Molding)：其中毛细效应底部填充+成型也可以用模塑底部填充(MUF)来代替；
(14)锡球植球(Solder ball attach)：进行锡球植球并回流；
(15)封装元件切割(Package singulation)：进行切割，得到独立的封装元件。
在目前的工艺流程中，通过Si晶圆键合来处理薄片的技术成本过高，同时工艺复杂，并且产量非常低。因此，如何提供一种新的射频SOI芯片的封装方法及封装结构，以降低工艺难度，并提高封装后模组的性能，成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种射频SOI芯片的封装方法及封装结构，用于解决现有技术中通过Si晶圆键合来处理薄片的技术成本过高，同时工艺复杂，并且产量非常低的问题。
为实现上述目的及其他相关目的，本发明提供一种射频SOI芯片的封装方法，包括以下步骤：
S1：提供一基于SOI晶圆制造的器件片，其中，所述器件片背面为所述SOI晶圆的背衬底，所述器件片中制造有多个射频器件，且所述射频器件设有焊盘；
S2：在所述器件片正面进行晶圆级环氧模塑料封装，得到第一塑封层；
S3：去除所述背衬底，并在去除了所述背衬底的器件片背面进行晶圆级环氧模塑料封装，得到第二塑封层；
S4：在所述第二塑封层中形成与所述焊盘位置相对应的第一通孔；
S5：基于所述第一通孔在所述器件片中形成暴露出所述焊盘的第二通孔；
S6：于所述第一通孔及第二通孔中形成与所述焊盘连接的导电柱。
可选地，所述第一塑封层的厚度范围是0.3-0.5mm，所述第二塑封层的厚度范围是0.1-0.5mm。
可选地，于所述步骤S3中，去除所述背衬底包括：首先将所述背衬底减薄至预设厚度，然后通过湿法腐蚀去除剩余的所述背衬底。
可选地，所述预设厚度为5-10μm。
可选地，于所述步骤S4中，采用激光钻孔法形成所述第一通孔。
可选地，所述激光钻孔法采用波长为532nm的绿光。
可选地，于所述步骤S6中，所述导电柱包括导电芯层及包围所述导电芯层侧壁及底部的扩散阻挡层。
可选地，所述射频SOI芯片的封装方法还包括步骤：
S7：形成与所述导电柱连接的再布线层；
S8：形成与所述再布线层连接的凸块结构。
可选地，所述射频SOI芯片的封装方法还包括步骤：
S9：将步骤S8获得的结构进行贴片，并通过划片分割得到多个单独的晶粒；
S10：通过所述凸块结构将所述晶粒倒装焊接于封装基板的一面上，并在所述封装基板的另一面上进行植球；
S11：切割所述封装基板，分割得到多个独立的射频SOI芯片封装结构。
本发明还提供一种射频SOI芯片封装结构，包括器件层及导电柱，所述器件层中设有基于SOI晶圆制造的射频器件，且所述射频器件设有焊盘，其中：所述器件层正面设有第一塑封层，背面设有第二塑封层，所述导电柱穿通所述第二塑封层并往所述焊盘方向延伸，直至与所述焊盘连接。
如上所述，本发明的射频SOI芯片的封装方法及封装结构，具有以下有益效果：本发明通过引入3D封装/晶圆级成型/穿塑孔工艺，可以降低工艺难度。另外，通过双面成型，可以彻底避免硅衬底对射频信号的吸收，避免谐波畸变或损耗风险，并且有效改善SOI器件的导热性能，提高封装后模组的性能。
附图说明
图1显示为本发明的射频SOI芯片的封装方法的工艺流程图。
图2显示为本发明的射频SOI芯片的封装方法提供的器件片的结构示意图。
图3显示为本发明的射频SOI芯片的封装方法在所述器件片正面进行晶圆级环氧模塑料封装，得到第一塑封层的示意图。
图4显示为本发明的射频SOI芯片的封装方法将所述背衬底减薄至预设厚度的示意图。
图5显示为本发明的射频SOI芯片的封装方法通过湿法腐蚀去除剩余的所述背衬底的示意图。
图6显示为本发明的射频SOI芯片的封装方法在去除了所述背衬底的器件片背面进行晶圆级环氧模塑料封装，得到第二塑封层的示意图。
图7显示为本发明的射频SOI芯片的封装方法在所述第二塑封层中形成与所述焊盘位置相对应的第一通孔的示意图。
图8显示为本发明的射频SOI芯片的封装方法基于所述第一通孔在所述器件片中形成暴露出所述焊盘的第二通孔的示意图。
图9显示为本发明的射频SOI芯片的封装方法于所述第一通孔及第二通孔中形成与所述焊盘连接的导电柱的示意图。
图10显示为本发明的射频SOI芯片的封装方法在所述第二塑封层表面形成第二绝缘层的示意图。
图11显示为本发明的射频SOI芯片的封装方法形成与所述导电柱连接的再布线层的示意图。
图12显示为本发明的射频SOI芯片的封装方法形成与所述再布线层连接的凸块结构的示意图。
图13显示为本发明的射频SOI芯片的封装方法将步骤S8获得的结构进行贴片，并通过划片分割得到多个单独的晶粒的示意图。
图14显示为图13中虚线框所示区域单个晶粒的放大结构示意图。
图15显示为本发明的射频SOI芯片的封装方法通过所述凸块结构将所述晶粒倒装焊接于封装基板的一面上的示意图。
图16显示为图15中虚线框所示区域的放大结构示意图。
图17显示为本发明的射频SOI芯片的封装方法在所述封装基板的另一面上进行植球的示意图。
图18显示为本发明的射频SOI芯片的封装方法切割所述封装基板，分割得到的独立射频SOI芯片封装结构的示意图。
图19显示为本发明的射频SOI芯片封装结构的示意图。
元件标号说明
S1～S6 步骤
1 器件片
101 背衬底
102 焊盘
103 第一绝缘层
2 第一塑封层
3 第二塑封层
4 第一通孔
5 第二通孔
6 导电柱
601 导电芯层
602 扩散阻挡层
7 第二绝缘层
8 再布线层
9 凸块结构
901 凸块下金属层
902 焊球
10 PBO层
11 晶粒粘贴膜
12 晶粒
13 封装基板
14 填充胶
15 锡球
16 射频SOI芯片封装结构
17 器件层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图19。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本发明提供一种射频SOI芯片的封装方法，请参阅图1，显示为该方法的工艺流程图，包括以下步骤：
S1：提供一基于SOI晶圆制造的器件片，其中，所述器件片背面为所述SOI晶圆的背衬底，所述器件片中制造有多个射频器件，且所述射频器件设有焊盘；
S2：在所述器件片正面进行晶圆级环氧模塑料封装，得到第一塑封层；
S3：去除所述背衬底，并在去除了所述背衬底的器件片背面进行晶圆级环氧模塑料封装，得到第二塑封层；
S4：在所述第二塑封层中形成与所述焊盘位置相对应的第一通孔；
S5：基于所述第一通孔在所述器件片中形成暴露出所述焊盘的第二通孔；
S6：于所述第一通孔及第二通孔中形成与所述焊盘连接的导电柱。
首先请参阅图2，执行步骤S1：提供一基于SOI晶圆制造的器件片1。
通常，SOI晶圆自下而上依次包括背衬底、埋氧层(BOX层)及顶层硅，器件制作于所述顶层硅中及其表面。本实施例中，所述器件片1背面为所述SOI晶圆的背衬底101，且所述器件片1中制造有多个射频器件，所述射频器件设有焊盘102，作为所述射频器件的电性引出部。
作为示例，所述器件片1为晶圆级。需要指出的是，为了图示的方便，图2中仅示出了一个焊盘102，但实际上，所述器件片1中设有多个所述焊盘，此处不应过分限制本发明的保护范围。
本实施例中，所述器件片1正面还设有用于保护所述焊盘102的第一绝缘层103，所述第一绝缘层103的材料包括但不限于二氧化硅(SiO2)。
然后请参阅图3，执行步骤S2：在所述器件片1正面进行晶圆级环氧模塑料封装(waferEMC molding)，得到第一塑封层2。
环氧模塑料(Epoxy molding compound)封装，简称EMC封装。其中，EMC是一种热固性塑料(Thermosetting plastic)，是半导体封装常见的封装材料之一，主要成分有填充剂、环氧树脂、固化剂、偶联剂、阻燃剂、脱模剂、改性添加剂等；其中填充剂含量最高，可以改善环氧树脂的参数和性能，如降低膨胀系数、提高热导率、增加弹性模量等；环氧树脂作为基体树脂将其他组分结合在一起，环氧树脂决定了EMC固化物的机械、电气、耐热等性能。EMC具有高可靠性、高导热性、高耐热耐湿性和低应力、低膨胀系数等优良性能，其作为所述第一塑封层2的材料，可以避免所述器件片1正面受到外部环境的破坏，同时EMC也起到一定的散热效果。
作为示例，所述第一塑封层的厚度范围是0.3-0.5mm。
接着请参阅图4-6，执行步骤S3：去除所述背衬底101，并在去除了所述背衬底101的器件片背面进行晶圆级环氧模塑料封装，得到第二塑封层3。
具体的，去除所述背衬底101之后暴露出SOI晶圆的埋氧层(未标号)。本实施中，去除所述背衬底101分为两步进行：
(1)如图4所示，首先将所述背衬底101减薄至预设厚度，本实施例中，所述预设厚度为5-10μm。作为示例，采用化学机械研磨法或激光切割法减薄所述背衬底101.
(2)如图5所示，然后通过湿法腐蚀去除剩余的所述背衬底101。根据不同的背衬底材料，可采用相应的腐蚀液，此技术为本领域技术人员所熟知，此处不再赘述。
如图6所示，显示为在去除了所述背衬底的器件片背面进行晶圆级环氧模塑料封装，得到所述第二塑封层3的示意图。本实施例中，所述第二塑封层3的厚度范围是0.1-0.5mm。
再请参阅图7，执行步骤S4：在所述第二塑封层3中形成与所述焊盘102位置相对应的第一通孔4。
作为示例，采用激光钻孔法形成所述第一通孔4，采用的激光可以是波长为532nm的绿光。
再请参阅图8，执行步骤S5：基于所述第一通孔4在所述器件片中形成暴露出所述焊盘102的第二通孔105。
具体的，首先形成覆盖所述第二塑封层3的光阻层，然后通过曝光、显影等光刻工艺将所述光阻图形化，然后以图形化的光阻层及形成有所述第一通孔4的第二塑封层3为掩模，采用TSV刻蚀等常规工艺，刻蚀得到所述第二通孔105。
最后请参阅图9-10，执行步骤S6：于所述第一通孔4及第二通孔5中形成与所述焊盘102连接的导电柱6。
具体的，如图9所示，所述导电柱6包括导电芯层601及包围所述导电芯层601侧壁及底部的扩散阻挡层602。所述导电芯层601的材料包括但不限于Cu、Ag、W等电的良导体。
作为示例，首先沉积扩散阻挡层602，所述扩散阻挡层602覆盖所述第二塑封层3上表面、所述第一通孔4及第二通孔5的侧壁及所述第二通孔5的底面；然后在位于所述第一通孔4及第二通孔5中的所述扩散阻挡层602表面形成种子层(未图示)；再基于所述种子层电镀得到填充满所述第一通孔4及第二通孔5的导电芯层601；最后采用湿法腐蚀去除所述第一通孔4外多余的扩散阻挡层602。
如图10所示，本步骤还包括进一步在所述第二塑封层3表面沉积第二绝缘层7，所述第二绝缘层7的材料包括但不限于二氧化硅。
至此，完成了射频SOI芯片的初步晶圆级封装。本发明的射频SOI芯片的封装方法通过引入晶圆级成型/穿塑孔工艺，可以降低工艺难度。另外，通过双面成型，避免了键合硅晶圆载片，可以彻底避免硅衬底对射频信号的吸收，避免谐波畸变或损耗风险，并且有效改善SOI器件的导热性能，提高封装后模组的性能。
进一步的，本发明的本发明的射频SOI芯片的封装方法还可以包括以下封装流程：
如图11所示，执行步骤S7：形成与所述导电柱6连接的再布线层8。
具体的，再布线层(RDL)再布线层是倒装芯片组件中芯片与封装之间的接口界面，可包括单层或多层金属走线，用于将裸片的I/O焊盘向外绑定到诸如凸点焊盘等其它位置。凸点通常以栅格图案布置，每个凸点都浇铸有两个焊盘(一个在顶部，一个在底部)，它们分别连接再布线层和封装基板。因此重新布线层被用作连接I/O焊盘和凸点焊盘的层，用于将I/O焊盘重新分配到凸点焊盘，整个过程不会改变I/O焊盘布局。
作为示例，首先形成覆盖所述第二绝缘层7的光阻层，然后通过曝光、显影等光刻工艺将所述光阻图形化，然后以图形化的光阻层作为掩模，采用电镀工艺或其它沉积工艺，形成所述再布线层，然后去除所述光阻层。
如图12所示，执行步骤S8：形成与所述再布线层8连接的凸块结构9。
具体的，所述凸块结构包括凸块下金属层(UBM)901及位于所述凸块下金属层901上的焊球902。
作为示例，首先于所述第二绝缘层10表面形成PBO(Polybenzoxazole，聚苯并恶唑)层10，并在所述PBO层10中形成暴露出所述再布线层8至少一部分的开口，然后采用物理气相沉积法(PVD)在所述PBO层10表面及所述开口中沉积第一金属层，并在所述第一金属层表面形成光阻层，通过曝光、显影等光刻工艺在所述光阻层中对应位置再次开口，并于开口处沉积得到第二金属层，所述第一金属层及第二金属层共同作为凸块下金属层901；然后于所述凸块下金属层901上电镀得到焊料凸块，接着去掉光阻层，并湿法腐蚀去除所述PBO层10表面多余的第一金属层，再进行回流工艺，使所述焊料凸块圆化成为焊球902。
作为示例，所述凸块下金属层901包括Cu/Ni复合层或Ti/Cu复合层。所述焊料凸块包括Sn/Ag复合层或Sn/Cu复合层，所述焊球902的直径范围是30-100μm，高度范围是50-100μm。
如图13-14所示，执行步骤S9：将步骤S8获得的结构进行贴片，并通过划片分割得到多个单独的晶粒12。其中，图13显示为将步骤S8获得的晶圆级结构粘贴于晶粒粘贴膜(Die Attach Film，简称DAF)11表面，并进行划片的示意图。图14显示为图13中虚线框所示区域单个晶粒12的放大结构示意图。后续可通过拾取工艺将单独的晶粒12从所述晶粒粘贴膜11表面取下。
如图15-17所示，执行步骤S10，包括如下两步：
(1)如图15所示，通过所述凸块结构9将所述晶粒12倒装焊接于封装基板13的一面上。图16显示为图15中虚线框所示区域的放大结构示意图。
具体的，所述封装基板13包括但不限于印制电路板(Printed Circuit Board，简称PCB板)。本实施例中，在倒装焊接完毕后，还进行毛细效应底部填充(Capillary Underfill)，即把填充14胶涂覆到组装好的器件边缘，利用液体的“毛细效应”使胶水渗透填充满芯片底部，而后加热使填充胶14与芯片基材、焊点和PCB基板三者为一体。
(2)如图17所示，继续在所述封装基板13的另一面上进行植球。
具体的，首先进行锡球接触，然后进行助焊剂清洗剂回流，其中，锡球直径范围在150-350μm。
最后执行步骤S11：切割所述封装基板13，分割得到多个独立的射频SOI芯片封装结构。如图18所示，显示为分割得到的独立射频SOI芯片封装结构16的示意图。
后续还可进一步进行SMT上板流程，其中SMT为表面贴装技术(Surface MountTechnology)的缩写，它是一种将无引脚或短引线表面组装元器件(简称SMC/SMD，中文称片状元器件)安装在印制电路板(Printed Circuit Board，PCB)的表面或其它基板的表面上，通过回流焊或浸焊等方法加以焊接组装的电路装连技术。
本发明的射频SOI芯片的封装方法通过引入3D封装/晶圆级成型/穿塑孔工艺，可以降低工艺难度。另外，通过双面成型，可以彻底避免硅衬底对射频信号的吸收，避免谐波畸变或损耗风险，并且有效改善SOI器件的导热性能，提高封装后模组的性能。
实施例二
本发明还提供一种射频SOI芯片封装结构，请参阅图19，显示为该射频SOI芯片封装结构的示意图，包括器件层17及导电柱6，所述器件层17中设有基于SOI晶圆制造的射频器件，且所述射频器件设有焊盘102，其中：所述器件层17正面设有第一塑封层2，背面设有第二塑封层3，所述导电柱6穿通所述第二塑封层2并往所述焊盘102方向延伸，直至与所述焊盘102连接。
本发明的射频SOI芯片封装结构由于采用双面塑封结构，避免了键合硅晶圆载片，可以彻底避免硅衬底对射频信号的吸收，避免谐波畸变或损耗风险，并且有效改善SOI器件的导热性能，提高封装后模组的性能。
综上所述，本发明的射频SOI芯片的封装方法及封装结构，通过引入3D封装/晶圆级成型/穿塑孔工艺，可以降低工艺难度。另外，通过双面成型，避免了键合硅晶圆载片，可以彻底避免硅衬底对射频信号的吸收，避免谐波畸变或损耗风险，并且有效改善SOI器件的导热性能，提高封装后模组的性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种射频SOI芯片的封装方法，其特征在于，包括以下步骤：
S1：提供一基于SOI晶圆制造的器件片，其中，所述器件片背面为所述SOI晶圆的背衬底，所述器件片中制造有多个射频器件，且所述射频器件设有焊盘；
S2：在所述器件片正面进行晶圆级环氧模塑料封装，得到第一塑封层；
S3：去除所述背衬底，并在去除了所述背衬底的器件片背面进行晶圆级环氧模塑料封装，得到第二塑封层；
S4：在所述第二塑封层中形成与所述焊盘位置相对应的第一通孔；
S5：基于所述第一通孔在所述器件片中形成暴露出所述焊盘的第二通孔；
S6：于所述第一通孔及第二通孔中形成与所述焊盘连接的导电柱。
2.根据权利要求1所述的射频SOI芯片的封装方法，其特征在于：所述第一塑封层的厚度范围是0.3-0.5mm，所述第二塑封层的厚度范围是0.1-0.5mm。
3.根据权利要求1所述的射频SOI芯片的封装方法，其特征在于：于所述步骤S3中，去除所述背衬底包括：首先将所述背衬底减薄至预设厚度，然后通过湿法腐蚀去除剩余的所述背衬底。
4.根据权利要求3所述的射频SOI芯片的封装方法，其特征在于：所述预设厚度为5-10μm。
5.根据权利要求1所述的射频SOI芯片的封装方法，其特征在于：于所述步骤S4中，采用激光钻孔法形成所述第一通孔。
6.根据权利要求5所述的射频SOI芯片的封装方法，其特征在于：所述激光钻孔法采用波长为532nm的绿光。
7.根据权利要求1所述的射频SOI芯片的封装方法，其特征在于：于所述步骤S6中，所述导电柱包括导电芯层及包围所述导电芯层侧壁及底部的扩散阻挡层。
8.根据权利要求1所述的射频SOI芯片的封装方法，其特征在于，还包括步骤：
S7：形成与所述导电柱连接的再布线层；
S8：形成与所述再布线层连接的凸块结构。
9.根据权利要求8所述的射频SOI芯片的封装方法，其特征在于，还包括步骤：
S9：将步骤S8获得的结构进行贴片，并通过划片分割得到多个单独的晶粒；
S10：通过所述凸块结构将所述晶粒倒装焊接于封装基板的一面上，并在所述封装基板的另一面上进行植球；
S11：切割所述封装基板，分割得到多个独立的射频SOI芯片封装结构。
10.一种射频SOI芯片封装结构，包括器件层及导电柱，所述器件层中设有基于SOI晶圆制造的射频器件，且所述射频器件设有焊盘，其特征在于：所述器件层正面设有第一塑封层，背面设有第二塑封层，所述导电柱穿通所述第二塑封层并往所述焊盘方向延伸，直至与所述焊盘连接。
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