CN109698063B - 层叠线圈部件及其制造方法 - Google Patents

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Abstract

多个第一内部导体以第一方向相互分开地配置。第一方向上相互相邻的垫盘部利用通孔导体相互连接，且从第一方向观察相互重叠。第一内部导体具有线圈部和从第一方向观察具有比线圈部的宽度大的宽度的垫盘部。从第一方向观察，线圈部包含不与第一方向上相邻的垫盘部重叠的第一部分、与第一方向上相邻的垫盘部的一部分重叠的第二部分。第二内部导体以与第二部分在相同层配置，并且从第一方向观察，与第一方向上相邻的垫盘部中的不与第二部分重叠的部分重叠的方式定位。

Description

层叠线圈部件及其制造方法
技术领域
本发明涉及层叠线圈部件及其制造方法。
背景技术
已知的层叠线圈部件具备素体、在素体内以第一方向相互分开地配置的多个内部导体(例如，参照特开2001-176725号公报)。多个内部导体通过利用通孔导体相互电连接而构成线圈。内部导体具有线圈部、从第一方向观察具有比线圈部的宽度大的宽度的垫盘(pad)部。在第一方向相互相邻的垫盘部利用通孔导体相互连接，且从第一方向观察相互重叠。从第一方向观察，线圈部与在第一方向上与线圈部相邻的垫盘部重叠。
发明内容
一般而言，层叠线圈部件的制造方法包含：将成为内部导体的导体图案设置于多个生坯片材上的工序；层叠设置有导体图案的多个生坯片材的工序。层叠的工序中，有时产生层叠偏离。层叠偏离是在层叠方向上相互相邻的导体图案在与相互层叠方向正交的方向上偏离的现象。
在制造特开2001-176725号公报所记载的层叠线圈部件的情况下，层叠的工序中，相对于成为宽度较窄的线圈部的线圈导体图案，成为宽度较宽的垫盘部的垫盘导体图案在层叠方向上相邻。因此，在层叠方向上相邻的线圈导体图案与垫盘导体图案的层叠偏离可能变大。其结果，层叠线圈部件中，容易产生内部导体的层叠偏离。内部导体的层叠偏离是第一方向上相互相邻的内部导体在与第一方向正交的方向上相互偏离的现象。例如，在层叠的工序中导体图案以向外侧偏离的方式层叠的情况下，在层叠的工序之后将生坯片材的层叠体切断成预定大小的芯片时，切断位置与导体图案之间的剩余长度损失导体图案向外侧偏离的量。例如，在层叠的工序中导体图案以向内侧偏离的方式层叠的情况下，内部导体产生向内侧偏离的位置偏离。因此，内部导体向内侧偏离，这样线圈的内径变小，层叠线圈部件可能得不到期望的L值。当层叠偏离较大时，可能产生第一方向上相互相邻的垫盘部彼此的连接不良。
本发明的第一方式的目的在于，提供抑制了层叠偏离的层叠线圈部件。本发明的第二方式的目的在于，提供抑制了层叠偏离的层叠线圈部件的制造方法。
第一方式提供一种层叠线圈部件，其具备：素体；多个第一内部导体，其在素体内在第一方向上相互分开地配置；至少一个第二内部导体，其与多个第一内部导体中的至少一个在相同层配置。多个第一内部导体通过利用通孔导体相互电连接而构成线圈。第一内部导体具有线圈部和从第一方向观察具有比线圈部的宽度大的宽度的垫盘部。第一方向上相互相邻的垫盘部利用通孔导体相互连接，且从第一方向观察相互重叠。从第一方向观察，线圈部包含：第一部分，其与第一方向上相邻的垫盘部不重叠；第二部分，其与第一方向上相邻的所述垫盘部的一部分重叠。第二内部导体以与第二部分在相同层配置，并且从第一方向观察，与第一方向上相邻的垫盘部中的不与第二部分重叠的部分重叠的方式定位。
第一方式中，从第一方向观察，垫盘部包含与线圈部的第二部分重叠的部分和与线圈部的第二部分不重叠的部分。从第一方向观察，与第二部分在相同层配置的第二内部导体以与垫盘部中的不与第二部分重叠的部分重叠的方式定位。从第一方向观察，第一内部导体的第二部分和第二内部导体与第一方向上相邻的垫盘部重叠。因此，第一方式中，与仅第一内部导体与垫盘部重叠的结构相比，第一方向上相互相邻的内部导体相互重叠的区域的面积较大。其结果，第一方向上相互相邻的内部导体在与第一方向正交的方向上难以相互偏离，第一方式抑制层叠偏离。
第一方式中，第二内部导体也可以与第一内部导体的第二部分一体形成。从第一方向观察，第二部分和第二内部导体也可以构成与第一方向上相邻的垫盘部重叠的第三部分。第三部分的宽度也可以比第一部分的宽度大。本结构中，第三部分的宽度比第一部分的宽度大，这样第一方向上相互相邻的内部导体相互重叠的区域的面积较大。因此，本结构中，可靠地抑制层叠偏离。
第一方式中，第二内部导体也可以与第一内部导体的第二部分分开。本结构中，除了第一内部导体的第二部分之外，与第二部分分开的第二内部导体与第一方向上相邻的垫盘部重叠。因此，本结构中，与仅第二部分与垫盘部重叠的结构相比，第一方向上相互相邻的内部导体相互重叠的区域的面积较大。其结果，本结构中，可靠地抑制层叠偏离。
第一方式中，从第一方向观察，线圈部中的与第一方向上相邻的垫盘部重叠的部分的宽度也可以比第一方向上相邻的垫盘部的宽度小。在线圈部中的与第一方向上相邻的垫盘部重叠的部分的宽度比第一方向上相邻的垫盘部的宽度小的情况下，线圈部的内侧的磁通通过的区域的面积不会过小。因此，本结构确保期望的L值。
第一方式中，从第一方向观察，第二内部导体也可以位于第一内部导体的第二部分的内侧。第二内部导体的整体也可以与第一方向上相邻的垫盘部中的不与第二部分重叠的部分重叠。在第二内部导体的整体与第一方向上相邻的垫盘部中的不与第二部分重叠的部分重叠的情况下，线圈部的内侧的磁通通过的区域的面积不会过小。因此，本结构确保期望的L值。
第二方式提供一种所述层叠线圈部件的制造方法，包含：在多个生坯片材上设置导体图案的工序；层叠多个生坯片材的工序。导体图案包含成为第一内部导体的第一内部导体图案和成为第二内部导体的第二内部导体图案。第一内部导体图案包含成为线圈部的线圈导体图案和成为垫盘部的垫盘导体图案。线圈导体图案包含成为第一部分的第一部分导体图案和成为第二部分的第二部分导体图案。设置导体图案的工序中，将第二内部导体图案与第二部分导体图案形成为同层。层叠的工序中，以从层叠方向观察，第二部分导体图案与垫盘导体图案的一部分重叠，并且垫盘导体图案中的不与第二部分导体图案重叠的部分和第二内部导体图案重叠的方式，层叠生坯片材。
第二方式中，与以仅第二部分导体图案与垫盘导体图案重叠的方式层叠生坯片材的过程相比，层叠方向上相互相邻的导体图案相互重叠的区域的面积较大。因此，层叠方向上相互相邻的导体图案在与层叠方向正交的方向上难以相互偏离，第二方式抑制层叠方向上相互相邻的导体图案的层叠偏离。其结果，得到的层叠线圈部件中，抑制第一方向上相互相邻的内部导体的层叠偏离。
第二方式中，在设置导体图案的工序之后，且进行层叠的工序之前，导体图案的厚度相对于生坯片材的厚度的比率也可以为1.1以上且2.0以下。在导体图案的厚度比生坯片材的厚度过大的情况下，层叠偏离可能增大。在导体图案的厚度相对于生坯片材的厚度的比率为1.1以上且2.0以下的情况下，导体图案的厚度不会比生坯片材的厚度过大，因此，抑制层叠偏离的增大。
第二方式中，在设置导体图案的工序之后，且层叠的工序之前，第一部分导体图案的宽度相对于垫盘导体图案的宽度的比也可以为0.35以上且0.6以下。
在第一部分导体图案的宽度相对于垫盘导体图案的宽度的比为0.6以下的情况下，第一部分导体图案的宽度相对于垫盘导体图案的宽度极小，因此，线圈部的内侧的磁通通过的区域的面积不会过小。在该情况下，确保期望的L值。即使在第一部分导体图案的宽度相对于垫盘导体图案的宽度极小的情况下，如上述，层叠方向上相互相邻的导体图案相互重叠的区域的面积也较大，因此，抑制层叠方向上相互相邻的导体图案彼此的层叠偏离。它们的结果，可靠地得到期望的L值，并且抑制层叠偏离。
在第一部分导体图案的宽度相对于垫盘导体图案的宽度的比率低于0.35的情况下，第一部分导体图案的宽度较小，垫盘导体图案的宽度相对于第一部分导体图案的宽度的比率过大。因此，垫盘部中的、不与第一方向上相邻的线圈部重叠的区域的面积过大。在该情况下，垫盘部阻碍磁通，阻抗可能降低。在第一部分导体图案的宽度相对于垫盘导体图案的宽度的比率为0.35以上的情况下，垫盘导体图案的宽度相对于第一部分导体图案的宽度的比率不会过大。因此，垫盘部中的、与第一方向上相邻的线圈部未重叠的区域的面积不会过大，抑制阻抗的降低。
根据下面表示的详细描述和附图将更整个面地理解本发明，这些附图仅以说明的方式表示，因此，不应认为是对本发明的限制。
根据以下表示的详细描述，本发明的进一步适用范围将变得显而易见。然而，应该理解的是，详细描述和具体实施例虽然表明了本发明的优选实施方式，但仅以说明的方式进行表示，因此，在本发明的权利要求书内的各种变化和修改对于本领域技术人员而言将变得显而易见。这些详细描述如下。
附图说明
图1是表示第一实施方式的层叠线圈部件的立体图；
图2是第一实施方式的层叠线圈部件的分解立体图；
图3A及图3B是线圈导体的平面图；
图4A及图4B是线圈导体的平面图；
图5A及图5B是导体图案的剖面图；
图6是第二实施方式的层叠线圈部件的分解立体图；
图7A及图7B是线圈导体的平面图；
图8A及图8B是线圈导体的平面图；
图9是第三实施方式的层叠线圈部件的分解立体图；
图10A及图10B是线圈导体的平面图；
图11A及图11B是线圈导体的平面图。
以下，将参照附图详细描述本发明的实施例。以下描述中，对相同的元件或具有相同功能的元件标注相同的标记，并且省略重复的说明。
具体实施方式
(第一实施方式)
参照图1及图2说明第一实施方式的层叠线圈部件的结构。图1是表示第一实施方式的层叠线圈部件的立体图。图2是图1所示的层叠线圈部件的分解立体图。
如图1所示，层叠线圈部件1具备素体2和分别配置于素体2的两端部的一对外部电极4、5。
素体2呈现长方体形状。素体2具有相互相对的一对端面2a、2b和四个侧面2c、2d、2e、2f。各侧面2c、2d、2e、2f以连结一对端面2a、2b的方式沿着一对端面2a、2b相对的方向延伸。侧面2d在例如层叠线圈部件1安装于未图示的电子设备的情况下，与电子设备相对。电子设备包含例如电路基板或电子部件。侧面2d是与电子设备相对的安装面。侧面2d以构成安装面的方式配置。
一对端面2a、2b相对的方向、一对侧面2c、2d相对的方向、一对侧面2e、2f相对的方向相互大致正交。长方体形状包含角部及棱线部进行倒角的长方体的形状、及角部及棱线部弄圆的长方体的形状。
如图2所示，素体2通过层叠多个绝缘体层11而构成。素体2具有层叠的多个绝缘体层11。各绝缘体层11沿着一对侧面2c、2d相对的方向层叠。各绝缘体层11的层叠方向与一对侧面2c、2d相对的方向一致。以下，将一对侧面2c、2d相对的方向均称为“层叠方向”。各绝缘体层11从层叠方向观察呈现大致矩形形状。层叠线圈部件1具备多个线圈导体21～24和多个引出导体25、26。线圈导体21～24构成例如内部导体。
各绝缘体层11利用例如包含磁性材料的陶瓷生坯片材的烧结体构成。各绝缘体层11包含例如磁性材料。磁性材料是例如Ni-Cu-Zn系铁氧体材料、Ni-Cu-Zn-Mg系铁氧体材料或Ni-Cu系铁氧体材料。实际的素体2中，各绝缘体层11一体化成不能看到各绝缘体层11之间的边界的程度。磁性材料也可以含有例如Fe合金。各绝缘体层11也可以利用包含非磁性材料的陶瓷生坯片材的烧结体构成。在该情况下，各绝缘体层11包含非磁性材料。
外部电极4配置于素体2的端面2a，外部电极5配置于素体2的端面2b。各外部电极4、5在一对端面2a、2b相对的方向上相互分开。各外部电极4、5包含导电材料(例如，Ag或Pd)。各外部电极4、5作为包含导电性金属粉末(例如，Ag粉末或Pd粉末)及玻璃粉的导电性膏体的烧结体进行构成。也可以在各外部电极4、5的表面形成镀敷层。镀敷层通过例如电镀而形成。电镀中使用例如Ni或Sn。
外部电极4包含5个电极部分。外部电极4包含：位于端面2a上的电极部分4a、位于侧面2d上的电极部分4b、位于侧面2c上的电极部分4c、位于侧面2e上的电极部分4d、位于侧面2f上的电极部分4e。电极部分4a覆盖端面2a的整个面。电极部分4b覆盖侧面2d的一部分。电极部分4c覆盖侧面2c的一部分。电极部分4d覆盖侧面2e的一部分。电极部分4e覆盖侧面2f的一部分。5个电极部分4a、4b、4c、4d、4e一体形成。
外部电极5包含5个电极部分。外部电极5包含：位于端面2b上的电极部分5a、位于侧面2d上的电极部分5b、位于侧面2c上的电极部分5c、位于侧面2e上的电极部分5d、位于侧面2f上的电极部分5e。电极部分5a覆盖端面2b的整个面。电极部分5b覆盖侧面2d的一部分。电极部分5c覆盖侧面2c的一部分。电极部分5d覆盖侧面2e的一部分。电极部分5e覆盖侧面2f的一部分。5个电极部分5a、5b、5c、5d、5e一体形成。
多个线圈导体21～24及多个引出导体25、26配置于素体2内。各线圈导体21～24及各引出导体25、26在层叠方向上相互分开地配置。在各线圈导体21～24及各引出导体25、26之间分别配置有绝缘体层11。各线圈导体21～24及各引出导体25、26的层叠方向上的厚度大致相同。各线圈导体21～24及各引出导体25、26以经由绝缘体层11在层叠方向上相互重叠的方式配置。层叠方向构成例如第一方向。
各线圈导体21～24在层叠方向上按照线圈导体21、线圈导体22、线圈导体23、线圈导体24的顺序配置。线圈导体21在层叠方向上位于引出导体25与线圈导体22之间。线圈导体21在层叠方向上与引出导体25和线圈导体22相邻。线圈导体22在层叠方向上位于线圈导体21与线圈导体23之间。线圈导体22在层叠方向上与线圈导体21和线圈导体23相邻。线圈导体23在层叠方向上位于线圈导体22与线圈导体24之间。线圈导体23在层叠方向上与线圈导体22和线圈导体24相邻。线圈导体24在层叠方向上位于线圈导体23与引出导体26之间。线圈导体24在层叠方向上与线圈导体23引出导体26相邻。
各线圈导体21～24具有：线圈部21a～24a、垫盘部21b～24b、垫盘部21c～24c。各线圈部21a～24a以平面看卷绕成大致矩形状。垫盘部21b～24b设置于线圈部21a～24a的一端。垫盘部21c～24c设置于线圈部21a～24a的另一端。各垫盘部21b～24b、21c～24c从层叠方向观察，具有比各线圈部21a～24a的宽度大的宽度。宽度是指，从层叠方向观察，与各线圈部21a～24a延伸的方向正交的方向上的长度。各垫盘部21b～24b、21c～24c的宽度相等。从层叠方向观察，各垫盘部21b～24b、21c～24c仅向对应的线圈部21a～24a的内侧方向突出。
为了提高层叠方向上相互相邻的垫盘部彼此(垫盘部21c与垫盘部22b、垫盘部22c与垫盘部23b、垫盘部23c与垫盘部24b)的通孔导体12a～12c的连接性，各垫盘部21b～24b、21c～24c的宽度较大。为了确保期望的L值，各线圈部21a～24a的宽度比各垫盘部21b～24b、21c～24c的宽度小。在各线圈部21a～24a的宽度比各垫盘部21b～24b、21c～24c的宽度小的情况下，各线圈部21a～24a的内径不会过小。线圈导体21～24不具有一定的宽度，线圈导体21～24的宽度在线圈部21a～24a较小，在垫盘部21b～24b、21c～24b较大。
层叠方向上相互相邻的各线圈导体21～24的端彼此利用对应的通孔导体12a～12c相互电连接。垫盘部21c与垫盘部22b利用通孔导体12a连接，且从层叠方向观察相互重叠。垫盘部22c与垫盘部23b利用通孔导体12b连接，且从层叠方向观察相互重叠。垫盘部23c与垫盘部24b利用通孔导体12c连接，且从层叠方向观察相互重叠。
各线圈导体21～24的端彼此利用对应的通孔导体12a～12c连结，由此，在素体2内构成螺旋状的线圈20。层叠线圈部件1在素体2内具备线圈20。线圈20包含在层叠方向上相互分开并且相互电连接的多个线圈导体21～24。线圈20具有沿着层叠方向的轴心。
各线圈导体21～24中，线圈导体21在层叠方向上距侧面2c最近。垫盘部21b构成线圈20的一端E1。各线圈导体21～24中，线圈导体24在层叠方向上距侧面2d最近。垫盘部24c构成线圈20的另一端E2。
引出导体25配置于层叠方向上比线圈导体21靠侧面2c。引出导体25的端部25e利用通孔导体12d与垫盘部21b连接。引出导体25与线圈20的一端E1利用通孔导体12d连接。
引出导体25的端部25a露出于素体2的端面2b，并且与覆盖端面2b的电极部分5a连接。引出导体25与外部电极5直接连接。线圈20的一端E1与外部电极5通过引出导体25及通孔导体12d电连接。
引出导体26配置于层叠方向上比线圈导体24靠侧面2d。引出导体26的端部26e利用通孔导体12e与垫盘部24c连接。引出导体26与线圈20的另一端E2利用通孔导体12e连接。
引出导体26的端部26a露出于素体2的端面2a，并且与覆盖端面2a的电极部分4a连接。引出导体26与外部电极4直接连接。线圈20的另一端E2与外部电极4通过引出导体26及通孔导体12e电连接。
从层叠方向观察，线圈部21a～24a具有直线状地延伸的直线部和弯曲的弯曲部。从层叠方向观察，线圈部21a的直线部具有与层叠方向上相邻的垫盘部22c重叠的部分。从层叠方向观察，线圈部21a包含不与垫盘部22c重叠的非重复部21a1和与垫盘部22c重叠的重复部21a2。非重复部21a1具有大致一定的宽度W1(参照图3A)。重复部21a2具有比宽度W1大的宽度W2(参照图3A)。非重复部21a1为例如第一部分，重复部21a2为例如第三部分。
从层叠方向观察，线圈部22a的一个弯曲部与层叠方向上相邻的垫盘部21b重叠。从层叠方向观察，线圈部22a的另一弯曲部与层叠方向上相邻的垫盘部23c重叠。线圈部22a的直线部不包含与层叠方向上相邻的垫盘部21b、21c、23b、23c重叠的部分。线圈部22a具有整体上大致一定的宽度W1(参照图3B)。线圈部22a的宽度W1与非重复部21a1的宽度W1同等。本说明书中，同等不一定是指值完全一致。即使在预先设定的范围内的微差、制造误差或测定误差包含于值的情况下，也可以设为值同等。
从层叠方向观察，线圈部23a的一个弯曲部与层叠方向上相邻的垫盘部22b重叠。从层叠方向观察，线圈部23a的另一弯曲部与层叠方向上相邻的垫盘部24c重叠。线圈部23a的直线部不包含与层叠方向上相邻的垫盘部22b、22c、24b、24c重叠的部分。线圈部23a具有整体上大致一定的宽度W1(参照图4A)。线圈部23a的宽度W1与非重复部21a1同等。
从层叠方向观察，线圈部24a的直线部具有与层叠方向上相邻的垫盘部23b重叠的部分。从层叠方向观察，线圈部24a包含不与垫盘部23b重叠的非重复部24a1和与垫盘部23b重叠的重复部24a2。非重复部24a1具有大致一定的宽度W1(参照图4B)。非重复部24a1的宽度W1与非重复部21a1同等。重复部24a2具有比宽度W1大的宽度W2(参照图4B)。非重复部24a1为例如第一部分，重复部24a2为例如第三部分。
以下，参照图3A及图3B以及图4A及图4B说明各重复部21a2、24a2。图3A及图3B以及图4A及图4B是线圈导体的平面图。图3A表示线圈导体21，图3B表示线圈导体22，图4A表示线圈导体23，图4B表示线圈导体24。
如图3A所示，重复部21a2包含预定宽度部21a3和扩张宽度部21a4。预定宽度部21a3呈现大致矩形状。预定宽度部21a3具有大致一定的宽度W3。预定宽度部21a3的宽度W3与非重复部21a1的宽度W1同等。预定宽度部21a3的宽度W3比垫盘部21b，21c、22b、22c的各宽度WT小。预定宽度部21a3为例如第二部分，扩张宽度部21a4为第二内部导体。
从层叠方向观察，预定宽度部21a3与垫盘部22c的一部分重叠。因此，如图3B所示，垫盘部22c具有从层叠方向观察与预定宽度部21a3重叠的部分22c1和不与预定宽度部21a3重叠的部分22c2。部分22c2是从层叠方向观察，从预定宽度部21a3露出的部分。
如图3A所示，扩张宽度部21a4与预定宽度部21a3一体形成。扩张宽度部21a4与预定宽度部21a3在相同层配置，构成线圈导体21的一部分。扩张宽度部21a4和预定宽度部21a3连续。从层叠方向观察，扩张宽度部21a4从预定宽度部21a3向内侧突出，并位于预定宽度部21a3的内侧。扩张宽度部21a4将线圈部21a的宽度局部扩张。扩张宽度部21a4以从层叠方向观察，与垫盘部22c的部分22c2重叠的方式定位。扩张宽度部21a4以增加线圈部21a中的、层叠方向上与垫盘部22c重叠的区域的面积的方式形成。重复部21a2的整体(预定宽度部21a3的整体及扩张宽度部21a4的整体)与垫盘部22c重叠。
扩张宽度部21a4呈现大致梯形形状。扩张宽度部21a4呈现从与预定宽度部21a3的边界向内侧逐渐缩小的形状。扩张宽度部21a4中的与宽度方向正交的方向上的长度在与预定宽度部21a3的边界为最大，从与预定宽度部21a3的边界向内侧逐渐变小。以下，将与宽度方向正交的方向上的长度简称为“长度”。扩张宽度部21a4的最大长度与预定宽度部21a3的长度同等。
扩张宽度部21a4具有比预定宽度部21a3的宽度W1小的宽度W4。扩张宽度部21a4的宽度W4为例如扩张宽度部21a4的最大宽度。预定宽度部21a3的宽度W3与扩张宽度部21a4的宽度W4的和与重复部21a2的宽度W2同等。重复部21a2的宽度W2为重复部21a2的最大宽度。重复部21a2的宽度W2比非重复部21a1的宽度W1大。因此，线圈部21a的宽度局部地扩张。重复部21a2的宽度W2比垫盘部22c的宽度WT小，因此，线圈部21a的内径不会过小。即，在线圈部21a的内侧磁通通过的区域的面积不会过小。
如图4B所示，重复部24a2包含预定宽度部24a3和扩张宽度部24a4。预定宽度部24a3呈现大致矩形状。预定宽度部24a3具有大致一定的宽度W3。预定宽度部24a3的宽度W3与非重复部24a1的宽度W1同等。预定宽度部24a3的宽度W3比垫盘部24b、24c、23b、23c的各宽度WT小。预定宽度部24a3为例如第二部分，扩张宽度部24a4为例如第二内部导体。
从层叠方向观察，预定宽度部24a3与垫盘部23b的一部分重叠。因此，如图4A所示，垫盘部23b包含从层叠方向观察，预定宽度部24a3重叠的部分23b1和预定宽度部24a3不重叠的部分23b2。部分23b2是从层叠方向观察从预定宽度部24a3露出的部分。
如图4B所示，扩张宽度部24a4与预定宽度部24a3一体形成。扩张宽度部24a4与预定宽度部24a3在相同层配置，而构成线圈导体24的一部分。扩张宽度部24a4与预定宽度部24a3连续。从层叠方向观察，扩张宽度部24a4从预定宽度部24a3向内侧突出，并位于预定宽度部24a3的内侧。扩张宽度部24a4将线圈部24a的宽度局部地扩张。扩张宽度部24a4以从层叠方向观察，与垫盘部23b的部分23b2重叠的方式定位。扩张宽度部24a4以增加线圈部24a中的、层叠方向上与垫盘部23b重叠的区域的面积的方式形成。重复部24a2的整体(预定宽度部24a3的整体及扩张宽度部24a4的整体)与垫盘部23b重叠。
扩张宽度部24a4呈现大致梯形形状。扩张宽度部24a4呈现从与预定宽度部24a3的边界向内侧逐渐缩小的形状。扩张宽度部24a4的长度在与预定宽度部24a3的边界为最大，从与预定宽度部24a3的边界向内侧逐渐变小。扩张宽度部21a4的最大长度与预定宽度部21a3的长度同等。
扩张宽度部24a4具有比预定宽度部24a3的宽度W3小的宽度W4。扩张宽度部24a4的宽度W4为例如扩张宽度部24a4的最大宽度。预定宽度部24a3的宽度W3与扩张宽度部24a4的宽度W4的和与重复部24a2的宽度W2同等。重复部24a2的宽度W2为重复部24a2的最大宽度。重复部24a2的宽度W2比非重复部24a1的宽度W1大。因此，线圈部24a的宽度局部地扩张。重复部24a2的宽度W2比垫盘部23b的宽度WT小，因此，线圈部24a的内径不会过小。即，在线圈部24a的内侧磁通通过的区域的面积不会过小。
各线圈导体21～24、各引出导体25、26及各通孔导体12a～12e包含导电材料(例如，Ag或Pd)。各线圈导体21～24、各引出导体25、26、及各通孔导体12a～12e作为包含导电性金属粉末(例如，Ag粉末或Pd粉末)的导电性膏体的烧结体进行构成。各线圈导体21～24、各引出导体25、26、及各通孔导体12a～12e也可以含有金属氧化物(例如，TiO2、Al2O3、ZrO2)。在该情况下，各线圈导体21～24、各引出导体25、26、及各通孔导体12a～12e作为还含有上述金属氧化物的导电性膏体的烧结体进行构成。在导电膏含有金属氧化物的情况下，导电性膏体的烧成时的收缩率变小。
接着，参照图5A及图5B说明层叠线圈部件1的制造过程。
图5A及图5B是导体图案的剖面图。图5A及图5B作为一例表示成为线圈导体21的导体图案31及成为线圈导体22的导体图案32。图5A及图5B表示将各导体图案31、32在与线圈部21a的非重复部21a1对应的位置进行切断的截面。成为线圈导体23的导体图案及成为线圈导体24的导体图案的各截面与导体图案31、32的截面一样，因此，省略图示及其说明。图5A表示层叠压接前的导体图案31、32，图5B表示层叠压接后的导体图案31、32。
首先，准备绝缘体浆料。绝缘体浆料包含作为素体2的主成分的铁氧体粉末和粘合剂树脂。准备的绝缘体浆料赋予至基材上，形成成为绝缘体层11的绝缘体生坯片材30。以下，将绝缘体生坯片材简称为“生坯片材”。绝缘体浆料通过例如刮刀法赋予。基材是例如PET膜。生坯片材30具有主面30a。接着，在生坯片材30的通孔导体12a～12e(参照图2)的形成预定位置形成贯通孔。贯通孔通过例如激光加工进行形成。
接着，第一导电膏充填于生坯片材30的贯通孔内。第一导电性膏体包含导电性金属粉末及粘合剂树脂。接着，在生坯片材30的主面30a上设置成为各线圈导体21～24及各引出导体25、26的导体图案。导体图案通过第一导电性膏体的赋予而形成。导体图案与贯通孔内的导电性膏体进行连接。
成为各线圈导体21～24的导体图案以平面看呈现与上述的各线圈导体21～24大致相同的形状，因此，省略以平面看的图示。成为各线圈导体21～24的导体图案包含成为线圈部21a～24a的线圈导体图案和成为垫盘部21b～24b、21c～24c的垫盘导体图案。以平面看，垫盘导体图案的宽度比线圈导体图案的宽度大。线圈导体图案包含成为非重复部21a1、24a1的非重复部导体图案、成为重复部21a2、24a2的重复部导体图案。重复部导体图案包含成为预定宽度部21a3、24a3的预定宽度部导体图案、成为扩张宽度部21a4、24a4的扩张宽度部导体图案。设置导体图案的过程中，将扩张宽度部导体图案与预定宽度部导体图案一体形成为同层。以平面看，预定宽度部导体图案的宽度与非重复部导体图案的宽度同等。重复部导体图案的宽度比非重复部导体图案的宽度大，且比垫盘导体图案的宽度小。
如图5A所示，各导体图案31、32的截面呈现矩形状。导体图案31具有一对侧面31a、31b和一对侧面31c、31d。一对侧面31a、31b在宽度方向(沿着主面30a的方向)上相互相对。一对侧面31c、31d在高度方向(与主面30a正交的方向)上相互相对。宽度方向对应于与层叠方向正交的方向，高度方向与层叠方向对应。导体图案32具有一对侧面32a、32b和一对侧面32c、32d。一对侧面32a、32b在宽度方向上相互相对。一对侧面32c、32d在高度方向上相互相对。侧面31c、32c在设置导体图案的过程中与生坯片材30的主面30a接触。
导体图案31、32的高度相对于宽度的比(长宽比)为例如约1.0。导体图案31、32的截面形状呈现大致正方形状。
设置导体图案的过程中，导体图案31、32的厚度T2设定成相对于生坯片材30的厚度T1不会过大的值。例如，在设置导体图案的过程之后且层叠生坯片材30的过程之前，导体图案31、32的厚度T2相对于生坯片材30的厚度T1的比率为1.1以上且2.0以下。
设置导体图案的过程中，以非重复部导体图案的宽度相对于垫盘导体图案的宽度的比率成为预定的范围内的方式设置导体图案。例如，在设置导体图案的过程之后，且层叠生坯片材30的过程之前，非重复部导体图案的宽度相对于垫盘导体图案的宽度的比率为0.35以上且0.6以下。垫盘导体图案的宽度与例如垫盘部21b、24b、21c、24c的宽度WT对应。非重复部导体图案的宽度与例如非重复部21a1、24a1的宽度W1对应。在非重复部导体图案的宽度相对于垫盘导体图案的宽度的比率为0.6以下的情况下，非重复部导体图案的宽度尽可能小，因此，线圈部21a、24a的内径变大。因此，线圈部21a、24a的内侧的磁通通过的区域的面积增加。
在非重复部导体图案的宽度相对于垫盘导体图案的宽度的比率低于0.35的情况下，非重复部导体图案的宽度较小，垫盘导体图案的宽度相对于非重复部导体图案的宽度的比率过大。因此，从层叠方向观察，垫盘部21b、24b、21c、24c中的不与线圈部22a、23a重叠的区域的面积过大。在该情况下，垫盘部21b、24b、21c、24c阻碍磁通，阻抗可能降低。本实施方式中，非重复部导体图案的宽度相对于垫盘导体图案的宽度的比率为0.35以上，因此，垫盘导体图案的宽度相对于非重复部导体图案的宽度的比率不会过大。因此，垫盘部21b、24b、21c、24c中的不与线圈部22a、23a重叠的区域的面积不会过大，抑制阻抗的降低。非重复部导体图案的宽度相对于垫盘导体图案的宽度的比率的下限值也可以为0.45以上。在该比率的下限值为0.45以上的情况下，垫盘部21b、24b、21c、24c中的不与线圈部22a、23a重叠的区域的面积更小，更进一步抑制阻抗的降低。
接着，层叠生坯片材30。该过程中，从基材剥离的多个生坯片材30进行层叠后，层叠的多个生坯片材30沿层叠方向进行加压。其结果，得到由多个生坯片材30构成的层叠体。以成为线圈导体21～24及引出导体25、26的各导体图案在层叠方向上重叠的方式，层叠各生坯片材30。层叠体在内部包含成为线圈导体21～24及引出导体25、26的各导体图案。
层叠生坯片材30的过程中，如以下，层叠多个生坯片材30。从层叠方向观察，预定宽度部导体图案与垫盘导体图案的一部分重叠，并且从层叠方向观察，扩张宽度部导体图案重叠于不与垫盘导体图案中的预定宽度部导体图案重叠的部分。
层叠生坯片材30的过程中，各导体图案31、32通过沿层叠方向进行加压，而被各生坯片材30夹持。各导体图案31、32从层叠方向接受力。由此，如图5B所示，各导体图案31、32沿层叠方向压扁。在各导体图案31、32压扁的状态下，各导体图案31、32的长宽比为例如约0.3。
接着，生坯片材30的层叠体切断成预定的大小的多个芯片。其结果，得到多个生坯芯片。层叠体利用切断机进行切断。接着，除去生坯芯片所包含的粘合剂树脂之后，烧成生坯芯片。其结果，得到素体2。各线圈导体21、22的截面形状与各导体图案31、32的截面形状同等。各导体图案31、32通过烧成以预定的收缩率进行收缩。各线圈导体21、22根据各导体图案31、32以上述预定的收缩率进行收缩。预定的收缩率为例如约0.1。
接着，向素体2赋予第二导电性膏体。第二导电性膏体赋予于素体2的各端面2a、2b。第二导电性膏体包含导电性金属粉末、玻璃粉、及粘合剂树脂。接着，通过热处理，第二导电性膏体烧付于素体2。其结果，在素体2上形成一对外部电极4、5。镀敷层也可以形成于各外部电极4、5的表面。通过以上的过程，得到层叠线圈部件1。
如以上，本实施方式中，从层叠方向观察，预定宽度部21a3和扩张宽度部21a4与层叠方向上相邻的垫盘部22c重叠。层叠线圈部件1中，与仅预定宽度部21a3与垫盘部22c重叠的结构相比，层叠方向上相邻的线圈导体21和线圈导体22相互重叠的区域的面积较大。因此，线圈导体21和线圈导体22难以在与层叠方向正交的方向上相互偏离。即，难以产生线圈导体21与线圈导体22的位置偏离。该位置偏离是线圈导体21的位置和线圈导体22的位置在与层叠方向正交的方向上相互偏离的现象。从层叠方向观察，预定宽度部24a3和扩张宽度部24a4与层叠方向上相邻的垫盘部23b重叠。层叠线圈部件1中，与仅预定宽度部24a3与垫盘部23b重叠的情况相比，层叠方向上相邻的线圈导体23与线圈导体24相互重叠的区域的面积较大。因此，线圈导体23和线圈导体24难以在与层叠方向正交的方向上相互偏离。即，难以产生线圈导体23与线圈导体24的位置偏离。该位置偏离是线圈导体23的位置与线圈导体24的位置在与层叠方向正交的方向上相互偏离的现象。这些结果，层叠线圈部件1抑制层叠偏离。
层叠线圈部件1中，重复部21a2、24a2的宽度W2比非重复部21a1、24a1的宽度W1大。宽度W2比宽度W1大，这样，层叠方向上相互相邻的线圈导体21～24相互重叠的区域的面积较大。因此，层叠线圈部件1可靠地抑制层叠偏离。
层叠线圈部件1中，重复部21a2、24a2的宽度W2比层叠方向上相邻的垫盘部22c、23b的宽度小。在该情况下，线圈部21a、24a的内侧的磁通通过的区域的面积要变小。因此，层叠线圈部件1确保期望的L值。
层叠线圈部件1中，扩张宽度部21a4的整体与层叠方向上相邻的垫盘部22c的部分22c2重叠。扩张宽度部24a4的整体与层叠方向上相邻的垫盘部23b的部分23b2重叠。在该情况下，线圈部21a、24a的内侧的磁通通过的区域的面积难以变小。因此，层叠线圈部件1确保期望的L值。
本实施方式中，在层叠生坯片材30的过程中，从层叠方向观察，以预定宽度部导体图案和扩张宽度部导体图案与层叠方向上相邻的垫盘导体图案重叠的方式，层叠生坯片材30。层叠线圈部件1的制造过程中，与以仅预定宽度部导体图案与垫盘导体图案重叠的方式层叠生坯片材的过程相比，层叠方向上相互相邻的导体图案相互重叠的区域的面积较大。因此，层叠方向上相互相邻的导体图案在与层叠方向正交的方向上难以相互偏离，层叠线圈部件1的制造过程抑制层叠方向上相互相邻的导体图案的层叠偏离。其结果，层叠线圈部件1中，抑制层叠方向上相互相邻的线圈导体21～24的层叠偏离。
在设置导体图案的过程之后，且进行层叠的过程之前，导体图案31、32的厚度T2比生坯片材30的厚度T1过大的情况下，层叠偏离可能增大。与之相对，层叠线圈部件1的制造过程中，在设置导体图案的过程之后，且进行层叠的过程之前，导体图案31、32的厚度T2相对于生坯片材30的厚度T1的比率为1.1以上且2.0以下。在该情况下，厚度T2不会比厚度T1过大，因此，抑制层叠偏离的增大。
层叠线圈部件1的制造过程中，在设置导体图案的程之后，且进行层叠压接的过程之前，非重复部导体图案的宽度相对于垫盘导体图案的宽度的比率为0.35以上且0.6以下。
在非重复部导体图案的宽度相对于垫盘导体图案的宽度的比率为0.6以下的情况下，非重复部导体图案的宽度相对于垫盘导体图案的宽度极小，因此，线圈部21a、24a的内侧的磁通通过的区域的面积增加。因此，层叠线圈部件1确保期望的L值。即使在非重复部导体图案的宽度相对于垫盘导体图案的宽度尽可能小的情况下，如上述，层叠方向上相互相邻的导体图案相互重叠的区域的面积较大，因此，抑制层叠方向上相互相邻的导体图案彼此的层叠偏离。这些结果，层叠线圈部件1可靠地得到期望的L值，并且抑制层叠偏离。
非重复部导体图案的宽度相对于垫盘导体图案的宽度的比率为0.35以上，因此，垫盘导体图案的宽度相对于非重复部导体图案的宽度的比率不会过大。因此，垫盘部21b、24b、21c、24c中的、在第一方向D1上未与线圈部22a、23a重叠的区域的面积不会过大。其结果，层叠线圈部件1抑制阻抗的降低。
层叠线圈部件1中，各线圈部22a、23a的弯曲部与层叠方向上相邻的各垫盘部21b，23c、22b、24c重叠。由于弯曲部的形状，弯曲部中，层叠方向上相邻的线圈部22a、23a与垫盘部21b、23c、22b、24c相互重叠的区域的面积较大。因此，层叠线圈部件1抑制弯曲部中的层叠偏离。
(第二实施方式)
接着，参照图6、图7A、图7B、图8A、及图8B说明第二实施方式的层叠线圈部件1A的结构。以下，主要说明层叠线圈部件1与层叠线圈部件1A的不同点。
图6是第二实施方式的层叠线圈部件的分解立体图。图7A、图7B、图8A、及图8B是线圈导体的平面图。层叠线圈部件1A与层叠线圈部件1相同，具备：素体2、一对外部电极4、5(未图示)、多个线圈导体21～24、多个引出导体25、26。层叠线圈部件1A中，线圈部21a、24a(重复部21a2、24a2)的形状与层叠线圈部件1不同。
如图7A及图8A所示，各重复部21a2、24a2的扩张宽度部21a4、24a4呈现由弯曲的线和直线包围的形状。各扩张宽度部21a4、24a4的外缘呈现大致圆弧状。各扩张宽度部21a4、24a4的最大长度比各预定宽度部21a3、24a3的长度小。
层叠线圈部件1A中，与仅预定宽度部21a3与垫盘部22c重叠的结构相比，层叠方向上相邻的线圈导体21与线圈导体22相互重叠的区域的面积较大。层叠线圈部件1A中，与仅预定宽度部24a3与垫盘部23b重叠的结构相比，层叠方向上相邻的线圈导体23与线圈导体24相互重叠的区域的面积较大。因此，层叠线圈部件1A与层叠线圈部件1一样，抑制层叠偏离。
(第三实施方式).
接着，参照图9、图10A、图10B、图11A、及图11B，说明第三实施方式的层叠线圈部件1B的结构。以下，主要说明层叠线圈部件1与层叠线圈部件1B的不同点。
图9是第三实施方式的层叠线圈部件的分解立体图。图10A、图10B、图11A、及图11B是线圈导体的平面图。层叠线圈部件1B与层叠线圈部件1一样，具备：素体2、一对外部电极4、5(未图示)、多个线圈导体21～24、多个引出导体25、26。层叠线圈部件1B中，线圈部21a、24a的形状与层叠线圈部件1不同。层叠线圈部件1B中，各重复部21a2、24a2仅包含各预定宽度部21a3、24a3，不包含各扩张宽度部21a4、24a4。层叠线圈部件1B包含多个导体41、44来代替扩张宽度部21a4、24a4。导体41与线圈导体21分开。导体44与线圈导体24分开。导体41、44为例如第二内部导体。
导体41与线圈导体21在相同层配置。导体41与线圈导体21相同，在层叠方向上与线圈导体22相邻。导体41与线圈导体21未一体形成，而与线圈导体21分开地形成。从层叠方向观察，导体41与预定宽度部21a3具有预定的间隔而相对。导体41位于预定宽度部21a3的内侧。导体44与线圈导体24在相同层配置。导体44与线圈导体24一样，在层叠方向上与线圈导体23相邻。导体44与线圈导体24未一体形成，而与线圈导体24分开地形成。从层叠方向观察，导体44与预定宽度部24a3具有预定的间隔而相对。导体44位于预定宽度部24a3的内侧。
从层叠方向观察，各导体41、44呈现大致圆形状。本实施方式中，各导体41、44呈现大致椭圆形状。各导体41、44的短轴沿着宽度方向，各导体41、44的长轴沿着长度方向。导体41、44的长轴方向上的长度(即，各导体41、44的最大长度)比预定宽度部21a3、24a3的长度短。从层叠方向观察，导体41的整体与层叠方向上相邻的垫盘部22c重叠。从层叠方向观察，导体44的整体与层叠方向上相邻的垫盘部23b重叠。预定宽度部21a3的宽度W3与导体41的宽度W5的和比非重复部21a1的宽度W1大。预定宽度部24a3的宽度W3与导体44的宽度W5的和比非重复部24a1的宽度W1大。预定宽度部21a3的宽度W3与导体41的宽度W5的和比层叠方向上相邻的垫盘部22c的宽度WT窄。预定宽度部24a3的宽度W3与导体44的宽度W5的和比层叠方向上相邻的垫盘部23b的宽度WT窄。
层叠线圈部件1B中，除了预定宽度部21a3之外，导体41也与层叠方向上相邻的垫盘部22c重叠。层叠线圈部件1B中，与仅预定宽度部21a3与垫盘部22c重叠的结构相比，层叠方向上相邻的线圈导体21及导体41与线圈导体22相互重叠的区域的面积较大。除了预定宽度部24a3之外，导体44也与层叠方向上相邻的垫盘部23b重叠。层叠线圈部件1B中，与仅预定宽度部24a3与垫盘部23c重叠的结构相比，层叠方向上相邻的线圈导体24及导体44与线圈导体23相互重叠的区域的面积较大。因此，层叠线圈部件1B与层叠线圈部件1、1A一样，抑制层叠偏离。
层叠线圈部件1B中，导体41的整体与层叠方向上相邻的垫盘部22c的部分22c2重叠。导体44的整体与层叠方向上相邻的垫盘部23b的部分23b2重叠。在该情况下，各导体41、44难以阻碍通过线圈部21a、24a的内侧的磁通，线圈部21a、24a的内侧的磁通通过的区域的面积难以变小。因此，层叠线圈部件1B确保期望的L值。
本发明不限定于这些实施例和修改，并且能够在不脱离本发明宗旨的范围内，对实施例进行各种变更。
垫盘部21b～24b、21c～24c也可以不设置于线圈部21a～24a的端。例如，垫盘部21b～24b、21c～24c也可以设置于线圈部21a～24a的两端间。
从层叠方向观察，各垫盘部21b～24b、21c～24c也可以仅向对应的线圈部21a～24a的外侧突出，也可以向外侧及内侧双方突出。在各垫盘部21b～24b、21c～24c向对应的线圈部21a～24a的内侧及外侧同等地突出的情况下，难以产生层叠偏离。
各扩张宽度部21a4、24a4的整体也可以不与各垫盘部22c、23b重叠。例如，也可以仅各扩张宽度部21a4、24a4的一部分与各垫盘部22c、23b重叠。也可以各导体41、44的整体不与各垫盘部22c、23b重叠。例如，也可以仅各导体41、44的一部分与各垫盘部22c、23b重叠。
扩张宽度部21a4、24a4的数量不限于两个。扩张宽度部的数量也可以为一个或三个以上。导体41、44的数量不限于两个。导体的数量也可以为一个或三个以上。

Claims (7)

1.一种层叠线圈部件，其中，
具备：
素体；
线圈，其通过在所述素体内在第一方向上相互分开地配置的多个第一内部导体利用通孔导体相互电连接而构成；和
至少一个第二内部导体，其与所述多个第一内部导体中的至少一个在相同层配置，
所述第一内部导体具有线圈部、从所述第一方向观察具有比所述线圈部的宽度大的宽度的垫盘部，
在所述第一方向上相互相邻的所述垫盘部利用所述通孔导体相互连接，且从所述第一方向观察相互重叠，
从所述第一方向观察，所述线圈部包含：第一部分，其与在所述第一方向上相邻的所述垫盘部不重叠；和第二部分，其与在所述第一方向上相邻的所述垫盘部的一部分重叠，
所述第二内部导体以与所述第二部分在相同层配置，并且从所述第一方向观察，与在所述第一方向上相邻的所述垫盘部中的不与所述第二部分重叠的部分重叠的方式定位，
从所述第一方向观察，所述线圈部中的与在所述第一方向上相邻的所述垫盘部重叠的部分的宽度比在所述第一方向上相邻的所述垫盘部的宽度小，
所述第二内部导体具有比所述线圈部的宽度小的宽度。
2.根据权利要求1所述的层叠线圈部件，其中，
所述第二内部导体与所述第一内部导体的所述第二部分一体形成，
从所述第一方向观察，所述第二部分和所述第二内部导体构成与在所述第一方向上相邻的所述垫盘部重叠的第三部分，
所述第三部分的宽度比所述第一部分的宽度大。
3.根据权利要求1所述的层叠线圈部件，其中，
所述第二内部导体与所述第一内部导体的所述第二部分分开。
4.根据权利要求1～3中任一项所述的层叠线圈部件，其中，
从所述第一方向观察，所述第二内部导体位于所述第一内部导体的所述第二部分的内侧，
所述第二内部导体的整体与在所述第一方向上相邻的所述垫盘部中的不与所述第二部分重叠的所述部分重叠。
5.一种制造权利要求1所述的层叠线圈部件的制造方法，其中，
包含：
在多个生坯片材上设置导体图案的工序；及
层叠所述多个生坯片材的工序，
所述导体图案包含成为所述第一内部导体的第一内部导体图案和成为所述第二内部导体的第二内部导体图案，
所述第一内部导体图案包含成为所述线圈部的线圈导体图案和成为所述垫盘部的垫盘导体图案，
所述线圈导体图案包含成为所述第一部分的第一部分导体图案和成为所述第二部分的第二部分导体图案，
设置所述导体图案的所述工序中，将所述第二内部导体图案与所述第二部分导体图案在相同层形成，
层叠的所述工序中，以从层叠方向观察，所述第二部分导体图案与所述垫盘导体图案的一部分重叠，并且所述垫盘导体图案中的不与所述第二部分导体图案重叠的部分和所述第二内部导体图案重叠的方式，层叠所述生坯片材。
6.根据权利要求5所述的制造方法，其中，
在设置所述导体图案的所述工序之后，且层叠的所述工序之前，所述导体图案的厚度相对于所述生坯片材的厚度的比率为1.1以上且2.0以下。
7.根据权利要求5或6所述的制造方法，其中，
在设置所述导体图案的所述工序之后，且层叠的所述工序之前，所述第一部分导体图案的宽度相对于所述垫盘导体图案的宽度的比为0.35以上且0.6以下。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6922871B2 (ja) * 2018-09-28 2021-08-18 株式会社村田製作所 インダクタ部品およびインダクタ部品の製造方法
JP7136009B2 (ja) * 2019-06-03 2022-09-13 株式会社村田製作所 積層コイル部品
GB201909338D0 (en) * 2019-06-28 2019-08-14 Nicoventures Trading Ltd Inductor
JP7276202B2 (ja) * 2020-03-05 2023-05-18 株式会社村田製作所 インダクタ部品
JP2022133015A (ja) * 2021-03-01 2022-09-13 Tdk株式会社 積層コイル部品
JP7452517B2 (ja) 2021-11-04 2024-03-19 株式会社村田製作所 インダクタ部品および実装部品

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102084441A (zh) * 2008-07-22 2011-06-01 株式会社村田制作所 电子元器件及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2590019Y2 (ja) * 1993-01-21 1999-02-10 太陽誘電株式会社 積層チップインダクタ
JP2001176725A (ja) 1999-12-15 2001-06-29 Tdk Corp 積層電子部品
JP2004296992A (ja) * 2003-03-28 2004-10-21 Hitachi Metals Ltd セラミック積層電子部品
JP4211591B2 (ja) * 2003-12-05 2009-01-21 株式会社村田製作所 積層型電子部品の製造方法および積層型電子部品
DE602006018521D1 (de) * 2005-12-23 2011-01-05 Murata Manufacturing Co Hren dafür
JP5262775B2 (ja) 2008-03-18 2013-08-14 株式会社村田製作所 積層型電子部品及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102084441A (zh) * 2008-07-22 2011-06-01 株式会社村田制作所 电子元器件及其制造方法

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