CN109659228B - 图案形成方法和衬底蚀刻方法 - Google Patents

图案形成方法和衬底蚀刻方法 Download PDF

Info

Publication number
CN109659228B
CN109659228B CN201811126880.1A CN201811126880A CN109659228B CN 109659228 B CN109659228 B CN 109659228B CN 201811126880 A CN201811126880 A CN 201811126880A CN 109659228 B CN109659228 B CN 109659228B
Authority
CN
China
Prior art keywords
photoresist pattern
substrate
mask layer
nitrogen
plasma
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811126880.1A
Other languages
English (en)
Other versions
CN109659228A (zh
Inventor
李恩雨
吴相录
成正模
宣钟宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020180010176A external-priority patent/KR102468232B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109659228A publication Critical patent/CN109659228A/zh
Application granted granted Critical
Publication of CN109659228B publication Critical patent/CN109659228B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Abstract

本申请提供了一种图案形成方法和一种衬底蚀刻方法。一种形成半导体器件图案的方法,包括:在衬底上形成包含第一碳化合物的光刻胶图案;改良所述光刻胶图案的顶表面,以在所述光刻胶图案上形成包含不同于所述第一碳化合物的第二碳化合物的上掩模层;以及使用所述上掩模层和所述光刻胶图案作为蚀刻掩模,蚀刻所述衬底的一部分。

Description

图案形成方法和衬底蚀刻方法
优先权声明
该专利申请要求分别于2017年10月11日和2018年1月26日向韩国知识产权局提交的韩国专利申请No.10-2017-0131509和No.10-2018-0010176的优先权,其全部内容通过引用结合于此。
技术领域
本发明构思涉及一种制造半导体器件的方法,具体地涉及一种形成半导体器件的图案的光刻方法。
背景技术
通常,半导体器件通过多个单元工艺制造。这些单元工艺包括沉积工艺、掩模形成工艺和蚀刻工艺。沉积工艺和蚀刻工艺可以使用等离子体来执行。等离子体用于在高温下处理衬底。通常,等离子体由射频(RF)能量产生。掩模形成工艺可以包括在衬底上形成光刻胶层的工艺、曝光与要形成的图案相对应的光刻胶层的选定部分的曝光工艺、以及去除光刻胶层的选定(曝光或未曝光)部分从而形成光刻胶掩模的显影工艺。然后通过掩模执行蚀刻工艺,来将掩模的图案转移到下面的(一个或多个)层,该(一个或多个)层可以包括由沉积工艺形成的层。
发明内容
根据本发明的构思,在衬底中形成图案的图案形成方法可以包括:在所述衬底上形成光刻胶图案,所述光刻胶图案包含第一碳化合物;改良工艺(reforming process),在所述光刻胶图案的顶表面上形成上掩模层,所述上掩模层包含与所述第一碳化合物的种类不同的第二碳化合物;以及使用所述上掩模层和所述光刻胶图案作为蚀刻掩模,蚀刻所述衬底的一部分。
根据本发明的构思,还提供了一种图案形成方法,包括:在衬底上形成包括氮氧化硅的硬掩模层;在所述硬掩模层上形成对极紫外(EUV)光是光敏的光刻胶图案;改良工艺,所述改良工艺在所述光刻胶图案的顶表面上形成上掩模层;以及使用所述光刻胶图案和所述上掩模层作为蚀刻掩模,蚀刻所述硬掩模层以及所述衬底的一部分。所述改良工艺包括:将氮气和甲烷气体以10:1的流量比供应到所述衬底上方的区域中;向所述衬底上方的区域施加上部功率,以诱导等离子体并将所述等离子体中的自由基沉积到所述上掩模层上;以及向所述衬底下方的区域施加下部功率,以重新诱导所述等离子体,并使用所述等离子体中的离子去除所述上掩模层的一部分。
此外,根据本发明的构思,一种图案形成方法包括:在衬底上形成光刻胶图案;以第一流量比将氮气和甲烷气体供应到所述光刻胶图案上方的区域中;向所述氮气和所述甲烷气体施加上部功率以诱导等离子体,并在所述光刻胶图案上沉积所述等离子体中的自由基;切断所述上部功率;以第二流量比供应所述氮气和所述甲烷气体,其中以所述第二流量比供应的所述氮气和所述甲烷气体中氮气的部分高于以所述第一流量比供应的所述氮气和所述甲烷气体中氮气的部分;以及向所述氮气和所述甲烷气体施加下部功率,以重新诱导所述等离子体,并使用所述等离子体中的离子去除所沉积的自由基的一部分。
附图说明
从下面结合附图的简要描述中将更清楚地理解本发明的构思。附图示出了如下文详细描述的本发明构思的非限制性示例。
图1是示出根据本发明构思的形成半导体器件的图案的方法的流程图。
图2、图3、图4、图5、图6和图7是在图1的方法过程中衬底的截面图。
图8是例示图1的方法的改良步骤的流程图。
图9是示出等离子体处理系统的示例的示意图,该等离子体处理系统可以用于在图4所示方法的阶段中形成上掩模层。
图10是示出在图1的方法中蚀刻衬底W的等离子体工艺期间由图9的等离子体处理系统施加的下部功率和上部功率随时间变化的曲线图。
图11A、图11B和图11C是光刻胶图案或上掩模层中的第一碳化合物至第三碳化合物的特性的XPS(X-ray photoelectron spectroscopy,X射线光电子能谱分析)曲线图。
图12A、图12B和图12C是光刻胶图案或上掩模层中的第一至第一氮化合物和第二氮化合物的特性的XPS曲线图。
图13是示出根据图9的系统中氮气的流量的第一碳氮化合物和第二碳氮化合物的结合能的峰值强度的曲线图。
图14A是示出(例如,图5的)光刻胶图案的截面及其剩余厚度的图像。
图14B是示出常规光刻胶图案的截面及其剩余厚度的图像。
图15是示出根据本发明构思的一些示例的光刻胶图案的剩余厚度与常规光刻胶图案的剩余厚度之间的差的曲线图。
应当注意的是,这些附图旨在说明在某些实施例中使用的方法、结构和/或材料的一般特征以及补充以下提供的书面描述。然而,这些附图不是按比例绘制的,也许不能精确地反映任何给定示例的精确结构或性能特性,并且不应当被解释为限定或限制本发明构思所包含的值的范围或性质。例如,为了清楚起见,分子、层、区域和/或结构元件的相对厚度和位置可以被减小或放大。在各个附图中使用相似或相同的附图标记旨在指示存在相似或相同的元件或特征。
具体实施方式
图1示出了根据本发明构思的形成半导体器件的图案的方法。
参照图1,根据本发明构思的图案形成方法可以包括在衬底上形成硬掩模层(S10)、形成光刻胶图案(S20)、改良光刻胶图案的顶表面(S30)、蚀刻衬底(S40)、去除上掩模层和光刻胶图案(S50)以及去除硬掩模层(S60)。
图2至图7是示出图1的方法的衬底的截面图。
参照图1和图2,可以在衬底W上形成硬掩模层14(S10)。例如,衬底W可以包括硅晶片或为硅晶片。在某些示例中,衬底W还包括硅晶片层上的至少一个薄膜,即,衬底可以是包括基底和形成在基底上的一层或更多层的半导体衬底。硬掩模层14可以包括通过等离子体增强化学气相沉积(PECVD)方法形成的氮氧化硅(SiON)层。
参照图1和图3,可以在硬掩模层14上形成光刻胶图案16(S20)。光刻胶图案16可以通过例如区别于ArF或KrF光刻法的极紫外(EUV)光刻法形成。首先,在硬掩模层14上形成对EUV光敏感的光刻胶层。然后用由EUV光源产生的EUV光照射光刻胶层的选定部分。然后对曝光的光刻胶层进行显影。
因为EUV光能够穿透光刻胶层的深度小于ArF或KrF光能够穿透的深度,所以光刻胶图案16形成得比ArF敏感的光刻胶层(其具有约45nm或更大的厚度)薄。例如,光刻胶图案16可以由厚度约17nm的EUV敏感的光刻胶材料形成。光刻胶图案16可以由聚缩醛树脂(polyacetal resin)形成。光刻胶图案16可以由第一碳化合物形成或包括第一碳化合物。在一些示例中,光刻胶图案16包括烃化合物(CxHyRz),其中R是卤素,x和y是正实数,z是零或正实数。
参照图1和图4,可以通过改良工艺在光刻胶图案16的顶表面上形成上掩模层18(S30),改良工艺可以被称为改良光刻胶图案的顶表面的工艺。
图8是示例性示出图1的改良步骤S30的流程图,该改良步骤S30对光刻胶图案16的上部有影响。
参照图8,改良工艺(S30)可以包括将衬底W设置在腔室中(S32),在腔室中提供氮气(N2)和甲烷(CH4)气体(S34),向腔室供应上部功率(S36),切断上部功率(S38),以及向腔室供应下部功率(S39)。
图9示出了等离子体处理系统100的示例,该等离子体处理系统100可用于在图4所示方法的阶段中形成上掩模层18。
参照图9,等离子体处理系统100可以是电感耦合等离子体(ICP)系统。或者,等离子体处理系统100可以是电容耦合等离子体(CCP)系统或微功率等离子体蚀刻系统。等离子体处理系统100可以包括腔室110、气体供应单元120、静电卡盘130、下电极140、天线150和供电单元160。腔室110可以被配置为提供用于衬底W的隔离空间。气体供应单元120可以适于将氮气122和甲烷气体124供应到腔室110(的上部区域)中。静电卡盘130可以用于在处理期间将衬底W固定在(腔室110的下部区域中的)适当位置。下电极140可以设置在静电卡盘130的下方和/或静电卡盘130中。天线150可以设置在腔室110上。供电单元160可以被配置为分别向下电极140和天线150提供下部功率142和上部功率152。
参照图8和图9,可以使用例如机械臂将衬底W设置在腔室110中的静电卡盘130上(S32)。尽管未示出,腔室110可以包括下壳体和上壳体。如果下壳体和上壳体彼此间隔开,则衬底W可以装载在下壳体中的静电卡盘130上。
接下来,气体供应单元120可以被配置为将氮气122和甲烷气体124供应到腔室110中(S34)。如果下壳体和上壳体彼此耦接并且腔室110被抽空(排空),则氮气122和甲烷气体124可以被引入腔室110中。氮气122可以是第一反应气体和/或稀释气体。甲烷气体124可以是第二反应气体或蚀刻气体。例如,在氮气122以约10SCCM至约200SCCM的流量被供应的情况下,甲烷气体124可以以约1SCCM至约20SCCM的流量被供应。在一些实施例中,氮气122和甲烷气体124以各自的流量之比为10:1被提供。例如,在氮气122以大约100SCCM的流量供应的情况下,甲烷气体124可以以大约10SCCM的流量提供。
图10示出了当执行改良步骤(S30)时,图9的等离子体处理系统中的下部功率142和上部功率152随时间的变化。
参照图8至图10,供电单元160可以被配置为当光刻胶图案16的上部被改良时,以顺序和/或独立的方式供应上部功率152和下部功率142。
首先,可以向天线150供应上部功率152(S36)。上部功率152可以用于在腔室10中诱导(即启动)等离子体112。另外,上部功率152可以用于从氮气122和甲烷气体124产生构成等离子体112的自由基111和离子113。自由基111可以沉积在光刻胶图案16上。作为自由基111沉积的结果,上掩模层18可以形成在光刻胶图案16上。例如,自由基111可以包括碳氮基(例如,CN或C3N)或氮氢基(例如,NH)。离子113可以包括烃离子(CH+)或氢离子(H+)。离子113可以在几秒钟内在等离子体112中重新结合,从而形成甲烷气体124或氢气,然后可以排放到腔室110的外部。上部功率152可以具有大约13.56MHz的频率。上部功率152可以是大约300瓦。上部功率152可以是源功率。
接下来,供电单元160可以切断或关闭上部功率152(S38)。来自供电单元160的上部功率152可以被提供给天线150大约60-90秒。
来自供电单元160的下部功率142可以被提供给下电极140(S39)。一旦终止对天线150供应上部功率152,可以向下电极140提供下部功率142。下部功率142可以用于重新诱导等离子体112并将等离子体112中的离子113聚集到衬底W的顶表面上。离子113可以用于去除光刻胶图案16上的自由基111或上掩模层18的一部分。下部功率142的频率可以与上部功率152的频率相同。下部功率142的至少一部分和上部功率152的至少一部分可以以连续波的形式提供。下部功率142例如可以具有大约13.56兆赫的频率。相比之下,下部功率142可以具有大约10MHz至大约1MHz的频率。下部功率142的电压的极性可以与上部功率152的电压的极性相反。例如,在上部功率152具有正电压的情况下,下部功率142可以具有负电压。下部功率142可以高于上部功率152。下部功率142可以是大约500瓦。下部功率142可以是偏置功率。
图11A至图11C是光刻胶图案16或上掩模层18中的第一碳化合物50、第二碳化合物60和第三碳化合物62的XPS曲线图。图12A至图12C是光刻胶图案16和上掩模层18中的第一氮化合物70和第二氮化合物80的XPS曲线图。
图11A示出了在执行改良工艺(S30)之前根据本发明构思的方法的示例的结果。此时,光刻胶图案16包含第一碳化合物50。第一碳化合物50包括第一碳键合结构52、第二碳键合结构54和碳氧(C-O)化合物56。第一碳键合结构52具有约282.5eV至约283ev的结合能。第一碳键合结构52具有C-C sp2键。第二碳键合结构54具有约284ev至约284.5ev的结合能。第二碳键合结构54具有C-C sp3键。碳氧化合物56具有约286ev至约286.5ev的结合能。因为该曲线图示出了第一碳化合物50中的第一碳键合结构52和第二碳键合结构54中的每一个的强度均高于碳氧化合物56的强度,所以第一碳键合结构52和第二碳键合结构54中的每一个的量均大于碳氧化合物56的量。
此时,如图12A所示,光刻胶图案16不包含氮化合物。在此示例中,光刻胶图案16不包含碳氮化合物。
图11B和图12B示出了在图8中的S30使用上部功率152沉积自由基111时的结果。此时,光刻胶图案16和上掩模层18包括第二碳化合物60和第一氮化合物70。
参照图11B,第二碳化合物60不同于由图11A的曲线图表示的第一碳化合物50。在该示例中,第二碳化合物60包含第一碳键合结构52和第二碳键合结构54以及第一碳氮(C-N)化合物58。第一碳氮化合物58具有与碳氧化合物56相似的结合能。第一碳氮化合物58具有约286ev的结合能。第二碳化合物60中的第一碳氮化合物58的结合能强度或量可以高于或大于第一碳键合结构52和第二碳键合结构54的结合能强度或量。第一碳氮化合物58包含碳氧化合物56(参照图11A)。然而,上掩模层18中的碳氧化合物56被等离子体112去除。例如,碳氧化合物56被等离子体112转化成气态材料,并且这种气态材料可以被排放到腔室的外部。
图12B示出了上掩模层18中的第一氮化合物70的特性的XPS曲线图。在该示例中,第一氮化合物70包括第二碳氮化合物72和氮氢(N-H)化合物74。第二碳氮化合物72具有约397.5ev的结合能。第二碳氮化合物72可以包含氰乙炔基(cyanoethynyl)(例如C3N)或聚苯胺。氮氢化合物74具有约399ev的结合能。氮氢化合物74包括氨(NH3)。第一氮化合物70中氮氢化合物74的结合能强度或量高于或大于第二氮化合物80的结合能强度或量。
图11C和图12C示出了当供应下部功率142以使用离子113去除上掩模层18和一部分光刻胶图案16时该示例的结果。此时,上掩模层18和光刻胶图案16包含第三碳化合物62和第二氮化合物80。
参照图11C,第三碳化合物62不同于第一碳化合物50和第二碳化合物60(返回参照图11A和图11B)。第三碳化合物62包含第一碳键合结构52和第二碳键合结构54以及第一碳氮化合物58。在该示例中,第三碳化合物62中的第一碳氮化合物58的量小于第二碳化合物60中的第一碳氮化合物58的量。另外,第三碳化合物62中的第一碳氮化合物58的量小于第一碳化合物50中的碳氧化合物56的量。第一碳氮化合物58可以构成上掩模层18。因此,第二碳化合物60中的第一碳氮化合物58的量与第三碳化合物62中的第一碳氮化合物58的量的差异表明上掩模层18主要由第一碳氮化合物58组成。
如图12C所示,第二氮化合物80不同于第一氮化合物70(返回参照图12B)。因为第二氮化合物80中的第二碳氮化合物72的强度高于氮氢化合物74的强度,所以第二碳氮化合物72的量大于氮氢化合物74的量。在上掩模层18中,大部分氮氢化合物74可以以气态材料(例如氨(NH3))的形式存在,并且因此可以容易地被等离子体112去除。第二碳氮化合物72保留在上掩模层18中。因此,当蚀刻衬底W时,第一碳氮化合物58和第二碳氮化合物72可以构成上掩模层18,但是氮氢化合物74不存在于上掩模层18中。
图13是示出根据图9的等离子体处理系统中的氮气122的流量的、第一碳氮化合物58的结合能的峰值强度和第二碳氮化合物72的结合能的峰值强度的曲线图。
参照图13,当氮气122以约6SCCM至20SCCM的流量供应到腔室110中时,大量的第一碳氮化合物58和第二碳氮化合物72形成在上掩模层18中。甲烷气体124以大约10SCCM的流量供应到腔室110中。当氮气122和甲烷气体124以大约0.6:1的流量比被供应时,上掩模层18中的第二碳氮化合物72的量可以最大化。当氮气122和甲烷气体124以大约1:2的流量比被供应时,上掩模层18中的第一碳氮化合物58的量可以最大化。因此,如果氮气122和甲烷气体124以约0.6:1至约1:2的流量比被供应(在S34中)并且提供上部功率152(S36),则将要形成在上掩模层18中的第一碳氮化合物58和第二碳氮化合物72的量可以最大化。
随后,当切断上部功率152(S38)并且向下部电极140施加下部功率142(S39)时,氮气122和甲烷气体124可以以大约10:1的比例提供到腔室110中。
返回参照图1和图5,可以使用上掩模层18和光刻胶图案16作为蚀刻掩模来蚀刻硬掩模层14和衬底W(S40)。蚀刻衬底W的步骤S40可以以与提供下部功率142的步骤S39相同的方式执行。换句话说,氮气122和甲烷气体124可以以大约10:1的流量比被提供到腔室110中,并且下部功率142可以是大约500瓦。衬底W的蚀刻速率可以为约20纳米/分钟至约70纳米/分钟。在供应到腔室110中的甲烷气体124的量大于氮气122的量的情况下,可能难以调节或控制衬底W的蚀刻速率。可以将由光刻胶图案16曝光的硬掩模层14和衬底W蚀刻到约50纳米至约500纳米的深度。衬底W可以具有多个器件图案20以及多个器件图案20之间的沟槽22。器件图案20可以构成有源区域或布线区域。沟槽22可以用于在多个器件图案20之间提供绝缘区域。
图14A是示出(例如,图5的)具有剩余厚度T1的光刻胶图案16的图像。图14B是示出具有剩余厚度T2的常规光刻胶图案119的图像。图15是示出光刻胶图案16的剩余厚度T1与常规光刻胶图案119的剩余厚度T2之间的差的曲线图。这里,在蚀刻工艺之前,光刻胶图案16和常规光刻胶图案119均具有约17nm的厚度,并且以约56nm/min的蚀刻速率蚀刻衬底W。
参照图14A、图14B和图15,在蚀刻工艺之后,光刻胶图案16的剩余厚度T1大于常规光刻胶图案119的剩余厚度T2
参照图14A和图15,根据本发明构思的示例,光刻胶图案16具有约14nm至约17nm的剩余厚度T1。例如,光刻胶图案16具有14.89nm、15.38nm、15.88nm或16.87nm的剩余厚度T1
参照图14B和图15,常规光刻胶图案119具有约6nm至约15nm的剩余厚度T2。例如,当提供上部功率152和下部功率142两者时,常规光刻胶图案119(在不改良其上部的情况下形成)具有6.45nm、8.93nm、12.90nm或14.89nm的剩余厚度T2
返回参照图1和6,可以去除上掩模层18和光刻胶图案16(S50)。上掩模层18和光刻胶图案16可以通过灰化工艺去除或使用有机溶剂去除。
参照图1和7,可以去除硬掩模层14(S60)。硬掩模层14可以通过湿法蚀刻工艺去除。器件图案20可以暴露于外部。
根据本发明构思的一个方面,图案形成方法可以包括对光刻胶图案的顶部进行改良的步骤。这使得可以在准备蚀刻衬底时保持光刻胶图案的期望厚度。
尽管已经具体示出和描述了本发明构思的示例,但是本领域普通技术人员将理解,在不脱离所附权利要求中阐述的本发明构思的精神和范围的情况下,可以对其进行形式和细节的变化。

Claims (19)

1.一种图案形成方法,包括:
在衬底上形成光刻胶图案,所述光刻胶图案包含第一碳化合物;
改良工艺,所述改良工艺在所述光刻胶图案的顶表面上形成上掩模层,所述上掩模层包含与所述第一碳化合物的种类不同的第二碳化合物;以及
使用所述上掩模层和所述光刻胶图案作为蚀刻掩模,蚀刻所述衬底的一部分,
其中,所述第二碳化合物包括碳氮化合物。
2.根据权利要求1所述的方法,其中,所述第一碳化合物包括聚缩醛树脂。
3.根据权利要求1所述的方法,其中,所述第二碳化合物包括氰乙炔基C3N。
4.根据权利要求1所述的方法,其中,所述改良工艺包括:
将所述衬底设置在腔室中;
将氮气和甲烷气体引入所述衬底上方的所述腔室的上部;以及
向引入了所述氮气和所述甲烷气体的所述腔室的所述上部提供上部功率,以在所述腔室中诱导等离子体并在所述光刻胶图案上沉积所述等离子体中的自由基。
5.根据权利要求4所述的方法,其中,当提供所述上部功率时,所述氮气和所述甲烷气体以0.6:1至1:2的流量比被提供。
6.根据权利要求4所述的方法,其中,所述衬底设置在所述腔室的位于所述上部下方的下部中,并且所述改良工艺还包括:
切断所述上部功率;以及
向所述腔室的所述下部提供下部功率以重新诱导所述等离子体并使用所述等离子体中的离子去除所述自由基的一部分。
7.根据权利要求6所述的方法,其中,当提供所述下部功率时,所述氮气和所述甲烷气体以10:1的流量比被引入所述腔室的所述上部。
8.根据权利要求6所述的方法,其中,所述上部功率和所述下部功率均以连续波的形式施加,并且所述上部功率和所述下部功率的连续波的频率彼此相等。
9.根据权利要求1所述的方法,还包括在形成所述光刻胶图案之前在所述衬底上形成硬掩模层,使得所述硬掩模层介于所述衬底与所述光刻胶图案之间,
其中,所述硬掩模层包括氮氧化硅。
10.一种图案形成方法,包括:
在衬底上形成包括氮氧化硅的硬掩模层;
在所述硬掩模层上形成对极紫外光是光敏的光刻胶图案;
改良工艺,所述改良工艺在所述光刻胶图案的顶表面上形成上掩模层;以及
使用所述光刻胶图案和所述上掩模层作为蚀刻掩模,蚀刻所述硬掩模层以及所述衬底的一部分,
其中,所述改良工艺包括:
将氮气和甲烷气体以10:1的流量比供应到所述衬底上方的区域中;
向所述衬底上方的区域施加上部功率,以诱导等离子体并将所述等离子体中的自由基沉积到所述上掩模层上;以及
向所述衬底下方的区域施加下部功率,以重新诱导所述等离子体,并使用所述等离子体中的离子去除所述上掩模层的一部分。
11.根据权利要求10所述的方法,其中,所述改良工艺还包括在施加所述下部功率之前切断所述上部功率。
12.根据权利要求10所述的方法,其中,所述下部功率高于所述上部功率。
13.根据权利要求12所述的方法,其中,所述上部功率以正电压施加,并且
所述下部功率以负电压施加。
14.根据权利要求10所述的方法,其中,所述上部功率和所述下部功率均以连续波的形式施加。
15.一种蚀刻衬底的方法,包括:
在衬底上形成光刻胶图案;
以第一流量比将氮气和甲烷气体供应到所述光刻胶图案上方的区域中;
向所述氮气和所述甲烷气体施加上部功率以诱导等离子体,并在所述光刻胶图案上沉积所述等离子体中的自由基;
切断所述上部功率;
以第二流量比供应所述氮气和所述甲烷气体,以所述第二流量比供应的所述氮气和所述甲烷气体中氮气的部分高于以所述第一流量比供应的所述氮气和所述甲烷气体中氮气的部分;以及
向所述氮气和所述甲烷气体施加下部功率,以重新诱导所述等离子体,并使用所述等离子体中的离子去除所沉积的自由基的一部分。
16.根据权利要求15所述的方法,其中,所述氮气与所述甲烷气体的所述第一流量比为0.6:1至1:2。
17.根据权利要求15所述的方法,其中,所述氮气与所述甲烷气体的所述第二流量比为10:1。
18.根据权利要求15所述的方法,其中,所述自由基包含碳氢化合物。
19.根据权利要求15所述的方法,其中,所述自由基包含氰乙炔基C3N。
CN201811126880.1A 2017-10-11 2018-09-26 图案形成方法和衬底蚀刻方法 Active CN109659228B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2017-0131509 2017-10-11
KR20170131509 2017-10-11
KR1020180010176A KR102468232B1 (ko) 2017-10-11 2018-01-26 기판 식각 방법
KR10-2018-0010176 2018-01-26

Publications (2)

Publication Number Publication Date
CN109659228A CN109659228A (zh) 2019-04-19
CN109659228B true CN109659228B (zh) 2023-07-18

Family

ID=65993439

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811126880.1A Active CN109659228B (zh) 2017-10-11 2018-09-26 图案形成方法和衬底蚀刻方法

Country Status (3)

Country Link
US (1) US10643858B2 (zh)
KR (1) KR102618889B1 (zh)
CN (1) CN109659228B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10978301B2 (en) * 2018-08-31 2021-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Morphology of resist mask prior to etching

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101369520A (zh) * 2007-08-13 2009-02-18 海力士半导体有限公司 制造半导体器件的方法

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0831720A (ja) * 1994-07-13 1996-02-02 Nkk Corp レジストマスクの形成方法
JP2914213B2 (ja) 1995-03-28 1999-06-28 日本電気株式会社 半導体装置及びその製造方法
JP3435897B2 (ja) 1995-05-29 2003-08-11 ソニー株式会社 プラズマエッチング方法
US6008139A (en) 1996-06-17 1999-12-28 Applied Materials Inc. Method of etching polycide structures
US5880033A (en) 1996-06-17 1999-03-09 Applied Materials, Inc. Method for etching metal silicide with high selectivity to polysilicon
KR100304687B1 (ko) 1998-01-15 2001-11-30 로버트 에이치. 씨. 챠오 개선된에칭처리방법
KR100327346B1 (ko) 1999-07-20 2002-03-06 윤종용 선택적 폴리머 증착을 이용한 플라즈마 식각방법 및 이를이용한 콘택홀 형성방법
JP2002134379A (ja) * 2000-10-19 2002-05-10 Sony Corp パターン形成方法
US6844270B2 (en) * 2000-11-26 2005-01-18 Shipley Company, L.L.C. Polymers and photoresist compositions for short wavelength imaging
US6576562B2 (en) * 2000-12-15 2003-06-10 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device using mask pattern having high etching resistance
US20030064582A1 (en) 2001-09-28 2003-04-03 Oladeji Isaiah O. Mask layer and interconnect structure for dual damascene semiconductor manufacturing
US20030213617A1 (en) 2002-05-20 2003-11-20 Subramanian Karthikeyan Method and structure of a reducing intra-level and inter-level capacitance of a semiconductor device
US6677247B2 (en) 2002-01-07 2004-01-13 Applied Materials Inc. Method of increasing the etch selectivity of a contact sidewall to a preclean etchant
CN100375265C (zh) 2002-04-02 2008-03-12 陶氏环球技术公司 用于图形化双波纹互连的三层掩膜结构
KR20030094099A (ko) 2002-06-03 2003-12-11 쉬플리 캄파니, 엘.엘.씨. 전자 디바이스 제조
US7049052B2 (en) 2003-05-09 2006-05-23 Lam Research Corporation Method providing an improved bi-layer photoresist pattern
US6911399B2 (en) 2003-09-19 2005-06-28 Applied Materials, Inc. Method of controlling critical dimension microloading of photoresist trimming process by selective sidewall polymer deposition
US8073667B2 (en) 2003-09-30 2011-12-06 Tokyo Electron Limited System and method for using first-principles simulation to control a semiconductor manufacturing process
US7393788B2 (en) 2006-02-10 2008-07-01 Cook Julie A Method and system for selectively etching a dielectric material relative to silicon
US7556970B2 (en) * 2006-03-27 2009-07-07 Tokyo Electron Limited Method of repairing damaged film having low dielectric constant, semiconductor device fabricating system and storage medium
US8177990B2 (en) * 2006-03-31 2012-05-15 Tokyo Electron Limited Etching method, plasma processing system and storage medium
US7276447B1 (en) 2006-04-11 2007-10-02 Applied Materials, Inc. Plasma dielectric etch process including ex-situ backside polymer removal for low-dielectric constant material
JP2008047822A (ja) 2006-08-21 2008-02-28 Toshiba Corp 半導体装置の製造方法
US7871926B2 (en) 2007-10-22 2011-01-18 Applied Materials, Inc. Methods and systems for forming at least one dielectric layer
US8252696B2 (en) 2007-10-22 2012-08-28 Applied Materials, Inc. Selective etching of silicon nitride
US20090191711A1 (en) * 2008-01-30 2009-07-30 Ying Rui Hardmask open process with enhanced cd space shrink and reduction
JP5128421B2 (ja) 2008-09-04 2013-01-23 東京エレクトロン株式会社 プラズマ処理方法およびレジストパターンの改質方法
US20130084707A1 (en) 2011-09-30 2013-04-04 Tokyo Electron Limited Dry cleaning method for recovering etch process condition
US9287179B2 (en) 2012-01-19 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Composite dummy gate with conformal polysilicon layer for FinFET device
US9356058B2 (en) 2012-05-10 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Backside structure for BSI image sensor
US9230819B2 (en) 2013-04-05 2016-01-05 Lam Research Corporation Internal plasma grid applications for semiconductor fabrication in context of ion-ion plasma processing
US8906810B2 (en) 2013-05-07 2014-12-09 Lam Research Corporation Pulsed dielectric etch process for in-situ metal hard mask shape control to enable void-free metallization
US9209033B2 (en) 2013-08-21 2015-12-08 Tel Epion Inc. GCIB etching method for adjusting fin height of finFET devices
US9589799B2 (en) 2013-09-30 2017-03-07 Lam Research Corporation High selectivity and low stress carbon hardmask by pulsed low frequency RF power
US9320387B2 (en) 2013-09-30 2016-04-26 Lam Research Corporation Sulfur doped carbon hard masks
US9318343B2 (en) 2014-06-11 2016-04-19 Tokyo Electron Limited Method to improve etch selectivity during silicon nitride spacer etch
US9520296B2 (en) 2014-06-12 2016-12-13 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device having a low divot of alignment between a substrate and an isolation thereof and method of forming the same
US9595531B2 (en) 2014-07-11 2017-03-14 Intel Corporation Aluminum oxide landing layer for conductive channels for a three dimensional circuit device
US9685332B2 (en) 2014-10-17 2017-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. Iterative self-aligned patterning
US9620407B2 (en) 2014-12-08 2017-04-11 Applied Materials, Inc. 3D material modification for advanced processing
US9512517B2 (en) * 2015-01-23 2016-12-06 Varian Semiconductor Equipment Associates, Inc. Multiple exposure treatment for processing a patterning feature
JP6438831B2 (ja) 2015-04-20 2018-12-19 東京エレクトロン株式会社 有機膜をエッチングする方法
US9735069B2 (en) 2015-09-23 2017-08-15 Lam Research Corporation Method and apparatus for determining process rate
US9824896B2 (en) 2015-11-04 2017-11-21 Lam Research Corporation Methods and systems for advanced ion control for etching processes
US10211051B2 (en) 2015-11-13 2019-02-19 Canon Kabushiki Kaisha Method of reverse tone patterning

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101369520A (zh) * 2007-08-13 2009-02-18 海力士半导体有限公司 制造半导体器件的方法

Also Published As

Publication number Publication date
KR20220156503A (ko) 2022-11-25
US10643858B2 (en) 2020-05-05
KR102618889B1 (ko) 2023-12-29
US20190109010A1 (en) 2019-04-11
CN109659228A (zh) 2019-04-19

Similar Documents

Publication Publication Date Title
KR102649013B1 (ko) 리소그래피에서 확률적 수율 영향 제거
CN105190840B (zh) 用于多图案化应用的光调谐硬掩模
US7718539B2 (en) Method for photomask fabrication utilizing a carbon hard mask
KR101813954B1 (ko) 플라즈마 처리 방법 및 플라즈마 처리 장치
US20080293248A1 (en) Method of forming amorphous carbon film and method of manufacturing semiconductor device using the same
JP2017199909A (ja) Aleおよび選択的蒸着を用いた基板のエッチング
JP2009200459A (ja) 硫黄系エッチャントを用いた炭素質層のプラズマエッチング
JP7061653B2 (ja) 被処理体を処理する方法
US11195723B1 (en) Non-atomic layer deposition (ALD) method of forming sidewall passivation layer during high aspect ratio carbon layer etch
TWI737785B (zh) 被處理體之處理方法
KR20090119266A (ko) 박막패턴 형성방법
US11495469B2 (en) Method for processing substrates
US11244828B2 (en) Method for processing workpiece
CN109659228B (zh) 图案形成方法和衬底蚀刻方法
US20230341781A1 (en) Methods for Extreme Ultraviolet (EUV) Resist Patterning Development
KR102468232B1 (ko) 기판 식각 방법
JP2007189153A (ja) 半導体装置の製造方法
US20070231746A1 (en) Treating carbon containing layers in patterning stacks
KR20080079494A (ko) 비정질 탄소막 형성방법 및 비정질 탄소막을 이용한반도체소자의 패턴 형성방법
KR20030010324A (ko) 산소 플라즈마 전처리 공정을 구비하는 반도체 소자의제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant