KR20220156503A - 기판 식각 방법 - Google Patents
기판 식각 방법 Download PDFInfo
- Publication number
- KR20220156503A KR20220156503A KR1020220150819A KR20220150819A KR20220156503A KR 20220156503 A KR20220156503 A KR 20220156503A KR 1020220150819 A KR1020220150819 A KR 1020220150819A KR 20220150819 A KR20220150819 A KR 20220150819A KR 20220156503 A KR20220156503 A KR 20220156503A
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- photoresist pattern
- power
- mask layer
- plasma
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 60
- 238000005530 etching Methods 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims abstract description 35
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 73
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 claims description 58
- 239000007789 gas Substances 0.000 claims description 37
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 32
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 30
- 150000002500 ions Chemical class 0.000 claims description 10
- 239000001257 hydrogen Substances 0.000 claims description 8
- 229910052739 hydrogen Inorganic materials 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- -1 Cyanoethynyl Chemical group 0.000 claims description 3
- 230000001939 inductive effect Effects 0.000 claims description 3
- 150000001722 carbon compounds Chemical class 0.000 abstract description 28
- 229910017464 nitrogen compound Inorganic materials 0.000 description 30
- CKUAXEQHGKSLHN-UHFFFAOYSA-N [C].[N] Chemical class [C].[N] CKUAXEQHGKSLHN-UHFFFAOYSA-N 0.000 description 25
- XFJBGINZIMNZBW-CRAIPNDOSA-N 5-chloro-2-[4-[(1r,2s)-2-[2-(5-methylsulfonylpyridin-2-yl)oxyethyl]cyclopropyl]piperidin-1-yl]pyrimidine Chemical compound N1=CC(S(=O)(=O)C)=CC=C1OCC[C@H]1[C@@H](C2CCN(CC2)C=2N=CC(Cl)=CN=2)C1 XFJBGINZIMNZBW-CRAIPNDOSA-N 0.000 description 12
- 150000002830 nitrogen compounds Chemical class 0.000 description 12
- 229910052799 carbon Inorganic materials 0.000 description 8
- CSJDCSCTVDEHRN-UHFFFAOYSA-N methane;molecular oxygen Chemical compound C.O=O CSJDCSCTVDEHRN-UHFFFAOYSA-N 0.000 description 8
- STPKWKPURVSAJF-LJEWAXOPSA-N (4r,5r)-5-[4-[[4-(1-aza-4-azoniabicyclo[2.2.2]octan-4-ylmethyl)phenyl]methoxy]phenyl]-3,3-dibutyl-7-(dimethylamino)-1,1-dioxo-4,5-dihydro-2h-1$l^{6}-benzothiepin-4-ol Chemical compound O[C@H]1C(CCCC)(CCCC)CS(=O)(=O)C2=CC=C(N(C)C)C=C2[C@H]1C(C=C1)=CC=C1OCC(C=C1)=CC=C1C[N+]1(CC2)CCN2CC1 STPKWKPURVSAJF-LJEWAXOPSA-N 0.000 description 7
- PKMUHQIDVVOXHQ-HXUWFJFHSA-N C[C@H](C1=CC(C2=CC=C(CNC3CCCC3)S2)=CC=C1)NC(C1=C(C)C=CC(NC2CNC2)=C1)=O Chemical compound C[C@H](C1=CC(C2=CC=C(CNC3CCCC3)S2)=CC=C1)NC(C1=C(C)C=CC(NC2CNC2)=C1)=O PKMUHQIDVVOXHQ-HXUWFJFHSA-N 0.000 description 6
- 229940126179 compound 72 Drugs 0.000 description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical group [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- 238000000429 assembly Methods 0.000 description 4
- 230000000712 assembly Effects 0.000 description 4
- 239000010408 film Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 238000000427 thin-film deposition Methods 0.000 description 2
- 238000004148 unit process Methods 0.000 description 2
- 239000004215 Carbon black (E152) Substances 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- YZCKVEUIGOORGS-UHFFFAOYSA-N Hydrogen atom Chemical compound [H] YZCKVEUIGOORGS-UHFFFAOYSA-N 0.000 description 1
- 229930182556 Polyacetal Natural products 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical group 0.000 description 1
- 229930195733 hydrocarbon Natural products 0.000 description 1
- 150000002430 hydrocarbons Chemical class 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920000767 polyaniline Polymers 0.000 description 1
- 229920006324 polyoxymethylene Polymers 0.000 description 1
- URBHYAWCGWIELS-UHFFFAOYSA-N prop-2-ynenitrile Chemical compound [C]#CC#N URBHYAWCGWIELS-UHFFFAOYSA-N 0.000 description 1
- 238000002407 reforming Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
Abstract
본 발명은 기판 식각 방법을 개시한다. 그의 방법은, 기판 상에 제 1 탄소 화합물을 포함하는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴의 상부 면을 개질하여 상기 포토레지스트 패턴 상에 상기 제 1 탄소 화합물과 다른 제 2 탄소 화합물을 포함하는 상부 마스크 막을 형성하는 단계와, 상기 상부 마스크 막 및 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 기판의 일부를 식각하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 소자의 기판 식각 방법에 관한 것이다.
일반적으로 반도체 소자는 다수의 단위 공정들에 의해 제조될 수 있다. 단위 공정들은 박막 증착 공정, 리소그래피 공정, 및 식각 공정을 포함할 수 있다. 박막 증착 공정과 식각 공정은 주로 플라즈마에 의해 수행될 수 있다. 플라즈마는 기판을 고온으로 처리(treat)할 수 있다. 상기 플라즈마는 주로 고주파 파워에 의해 생성될 수 있었다.
본 발명이 해결하고자 하는 과제는 포토레지스트 패턴의 식각 후의 잔존 두께(remained thickness)를 증가시킬 수 있는 기판 식각 방법을 제공하는 데 있다.
본 발명은 기판 식각 방법을 개시한다. 그의 방법은, 기판 상에 제 1 탄소 화합물을 포함하는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴의 상부 면을 개질하여 상기 포토레지스트 패턴 상에 상기 제 1 탄소 화합물과 다른 제 2 탄소 화합물을 포함하는 상부 마스크 막을 형성하는 단계; 및 상기 상부 마스크 막 및 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 기판의 일부를 식각하는 단계를 포함한다.
본 발명의 일 예에 따른 기판 식각 방법은, 기판 상에 실리콘 산 질화물을 포함하는 하드 마스크 층을 형성하는 단계; 상기 하드 마스크 층 상에 EUV 노광용 포토레지스트 패턴을 형성하는 단계; 상기 EUV 노광용 포토레지스트 패턴의 상부 면을 개질하여 상기 상부 마스크 막을 형성하는 단계; 및 상기 EUV 노광용 포토레지스트 패턴과 상기 상부 마스크 막을 식각 마스크로 사용하여 상기 하드 마스크 층 및 상기 기판의 일부를 식각하는 단계를 포함한다. 여기서, 상기 포토레지스트 패턴의 상부 면을 개질하는 단계는: 상기 기판 상에 질소 가스 및 메탄 가스를 10:1의 비율로 제공하는 단계; 상기 기판의 상부에 상부 파워를 제공하여 상기 기판 상에 플라즈마를 유도하고, 상기 플라즈마 내의 라디컬을 상기 상부 마스크 막으로 증착하는 단계; 및 상기 기판의 하부에 하부 파워를 제공하여 상기 플라즈마를 재 유도하고, 상기 플라즈마 내의 이온으로 상기 상부 마스크 막의 일부를 제거하는 단계를 포함할 수 있다.
본 발명의 일 예에 따른 기판 식각 방법은, 기판 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴 상에 질소 가스 및 메탄 가스를 제 1 유량으로 제공하는 단계; 상기 질소 가스 및 상기 메탄 가스에 상부 파워를 제공하여 플라즈마를 유도하고, 상기 플라즈마 내의 라디컬을 증착하는 단계; 상기 상부 파워를 턴오프시키는 단계; 상기 질소 가스 및 상기 메탄 가스를 상기 제 1 유량보다 많은 제 2 유량으로 제공하는 단계; 및 상기 질소 가스 및 상기 메탄 가스에 하부 파워를 제공하여 상기 플라즈마를 재 유도하고, 상기 플라즈마 내의 이온으로 상기 라디컬의 일부를 제거하는 단계를 포함한다.
본 발명의 개념에 따른 기판 식각 방법은 포토레지스트 패턴의 상부 면을 개질하여 기판의 식각 후에 상기 포토레지스트 패턴의 잔존 두께를 증가시킬 수 있다.
도 1은 본 발명의 개념에 따른 기판 식각 방법을 보여주는 플로우 챠트이다.
도 2 내지 도 7은 도 1의 기판 식각 방법을 보여주는 공정 단면도들이다.
도 8은 도 1의 포토레지스트 패턴의 상부 면을 개질하는 단계의 일 예를 보여주는 플로우 챠트이다.
도 9는 도 4의 상부 마스크 막을 형성하는 플라즈마 처리 장치를 보여주는 도면이다.
도 10은 도 9의 기판의 식각 시간에 따른 하부 파워와 상부 파워를 보여주는 그래프들이다.
도 11a 내지 도 11c는 포토레지스트 패턴 또는 상부 마스크막 내의 제 1 내지 제 3 탄소 화합물들을 보여주는 XPS 그래프들이다.
도 12a 내지 도 12c는 포토레지스트 패턴 및 상부 마스크막 내의 제 1 및 제 2 질소 화합물들을 보여주는 XPS 그래프들이다.
도 13은 도 9의 질소 가스의 유량에 따른 제 1 및 제 2 탄소-질소 화합물들의 결합 에너지의 피크 세기 또는 양을 보여주는 그래프들이다.
도 14a는 도 5의 포토레지스트 패턴과 그의 잔존 두께를 보여주는 단면도이다.
도 14b는 종래의 포토레지스트 패턴과 그의 잔존 두께를 보여주는 단면도이다.
도 15는 본 발명의 포토레지스트 패턴의 잔존 두께와 종래의 포토레지스트 패턴의 잔존 두께를 비교하여 보여주는 그래프이다.
도 2 내지 도 7은 도 1의 기판 식각 방법을 보여주는 공정 단면도들이다.
도 8은 도 1의 포토레지스트 패턴의 상부 면을 개질하는 단계의 일 예를 보여주는 플로우 챠트이다.
도 9는 도 4의 상부 마스크 막을 형성하는 플라즈마 처리 장치를 보여주는 도면이다.
도 10은 도 9의 기판의 식각 시간에 따른 하부 파워와 상부 파워를 보여주는 그래프들이다.
도 11a 내지 도 11c는 포토레지스트 패턴 또는 상부 마스크막 내의 제 1 내지 제 3 탄소 화합물들을 보여주는 XPS 그래프들이다.
도 12a 내지 도 12c는 포토레지스트 패턴 및 상부 마스크막 내의 제 1 및 제 2 질소 화합물들을 보여주는 XPS 그래프들이다.
도 13은 도 9의 질소 가스의 유량에 따른 제 1 및 제 2 탄소-질소 화합물들의 결합 에너지의 피크 세기 또는 양을 보여주는 그래프들이다.
도 14a는 도 5의 포토레지스트 패턴과 그의 잔존 두께를 보여주는 단면도이다.
도 14b는 종래의 포토레지스트 패턴과 그의 잔존 두께를 보여주는 단면도이다.
도 15는 본 발명의 포토레지스트 패턴의 잔존 두께와 종래의 포토레지스트 패턴의 잔존 두께를 비교하여 보여주는 그래프이다.
도 1은 본 발명의 개념에 따른 기판 식각 방법을 보여준다.
도 1을 참조하면, 본 발명의 기판 식각 방법은 기판 상에 하드 마스크 층을 형성하는 단계(S10), 포토레지스트 패턴을 형성하는 단계(S20), 상기 포토레지스트 패턴의 상부 면을 개질(reform)하는 단계(S30), 상기 기판을 식각하는 단계(S40), 상부 마스크막 및 포토레지스트 패턴을 제거하는 단계(S50), 및 상기 하드 마스크 층을 제거하는 단계(S60)를 포함할 수 있다.
도 2 내지 도 7은 도 1의 기판 식각 방법을 보여주는 공정 단면도들이다.
도 1 및 도 2를 참조하면, 상기 기판(W) 상에 하드 마스크 층(14)을 형성한다(S10). 예를 들어, 상기 기판(W)은 실리콘 웨이퍼를 포함할 수 있다. 이와 달리, 상기 상기 기판(W)은 상기 실리콘 웨이퍼 상의 적어도 하나이상의 박막(thin film)을 포함할 수 있다. 상기 하드 마스크 층(14)은 플라즈마 강화 화학기상증착(PECVD: Plasma Enhanced Chemical Vapor Deposition)방법으로 형성된 실리콘 산질화물(SiON)을 포함할 수 있다.
도 1 및 도 3을 참조하면, 상기 하드 마스크 층(14) 상에 포토레지스트 패턴(16)을 형성한다(S20). 상기 포토레지스트 패턴(16)은 예를 들어, EUV 광을 이용한 포토리소그래피 방법으로 형성될 수 있다. 상기 EUV 광은 ArF 광 또는 KrF 광보다 투과 깊이가 작기 때문에 상기 포토레지스트 패턴(16)은 약 45nm이상 두께의 ArF 노광용 포토레지스트보다 얇게 형성될 수 있다. 상기 포토레지스트 패턴(16)은 약 17nm정도의 두께로 형성될 수 있다. 예를 들어, 상기 포토레지스트 패턴(16)은 EUV 노광용 폴리아세탈 수지를 포함할 수 있다. 상기 포토레지스트 패턴(16)은 제 1 탄소 화합물들을 포함할 수 있다. 일 예에 따르면, 상기 포토레지스트 패턴(16)은 탄화 수소 화합물(CxHyRz 여기서, R은 할로겐 원소, x와 y는 양의 실수, z는 0이상의 실수)을 포함할 수 있다.
도 1 및 도 4를 참조하면, 상기 포토레지스트 패턴(16)의 상부 면을 개질하여 상기 포토레지스트 패턴(16) 상에 상부 마스크 막(18)을 형성한다(S30).
도 8은 도 1의 포토레지스트 패턴(16)의 상부 면을 개질하는 단계(S30)의 일 예를 보여준다.
도 8을 참조하면, 상기 포토레지스트 패턴(16)의 상부 면을 개질하는 단계(S30)는 기판(W)을 챔버 내에 제공하는 단계(S32), 상기 챔버 내에 질소(N2) 가스 및 메탄(CH4) 가스를 제공하는 단계(S34), 상부 파워를 제공하는 단계(S36), 상기 상부 파워를 턴오프하는 단계(S38), 하부 파워를 제공하는 단계(S39)를 포함할 수 있다.
도 9는 도 4의 상부 마스크 막(18)을 형성하는 플라즈마 처리 장치(100)를 보여준다.
도 9를 참조하면, 플라즈마 처리 장치(100)는 ICP(Inductively Coupled Plasma) 장치일 수 있다. 이와 달리, 플라즈마 처리 장치(100)는 CCP(Capacitively Coupled Plasma) 또는 마이크로 파워 플라즈마 식각 장치일 수 있다. 일 예에 따르면, 플라즈마 처리 장치(100)는 챔버(110), 가스 공급 부(120), 정전 척(130), 하부 전극(140), 안테나(150) 및 파워 공급 부(160)를 포함할 수 있다. 상기 챔버(110)는 상기 기판(W)에 대해 외부로부터 독립된 공간을 제공할 수 있다. 상기 가스 공급 부(120)는 상기 챔버(110) 내에 질소 가스(122)와 메탄 가스(124)를 공급할 수 있다. 상기 정전 척(130)는 상기 기판(W)을 고정할 수 있다. 상기 하부 전극(140)은 상기 정전 척(130) 하부 및/또는 내부에 배치될 수 있다. 상기 안테나(150)는 챔버(110) 상에 배치될 수 있다. 상기 파워 공급 부(160)는 상기 하부 전극(140)과 상기 안테나(150)에 하부 파워(142)와 상부 파워(152)를 각각 공급할 수 있다.
도 8 및 도 9를 참조하면, 로봇 암은 상기 기판(W)을 상기 챔버(110) 내의 정전 척(130) 상에 제공한다(S32). 도시되지는 않았지만, 상기 챔버(110)는 하부 하우징과 상부 하우징을 포함할 수 있다. 상기 하부 하우징과 상부 하우징이 분리되면, 상기 기판(W)은 상기 정전 척(130) 상에 제공될 수 있다.
다음, 가스 공급 부(120)는 상기 챔버(110) 내에 질소 가스(122) 및 메탄 가스(124)를 제공한다(S34). 상기 하부 하우징과 상부 하우징이 결합되어 상기 챔버(110) 내의 공기가 펌핑되면, 상기 질소 가스(122)와 상기 메탄 가스(124)는 상기 챔버(110) 내에 제공될 수 있다. 상기 질소 가스(122)는 제 1 반응 가스 및/또는 희석 가스일 수 있다. 상기 메탄 가스(124)는 제 2 반응 가스 또는 식각 가스일 수 있다. 예를 들어, 상기 질소 가스(122)가 약 10SCCM 내지 약 200SCCM으로 공급되면, 상기 메탄 가스(124)는 약 1SCCM 내지 약 20SCCM으로 공급될 수 있다. 일 예에 따르면, 상기 질소 가스(122)와 상기 메탄 가스(124)는 10 : 1의 유량 비율로 제공될 수 있다. 상기 질소 가스(122)가 약 100SCCM으로 공급되면, 상기 메탄 가스(124)는 약 10SCCM으로 제공될 수 있다.
도 10은 도 9의 기판(W)의 식각 시간에 따른 하부 파워(142)와 상부 파워(152)를 보여준다.
도 8 내지 도 10을 참조하면, 파워 공급 부(160)는 상기 상부 파워(152)와 하부 파워(142)를 순차적으로 및/또는 독립적으로 제공하여 상기 포토레지스트 패턴(16)의 상부 면을 개질할 수 있다.
먼저, 안테나(150)에 상부 파워(152)를 제공한다(S36). 상기 상부 파워(152)는 상기 챔버(10) 내에 플라즈마(112)를 유도할 수 있다. 또한, 상기 상부 파워(152)는 상기 플라즈마(112) 내에 상기 질소 가스(122) 및 상기 메탄 가스(124)의 라디컬(111)과 이온(113)을 생성할 수 있다. 상기 라디컬(111)은 상기 포토레지스트 패턴(16) 상에 증착될 수 있다. 상기 증착된 라디컬(111)은 상기 상부 마스크 막(18)일 수 있다. 예를 들어, 상기 라디컬(111)은 탄소-질소 라디컬(ex, CN, C3N) 또는 질소-수소 라디컬(ex, NH)을 포함할 수 있다. 상기 이온(113)은 탄화 수소 이온(CH+) 또는 수소 이온(H+)을 포함할 수 있다. 상기 이온(113)은 상기 플라즈마(112) 내에서 수초 내에 메탄 가스(124) 또는 수소 가스로 재결합하여 상기 챔버(110) 외부로 배기될 수 있다. 상기 상부 파워(152)는 약 13.56MHz의 주파수를 가질 수 있다. 상기 상부 파워(152)는 약 300W일 수 있다. 상기 상부 파워(152)는 소스 파워일 수 있다.
이후, 상기 파워 공급 부(160)는 상기 상부 파워(152)를 턴 오프 시킨다(S38). 상기 파워 공급 부(160)는 약 60초 내지 약 90초 동안 상기 상부 파워(152)를 상기 안테나(150)에 제공할 수 있다.
그리고, 상기 파워 공급 부(160)는 하부 전극(140)에 하부 파워(142)를 제공한다(S39). 상기 하부 파워(142)는 상기 상부 파워(152)의 상기 안테나(150)의 공급 중단과 동시에 상기 하부 전극(140)에 제공될 수 있다. 상기 하부 파워(142)는 상기 플라즈마(112)를 재 유도하고, 상기 플라즈마(112) 내의 이온(113)을 상기 기판(W)의 상부 면으로 집중시킬 수 있다. 상기 이온(113)은 상기 포토레지스트 패턴(16) 상의 상기 라디컬(111) 또는 상기 상부 마스크 막(18)의 일부를 제거할 수 있다. 상기 하부 파워(142)는 상기 상부 파워(152)의 주파수와 동일한 주파수를 가질 수 있다. 상기 하부 파워(142)와 상기 상부 파워(152)는 연속 파(continuous wave)를 포함할 수 있다. 상기 하부 파워(142)는 상기 상부 파워(152)의 전압과 반대되는 전압을 가질 수 있다. 예를 들어, 상기 하부 파워(142)는 약 13.56MHz의 주파수를 가질 수 있다. 이와 달리, 상기 하부 파워(142)는 약 10MHz 내지 약 1MHz의 주파수를 가질 수 있다. 상기 하부 파워(142)는 상기 상부 파워(152)의 전압의 극성과 반대되는 전압의 극성을 가질 수 있다. 예를 들어, 상기 상부 파워(152)가 양의 전압을 가질 때, 상기 하부 파워(142)는 음의 전압을 가질 수 있다. 상기 하부 파워(142)는 상부 파워(152)보다 높을 수 있다. 상기 하부 파워(142)는 약 500W일 수 있다. 상기 하부 파워(142)는 바이어스 파워일 수 있다.
도 11a 내지 도 11c는 포토레지스트 패턴(16) 또는 상부 마스크막(18) 내의 제 1 내지 제 3 탄소 화합물들(50, 60, 62)을 보여주는 그래프들이다. 도 12a 내지 도 12c는 포토레지스트 패턴(16) 및 상부 마스크막(18) 내의 제 1 및 제 2 질소 화합물(70, 80)을 보여주는 그래프들이다.
도 11a를 참조하면, 상기 포토레지스트 패턴(16)의 상기 상부 면이 개질되기 전의 상기 포토레지스트 패턴(16)은 제 1 탄소 화합물들(50)을 포함할 수 있다. 상기 제 1 탄소 화합물들(50)은 제 1 탄소 결합체(52), 제 2 탄소 결합체(54) 및 탄소-산소(C-O) 화합물(56)을 포함할 수 있다. 상기 제 1 탄소 결합체(52)는 약 282.5eV 내지 약 283eV의 결합 에너지를 가질 수 있다. 상기 제 1 탄소 결합체(52)는 C-C sp2 결합을 가질 수 있다. 상기 제 2 탄소 결합체(54)는 약 284eV 내지 약 284.5eV의 결합 에너지를 가질 수 있다. 상기 제 2 탄소 결합체(54)는 C-C sp3 결합을 가질 수 있다. 탄소-산소 화합물(56)은 약 286eV 내지 약 286.5eV의 결합 에너지를 가질 수 있다. 상기 제 1 탄소 화합물들(50) 내의 상기 제 1 및 제 2 탄소 결합체들(52, 54)의 결합 에너지 세기 또는 양은 상기 탄소-산소 화합물(56)의 결합 에너지 세기 또는 양보다 크거나 많을 수 있다.
도 12a를 참조하면, 상기 포토레지스트 패턴(16)은 질소 화합물들을 포함하지 않을 수 있다. 예를 들어, 상기 포토레지스트 패턴(16)은 탄소-질소 화합물을 포함하지 않을 수 있다.
도 11b 및 도 12b를 참조하면, 상기 상부 파워(152)가 공급되어 상기 라디컬(111)이 증착되면, 상기 포토레지스트 패턴(16)과 상기 상부 마스크 막(18)은 제 2 탄소 화합물(60) 및 제 1 질소 화합물(70)을 포함할 수 있다.
도 11b를 참조하면, 상기 제 2 탄소 화합물(60)은 도 11a의 제 1 탄소 화합물(50)과 다를 수 있다. 일 예에 따르면, 상기 제 2 탄소 화합물(60)은 제 1 및 제 2 탄소 결합체들(52, 54) 및 제 1 탄소-질소(C-N) 화합물(58)을 포함할 수 있다. 상기 제 1 탄소-질소 화합물(58)은 상기 탄소-산소 화합물(56)과 유사한 결합 에너지를 가질 수 있다. 상기 제 1 탄소-질소 화합물(58)은 약 286eV의 결합 에너지를 가질 수 있다. 상기 제 2 탄소 화합물들(60) 내의 제 1 탄소-질소 화합물(58)의 결합 에너지 세기 또는 양은 상기 제 1 및 제 2 탄소 결합체들(52, 54)의 결합 에너지 세기 또는 양보다 크거나 많을 수 있다. 상기 제 1 탄소-질소 화합물(58)은 도 11a의 상기 탄소-산소 화합물(56)을 포함할 수도 있다. 그러나, 상기 상부 마스크 막(18) 내의 상기 탄소-산소 화합물(56)은 상기 플라즈마(112)에 의해 가스로 제거될 수 있다.
도 12b를 참조하면, 상기 상부 마스크 막(18)은 상기 제 1 질소 화합물(70)을 포함할 수 있다. 일 예에 따르면, 상기 제 1 질소 화합물(70)은 제 2 탄소-질소 화합물(72)과 질소 수소(N-H) 화합물(74)을 포함할 수 있다. 상기 제 2 탄소-질소 화합물(72)은 약 397.5eV의 결합 에너지를 가질 수 있다. 상기 제 2 탄소-질소 화합물(72)은 시아노에티닐 라디컬(Cyanoethynyl radical, ex, C3N) 또는 폴리아닐린(polyaniline)을 포함할 수 있다. 상기 질소-수소 화합물(74)은 약 399eV의 결합 에너지를 가질 수 있다. 상기 질소-수소 화합물(74)은 암모니아(NH3)를 포함할 수 있다. 상기 제 1 질소 화합물(70) 내의 질소-수소 화합물(74)의 결합 에너지 세기 또는 양은 제 2 질소 화합물(80)의 결합 에너지 세기 또는 양보다 많을 수 있다.
도 11c 및 도 12c를 참조하면, 하부 파워(142)가 공급되어 상기 이온(113)이 상기 상부 마스크 막(18) 및 상기 포토레지스트 패턴(16)의 일부를 제거하면, 상기 상부 마스크 막(18) 및 상기 포토레지스트 패턴(16)은 제 3 탄소 화합물(62)과 제 2 질소 화합물(80)을 포함할 수 있다.
도 11c를 참조하면, 상기 제 3 탄소 화합물(62)은 도 11a 및 도 11b의 제 1 및 제 2 탄소 화합물들(50, 60)과 다를 수 있다. 상기 제 3 탄소 화합물(62)은 상기 제 1 및 제 2 탄소 결합체들(52. 54)과 상기 제 1 탄소-질소 화합물(58)을 포함할 수 있다. 예를 들어, 상기 제 3 탄소 화합물(62) 내의 상기 제 1 탄소-질소 화합물(58)의 양 또는 세기는 상기 제 2 탄소 화합물(60) 내의 상기 제 1 탄소-질소 화합물(58)의 양 또는 세기보다 감소할 수 있다. 뿐만 아니라, 상기 제 3 탄소 화합물(62) 내의 상기 제 1 탄소-질소 화합물(58)의 양 또는 세기는 상기 제 1 탄소 화합물(50) 내의 상기 탄소-산소 화합물(56)의 양 또는 세기보다 감소할 수 있다. 따라서, 상기 제 2 및 제 3 탄소 화합물들(60, 62) 내에서의 상기 제 1 탄소-질소 화합물(58)의 양 또는 세기의 차이는 상기 제 1 탄소-질소 화합물(58)이 상부 마스크 막(18)로서 사용됨을 의미한다.
도 12c를 참조하면, 제 2 질소 화합물(80)은 도 12b의 제 1 질소 화합물(70)과 다를 수 있다. 상기 제 2 질소 화합물(80)은 질소-수소 화합물(74)보다 많거나 큰 세기 또는 양의 제 2 탄소-질소 화합물(72)을 포함할 수 있다. 상기 질소-수소 화합물(74)은 상기 상부 마스크 막(18) 내에 대부분 암모니아(NH3)와 같은 가스로 존재하며, 상기 플라즈마(112)에 의해 쉽게 제거될 수 있다. 상기 제 2 탄소-질소 화합물(72)은 상기 상부 마스크 막(18) 내에 잔존할 수 있다. 따라서, 상기 기판(W)의 식각 시에 상기 제 1 및 제 2 탄소-질소 화합물들(58, 72)은 상기 상부 마스크 막(18)으로서 기능할 수 있으나, 상기 질소-수소 화합물(74)은 상기 상부 마스크 막(18)으로서 기능하지 못할 수 있다.
도 13은 도 9의 질소 가스(122)의 유량에 따른 제 1 및 제 2 탄소-질소 화합물들(58, 72)의 결합 에너지의 피크 세기 또는 양을 보여준다.
도 13을 참조하면, 상기 질소 가스(122)가 상기 챔버(110) 내에 약 6SCCM 내지 20SCCM으로 제공될 때, 상기 제 1 및 제 2 탄소-질소 화합물들(58, 72)은 상기 상부 마스크막(18) 내에 다량으로 형성될 수 있다. 상기 메탄 가스(124)는 약 10SCCM으로 제공될 수 있다. 상기 질소 가스(122)와 상기 메탄 가스(124)가 약 0.6 : 1의 유량 비율로 제공될 때, 상기 제 2 탄소-질소 화합물(72)은 상기 상부 마스크 막(18) 내에 가장 많이 형성될 수 있다. 상기 질소 가스(122)와 상기 메탄 가스(124)가 약 1 : 2의 유량 비율로 제공될 때, 상기 제 1 탄소-질소 화합물(58)은 상기 상부 마스크 막(18) 내에 가장 많이 형성될 수 있다. 따라서, 상기 질소 가스(122)와 상기 메탄 가스(124)가 약 0.6 : 1 내지 약 1 : 2의 유량 비율로 제공되고(S34), 상기 상부 파워(152)가 제공되면(S36), 상기 제 1 및 제 2 탄소-질소 화합물들(58, 72)은 상기 상부 마스크 막(18) 내에 최대로 많이 형성할 수 있다.
이후, 상기 상부 파워(152)가 턴 오프되고(S38) 상기 하부 파워(142)가 하부 전극(140)에 제공될 때(S39), 상기 질소 가스(122)와 상기 메탄 가스(124)는 상기 챔버(110) 내에 약 10 : 1의 비율로 제공될 수 있다.
다시 도 1 및 도 5를 참조하면, 상기 상부 마스크 막(18) 및 상기 포토레지스트 패턴(16)을 식각 마스크로 사용하여 상기 하드 마스크 층(14) 및 상기 하드 마스크 층(14)과 상기 기판(W)을 식각한다(S40). 상기 기판(W)을 식각하는 단계(S40)는 상기 하부 파워(142)를 제공하는 단계(S39)와 동일할 수 있다. 즉, 상기 질소 가스(122)와 상기 메탄 가스(124)는 약 10 : 1의 유량 비율로 상기 챔버(110) 내에 제공되고, 상기 하부 파워(142)는 약 500W일 수 있다. 상기 기판(W)의 식각율은 약 20nm/min 내지 약 70nm/min일 수 있다. 상기 메탄 가스(124)가 상기 질소 가스(122)보다 많이 제공될 경우, 상기 기판(W)의 식각율의 조절 및/또는 제어가 어려울 수 있다. 상기 포토레지스트 패턴(16)에 의해 노출된 상기 하드 마스크 층(14)과 상기 기판(W)은 약 50nm 내지 약 500nm의 깊이로 식각될 수 있다. 상기 기판(W)은 소자 패턴들(20)과 상기 소자 패턴들(20) 사이의 트렌치들(22)을 가질 수 있다. 상기 소자 패턴들(20)은 활성 영역 또는 배선 영역을 포함할 수 있다. 상기 트렌치들(22)은 상기 소자 패턴들(20) 사이의 절연 영역을 포함할 수 있다.
도 14a는 도 5의 포토레지스트 패턴(16)과 그의 잔존 두께(T1)를 보여준다. 도 14b는 종래의 포토레지스트 패턴(119)과 그의 잔존 두께(T2)를 보여준다. 도 15는 본 발명의 포토레지스트 패턴(16)의 잔존 두께(T1)와 종래의 포토레지스트 패턴(119)의 잔존 두께(T2)를 비교하여 보여준다. 여기서, 본 발명의 포토레지스트 패턴(16)과 종래의 포토레지스트 패턴(119)은 식각 공정 전에 약 17nm의 두께를 갖고, 상기 기판(W)은 약 1분 동안에 약 56nm로 식각될 수 있다.
도 14a, 도 14b, 및 도 15를 참조하면, 본 발명의 포토레지스트 패턴(16)은 식각 공정 후에 종래의 포토레지스트 패턴(119)의 잔존 두께(T2)보다 큰 잔존 두께(T1)를 가질 수 있다.
도 14a 및 도 15를 참조하면, 본 발명의 포토레지스트 패턴(16)의 잔존 두께(T1)는 약 14 nm 내지 약 17nm일 수 있다. 예를 들어, 본 발명의 포토레지스트 패턴(16)은 14.89nm, 15.38nm, 15.88nm, 또는 16.87nm의 잔존 두께(T1)를 가질 수 있다.
도 14b 및 도 15를 참조하면, 종래의 포토레지스트 패턴(119)의 잔존 두께(T2)는 약 6nm 내지 약 15nm일 수 있다. 예를 들어, 상기 상부 파워(152)와 상기 하부 파워(142)가 동시에 제공되면, 종래의 포토레지스트 패턴(119)은 그의 상부 면의 개질없이 6.45nm, 8.93nm, 12.90nm, 또는 14.89nm의 잔존 두께(T2)를 가질 수 있다.
다시 도 1 및 도 6을 참조하면, 상부 마스크 막(18) 및 포토레지스트 패턴(16)을 제거한다(S50). 상기 상부 마스크 막(18) 및 상기 포토레지스트 패턴(16)은 에싱 공정 또는 유기 용매에 의해 제거될 수 있다.
도 1 및 도 7을 참조하면, 상기 하드 마스크 층(14)을 제거한다(S60). 상기 하드 마스크 층(14)은 습식 식각 방법으로 제거될 수 있다. 상기 소자 패턴 들(20)은 외부로 노출될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Claims (10)
- 기판 상에 실리콘 산 질화물을 포함하는 하드 마스크 층을 형성하는 단계;
상기 하드 마스크 층 상에 EUV 노광용 포토레지스트 패턴을 형성하는 단계;
상기 EUV 노광용 포토레지스트 패턴의 상부 면을 개질하여 상기 상부 마스크 막을 형성하는 단계; 및
상기 EUV 노광용 포토레지스트 패턴과 상기 상부 마스크 막을 식각 마스크로 사용하여 상기 하드 마스크 층 및 상기 기판의 일부를 식각하는 단계를 포함하되,
상기 포토레지스트 패턴의 상부 면을 개질하는 단계는:
상기 기판 상에 질소 가스 및 메탄 가스를 10:1의 비율로 제공하는 단계;
상기 기판의 상부에 상부 파워를 제공하여 상기 기판 상에 플라즈마를 유도하고, 상기 플라즈마 내의 라디컬을 상기 상부 마스크 막으로 증착하는 단계; 및
상기 기판의 하부에 하부 파워를 제공하여 상기 플라즈마를 재 유도하고, 상기 플라즈마 내의 이온으로 상기 상부 마스크 막의 일부를 제거하는 단계를 포함하는 기판 식각 방법.
- 제 1 항에 있어서,
상기 포토레지스트 패턴의 상부 면을 개질하는 단계는:
상기 하부 파워가 제공되기 전에 상기 상부 파워를 턴오프시키는 단계를 더 포함하는 기판 식각 방법.
- 제 1 항에 있어서,
상기 하부 파워는 상기 상부 파워보다 높게 제공되는 기판 식각 방법.
- 제 3 항에 있어서,
상기 상부 파워는 양의 전압을 포함하고, 상기 하부 파워는 음의 전압을 포함하는 기판 식각 방법.
- 제 1 항에 있어서,
상기 상부 파워와 상기 하부 파워는 연속 파를 포함하는 기판 식각 방법.
- 기판 상에 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴 상에 제 1 유량 비율의 질소 가스 및 메탄 가스를 제공하는 단계;
상기 질소 가스 및 상기 메탄 가스에 상부 파워를 제공하여 플라즈마를 유도하고, 상기 플라즈마 내의 라디컬을 증착하는 단계;
상기 상부 파워를 턴오프시키는 단계; 및
상기 질소 가스가 상기 제 1 유량 비율보다 높은 제 2 유량 비율의 상기 질소 가스 및 상기 메탄 가스를 제공하는 단계; 및
상기 질소 가스 및 상기 메탄 가스에 하부 파워를 제공하여 상기 플라즈마를 재 유도하고, 상기 플라즈마 내의 이온으로 상기 라디컬의 일부를 제거하는 단계를 포함하는 기판 식각 방법.
- 제 6 항에 있어서,
상기 제 1 유량 비율은 상기 질소 가스 및 상기 메탄 가스가 0.6 : 1 내지 1 : 2의 비율인 기판 식각 방법.
- 제 6 항에 있어서,
상기 제 2 유량 비율은 상기 질소 가스 및 상기 메탄 가스가 10 : 1의 비율인 기판 식각 방법.
- 제 6 항에 있어서,
상기 라디컬은 탄소-수소 화합물을 포함하는 기판 식각 방법.
- 제 6 항에 있어서,
상기 라디컬은 C3N(Cyanoethynyl)을 포함하는 기판 식각 방법.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR20170131509 | 2017-10-11 | ||
KR1020170131509 | 2017-10-11 | ||
KR1020180010176A KR102468232B1 (ko) | 2017-10-11 | 2018-01-26 | 기판 식각 방법 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020180010176A Division KR102468232B1 (ko) | 2017-10-11 | 2018-01-26 | 기판 식각 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20220156503A true KR20220156503A (ko) | 2022-11-25 |
KR102618889B1 KR102618889B1 (ko) | 2023-12-29 |
Family
ID=65993439
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020220150819A KR102618889B1 (ko) | 2017-10-11 | 2022-11-11 | 기판 식각 방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10643858B2 (ko) |
KR (1) | KR102618889B1 (ko) |
CN (1) | CN109659228B (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10978301B2 (en) * | 2018-08-31 | 2021-04-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Morphology of resist mask prior to etching |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0831720A (ja) * | 1994-07-13 | 1996-02-02 | Nkk Corp | レジストマスクの形成方法 |
US20020081499A1 (en) * | 2000-11-26 | 2002-06-27 | Shipley Company, L.L.C. | Novel polymers and photoresist compositions for short wavelength imaging |
US20070284337A1 (en) * | 2006-03-31 | 2007-12-13 | Ryou Mochizuki | Etching method, plasma processing system and storage medium |
US20080045026A1 (en) * | 2006-08-21 | 2008-02-21 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
US20090191711A1 (en) * | 2008-01-30 | 2009-07-30 | Ying Rui | Hardmask open process with enhanced cd space shrink and reduction |
US20160163546A1 (en) * | 2014-12-08 | 2016-06-09 | Applied Materials, Inc. | 3d material modification for advanced processing |
KR20170105601A (ko) * | 2015-01-23 | 2017-09-19 | 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. | 패턴화 특징부를 프로세싱하기 위한 다중 노출 처리 |
Family Cites Families (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2914213B2 (ja) | 1995-03-28 | 1999-06-28 | 日本電気株式会社 | 半導体装置及びその製造方法 |
JP3435897B2 (ja) | 1995-05-29 | 2003-08-11 | ソニー株式会社 | プラズマエッチング方法 |
US5880033A (en) | 1996-06-17 | 1999-03-09 | Applied Materials, Inc. | Method for etching metal silicide with high selectivity to polysilicon |
US6008139A (en) | 1996-06-17 | 1999-12-28 | Applied Materials Inc. | Method of etching polycide structures |
KR100304687B1 (ko) | 1998-01-15 | 2001-11-30 | 로버트 에이치. 씨. 챠오 | 개선된에칭처리방법 |
KR100327346B1 (ko) | 1999-07-20 | 2002-03-06 | 윤종용 | 선택적 폴리머 증착을 이용한 플라즈마 식각방법 및 이를이용한 콘택홀 형성방법 |
JP2002134379A (ja) * | 2000-10-19 | 2002-05-10 | Sony Corp | パターン形成方法 |
US6576562B2 (en) * | 2000-12-15 | 2003-06-10 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device using mask pattern having high etching resistance |
US20030213617A1 (en) | 2002-05-20 | 2003-11-20 | Subramanian Karthikeyan | Method and structure of a reducing intra-level and inter-level capacitance of a semiconductor device |
US20030064582A1 (en) | 2001-09-28 | 2003-04-03 | Oladeji Isaiah O. | Mask layer and interconnect structure for dual damascene semiconductor manufacturing |
US6677247B2 (en) | 2002-01-07 | 2004-01-13 | Applied Materials Inc. | Method of increasing the etch selectivity of a contact sidewall to a preclean etchant |
AU2003222115A1 (en) | 2002-04-02 | 2003-10-20 | Dow Global Technology Inc. | Tri-layer masking architecture for patterning dual damascene interconnects |
US7018678B2 (en) | 2002-06-03 | 2006-03-28 | Shipley Company, L.L.C. | Electronic device manufacture |
US7049052B2 (en) | 2003-05-09 | 2006-05-23 | Lam Research Corporation | Method providing an improved bi-layer photoresist pattern |
US6911399B2 (en) | 2003-09-19 | 2005-06-28 | Applied Materials, Inc. | Method of controlling critical dimension microloading of photoresist trimming process by selective sidewall polymer deposition |
US8073667B2 (en) | 2003-09-30 | 2011-12-06 | Tokyo Electron Limited | System and method for using first-principles simulation to control a semiconductor manufacturing process |
US7393788B2 (en) | 2006-02-10 | 2008-07-01 | Cook Julie A | Method and system for selectively etching a dielectric material relative to silicon |
US7556970B2 (en) * | 2006-03-27 | 2009-07-07 | Tokyo Electron Limited | Method of repairing damaged film having low dielectric constant, semiconductor device fabricating system and storage medium |
US7276447B1 (en) | 2006-04-11 | 2007-10-02 | Applied Materials, Inc. | Plasma dielectric etch process including ex-situ backside polymer removal for low-dielectric constant material |
KR100858877B1 (ko) * | 2007-08-13 | 2008-09-17 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
US7871926B2 (en) | 2007-10-22 | 2011-01-18 | Applied Materials, Inc. | Methods and systems for forming at least one dielectric layer |
US8252696B2 (en) | 2007-10-22 | 2012-08-28 | Applied Materials, Inc. | Selective etching of silicon nitride |
JP5128421B2 (ja) | 2008-09-04 | 2013-01-23 | 東京エレクトロン株式会社 | プラズマ処理方法およびレジストパターンの改質方法 |
US20130084707A1 (en) | 2011-09-30 | 2013-04-04 | Tokyo Electron Limited | Dry cleaning method for recovering etch process condition |
US9287179B2 (en) | 2012-01-19 | 2016-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Composite dummy gate with conformal polysilicon layer for FinFET device |
US9356058B2 (en) | 2012-05-10 | 2016-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Backside structure for BSI image sensor |
US9230819B2 (en) | 2013-04-05 | 2016-01-05 | Lam Research Corporation | Internal plasma grid applications for semiconductor fabrication in context of ion-ion plasma processing |
US8906810B2 (en) | 2013-05-07 | 2014-12-09 | Lam Research Corporation | Pulsed dielectric etch process for in-situ metal hard mask shape control to enable void-free metallization |
US9209033B2 (en) | 2013-08-21 | 2015-12-08 | Tel Epion Inc. | GCIB etching method for adjusting fin height of finFET devices |
US9320387B2 (en) | 2013-09-30 | 2016-04-26 | Lam Research Corporation | Sulfur doped carbon hard masks |
US9589799B2 (en) | 2013-09-30 | 2017-03-07 | Lam Research Corporation | High selectivity and low stress carbon hardmask by pulsed low frequency RF power |
US9318343B2 (en) | 2014-06-11 | 2016-04-19 | Tokyo Electron Limited | Method to improve etch selectivity during silicon nitride spacer etch |
US9520296B2 (en) | 2014-06-12 | 2016-12-13 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device having a low divot of alignment between a substrate and an isolation thereof and method of forming the same |
US9595531B2 (en) | 2014-07-11 | 2017-03-14 | Intel Corporation | Aluminum oxide landing layer for conductive channels for a three dimensional circuit device |
US9685332B2 (en) | 2014-10-17 | 2017-06-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Iterative self-aligned patterning |
JP6438831B2 (ja) | 2015-04-20 | 2018-12-19 | 東京エレクトロン株式会社 | 有機膜をエッチングする方法 |
US9735069B2 (en) | 2015-09-23 | 2017-08-15 | Lam Research Corporation | Method and apparatus for determining process rate |
US9824896B2 (en) | 2015-11-04 | 2017-11-21 | Lam Research Corporation | Methods and systems for advanced ion control for etching processes |
US10211051B2 (en) | 2015-11-13 | 2019-02-19 | Canon Kabushiki Kaisha | Method of reverse tone patterning |
-
2018
- 2018-08-08 US US16/058,981 patent/US10643858B2/en active Active
- 2018-09-26 CN CN201811126880.1A patent/CN109659228B/zh active Active
-
2022
- 2022-11-11 KR KR1020220150819A patent/KR102618889B1/ko active IP Right Grant
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0831720A (ja) * | 1994-07-13 | 1996-02-02 | Nkk Corp | レジストマスクの形成方法 |
US20020081499A1 (en) * | 2000-11-26 | 2002-06-27 | Shipley Company, L.L.C. | Novel polymers and photoresist compositions for short wavelength imaging |
US20070284337A1 (en) * | 2006-03-31 | 2007-12-13 | Ryou Mochizuki | Etching method, plasma processing system and storage medium |
US20080045026A1 (en) * | 2006-08-21 | 2008-02-21 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
US20090191711A1 (en) * | 2008-01-30 | 2009-07-30 | Ying Rui | Hardmask open process with enhanced cd space shrink and reduction |
US20160163546A1 (en) * | 2014-12-08 | 2016-06-09 | Applied Materials, Inc. | 3d material modification for advanced processing |
KR20170105601A (ko) * | 2015-01-23 | 2017-09-19 | 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. | 패턴화 특징부를 프로세싱하기 위한 다중 노출 처리 |
Also Published As
Publication number | Publication date |
---|---|
KR102618889B1 (ko) | 2023-12-29 |
US10643858B2 (en) | 2020-05-05 |
US20190109010A1 (en) | 2019-04-11 |
CN109659228B (zh) | 2023-07-18 |
CN109659228A (zh) | 2019-04-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2023535772A (ja) | 高エッチング選択性アモルファスカーボン膜 | |
KR20190014123A (ko) | 전자 빔 플라즈마 프로세스에 의해 형성된 다이아몬드상 탄소 층 | |
JP7366072B2 (ja) | 薄膜の応力を軽減するためのインシトゥ高電力注入 | |
US20180158684A1 (en) | Method of processing target object | |
KR20200079344A (ko) | Cd (critical dimension) 제어를 위한 단일 플라즈마 챔버에서 ald (atomic layer deposition) 및 에칭 | |
KR20120022582A (ko) | 플라즈마 처리 방법 및 플라즈마 처리 장치 | |
JP6579953B2 (ja) | 純還元性プラズマ中で高アスペクト比のフォトレジストを除去する方法 | |
TWI707382B (zh) | 被處理體之處理方法 | |
TW201705273A (zh) | 蝕刻有機膜之方法 | |
KR101226274B1 (ko) | 카본 하드마스크층 형성방법 및 이를 이용한 반도체소자의 패턴 형성방법 | |
US8277906B2 (en) | Method of processing a substrate | |
KR102618889B1 (ko) | 기판 식각 방법 | |
TWI713486B (zh) | 蝕刻方法(二) | |
US20200303181A1 (en) | Method for processing workpiece | |
JP6630935B2 (ja) | マイクロエレクトロニクス基板上のドライハードマスク除去のための方法 | |
KR102531901B1 (ko) | 피처리체를 처리하는 방법 | |
CN111357081A (zh) | 用于选择性去除多晶硅的干洗装置和方法 | |
TW202045749A (zh) | 基板處理方法 | |
KR102468232B1 (ko) | 기판 식각 방법 | |
TW201947635A (zh) | 圖案化層之循環式蝕刻的方法 | |
KR20180013435A (ko) | 비정질 실리콘막의 형성 방법 | |
KR101330516B1 (ko) | 비정질 탄소막의 형성방법 | |
JP2023538529A (ja) | 低応力ホウ素含有層の堆積 | |
KR102513404B1 (ko) | SiCN막의 형성 방법 | |
KR102660694B1 (ko) | 플라스마 처리 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A107 | Divisional application of patent | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right |