CN109585526B - 半导体衬底及其制造方法 - Google Patents

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Abstract

半导体衬底包括第一材料层，第一材料层由第一材料制成并且包括多个突起；以及第二材料层，第二材料层由与第一材料不同的第二材料制成、填充多个突起之间的空间并且覆盖多个突起。每个突起均包括尖端和在尖端处会聚的多个小平面，并且相邻突起的相邻小平面彼此接触。本发明的实施例还涉及半导体衬底的制造方法。

Description

半导体衬底及其制造方法
技术领域
本发明的实施例涉及半导体衬底及其制造方法。
背景技术
与硅相比，锗提供更高的电子和空穴迁移率并且具有更低的带隙。因此，与由硅制成的半导体器件相比，由锗制成的半导体器件可以具有更快的速度并且消耗更少的功率。然而，尺寸超过2英寸的锗晶圆通常不可用。锗晶圆的一种可选方案是在基底衬底或支撑衬底上生长锗层，从而使得锗层的尺寸可以与其上生长锗层的基底衬底的尺寸相同。在使用大尺寸基底衬底(例如12英寸硅晶圆)来生长锗层的情况下，锗层可以具有与大批量半导体制造设备兼容的12英寸尺寸。然而，由于具有平坦化表面的普通硅晶圆与其上生长的锗层之间的晶格失配，因此穿透位错缺陷(TDD)水平较高，这使得由锗层制成的半导体器件的性能劣化。
发明内容
本发明的实施例提供了一种半导体衬底，包括：第一材料层，由第一材料制成并且包括多个突起，其中，所述突起的每个均包括尖端和在所述尖端处会聚的多个小平面，并且相邻突起的相邻小平面彼此接触；以及第二材料层，由与所述第一材料不同的第二材料制成、填充所述多个突起之间的空间并且覆盖所述多个突起。
本发明的另一实施例提供了一种半导体衬底，包括：第一材料层，由第一材料制成并且包括多个腔，其中，所述腔的每个均具有倒金字塔形状以及在所述倒金字塔形状的底部处会聚的多个小平面，并且相邻的腔通过嵌入在所述第一材料层内的绝缘层彼此分隔开；以及第二材料层，由与所述第一材料不同的第二材料制成、填充所述多个腔并且覆盖所述绝缘层。
本发明的实施例还提供了一种用于制造半导体衬底的方法，所述方法包括：在第一材料层中或上形成蚀刻掩模层，其中，所述第一材料层具有暴露于外部的第一晶面；实施各向异性蚀刻工艺以蚀刻所述第一材料层的未由所述蚀刻掩模层覆盖的部分以去除暴露于外部的第一晶面，从而使得所述第一材料层提供通过所述各向异性蚀刻工艺暴露的多个第二晶面，以及在所述第一材料层的所述多个第二晶面上形成具有与所述第一材料层的晶格常数不同的晶格常数的第二材料。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了硅的晶面。
图1B示出了硅的晶面。
图1C示出了硅的晶面。
图2示出了根据本发明的实施例的半导体衬底的平面图。
图3示出了位于图2所示的半导体衬底的区域R1中突起的分解三维视图。
图4示出了半导体衬底的区域R1中的基底层的平面图。
图5示出了沿着图3所示的线I-I’截取的半导体衬底的区域R1的截面图。
图6示出了沿着图3所示的线II-II’截取的半导体衬底的区域R1的截面图。
图7示出了沿着图3所示的线III-III’截取的半导体衬底的区域R1的截面图。
图8示出了根据本发明的实施例的用于制造嵌入在半导体衬底内的多个突起的蚀刻掩模层的平面图。
图9示出了用于蚀刻突起的蚀刻掩模层的图案和图8所示的图案的尺寸的平面图。
图10示出了图8所示的区域R1中的蚀刻掩模层的图案的平面图。
图11示出了根据本发明的实施例的制造半导体衬底的方法的工艺步骤。
图12示出了根据本发明的实施例的制造半导体衬底的方法的工艺步骤。
图13示出了根据本发明的实施例的制造半导体衬底的方法的工艺步骤。
图14示出了根据本发明的实施例的制造半导体衬底的方法的工艺步骤。
图15示出了根据本发明的实施例的制造半导体衬底的方法的工艺步骤。
图16示出了根据本发明的实施例的用于形成半导体衬底的基底层中的突起的三维视图。
图17示出了根据本发明的实施例的用于制造嵌入在半导体衬底内的多个突起的位于基底层上面的蚀刻掩模层的平面图。
图18示出了根据本发明的实施例的用于形成半导体衬底的基底层中的突起的三维视图。
图19示出了根据本发明的实施例的用于形成半导体衬底的基底层中的突起的三维视图。
图20示出了根据本发明的实施例的半导体衬底的平面图。
图21示出了位于图20所示的半导体衬底的区域R2中的腔的分解三维视图。
图22示出了半导体衬底的区域R2中的基底层的平面图。
图23示出了沿着图21所示的线IV-IV’截取的半导体衬底的区域R2的截面图。
图24示出了沿着图21所示的线V-V’截取的半导体衬底的区域R2的截面图。
图25示出了沿着图21所示的线VI-VI’截取的半导体衬底的区域R2的截面图。
图26示出了根据本发明的实施例的用于制造基底层中的腔的嵌入在基底层内的浅沟槽隔离(STI)的平面图。
图27示出了图26所示的区域R2中的STI的部分的平面图。
图28示出了根据本发明的实施例的制造半导体衬底的方法的工艺步骤。
图29示出了根据本发明的实施例的制造半导体衬底的方法的工艺步骤。
图30示出了根据本发明的实施例的制造半导体衬底的方法的工艺步骤。
图31示出了根据本发明的实施例的制造半导体衬底的方法的工艺步骤。
图32示出了根据本发明的实施例的制造半导体衬底的方法的工艺步骤。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
应该理解，在本发明中，一个图案/层/结构/表面/方向基本垂直于另一图案/层/结构/表面/方向意味着两个图案/层/结构/表面/方向彼此垂直，或两个图案/层/结构/表面/方向旨在被配置为彼此垂直，但由于设计、制造、由不完善和不期望设计、制造和测量条件引起的测量误差/裕度，可能不完全彼此垂直。
应该理解，在本发明中，一个图案/层/结构/表面/方向基本平行于另一图案/层/结构/表面/方向意味着两个图案/层/结构/表面/方向彼此平行，或两个图案/层/结构/表面/方向旨在被配置为彼此平行，但由于设计、制造、由不完善和不期望设计、制造和测量条件引起的测量误差/裕度，可能不完全彼此平行。
在本发明中，当考虑设计误差/裕度、制造误差/裕度、测量误差等时，用于描述参数值的“约”或“近似”意味着该参数等于所描述的值，或该参数在所描述的值的特定范围内。这种描述应该是本领域中普通技术人员可以意识到的。
根据各个实施例，本发明总体涉及具有异质结构的晶格失配的半导体衬底及其制造方法。根据一些实施例的半导体衬底可以用于制造半导体器件，包括但不限于平面场效应晶体管(FET)、鳍式FET(FinFET)和全环栅(GAA)FET或横向纳米线FET。在使用半导体衬底制造FinEFT的情况下，可以通过任何合适的方法图案化鳍。例如，可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺在半导体衬底中图案化鳍。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如比使用单一直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化鳍。在使用半导体衬底制造GAA FET的情况下，可以通过任何合适的方法在半导体衬底中图案化GAA FET的结构。例如，可以使用包括双重图案化或多重图案化的一种或多种光刻工艺图案化结构。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如比使用单一直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化GAA结构。
在制造半导体器件或集成电路中已经被广泛用作衬底的硅衬底由单晶硅制成。本领域普通技术人员应该理解，在本申请中使用的半导体衬底不应限制于以下作为实例描述的硅衬底/晶圆。在其它实施例中，半导体衬底/晶圆可以包括或基本由诸如锗或III-V族半导体材料的其它半导体材料组成。
图1A至图1C示出了包括诸如硅的IV族材料的单晶材料的晶面的三个取向。
在晶体硅中，构成固体的原子以周期性方式排列。如果周期性排列存在于整个固体中，则该物质定义为由单晶形成。如果固体由无数单晶区域组成，则该固体称为多晶材料。原子在晶体中的周期性排列通常称为“晶格”。晶格也包含代表整个晶格的体积，并且称为在整个晶体中有规律地重复的晶胞。例如，硅具有金刚石立方晶格结构，其可以表示为两个互穿面心立方晶格。因此，分析和可视化立方晶格的简单性可以扩展到硅晶体的表征。在本文的描述中，将参照硅晶体中的各个平面，具体地(100)、(110)和(111)平面。这些平面限定了硅原子平面相对于主晶轴的取向。数字(abc)称为密勒指数，并且由硅的晶面与主晶轴相交点的倒数确定。
在图1A中，硅的晶面CP1在单位距离处与A轴相交并且不与B轴或C轴相交。因此，这种类型晶体硅的取向表示为(100)。在图1B中，硅的晶面CP2在单位距离处与A轴和B轴相交并且不与C轴相交。因此，这种类型的晶体硅的取向表示为(110)。在图1C中，硅的晶面CP3在单位距离处与A轴、B轴和C轴相交。因此，这种类型晶体硅的取向表示为(111)。
值得注意的是，对于立方晶体中的任何给定平面，存在五个其它等效平面。因此，包含晶体的基本单元晶胞的立方体的六个面都认为是(100)平面。符号{abc}是指全部六个等效(abc)平面。在整个说明书中，也将参照晶向，诸如[100]、[110]和[111]方向。这些被定义为相应平面的法线方向。例如，[100]方向是与(100)平面正交的方向。类似地，对于任何给定晶向，存在五个其它等效方向。符号<abc>是指全部六个等效方向。
以上描述使用硅作为实例。本发明不应限于此。本领域普通技术人员应该理解，单晶材料也指锗或III-V族半导体材料中的任何一种。
图2是根据本发明的实施例的半导体衬底的平面图。
参照附图，根据本发明的实施例的半导体衬底包括基底层1、设置在基底层1上的中间层2以及设置在中间层2上的上层3。
半导体衬底可以用作衬底，基于该衬底，可以通过一系列半导体制造工艺来制造半导体器件(未示出)或集成电路(未示出)，一系列半导体制造工艺包括但不限于氧化、光刻、蚀刻、诸如金属的薄膜或介电膜的沉积以及诸如化学机械抛光(CMP)的平坦化。
参照附图，在一些实施例中，基底层1是具有与图1A至图1C所示的那些相同或类似的晶格的晶体材料。在一些实施例中，基底层1是诸如单晶硅的晶体半导体。在一些实施例中，基底层1是绝缘体上硅(SOI)晶圆的器件层，但是未在附图中示出SOI晶圆的氧化层和处理层。在一些实施例中，SOI晶圆的器件层由诸如单晶硅的晶体半导体制成。在一些实施例中，基底层1是设置在一层或多层(未示出)上的诸如单晶硅的晶体半导体，一层或多层可以由非晶或多晶材料制成，或由与形成基底层1的材料不同的另一单晶材料(未示出)制成。然而，本发明不限于此。
参照图2，根据一些实施例，基底层1具有包括凹口11的晶圆形状。根据一些实施例，在由X-Y坐标系(其中，X轴和Y轴彼此垂直)限定的平面图中，基底层1的晶向U1(即，从凹口11至基底层1的中心的方向或沿着穿过凹口11的直径方向的方向)是晶向<110>或基本平行于晶向<110>，并且基底层1的穿过凹口11并且垂直于晶向U1的晶向U2是另一晶向<110>或基本平行于另一晶向<110>。在一些实施例中，具有{100}平面的基底层1平行于或基本平行于由X-Y坐标系限定的平面。
根据一些实施例，X轴与晶向U1之间的角度α为约135°(或约45°，135°的互补角度)。在其它实施例中，X轴与晶向U1之间的角度α为约125°至约145°(或约35°(145°的互补角度)至约55°(125°的互补角度))。本发明不限于此。
参照图2，根据一些实施例，基底层1包括布置为阵列的多个突起10。根据实施例，多个突起10的边缘(或边界)基本平行于X轴或Y轴。
图3示出了包括位于图2所示的半导体衬底的区域R1中的多个突起10的第一突起P20、第二突起P30、第三突起P40和第四突起P50的突起的分解三维视图。图4是半导体衬底的区域R1中的基底层1的平面图。图5是沿着图3所示的线I-I’截取的半导体衬底的区域R1的截面图。图6是沿着图3所示的线II-II’截取的半导体衬底的区域R1的截面图。图7示出了沿着穿过第一突起P20的相邻小平面的共同边缘和第四突起P40的相邻小平面的共同边缘的对角线方向上的线III-III’(如图3所示)截取的半导体衬底的区域R1的截面图。
参照附图，第一突起P20和第二突起P30布置在X轴上，第三突起P40和第四突起P50布置在X轴上，第一突起P20和第三突起P40布置在Y轴上，并且第二突起P30和第四突起P50布置在Y轴上。Z轴是垂直于X轴和Y轴的轴。在一些实施例中，Z轴沿着晶向<100>或基本平行于晶向<100>。
第一突起P20具有会聚在第一尖端20处的四个小平面21至24，第二突起P30具有会聚在第二尖端30处的四个小平面31至34，第三突起P40具有会聚在第三尖端40处的四个小平面41至44，并且第四突起P50具有会聚在第四尖端50处的四个小平面51至54。在一些实施例中，第一突起P20、第二突起P30、第三突起P40和第四突起P50的基部基本平行于X-Y坐标系，并且在图5和图6所示的截面图中由平面Z1表示。在一些实施例中，第一突起P20、第二突起P30、第三突起P40和第四突起P50的基部或平面Z1与基底层1的{100}平面重合。在一些实施例中，每个突起10均具有金字塔形状并且它们的每个小平面都具有三角形形状。然而，本发明不限于此。
在一些实施例中，两个相邻突起10的相邻小平面彼此接触，从而使得基底层1的{100}平面没有从突起或突起10之间暴露。在一些实施例中，仅基底层1的{111}平面(不包括围绕其中形成有突起10的基底层1的中心区域的基底层1的外围区域)与中间层2接触。
在一些实施例中，第一突起P20、第二突起P30、第三突起P40和第四突起P50中的相邻两个具有共同边缘，第一突起P20、第二突起P30、第三突起P40和第四突起P50的相邻小平面在该共同边缘处会聚。在一些实施例中，第一突起P20、第二突起P30、第三突起P40和第四突起P50中的相邻两个的共同边缘基本平行于Y轴或X轴。
例如，穿过第一突起P20的小平面24和第三突起P40的小平面42的共同边缘或穿过第二突起P30的小平面34和第四突起P50的小平面52的共同边缘的第一线L1平行于X轴。穿过第一突起P20的小平面23和第二突起P30的小平面31的共同边缘或穿过和第三突起P40的小平面43和第四突起P50的小平面51的共同边缘的第二线L2平行于Y轴。
在一些实施例中，第一突起P20、第二突起P30、第三突起P40和第四突起P50的每个小平面均是{111}晶面。然而，本发明不限于此。
参照图5，第一突起P20和第二突起P30在X轴上的第一间距b1被限定为第一尖端20和第二尖端30之间在X轴上的距离，并且第一突起P20和第二突起P30的深度(或高度)b2被限定为在第一尖端20(或第二尖端30)与其基部(或平面Z1)之间在Z轴上的距离。在一些实施例中，满足
Figure BDA0001763606280000091
并且在这种情况下，小平面23(或31)与第一(或第二)突起P20(或P30)的基部之间的第一角度θ1为约54.7°。本发明不应限于此。在其它实施例中，由于制造期间的工艺变化，第一角度θ1为约45°至约59°。
在一些实施例中，第一间距b1为约50nm至约1000nm。本发明不限于此，并且可以根据设计细节修改第一间距b1。
参照图6，第二突起P30和第四突起P50在Y轴上的第二间距b3被限定为第二尖端30和第四尖端40之间在Y轴上的距离，并且第二突起P30和第四突起P50的深度(或高度)b4被限定为第二尖端30(或第四尖端50)与其基部(或平面Z1)之间在Z轴上的距离。在一些实施例中，满足
Figure BDA0001763606280000092
并且在这种情况下，小平面34(或52)与第二(或第四)突起P30(或P50)的基部之间的第二角度θ2为约54.7°。本发明不应限于此。在其它实施例中，由于制造期间的工艺变化，第二角度θ2为约45°至约59°。在一些实施例中，第一角度θ1和第二角度θ2彼此相同或基本相同。在其它实施例中，第一角度θ1和第二角度θ2彼此显著不同。
在一些实施例中，第二间距b3为约50nm至约1000nm。本发明不限于此，并且可以根据设计细节修改第二间距b3。在一些实施例中，第一间距b1和第二间距b3彼此相等。在其它实施例中，第一间距b1和第二间距b3可以彼此不同。
参照图7，在第一间距b1等于第二间距b3的情况下，第一突起P20和第四突起P50在对角线方向上的对角线间距d1为
Figure BDA0001763606280000101
因此，第一突起P20的两个小平面的共同边缘224或222(或第四突起P50的两个小平面的共同边缘552或554)与第一(或第四)突起P20(或P50)的基部之间的第三角度θ3为约45°。本发明不应限于此。在其它实施例中，由于制造期间的工艺变化，第三角度θ3为约35°至约55°。
参照图2、图3和图5至图7，半导体衬底还包括设置在基底层1上的中间层2(填充基底层1的相邻突起10之间的空间并且覆盖基底层1的多个突起10的尖端)和设置在中间层2上的上层3。
根据一些实施例，中间层2由与用于形成基底层1的材料不同的材料制成并且直接形成在基底层1上。中间层2具有与多个突起10互补的结构，从而使得中间层2和基底层1形成在它们之间的界面处具有异质结的异质结构。
根据一些实施例，上层3直接形成在中间层2上。在一些实施例中，中间层2和上层3由相同的材料制成。在一些实施例中，半导体衬底还包括位于中间层2和上层3之间的额外的一层或多层(未示出)。额外的一层或多层(如果包括的话)具有与相邻层接触的平坦化表面并且由用于形成中间层2和上层3的相同的材料制成。
根据一些实施例，用于形成基底层1的材料可以包括或基本由II族、III族、IV族、V族和/或VI族元素和/或它们的化合物组成，例如选自由硅、锗、硅锗、砷化镓、锑化铝、锑化铟铝、锑化铟、砷化铟、磷化铟和氮化镓组成的组。根据一些实施例，用于形成半导体衬底的中间层2及其之上的层的材料与用于形成基底层1的材料不同，并且可以包括或基本由II族、III族、IV族、V族和/或VI族元素和/或它们的化合物组成，例如选自由硅、锗、硅锗、砷化镓、锑化铝、锑化铟铝、锑化铟、砷化铟、磷化铟和氮化镓组成的组。
根据一些实施例，在基底层1包括硅或基本由硅组成的情况下，中间层2和上层3包括锗或基本由锗组成。然而，本发明不限于此。
在一些实施例中，将杂质掺杂到半导体衬底的中间层2及其之上的其它层中，从而使得半导体衬底的上部是适用于制造半导体器件或集成电路的N型或P型。
在其它实施例中，半导体衬底的中间层2及其之上的其它层是固有的。在这种情况下，半导体衬底的上部可以掺杂有杂质，以在制造半导体器件或集成电路期间将半导体衬底的上部转化为N型或P型。
根据一些实施例，包括中间层2及其之上的层的半导体衬底的层由相同的材料制成，但是通过不同的工艺制成。在一些实施例中，不同的工艺包括相同的工艺条件(即，相同的方案)但单独实施，以允许在不同工艺之间实施包括但不限于诸如CMP的平坦化的另一工艺。在其它实施例中，不同的工艺意味着不同的生长方案，而不管在不同的方案之间是否依次实施或不实施其它工艺。在一些实施例中，包括中间层2及其之上的层的半导体衬底的外延层彼此集成在一起，从而使得即使通过例如扫描电子显微镜(SEM)或透射电子显微镜(TEM)检查，它们之间的边界也不明显。在其它实施例中，包括中间层2及其之上的层的半导体衬底的一些层彼此集成，但是它们之间具有通过例如SEM或TEM检查可区分的界面。根据一些实施例，用于形成中间层2及其之上的层的材料的厚度t1(从多个突起10的尖端至半导体衬底的外表面确定)为约100nm至约2000nm，但是本发明不限于此。
如上所述，基底层1包括具有为{111}晶面的小平面的多个突起10，以及在基底层1上(即，直接在基底层1的{111}晶面上)生长的材料，以用与用于形成基底层1的材料不同的材料形成中间层2及其之上的层。因此，在基底层1和中间层2的界面处存在晶格失配。
根据一些实施例，由于基底层1和中间层2之间的界面基本是{111}晶面，因此由于由{111}晶面引起的晶格失配而产生的位错(如果在中间层2中存在)主要沿着<110>方向并且在两个相邻的突起10的{111}晶面之间传播。该位错传播模式称为“泰勒模式”。泰勒模式有助于释放晶格失配的半导体层之间的应变并且限制介于两个{111}晶面之间的区域内的位错。在这种情况下，位错(如果在中间层2中存在)基本限制在相邻突起10之间的空间中。因此，位错(如果在中间层2中存在)将不会传播至多个突起10的尖端之上的空间中。在一些实施例中，如果位错存在于中间层2中并且传播至多个突起10的尖端之上的空间中，则这种位错的数量显著小于限制在相邻突起10之间的空间中的那些位错的数量。因此，中间层2的上部基本没有位错。因此，生长在中间层2上的上层3也基本没有位错，从而允许在其上或其中形成的半导体器件或集成电路具有增强的性能。
在一些实施例中，可以省略上层3。在这种情况下，半导体衬底包括基底层1和由具有与基底层1不同的晶格常数的材料制成的层2。因此，层2是半导体衬底的外部层，并且可以在层2的上部中或上制造半导体器件或集成电路。
图8示出了根据本发明的一些实施例的用于制造嵌入在半导体衬底内的上述多个突起的蚀刻掩模层HM1的平面图。图9示出了用于蚀刻第一突起P20的蚀刻掩模层HM1的一个图案12以及图8所示的蚀刻掩模层HM1的一个图案12的尺寸的平面图。图10示出了图8所示的区域R1中的蚀刻掩模层HM1的图案12的平面图。为了便于说明，在图8中，区域R1中的蚀刻掩模层HM1的图案12叠加在第一突起P20、第二突起P30、第三突起P40和第四突起P50上。
根据一些实施例，当实施诸如湿蚀刻工艺的蚀刻工艺时，与基底层1的抗蚀刻性相比，蚀刻掩模层HM1由具有相对较高的抗蚀刻性的材料制成。在一些实施例中，蚀刻掩模层HM1由氧化硅、氮化硅、氮氧化硅、它们的组合或任何其它合适的材料制成。可以通过光刻工艺以及随后的蚀刻工艺图案化掩模层来形成蚀刻掩模层HM1。
参照附图，根据一些实施例，蚀刻掩模层HM1包括布置为阵列的多个图案12。根据一些实施例，图案12在X轴上的间距与多个突起10的第一间距b1相同，并且图案12在Y轴上的间距与多个突起10的第二间距b3相同。
根据一些实施例，在X-Y坐标系中，多个突起10的尖端(是指由{111}平面会聚的那些)与蚀刻掩模层HM1的相应图案12重叠。
根据一些实施例，图案12具有正方形形状或矩形形状。在其它实施例中，图案12具有圆形形状、多边形形状、菱形形状或三角形形状。然而，本发明不限于此。
在图案12具有正方形形状或矩形形状的情况下，图案的边可以基本平行于或基本垂直于X轴或Y轴。然而，本发明不限于此。在其它实施例中，图案12的边可以相对于X轴或Y轴倾斜。例如，图案12的边可以相对于X轴或Y轴倾斜135°或45°。在一些实施例中，图案12的边相对于X轴或Y轴的倾斜角度β满足45°-β1<β<45°+β2。α和β满足α+β＝180°。这里，β1和β2由边的宽度X1和Y1相对于突起P20的底边缘的宽度确定。作为非限制性实例，在图案12的边的宽度X1和Y1等于10nm并且突起P20的每个底边缘的宽度Y11为300nm的情况下，β1和β2的每个为约2°。
在图案12具有正方形形状或矩形形状的情况下，图案12的一边的宽度X1与图案12的另一边的宽度Y1的比率在从1:10至10:1。例如，宽度X1为约1nm至约10nm，并且图案12的另一边的宽度Y1为约1nm至约10nm。然而，本发明不限于此。
根据一些实施例，在基底层1是(001)单晶硅以及锗层(即，中间层2和上层3的组合结构，或省略上层3的情况下的层2)外延生长在形成在基底层1中的多个突起10上，并且在Z轴上(从突起的底部，即从平面Z1)具有约200nm至约2μm的厚度的情况下，与在具有平坦化表面而没有任何突起的普通硅衬底上生长1μm的锗层相比，穿透位错缺陷(TDD)减少约105cm-2。例如，根据一些实施例，在普通硅衬底上生长的锗层的TDD(为约107cm-2)与在基底层1的突起10上生长的具有相同厚度的锗层的TDD的比率为约105或更高。也就是说，根据一些实施例，与普通锗层相比，在基底层1的突起10上生长的锗层的TDD减少105cm-2。
在图案12(或突起10)的第一间距b1和第二间距b3彼此相同并且图案12具有正方形形状的情况下，缺陷减少率等于X1 2/4.1/b12.c，其中，c是TDD因子，表示缺陷存在的可能性。例如，如果TDD＝1，则来自初始衬底的(100)表面的每个位置都会产生缺陷。根据一些实施例，当X1为约1nm至约10nm时，根据设计细节，b1为约50nm至约1000nm，并且c等于1，可以将缺陷减少率设计为约10-2至约10-6。
如上所述，多个突起10以第一间距b1均匀分布在X轴上并且以第二间距b3均匀分布在Y轴上。本发明不限于此。根据其它实施例，多个突起10可以修改为包括设置在半导体衬底的第一区域中的第一组突起以及设置在半导体衬底的第二区域中的第二组突起，并且X轴上的第一组突起的间距与X轴上的第二组突起的间距不同，并且Y轴上的第一组突起的间距与Y轴上的第二组突起的间距不同。
图11至图15示出了根据一些实施例的制造上述半导体衬底的方法的工艺步骤。为了方便起见，图11至图15示出了沿着图3所示的线I-I’的截面图。
参照图11，在基底层1的表面上形成蚀刻掩模层HM1。根据一些实施例，基底层1包括或基本由硅、锗或硅锗组成。在一些实施例中，基底层是(001)硅晶圆，并且其[110]或[101]晶向与穿过硅晶圆的凹口的硅晶圆的直径对准。根据一些实施例，当实施诸如湿蚀刻工艺的蚀刻工艺时，与基底层1的抗蚀刻性相比，蚀刻掩模层HM1由具有相对较高的抗蚀刻性的材料制成。在一些实施例中，蚀刻掩模层HM1由氧化硅、氮化硅、氮氧化硅、它们的组合或任何其它合适的材料制成。根据一些实施例，通过针对掩模层的光刻工艺以及随后的蚀刻工艺图案化掩模层来形成蚀刻掩模层HM1。
参照图12，通过使用蚀刻掩模层HM1来实施蚀刻工艺以蚀刻基底层1的由蚀刻掩模层HM1暴露的部分。根据一些实施例，蚀刻工艺是使用四甲基氢氧化铵(TMAH)或KOH的湿蚀刻工艺，但是本发明不限于此。由于基底层1由诸如单晶材料的晶体材料制成，所以沿着不同晶向的蚀刻速率或对不同晶面的蚀刻速率彼此不同。在这种情况下，湿蚀刻工艺是各向异性蚀刻工艺。在对(100)、(110)和(111)晶面的蚀刻速率为m:n:o的情况下，满足m>n>o或m:n:o＝1.0>0.5>0.05和/或n>m>o或n:m:o＝1.0>0.5>0.05。在一些实施例中，由于沿着不同晶向的不同蚀刻速率，蚀刻期间发生底切现象。因此，如果充分实施蚀刻工艺，则当用于蚀刻基底层1的化学物质与基底层1的{111}平面接触时，蚀刻停止。在这种情况下，形成由图12中的第一突起P20和第二突起P30表示的多个突起。因此，图12所示的结构不具有暴露在相邻突起之间的区域中的(001)平面。根据一些实施例，相同突起的{111}平面在其尖端处会聚，并且因此，在蚀刻工艺期间或在蚀刻工艺结束时，从基底层1剥离蚀刻掩模层HM1的部分或整体。
虽然未示出，但是在上述湿蚀刻工艺之后，可以实施蚀刻掩模去除工艺以确保完全去除基底层上的蚀刻掩模层HM1。
之后，参照图13，在包括但不限于常压CVD(APCVD)、低压CVD(LPCVD)、超高真空CVD(UHVCVD)、通过分子束外延(MBE)或通过原子层沉积(ALD)的任何合适的外延沉积系统中，在基底层1的突起上生长临时层210。在CVD工艺中，外延生长通常包括将源气体引入至室。源气体可以包括至少一种前体气体和载气(诸如氢气)。加热反应室，诸如通过RF加热。取决于临时层210的组成，室中的生长温度在从约350℃至约550℃的范围并且室中的压力在从约100Torr至约500Torr的范围。外延生长系统也可以利用低能量等离子体来提高层生长动力学。外延生长系统可以是单晶圆或多晶圆批量反应器。
根据一些实施例，临时外延层210直接生长在基底层1的{111}平面上。根据一些实施例，充分生长临时层210，从而使得临时层210不仅覆盖{111}平面，而且也覆盖突起的尖端。
根据一些实施例，对临时层210实施退火工艺以消除损坏和缺陷和/或使临时层210结晶。例如，在从600℃至约900℃的温度下，在具有从约1Torr至约10Torr的压力的真空室中实施退火约100秒至约600秒。
现在参照图14，对临时层210实施诸如CMP的平坦化工艺，以获得适合于在上述外延沉积系统的一个中再生长附加层(诸如上层3)的平坦化表面。在这种情况下，通过平坦化工艺将临时层210降低至中间平面P1的层级。在一些实施例中，通过平坦化工艺将临时层210转化为中间层2而不暴露基底层1的突起。
下一步，如图15所示，在上述外延沉积系统中的一个中，在中间层2上生长上层3。根据一些实施例，用于生长上层3的方案与用于生长临时层210的方案相同，但是形成上层3的持续时间可以与形成临时层210的持续时间不同。
虽然未示出，但是根据设计细节，可以可选地对上层3实施诸如CMP的另一平坦化工艺。
在其它实施例中，可以省略图15所示的工艺步骤。在这种情况下，平坦化工艺之后的剩余部分210的上部(即，层2的上部)可以用于制造半导体器件或集成电路。
图16示出了根据本发明的实施例的用于形成半导体衬底的基底层中的突起的三维视图。
根据一些实施例，在增加图3所示的第一间距b1和第二间距b3的情况下，形成在基底层中的突起具有图16所示的结构。因此，在充分实施上述湿蚀刻的情况下，突起的对应于{111}平面的每个小平面均变成菱形而不是三角形。
在一些实施例中，两个相邻突起的相邻小平面彼此接触，从而使得基底层1的{100}平面没有从突起或突起之间暴露。在一些实施例中，仅基底层的{111}平面(不包括围绕其中形成有突起的基底层的中心区域的基底层1的外围区域)与中间层接触。
图17示出了根据本发明的一些实施例的用于制造嵌入在半导体衬底内的多个突起的位于基底层上面的蚀刻掩模层HM1的平面图。
根据一些实施例，图17所示的蚀刻掩模层HM1及其各个图案12可以与上述那些相同。图17所示的基底层1A与基底层1基本相同，除了基底层1A相对于蚀刻掩模层HM1的晶向被配置为不同之外。为了避免冗余，将省略重覆的描述。
参照图17，根据一些实施例，图案12的边平行于X轴或Y轴。基底层1A具有包括凹口11的晶圆形状，并且具有与由X-Y坐标系(其中，X轴和Y轴彼此垂直)限定的平面平行或基本平行的{110}平面。
根据一些实施例，在由X-Y坐标系限定的平面图中，基底层1A的晶向U1(即，从凹口11至基底层1A的中心的方向或沿着穿过凹口11的直径方向的方向)是晶向<110>或基本平行于晶向<110>，并且基底层1A的穿过凹口11并且垂直于晶向U1的晶向U2是晶向<100>或基本平行于晶向<100>。
根据其它实施例，在由X-Y坐标系限定的平面图中，基底层1A的晶向U1(即，从凹口11至基底层1A的中心的方向或沿着穿过凹口11的直径方向的方向)是晶向<100>或基本平行于晶向<100>，并且基底层1A的穿过凹口11并且垂直于晶向U1的晶向U2是晶向<110>或基本平行于晶向<110>。
根据一些实施例，通过使用蚀刻掩模层HM1来实施蚀刻工艺以蚀刻基底层1A的由蚀刻掩模层HM1暴露的部分。根据一些实施例，蚀刻工艺是使用TMAH或KOH的湿蚀刻工艺，但是本发明不限于此。由于基底层1A由诸如单晶材料的晶体材料制成，所以沿着不同晶向的蚀刻速率或对不同晶面的蚀刻速率彼此不同。在对(100)、(110)和(111)晶面的蚀刻速率为m:n:o的情况下，满足m>n>o或m:n:o＝1.0>0.5>0.05和/或n>m>o或n:m:o＝1.0>0.5>0.05。根据一些实施例，基于参照图11和图12的上述制造工艺，可以在基底层1A中形成与突起10类似的突起。
基于参照图13至图15生长中间层2和上层3的上述制造工艺，可以在基底层1A的突起的小平面上生长由与基底层1A不同的材料制成的中间层2A和上层3A。因此，可以形成具有与上述半导体衬底类似的结构的半导体衬底，除了基底层1A的晶向与基底层1不同之外。在一些实施例中，可以省略上层3A。在这种情况下，半导体衬底包括基底层1A和由具有与基底层1A不同的晶格常数的材料制成的层2A。因此，层2A是半导体衬底的外部层，并且可以在层2A的上部中或上制造半导体器件或集成电路。
图18示出了根据本发明的实施例的用于形成半导体衬底的基底层中的突起的三维视图，其中，基底层是(110)晶圆，并且穿过晶圆形基底层的凹口和中心的线沿着[110]晶向，并且垂直于[110]晶向并且穿过该凹口的线是[100]晶向。
图19示出了根据本发明的实施例的用于形成半导体衬底的基底层中的突起的三维视图，其中，基底层是(110)晶圆，并且穿过晶圆形基底层的凹口和中心的线沿着[100]晶向，并且垂直于[100]晶向并且穿过该凹口的线是[110]晶向。
图18和图19示出了即使使用具有不同晶向的基底层，也可以获得诸如具有对应于{111}平面的菱形表面的金字塔形状的突起的相同结构。在一些实施例中，两个相邻突起的相邻小平面彼此接触，从而使得基底层1A的{110}平面没有从突起或突起之间暴露。在一些实施例中，仅基底层1A的{111}平面(不包括围绕形成有突起的基底层1A的中心区域的基底层1A的外围区域)与中间层接触。因此，根据一些方面，制成半导体衬底的本发明的原理可以延伸至诸如具有不同晶向的硅晶圆的基底层。
半导体衬底及其制造方法的其它重复的描述可以参照以上参照图2至图19描述的并且因此将省略以避免冗余。
图20是根据本发明的实施例的半导体衬底的平面图。
参照附图，根据本发明的实施例的半导体衬底包括基底层1B、设置在基底层1B上的中间层2B以及设置在中间层2B上的上层3B。
半导体衬底可以用作衬底，基于该衬底，可以通过一系列半导体制造工艺来制造半导体器件或集成电路，一系列半导体制造工艺包括但不限于氧化、光刻、蚀刻、诸如金属的薄膜或介电膜的沉积以及诸如化学机械抛光(CMP)的平坦化。
参照附图，在一些实施例中，基底层1B是具有与图1A至图1C所示的那些相同或类似的晶格的晶体材料。在一些实施例中，基底层1B是诸如单晶硅的晶体半导体。在一些实施例中，基底层1B是绝缘体上硅(SOI)晶圆的器件层，但是未在附图中示出SOI晶圆的氧化层和处理层。在一些实施例中，SOI晶圆的器件层由诸如单晶硅的晶体半导体制成。在一些实施例中，基底层1B是设置在一层或多层(未示出)上的诸如单晶硅的晶体半导体，一层或多层可以由非晶或多晶材料制成，或由与形成基底层1B的材料不同的另一单晶材料(未示出)制成。在一些实施例中，基底层1B由锗或硅锗制成。然而，本发明不限于此。
参照图20，根据一些实施例，基底层1B具有包括凹口11的晶圆形状。在由X-Y坐标系(其中，X轴和Y轴彼此垂直)限定的平面图中，基底层1B的晶向U1(即，从凹口11至基底层1B的中心的方向或沿着穿过凹口11的直径方向的方向)是<110>或基本平行于晶向<110>，并且基底层1B的穿过凹口11并且垂直于晶向U1的晶向U2是另一晶向<110>或基本平行于另一晶向<110>。在一些实施例中，具有{100}平面的基底层1B具有平行于或基本平行于由X-Y坐标系限定的平面。根据一些实施例，X轴和晶向U2彼此平行。
仍参照图20，根据一些实施例，基底层1B包括布置为阵列并且通过嵌入在基层1B内的诸如浅沟槽隔离(STI)的绝缘层彼此分隔开的腔10B。根据实施例，多个腔10B或STI的边缘(或边界)基本平行于X轴或Y轴。
图21示出了位于图20所示的半导体衬底的区域R2中的包括多个腔10B的第一腔V20、第二腔V30、第三腔V40和第四腔V50的腔的分解三维视图。图22是半导体衬底的区域R2中的基底层1B的平面图。图23是沿着图21所示的线IV-IV’截取的半导体衬底的区域R2的截面图。图24是沿着图21所示的线V-V’截取的半导体衬底的区域R2的截面图。图25是沿着图21所示的线VI-VI’截取的半导体衬底的区域R2的截面图。
参照附图，第一腔V20和第二腔V30布置在X轴上，第三腔V40和第四腔V50布置在X轴上，第一腔V20和第三腔V40布置在Y轴上，并且第二腔V30和第四腔V50布置在Y轴上。Z轴是垂直于X轴和Y轴的轴。在一些实施例中，Z轴沿着晶向<100>或基本平行于晶向<100>。
第一腔V20具有会聚在第一底部120处的四个小平面121至124，第二腔V30具有会聚在第二底部130处的四个小平面131至134，第三腔V40具有会聚在第三底部140处的四个小平面141至144，并且第四腔V50具有会聚在第四底部150处的四个小平面151至154。在一些实施例中，第一腔V20、第二腔V30、第三腔V40和第四腔V50的每个小平面均是{111}晶面。在一些实施例中，每个腔10B均具有倒金字塔形状并且它们的每个小平面均具有三角形形状。然而，本发明不限于此。在一些实施例中，相邻腔10B通过具有约5nm至约30nm的厚度t2的STI彼此分隔开。STI的厚度t2不限于此，并且可以根据设计细节调整。
在一些实施例中，第一腔V20、第二腔V30、第三腔V40和第四腔V50的底部与平行于基底层1B的{100}平面的平面Z2重合。然而，本发明不限于此。
在一些实施例中，仅每个腔10B内的基底层1B的{111}平面与中间层2B接触。
参照图23，第一腔V20和第二腔V30在X轴上的第一间距b5被限定为相邻STI的中心之间在X轴上的距离或第一腔V20和第二腔V30的中心之间的距离，并且第一腔V20和第二腔V30的深度(或高度)b6被限定为第一底部120(或第二底部130)至基底层1B的最上部分在Z轴上的距离。在一些实施例中，满足
Figure BDA0001763606280000201
并且在这种情况下，小平面123(或131)与平面Z2之间的第一角度θ4为约54.7°。本发明不应限于此。在其它实施例中，由于制造期间的工艺变化，第一角度θ4为约45°至约59°。STI的截面图具有三角形形状，该三角形形状的顶侧具有宽度w2和高度或深度t2。在一些实施例中，w2与t2的比率在约2至约5的范围内。由于STI被设计成具有深度t2大于顶侧的宽度w2的三角形形状，因此与STI具有其宽度和长度分别等于宽度w2和深度t2的矩形截面形状的实例相比，形成STI需要的面积相对较小。因此，在单位面积中，在通过使用半导体衬底制造半导体器件期间，相对大的区域可用作有源区域。
在一些实施例中，第一间距b5为约50nm至约1000nm。本发明不限于此。
参照图24，第二腔V30和第四腔V50在Y轴上的第二间距b7被限定为第二底部130和第四底部150之间在Y轴上的距离，并且第二腔V30和第四腔V50的深度(或高度)b8被限定为第二底部130(或第四底部150)与其基部之间在Z轴上的距离。在一些实施例中，满足
Figure BDA0001763606280000202
并且在这种情况下，小平面134(或152)与平面Z2之间的第二角度θ5为约54.7°。本发明不应限于此。在其它实施例中，由于制造期间的工艺变化，第二角度θ5为约45°至约59°。在一些实施例中，第一角度θ4和第二角度θ5彼此相同或基本相同。在其它实施例中，第一角度θ4和第二角度θ5可以彼此显著不同。
在一些实施例中，第二间距b7为约50nm至约1000nm。本发明不限于此。在一些实施例中，第一间距b5和第二间距b7彼此相等。在其它实施例中，第一间距b5和第二间距b7彼此不同。
参照图25，在第一间距b5等于第二间距b7的情况下，第一腔V20和第四腔V50在对角线方向上的对角线间距d2为
Figure BDA0001763606280000211
因此，第一腔V20的两个小平面的共同边缘1223或1222(或第四腔V40的两个小平面的共同边缘1552或1554)与平面Z2之间的第三角度θ6为约45°。本发明不应限于此。在其它实施例中，由于制造期间的工艺变化，第三角度θ6为约35°至约55°。
参照图20、图21以及图23至图25，半导体衬底还包括设置在基底层1B上的中间层2B(填充基底层1B的腔10B的空间并且覆盖基底层1B的多个腔10B的底部)以及设置在中间层2B上的上层3B，如上所述。
根据一些实施例，中间层2B由与用于形成基底层1B的材料不同的材料制成并且直接形成在基底层1B上。中间层2B具有与多个腔10B互补的结构，从而使得中间层2B和基底层1B在它们之间的界面处形成具有异质结的异质结构。
根据一些实施例，上层3B直接形成在中间层2B上。在一些实施例中，中间层2B和上层3B由相同的材料制成。在一些实施例中，半导体衬底还包括位于中间层2B和上层3B之间的额外的一层或多层(未示出)。额外的一层或多层(如果包括的话)每个均具有与相邻层接触的平坦化表面。
根据一些实施例，用于形成基底层1B的材料可以包括或基本由II族、III族、IV族、V族和/或VI族元素和/或它们的化合物组成，例如选自由硅、锗、硅锗、砷化镓、锑化铝、锑化铟铝、锑化铟、砷化铟、磷化铟和氮化镓组成的组。根据一些实施例，用于形成半导体衬底的中间层2B及其之上的层的材料与用于形成基底层1B的材料不同，并且可以包括或基本由II族、III族、IV族、V族和/或VI族元素和/或它们的化合物组成，例如选自由硅、锗、硅锗、砷化镓、锑化铝、锑化铟铝、锑化铟、砷化铟、磷化铟和氮化镓组成的组。
根据一些实施例，在基底层1B包括硅或基本由硅组成的情况下，中间层2B和上层3B包括锗或基本由锗组成。然而，本发明不限于此。
在一些实施例中，将杂质掺杂到半导体衬底的中间层2B及其之上的其它层中，从而使得半导体衬底的上部是适用于制造半导体器件或集成电路的N型或P型。
在其它实施例中，半导体衬底的中间层2B及其之上的其它层是固有的。在这种情况下，半导体衬底的上部可以掺杂有杂质，以在制造半导体器件或集成电路期间将半导体衬底的上部转化为N型或P型。
根据一些实施例，包括中间层2B及其之上的层的半导体衬底的层由相同的材料制成，但是通过不同的工艺制成。在一些实施例中，不同的工艺包括相同的工艺条件(即，相同的方案)但单独实施，以允许在不同工艺之间实施包括但不限于诸如CMP的平坦化的另一工艺。在其它实施例中，不同的工艺意味着不同的生长方案，而不管在不同的方案之间是否依次实施或不实施其它工艺。在一些实施例中，包括中间层2B及其之上的层的半导体衬底的外延层彼此集成在一起，从而使得即使通过例如SEM或TEM检查，它们之间的边界也不明显。在其它实施例中，包括中间层2B及其之上的层的半导体衬底的一些层彼此集成，但是它们之间具有通过例如SEM或TEM检查可区分的界面。根据一些实施例，用于形成中间层2B及其之上的层的材料的厚度t3(从基底层1B的最上部分至半导体衬底的外表面确定)为约100nm至约2000nm，但是本发明不限于此。
如上所述，基底层1B包括具有为{111}晶面的小平面的多个腔10B，以及在基底层1B上(即，直接在基底层1B的{111}晶面上)生长的材料，以用与用于形成基底层1B的材料不同的材料形成中间层2B及其之上的层。因此，在基底层1B和中间层2B的界面处存在晶格失配。
根据一些实施例，由于基底层1B和中间层2B之间的界面基本是{111}晶面，因此由于由{111}晶面引起的晶格失配而产生的位错(如果在中间层2B中存在)主要沿着<110>方向并且在每个腔10B的{111}晶面之间传播。该位错传播模式(即，泰勒模式)有助于释放晶格失配的半导体层之间的应变并且限制每个腔10B的{111}晶面之间的位错。在这种情况下，位错(如果在中间层2B中存在)基本限制在相邻腔10B之间的空间中。因此，位错(如果在中间层2B中存在)将不会传播至腔10B之上的空间中。在一些实施例中，如果位错存在于中间层2B中并且传播至腔10B之上的空间中，则这种位错的数量显著小于限制在腔10B之间的那些位错的数量。因此，中间层2B的上部基本没有位错。因此，生长在中间层2B上的上层3B也基本没有位错，从而允许在其中形成的半导体器件或集成电路具有增强的性能。
在一些实施例中，可以省略上层3B。在这种情况下，半导体衬底包括基底层1B和由具有与基底层1B不同的晶格常数的材料制成的层2B。因此，层2B是半导体衬底的外部层，并且可以在层2B的上部中或上制造半导体器件或集成电路。
图26示出了根据本发明的一些实施例的用于制造上述多个腔的嵌入在本导体衬底内的STI的平面图。图27示出了图26所示的区域R2中的STI的部分的平面图。为了便于说明，在图27中，区域R2中的STI的部分叠加在第一腔V20、第二腔V30、第三腔V40和第四腔V50上。
根据一些实施例，当实施诸如湿蚀刻工艺的蚀刻工艺时，与基底层1B的抗蚀刻性相比，STI由具有相对较高的抗蚀刻性的材料制成。在一些实施例中，STI由氧化硅、氮化硅、氮氧化硅、它们的组合或任何其它合适的材料制成。可以通过在基底层1B中形成浅沟槽，在浅沟槽中填充绝缘材料并且平坦化基底层1B以去除设置在浅沟槽外部的额外的绝缘材料来形成STI。
参照附图，根据一些实施例，STI包括沿着X轴延伸的多个条形图案和与沿着X轴延伸的多个图案相交的沿着Y轴延伸的多个条形图案。根据一些实施例，条形图案在X轴上的间距与多个腔10B的第一间距b5相同，并且条形图案在Y轴上的间距与多个腔10B的第二间距b7相同。
在一些实施例中，沿着Y轴延伸的每个条形图案的宽度X2为约1nm至约10nm，并且沿着X轴延伸的每个条形图案的宽度Y2为约1nm至约10nm。在一些实施例中，宽度X2和宽度Y2彼此相等。然而，本发明不限于此。
根据一些实施例，在基底层1B是(001)单晶硅以及锗层(即，中间层2B和上层3B的组合结构，或省略上层3B的情况下的层2B)外延生长在形成在基底层1B中的多个腔10B上，并且在Z轴上(从腔的底部，即从平面Z2)具有约1μm的厚度的情况下，与在没有任何腔的普通硅衬底上生长200nm至2μm的锗层的实例相比，穿透位错缺陷(TDD)减少约105cm-2。例如，根据一些实施例，在普通硅衬底上生长的200nm至2μm厚的锗层的TDD为约107cm-2，并且另一方面，在基底层1B的腔10B上生长的具有相同厚度的锗层的TDD为约102cm-2，相当于减小了105cm-2的TDD。
在宽度X2和宽度Y2彼此相同并且第一间距b5和第二间距b7彼此相同的情况下，缺陷减少率等于x2.b5.1/(b5)2.d，其中，d为合并缺陷因子，表示对应于STI之上的层级上的区域的合并外延中缺陷存在的可能性。在一些实施例中，d等于或小于约10-3。根据设计细节，当X2为约1nm至约10nm，b5为约50nm至约1000nm并且d等于10-3时，缺陷减少率可以被设计为约10-2至约10-6，根据一些实施例。
图28至图32示出了根据一些实施例的制造上述半导体衬底的方法的工艺步骤。为了方便起见，图28至图32示出了沿着图21所示的线IV-IV’的截面图。
参照图28，在基底层1B中形成STI。当实施诸如湿蚀刻工艺的蚀刻工艺时，与基底层1B的抗蚀刻性相比，STI由具有相对较高的抗蚀刻性的材料制成。在一些实施例中，STI由氧化硅、氮化硅、氮氧化硅、它们的组合或任何其它合适的材料制成。可以通过在基底层1B中形成浅沟槽，在浅沟槽中填充绝缘材料并且平坦化基底层1B以去除设置在浅沟槽外部的额外的绝缘材料来形成STI。根据一些实施例，基底层1B包括或基本由硅、锗或硅锗组成。在一些实施例中，基底层是(001)硅晶圆，并且其[110]或[101]晶向与穿过硅晶圆的凹口的硅晶圆的直径对准。在一些实施例中，STI的初始宽度可以被设计为大于宽度X2或Y2，并且STI的初始厚度可以被设计为大于在下面将要描述的蚀刻工艺之前的厚度t2。例如，STI的初始宽度可以为约5nm至约20nm，并且STI的初始厚度可以为约10nm至约50nm。然而，本发明不限于此。
参照图29，通过使用STI作为蚀刻掩模来实施蚀刻工艺，以蚀刻基底层1B的位于相邻STI之间的区域中的部分。根据一些实施例，蚀刻工艺是使用TMAH或KOH的湿蚀刻工艺，但是本发明不限于此。由于基底层1B由诸如单晶材料的晶体材料制成，因此沿着不同晶向的蚀刻速率或对不同晶面的蚀刻速率彼此不同。在对(100)、(110)和(111)晶面的蚀刻速率为m:n:o的情况下，满足m>n>o或m:n:o＝1.0>0.5>0.05，和/或n>m>o或m:n:o＝1.0>0.5>0.05。因此，如果充分实施蚀刻工艺，则当用于蚀刻基底层1B的化学物质与基底层1B的{111}平面接触时，蚀刻停止。在这种情况下，形成由图29中的第二腔V30和第四腔V50表示的多个腔。因此，图29中所示的结构在腔V50和V30中可以不具有(001)平面。根据一些实施例，同一腔的{111}平面在其底部处会聚。
之后，参照图30，在包括但不限于常压CVD(APCVD)、低压CVD(LPCVD)、超高真空CVD(UHVCVD)、通过分子束外延(MBE)或通过原子层沉积(ALD)的任何合适的外延沉积系统中，在基底层1B的突起上生长临时层201。在CVD工艺中，外延生长通常包括将源气体引入至室。源气体可以包括至少一种前体气体和载气(诸如氢气)。加热反应室，诸如通过RF加热。取决于第一临时层201的组成，室中的生长温度在从约350℃至约550℃的范围并且室中的压力在从约100Torr至约500Torr的范围。外延生长系统也可以利用低能量等离子体来提高层生长动力学。外延生长系统可以是单晶圆或多晶圆批量反应器。
根据一些实施例，临时外延层201直接生长在基底层1B的{111}平面上。根据一些实施例，充分生长临时层201，从而使得临时层201不仅覆盖{111}平面，而且允许填充基底层1B中的腔的临时层201的相应部分在基底层1B上合并。
根据一些实施例，对临时层201实施退火工艺以消除损坏和缺陷和/或使临时层201结晶。例如，在从600℃至约900℃的温度下，在具有在从约1Torr至约10Torr的压力的真空室中实施退火约100秒至约600秒。
现在参照图31，对临时层201实施诸如CMP的平坦化工艺，以获得适合于在上述外延沉积系统的一个中再生长附加层(诸如上层3B)的平坦化表面。在这种情况下，通过平坦化工艺将临时层201降低至中间平面P2的层级。在一些实施例中，通过平坦化工艺将临时层201转化为中间层2B。
下一步，如图32所示，在上述外延沉积系统中的一个中，在中间层2B上生长上层3B。根据一些实施例，用于生长上层3B的方案与用于生长临时层201的方案相同，但是形成上层3B的持续时间可以与形成临时层201的持续时间不同。
虽然未示出，但是根据设计细节，可以可选地对上层3B实施诸如CMP的另一平坦化工艺。
在其它实施例中，可以省略图32所示的工艺步骤。在这种情况下，平坦化工艺之后的剩余部分201的上部(即，层2B的上部)可以用于制造半导体器件或集成电路。
根据一些实施例，位错传播模式有助于释放晶格失配的半导体层之间的应变并且限制通过根据一些实施例的方法制成的介于两个晶面之间的区域内的位错。在这种情况下，位错(如果在基底层上的外延生长层中存在)基本被限制在基底层的晶面之间的空间中。因此，位错(如果在外延生长层中存在)将不会传播至基底层之上的空间中。即使在外延生长层中存在位错并且传播至基底层之上的空间中，这种位错的数量也显著小于限制基底层的晶面的那些位错的数量。因此，外延生长层的上部基本没有位错，从而允许在其上或其中形成的半导体器件或集成电路具有提高的性能。
根据一些实施例，与基底层上的没有突起或腔的外延生长层的实例相比，在基底层上的具有诸如突起或腔的结构的外延生长层中的穿透位错缺陷(TDD)减少约105cm-2。因此，由根据本发明的实施例的外延生长层制成的半导体器件或集成电路可以具有改进的性能。
在一个实施例中，半导体衬底包括第一材料层，第一材料层由第一材料制成并且包括多个突起，其中，每个突起均包括尖端和在尖端处会聚的多个小平面，并且相邻突起的相邻小平面彼此接触；以及第二材料层，第二材料层由与第一材料不同的第二材料制成、填充多个突起之间的空间并且覆盖多个突起。在一个实施例中，第二材料层与多个突起的多个小平面直接接触。在一个实施例中，第一材料是晶体硅，每个小平面是晶体硅的{111}平面，并且第二材料是锗、硅锗、砷化镓、锑化铝、锑化铟铝、锑化铟、砷化铟、磷化铟和氮化镓中的一种。在一个实施例中，每个突起均具有金字塔形状。在一个实施例中，多个突起在第一方向和垂直于第一方向的第二方向上布置为阵列，并且多个突起在第一方向和第二方向上的间距在从50nm至1000nm。在一个实施例中，第一材料层是具有在第一方向和垂直于第一方向的第二方向上布置为阵列的多个突起的(001)硅晶圆，第一方向和硅晶圆的[110]晶向之间的角度为约43°至约47°，并且第二方向和硅晶圆的[101]晶向之间的角度为约43°至约47°，并且第二材料为锗、硅锗、砷化镓、锑化铝、锑化铟铝、锑化铟、砷化铟、磷化铟和氮化镓中的一种。在一个实施例中，第一材料层是(110)硅晶圆，该(110)硅晶圆具有在硅晶圆的[110]晶向和硅晶圆的[101]晶向上布置为阵列的多个突起，并且第二材料是锗、硅锗、砷化镓、锑化铝、锑化铟铝、锑化铟、砷化铟、磷化铟和氮化镓中的一种。
在一个实施例中，半导体衬底包括第一材料层，第一材料层由第一材料制成并且包括多个腔，其中，每个腔均具有倒金字塔形状以及在倒金字塔形状的底部处会聚的多个小平面，并且相邻的腔通过嵌入在第一材料层内的绝缘层彼此分隔开；以及第二材料层，第二材料层由与第一材料不同的第二材料制成、填充多个腔并且覆盖绝缘层。在一个实施例中，第二材料层与多个腔的多个小平面直接接触。在一个实施例中，第一材料是晶体硅，每个小平面是晶体硅的{111}平面，并且第二材料是锗、硅锗、砷化镓、锑化铝、锑化铟铝、锑化铟、砷化铟、磷化铟和氮化镓中的一种。在一个实施例中，半导体衬底还包括设置在多个腔之间的绝缘层，多个腔在第一方向上和垂直于第一方向的第二方向上布置为阵列，并且绝缘层的相邻图案在第一方向和第二方向上的间距在从50nm至1000nm。在一个实施例中，绝缘层的图案在与第一方向和第二方向中的一个方向垂直并且穿过多个腔中的一个或多个的平面中具有三角形形状。在一个实施例中，第一材料层是(001)硅晶圆，(001)硅晶圆具有在硅晶圆的[110]晶向和硅晶圆的[101]晶向上布置为阵列的多个腔，并且第二材料是锗、硅锗、砷化镓、锑化铝、锑化铟铝、锑化铟、砷化铟、磷化铟和氮化镓中的一种。
在一个实施例中，用于制造半导体衬底的方法包括在第一材料层中或上形成蚀刻掩模层，其中，第一材料层具有暴露于外部的第一晶面，实施各向异性蚀刻工艺以蚀刻第一材料层的未由蚀刻掩模层覆盖的部分以去除暴露于外部的第一晶面，从而使得第一材料层提供通过各向异性蚀刻工艺暴露的多个第二晶面，并且在第一材料层的多个第二晶面上形成具有与第一材料层的晶格常数不同的晶格常数的第二材料。在一个实施例中，该方法还包括平坦化第二半导体材料以将剩余的第二材料转化为第二材料层。在一个实施例中，该方法还包括位于第二材料层上由第二材料制成的第三材料层。在一个实施例中，蚀刻掩模层包括彼此间隔开并设置在第一材料层上的多个图案，并且各向异性蚀刻工艺将第一材料层的上部转化为多个突起。在一个实施例中，蚀刻掩模层包括嵌入在第一材料层内的绝缘层，并且各向异性蚀刻工艺将第一材料层的上部转化为多个腔。在一个实施例中，第一材料是晶体硅，多个第二晶面是晶体硅的(111)平面，并且第二材料是锗、硅锗、砷化镓、锑化铝、锑化铟铝、锑化铟、砷化铟、磷化铟和氮化镓中的一种。在一个实施例中，该方法还包括对第二材料实施退火工艺。
以上描述的术语“实施例”或“实施例”不是指相同的实施例或相同的实施例，并且被提供为强调与其它实施例或实施例不同的特定部件或特性。本领域普通技术人员应该理解，除非提供相反或矛盾的描述，否则上述“实施例”或“实施例”可以被认为能够通过全部或部分彼此组合来实现。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体衬底，包括：
第一材料层，由第一材料制成并且包括多个突起，其中，所述突起的每个均包括尖端和在所述尖端处会聚的多个小平面，并且相邻突起的相邻小平面彼此接触，其中，所述多个突起包括设置在所述半导体衬底的第一区域中的第一组突起以及设置在所述半导体衬底的第二区域中的第二组突起，并且所述第一组突起在第一方向上的间距与所述第二组突起在所述第一方向上的间距不同；以及
第二材料层，由与所述第一材料不同的第二材料制成、填充所述多个突起之间的空间并且覆盖所述多个突起，
其中，所述第一材料层具有包括凹口的晶圆形状，从所述凹口至所述第一材料层的中心的方向是[110]晶向，所述第一方向与[110]晶向之间的角度为43°至47°，
其中，所述多个小平面的每个小平面为菱形。
2.根据权利要求1所述的半导体衬底，其中，所述第二材料层与所述多个突起的多个小平面直接接触。
3.根据权利要求1所述的半导体衬底，其中：
所述第一材料是晶体硅，
每个小平面均是所述晶体硅的{111}平面，以及
所述第二材料是锗、硅锗、砷化镓、锑化铝、锑化铟铝、锑化铟、砷化铟、磷化铟和氮化镓中的一种。
4.根据权利要求3所述的半导体衬底，其中，每个突起均具有金字塔形状。
5.根据权利要求1所述的半导体衬底，其中，所述多个突起在第一方向和垂直于所述第一方向的第二方向上布置为阵列，以及
所述多个突起在所述第一方向和所述第二方向上的间距在从50nm至1000nm。
6.根据权利要求1所述的半导体衬底，其中：
所述第一材料层是具有所述多个突起的(001)硅晶圆，所述多个突起在第一方向和垂直于所述第一方向的第二方向上布置为阵列，
所述第二方向和所述(001)硅晶圆的[101]晶向之间的角度为43°至47°，以及
所述第二材料为锗、硅锗、砷化镓、锑化铝、锑化铟铝、锑化铟、砷化铟、磷化铟和氮化镓中的一种。
7.根据权利要求1所述的半导体衬底，其中：
所述第一材料层是(110)硅晶圆，所述(110)硅晶圆具有在所述(110)硅晶圆的[110]晶向和所述(110)硅晶圆的[101]晶向上布置为阵列的所述多个突起，以及
所述第二材料是锗、硅锗、砷化镓、锑化铝、锑化铟铝、锑化铟、砷化铟、磷化铟和氮化镓中的一种。
8.一种半导体衬底，包括：
第一材料层，由第一材料制成并且包括多个腔，其中，所述腔的每个均具有倒金字塔形状以及在所述倒金字塔形状的底部处会聚的多个小平面，并且相邻的腔通过嵌入在所述第一材料层内的绝缘层彼此分隔开，其中，所述多个腔在第一方向上和垂直于所述第一方向的第二方向上布置为阵列，并且其中，所述多个腔包括第一腔、第二腔、第三腔和第四腔，所述第一腔和所述第二腔以及所述第三腔和所述第四腔布置在所述第一方向上，所述第一腔和所述第三腔以及所述第二腔和所述第四腔布置在所述第二方向，其中，所述第一腔和所述第二腔在所述第一方向上的第一间距与所述第二腔和所述第四腔在所述第二方向上的第二间距不同，其中，所述绝缘层被设计成具有延伸至所述第一材料层内的深度大于所述绝缘层的顶侧的宽度的三角形形状，其中，所述绝缘层的底面低于所述腔的顶面并且高于所述腔的底部，并且其中，所述绝缘层的宽度从所述绝缘层的顶部至底部逐渐减小；以及
第二材料层，由与所述第一材料不同的第二材料制成、填充所述多个腔并且覆盖所述绝缘层。
9.根据权利要求8所述的半导体衬底，其中，所述第二材料层与所述多个腔的多个小平面直接接触。
10.根据权利要求8所述的半导体衬底，其中：
所述第一材料是晶体硅，
每个小平面是所述晶体硅的{111}平面，以及
所述第二材料是锗、硅锗、砷化镓、锑化铝、锑化铟铝、锑化铟、砷化铟、磷化铟和氮化镓中的一种。
11.根据权利要求8所述的半导体衬底，还包括设置在所述多个腔之间的绝缘层，其中：
所述绝缘层的相邻图案在所述第一方向和所述第二方向上的间距在从50nm至1000nm。
12.根据权利要求11所述的半导体衬底，其中，所述绝缘层的图案与所述第一方向和所述第二方向中的一个方向垂直并且穿过所述多个腔中的一个或多个的平面。
13.根据权利要求8所述的半导体衬底，其中：
所述第一材料层是(001)硅晶圆，所述(001)硅晶圆具有在所述(001)硅晶圆的[110]晶向和所述(001)硅晶圆的[101]晶向上布置为阵列的所述多个腔，以及
所述第二材料是锗、硅锗、砷化镓、锑化铝、锑化铟铝、锑化铟、砷化铟、磷化铟和氮化镓中的一种。
14.一种用于制造半导体衬底的方法，所述方法包括：
在第一材料层中或上形成蚀刻掩模层，其中，所述第一材料层具有暴露于外部的第一晶面；
实施各向异性蚀刻工艺以蚀刻所述第一材料层的未由所述蚀刻掩模层覆盖的部分以去除暴露于外部的第一晶面，从而使得所述第一材料层提供通过所述各向异性蚀刻工艺暴露的多个第二晶面，其中，所述第一材料层由晶体材料制成，并且所述各向异性蚀刻工艺沿着不同晶向的蚀刻速率或对不同晶面的蚀刻速率彼此不同，
在所述第一材料层的所述多个第二晶面上形成具有与所述第一材料层的晶格常数不同的晶格常数的第二材料；以及
对所述第二材料实施退火工艺，
其中，所述蚀刻掩模层包括彼此间隔开并且设置在所述第一材料层上的多个图案，以及
所述各向异性蚀刻工艺将所述第一材料层的上部转化为多个突起，
其中，所述多个突起的两个相邻突起的相邻小平面彼此接触，并且每个小平面为菱形。
15.根据权利要求14所述的方法，还包括，平坦化所述第二材料以将剩余的第二材料转化为第二材料层。
16.根据权利要求15所述的方法，还包括，在所述第二材料层上形成由所述第二材料制成的第三材料层。
17.根据权利要求14所述的方法，其中：
所述第二材料与所述多个突起的多个小平面直接接触。
18.根据权利要求14所述的方法，其中：所述第一材料层是(110)硅晶圆。
19.根据权利要求14所述的方法，其中：
所述第一材料是晶体硅，
所述多个第二晶面是所述晶体硅的(111)平面，以及
所述第二材料是锗、硅锗、砷化镓、锑化铝、锑化铟铝、锑化铟、砷化铟、磷化铟和氮化镓中的一种。
20.根据权利要求14所述的方法，其中，在从600℃至900℃的温度下实施所述退火工艺。
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