TWI473295B - 應力與缺陷間均衡化之半導體模板之製造方法 - Google Patents
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Description
本發明係關於一種應力與缺陷間均衡化之半導體模板的製造方法，特別是指一種利用微結構來將應力集中之均衡化之半導體模板之製造方法。
近年來，伴隨著綠能產業的發展與政府提倡的環保政策下，更高效率的功率放大器是未來追求的目標。而理想的功率放大器需滿足體積小、重量輕、便宜、可靠與效率高，並且可以提供高功率密度，能在大範圍的頻寬與不同溫度中傳送。然而純矽基材料功率電子元件特性，於現今半導體產業的發展已經快到達極限，取而代之的是新材料的引進。
目前以藍寶石基板所製成之氮化物高速場效應電晶體已應用於X-Band(8~12GHz)之頻段，隨著氮化物高速場效應電晶體元件逐漸往高頻段發展，相對的閘極長度也須隨著縮短，而在高頻率、高偏壓、高電流、高功率操作下，氮化物高速場效應電晶體元件則伴隨著嚴重的自發熱效應產生，尤其在高頻段操作時更為明顯，而自發熱效應的發生將會降低該電晶體之工作效率或造成損毀，其原因為歸咎於藍寶石基板的熱傳導係數(0.4 Wcm-1
K-1
)較低，使得在氮化物高速場效應電晶體工作時所產生的熱會堆積於電晶體內，以至於降低該電晶體之工作效率。
相對於藍寶石基板的熱傳導係數為0.4 Wcm-1
K-1
，碳化矽的熱傳導係數為4.9 Wcm-1
K-1
，而矽的熱傳導係數為1.5 Wcm-1
K-1
，二者皆比藍寶石基板有著更佳的熱導率，因此更為高功率氮化物高速元件所青睞。雖然在碳化矽基板上所製成的氮化鎵系高速元件，擁有極佳的元件特性，但碳化矽基板價格太過昂貴，在成本上的考量上著實是個重要的取捨，相對於碳化矽及藍寶石基板，矽基板在大面積尺寸的應用下，其基板價格遠遠低於其前述之兩種基板。
NITRONEX CORPORATION於2008年六月所發表的一篇文章中提及，在基板大尺寸的應用下，矽基板每單位面積的基板成本只有碳化矽的百分之一，對於實際成本的考量，氮化鎵系高速元件使用於矽基板上的應用上，隱藏著龐大的商機。
另一方面，由於發光二極體(LED)具有體積小、使用壽命長以及反應快等優點，漸漸取代了以往的燈泡、日光燈管等傳統光源。然而，當應用於照明領域時，與螢光燈管相比，LED在發光效率上仍有改善空間，也因此各家廠商無不致力於發光效率的提升，以期能提供人們更好的發光元件。
一般來說，市售白光LED均以藍光LED晶粒作為激發源，而藍光LED晶粒大都是以氮化鎵系列(如GaN、GaInN等)作為主要的發光材料，並將氮化鎵沉積於具有相同晶體結構的藍寶石基板(氮化鎵與藍寶石基板皆為六方晶型的晶體結構)上，以形成藍光LED晶粒。而為
了能有效提高LED的發光效率，在現有的技術中，更在藍寶石基板上進行圖案化，藉由規則排列的圖案來增加內部量子效率(Internal Quantum Efficiency)與提高光萃取效率(Extraction Efficiency)，有效的增加LED的亮度。
如上所述，雖然以圖案化藍寶石基板(Patterned Sapphire Substrate,PSS)所做成的LED亮度有所提升，但由於氮化鎵與藍寶石基板之間的晶格常數與熱膨脹係數的不匹配，如氮化鎵與藍寶石基板的晶格常數不匹配達16%，因此在將氮化鎵沉積於藍寶石基板的過程中，往往會因應力的部分釋放使得氮化鎵磊晶層內產生大量的缺陷(Defects)，此缺陷包含點缺陷(Point Defect)、差排缺陷(Dislocation Defect)以及裂紋(Crack)等。
此外，用來磊晶氮化鎵的基板尚可選擇以矽基為主的碳化矽或矽基板，然而，基於成本的考量，未來應用於LED上將以矽基板作為主流。由於氮化鎵與矽基板間存在遠比氮化鎵與藍寶石基板間具有更大的晶格常數與熱膨脹係數的不匹配，因此在矽基板上更難成長出無缺陷的氮化鎵磊晶層。
緣此，本案發明人認為實有必要研發出一種應力與缺陷間均衡化之半導體模板的製造方法，以改善習知在將氮化鎵沉積於所欲磊晶的基板上時，往往會因氮化鎵與基板之間的晶格常數不匹配與熱膨脹係數差異等問題，導致氮化鎵磊晶層產生缺陷。
綜觀以上所述，在習知技術中，普遍存在當氮化鎵沉積於基板時，往往會因為基板與氮化鎵之間的晶格常數不匹配與熱膨脹係數差異過大而產生大量的缺陷。為了解決上述問題，本案發明人日前已研發出一種應力與缺陷間均衡化之半導體模板的製造方法，其係利用微結構來將半導體緩衝層沉積在與半導體緩衝層有晶格常數不匹配與熱膨脹係數差異的基板上時所產生的應力，牽引至第一圖案化區外，使第一圖案化區的殘餘應力減少，藉以避免第一圖案化區的缺陷產生。
本發明為解決習知技術之問題所採用之必要技術手段係提供一種應力與缺陷間均衡化之半導體模板的製造方法，首先是製備一基板(Substrate)，並將基板區分為複數個第一圖案化區與複數個第二圖案化區，而第一圖案化區係位於第二圖案化區之間；然後，選定所欲沉積出一半導體緩衝層之一理想半導體單晶晶格結構；接著，依據理想半導體單晶晶格結構，在第一圖案化區內蝕刻形成複數個第一微結構，使第一微結構與理想半導體單晶晶格結構之間滿足一應力牽引晶格結構匹配關係，並使基板轉變成一具多種圖案化基板；最後，在具多種圖案化基板上沉積出具有理想半導體單晶晶格結構之半導體緩衝層，使第一微結構與理想半導體單晶晶格結構之間存在應力牽引晶格結構匹配關係，藉以製造出應力與
缺陷間均衡化之半導體模板。其中，在應力牽引晶格結構匹配關係的作用下沉積半導體緩衝層時，半導體緩衝層係受第一微結構與理想半導體單晶晶格結構間之一晶格牽引力作用，而使半導體緩衝層中之殘留應力被牽引至第一圖案化區外，藉以使沉積在第一圖案化區之半導體緩衝層的應力釋放。
由上述之必要技術手段更延伸一附屬技術手段，其中，上述之第二圖案化區係彼此連接，藉以使第一圖案化區陣列地分布於第二圖案化區之間。
由上述之必要技術手段更延伸一附屬技術手段，其係在第一圖案化區內蝕刻形成高度介於0.3~10μm之第一微結構。
由上述之必要技術手段更延伸一附屬技術手段，其中，在將複數個第一微結構蝕刻形成於第一圖案化區內時，係先將一光阻層形成於基板上，然後再以一微影製程搭配一蝕刻製程將第一微結構形成於第一圖案化區內。較佳者，上述之應力與缺陷間均衡化之半導體模板之製造方法更以微影製程搭配蝕刻製程於第二圖案化區內蝕刻形成複數個第二微結構，而第一微結構凸起之高度與第二微結構凹陷之深度差距介於0.2~10μm；或者，以微影製程搭配蝕刻製程於第二圖案化區內蝕刻形成複數個第二微結構，而第一微結構凸起之高度高於第二微結構凸起之高度，且其差距介於0.05~10μm；或者，亦可以微影製程搭配蝕刻製程於第二圖案化區內蝕刻形成複數個第二微結構，而第一微結構與第二微結構之排列
週期相異，第一微結構係以一第一週期進行排列，第一週期之公式為P1=nA±P1’，其中，P1為第一週期，n為正整數，A為理想半導體單晶晶格結構之晶格常數，且P1’≦abs(nA)*0.15，第二微結構係以一與第一週期相異之第二週期進行排列，第二週期之公式為P2≧10*(nA)±P2’，其中，P2為第二週期，n為正整數，A為理想半導體單晶晶格結構之晶格常數，且P2’≦abs(10*(nA))。此外，在將光阻層形成於基板上之前，更將一硬罩幕層形成於基板上，並使光阻層形成於硬罩幕層上。
承上所述，其中微影製程係為一黃光微影(Photo Lithography)、一雷射干涉微影(Laser Interference Lithography)、一雷射全像微影(Holographic Lithography)、一電子束微影(E-beam Lithography)、一X-光微影(X-ray Lithography)、一奈米尺寸微影(Nano Lithography)或一奈米壓印(Nano Imprinting)，蝕刻製程係為一濕式蝕刻製程或一乾式蝕刻製程。
由上述之必要技術手段更延伸一附屬技術手段，其中，上述第一圖案化區之面積小於4cm2
。
由上述之必要技術手段更延伸一附屬技術手段，半導體緩衝層之材料係由碳、矽與鍺其中至少一者所組成之半導體。
由上述之必要技術手段更延伸一附屬技術手段，半導體緩衝層之材料係以元素週期表中之三五族、二六族或三六族元素為主所組成之化合物半導體。
由上述之必要技術手段更延伸一附屬技術手段，缺陷(Defects)包含點缺陷(Point Defect)、差排缺陷(Dislocation Defect)或裂紋(Crack)。
從以上述可知，相較於習知技術將氮化鎵沉積於與氮化鎵晶格相異之基板上時，往往會受到晶格常數的不匹配與熱傳導係數的差異，使氮化鎵層產生缺陷；在本發明中，由於是先將基板區分為第一圖案化區與第二圖案化區，並在第一圖案化區形成多個微結構，使半導體緩衝層在沉積於基板的過程中，可以藉由微結構來將因晶格常數不匹配與熱傳導係數差異所產生的應力牽引至第一圖案化區外，藉以有效的減少第一圖案化區之殘餘應力，並避免缺陷產生於第一圖案化區。
本發明所採用的具體實施例，將藉由以下之實施例及圖式作進一步之說明。
由於本發明所提供之應力與缺陷間均衡化之半導體模板之製造方法，可依照多種製程步驟來加以實施，故在此不再一一贅述，僅列舉其中較佳之實施例來加以具體說明。
請參閱第一圖，第一圖係顯示依據本發明第一較佳實施例之應力與缺陷間均衡化之半導體模板之製造方法所提供之基板平面示意圖。如圖所示，在本發明之應力
與缺陷間均衡化之半導體模板之製造方法中，首先是製備一基板1，並將基板1區分為複數個第一圖案化區11(圖中僅標示一個)與複數個第二圖案化區12(圖中僅標示一個)。其中，基板1例如是碳化矽基板、矽基板或藍寶石基板，而上述複數個第二圖案化區12係彼此連接而形成網格狀，第一圖案化區11則是陣列地分布於多個第二圖案化區12之間，且第一圖案化區11之面積小於4cm2
。緊接著，選定所欲沉積出一半導體緩衝層3(標示於第四圖)之一理想半導體單晶晶格結構，理想半導體單晶晶格結構是指半導體的晶格結構為無應力存在的理想單晶晶格結構，而當半導體緩衝層3之材料為氮化鎵時，理想半導體單晶晶格結構即為六方晶格結構。
請參閱第二A圖至第二E圖，第二A圖係顯示第一圖中A-A段之剖面示意圖；第二B圖係以第二A圖為基礎，用以顯示將硬罩幕層與光阻形成於第二圖案化區上之剖面示意圖；第二C圖係以第二B圖為基礎，用以顯示將光阻曝光後而使光阻形成對應於第一微結構的圖案之剖面示意圖；第二D圖係以第二C圖為基礎，用以顯示利用光阻的遮蔽而使硬罩幕層蝕刻出對應於第一微結構的圖案之剖面示意圖；第二E圖係以第二D圖為基礎，用以顯示利用硬罩幕層的遮蔽而在基板上蝕刻出第一微結構之剖面示意圖。如圖所示，承上述所提供之基板1與所選定之理想半導體單晶晶格結構，首先是在基板1上形成硬罩幕層200與光阻層300；接著再進行一微影製程，在本實施例中之微影製程是指對光阻層300
進行曝光而使第一圖案化區11內的光阻層300圖案化，而在實際運用上，光阻層300可以是利用正光阻或負光阻來形成，其差異僅在於當光阻層300為正光阻時，正光阻受曝光後會被顯影液溶解掉，使未曝光的正光阻留存下，而當光阻層300為負光阻時，則是會使受曝光的負光阻留存下，而使未曝光的負光阻被顯影液溶解清除掉；然後以一蝕刻製程將光阻層300的圖案轉印到硬罩幕層200，使硬罩幕層200圖案化；最後則是再以蝕刻製程將硬罩幕層200的圖案轉印到基板1，使第一圖案化區11內形成複數個第一微結構2，並使基板1轉變成一具多種圖案化基板1’。
其中，在形成第一微結構2時，是使第一微結構2與理想半導體單晶晶格結構之間滿足一應力牽引晶格結構匹配關係，使半導體緩衝層3在沉積時可藉由此應力牽引晶格結構匹配關係，將半導體緩衝層3與基板1之間因晶格常數不匹配與熱傳導係數差異所產生的應力牽引至第一圖案化區11外，而所謂的第一圖案化區11外則包含了一位於第一圖案化區11與第二圖案化區12間之區間介面13以及第二圖案化區12內。此外，第一微結構2之高度21介於0.3~10μm，且第一微結構2之形狀例如可以是錐狀、金字塔狀或柱狀等凸起結構。
在實際運用上，微影製程係為一黃光微影(Photo Lithography)、一雷射干涉微影(Laser Interference Lithography)、一雷射全像微影(Holographic Lithography)、一電子束微影(E-beam Lithography)、一
X-光微影(X-ray Lithography)、一奈米尺寸微影(Nano Lithography)或一奈米壓印(Nano Imprinting)，蝕刻製程係為一濕式蝕刻製程或一乾式蝕刻製程，濕式蝕刻製程例如是以一蝕刻液對第一圖案化區11進行蝕刻，乾式蝕刻製程例如是以一電感耦合電漿式反應性離子蝕刻機(Inductively Coupled Plasma Reactive Ion Etching,ICP-RIE)或是反應式離子蝕刻機(Reactive Ion Etching)對第一圖案化區11進行蝕刻。
此外，在形成第一微結構2時，並不限於上述的形成方式，亦可直接在第一圖案化區11與第二圖案化區12上進行微影製程，將上述之光阻層300塗佈形成於第一圖案化區11與第二圖案化區12上，並依據第一微結構2之位置對第一圖案化區11上之光阻層300進行曝光，然後再將第一圖案化區11上與第二圖案化區12上之未曝光之光阻(此為負光阻，因此未受曝光之光阻無法留存)清洗掉而使第一圖案化區11之圖案顯現出(即顯影步驟)，最後再利用蝕刻製程對第一圖案化區11與第二圖案化區12進行蝕刻而形成第一微結構2。
如上所述，由於利用微影與蝕刻等製程來形成第一微結構2的方式為一般半導體製程常見的技術，且有許多實施方式，故不再多加贅言。
請參閱第三圖，第三圖係顯示具多種圖案化基板之平面示意圖。如圖所示，第一微結構2係形成於第一圖案化區11內，在本實施例中，理想半導體單晶晶格結構為六方晶格結構，為了能使六方晶格的半導體緩衝層3
在沉積時可以牽引應力，第一微結構2係以六方晶格的週期性排列於第一圖案化區11內，並依據一第一週期進行排列，以有效的將沉積半導體緩衝層3時的應力牽引至第一圖案化區11外，而第一週期之公式為：P1=nA±P1’
其中，P1為第一週期，n為正整數，A為該理想半導體單晶晶格結構之晶格常數，P1’<=abs(nA)*0.15。
較佳者，第一微結構2之高度21與多個第一微結構2間之間距的比值大於1。
然而，在其他實施例中，第一微結構2亦可為四方晶格的週期性排列。
請參閱第二E圖與第四圖，第四圖係顯示將半導體緩衝沉積於具多種圖案化基板上而形成應力與缺陷間均衡化之半導體模板之剖面示意圖。如圖所示，在具多種圖案化基板1’上沉積出具有理想半導體單晶晶格結構之半導體緩衝層3，使第一微結構2與理想半導體單晶晶格結構之間存在應力牽引晶格結構匹配關係，藉以製造出一應力與缺陷間均衡化之半導體模板100。其中，半導體緩衝層3之材料是由碳、矽與鍺其中至少一者所組成之半導體，例如為碳、矽、鍺、碳化矽、碳化矽鍺或鍺化矽等，但不限於此，半導體緩衝層3之材料亦可是以元素週期表中之三五族、二六族或三六族元素為主所組成之化合物半導體，例如有氮化鎵、氮化鋁、氮化鋁鎵、氮化鋁銦鎵、氧化鎵、砷化鎵、砷化鋁鎵或砷化磷鎵。
承上所述，在應力牽引晶格結構匹配關係的作用下沉積半導體緩衝層3時，半導體緩衝層3係受第一微結構2與理想半導體單晶晶格結構間之一晶格牽引力作用而使半導體緩衝層中3之殘留應力被牽引至第一圖案化區11外，藉以使沉積在第一圖案化區11之半導體緩衝層3的應力釋放，進而形成應力與缺陷間均衡化之半導體模板100。更詳細的說，在沉積半導體緩衝層3時，由於第一圖案化區11內具有多個第一微結構2，且因第一微結構2是凸起的結構，因此半導體緩衝層3的晶格會沿著第一微結構2形成趨近於理想的單晶晶格結構，並使半導體緩衝層與具多種圖案化基板1’之間因晶格常數不匹配與熱膨脹係數差異所產生的應力累積在第一圖案化區11外，並因而產生缺陷31，缺陷31包含點缺陷(Point Defect)、差排缺陷(Dislocation Defect)或裂紋(Crack)。
請參閱第四圖與第五圖，第五圖係顯示將應力與缺陷間均衡化之半導體模板之第二圖案化區切除後所產生之無缺陷之磊晶基板剖面示意圖。如圖所示，在利用上述之應力與缺陷間均衡化之半導體模板之製造方法製備出應力與缺陷間均衡化之半導體模板100後，接著在應力與缺陷間均衡化之半導體模板100中，對應於第二圖案化區12與第一圖案化區11處分別定義出複數個缺陷集中區12’與複數個應力釋放區11’，最後再將缺陷集中區12’加以切除，使應力釋放區11’形成複數個無缺陷之磊晶基板100’。
請參閱第六圖與第七圖，第六圖係顯示本發明第二較佳實施例所提供之具多種圖案化基板之平面示意圖；第七圖係顯示本發明第二較佳實施例所提供之具多種圖案化基板之剖面示意圖。如圖所示，一具多種圖案化基板1a與上述之具多種圖案化基板1’相似，其差異僅在於具多種圖案化基板1a更以上述之微影製程與蝕刻製程在第二圖案化區12中形成複數個第二微結構4a，且第二微結構4a係以一與第一週期相異之第二週期進行排列，第二週期之公式為P2≧10*(nA)±P2’，其中，P2為第二週期，n為正整數，A為理想半導體單晶晶格結構之晶格常數，且P2’≦abs(10*(nA))。其中，第二微結構4a凸起之高度41a低於第一微結構2a凸起之高度21a，且其差距介於0.05~10μm；此外，第二微結構4a於第二圖案化區12內所佔之面積為20%以下，在其他實施例中，第二微結構4a於第二圖案化區12內所佔之面積亦可為80%以上，以與第一圖案化區11之第一微結構2a作區隔。在實際運用上，由於第一微結構2a的高度高於第二微結構4a，因此當半導體緩衝層沉積於具多種圖案化基板1a時，半導體緩衝層會沿著第一微結構2a形成趨近於理想的單晶晶格結構，並將半導體緩衝層與具多種圖案化基板1a之間因晶格常數不匹配與熱膨脹係數差異所產生的應力累積在第一圖案化區11外。
請參閱第八圖，第八圖係顯示本發明第三較佳實施例所提供之具多種圖案化基板之剖面示意圖。如圖所示，一具多種圖案化基板1b與上述之具多種圖案化基板
1’相似，其差異僅在於具多種圖案化基板1b更以上述之微影製程與蝕刻製程在第二圖案化區12中形成複數個第二微結構4b，而在本實施例中之第二微結構4b係以一與第一週期相異之第二週期進行排列，第二週期之公式為P2≧10*(nA)±P2’，其中，P2為第二週期，n為正整數，A為理想半導體單晶晶格結構之晶格常數，且P2’≦abs(10*(nA))。其中，第二微結構4b係為凹陷之結構，且第二微結構4b凹陷之深度41b與第一微結構2b凸起之高度21b差距介於0.2~10μm；此外，第二微結構4b於第二圖案化區12內所佔之面積為20%以下，在其他實施例中，第二微結構4b於第二圖案化區12內所佔之面積亦可為80%以上，以與第一圖案化區11之第一微結構2b作區隔。在實際運用上，由於第一微結構2b是凸起的結構，而第二微結構4b是凹陷的結構，因此當半導體緩衝層沉積於具多種圖案化基板1b時，半導體緩衝層會沿著第一微結構2b形成趨近於理想的單晶晶格結構，並將半導體緩衝層與具多種圖案化基板1b之間因晶格常數不匹配與熱膨脹係數差異所產生的應力累積在第一圖案化區11外。
請參閱第九圖，第九圖係顯示本發明所提供之應力與缺陷間均衡化之半導體模板之電子顯微鏡圖。如圖所示，本圖是在如以上所述之第一圖案化區(面積600um2
*600um2
)內形成柱狀之第一微結構，其第一週期P1為500nm，高度為550nm，且第一微結構於第一圖案化區內所佔之面積約為30%，而第二圖案化區無第二微
結構，並以氮化鎵材料作為半導體緩衝層成長為氮化鎵類發光二極體。由圖中可明顯發現差排缺陷(Dislocation Defect)，其係介於第一圖案化區與第二圖案化區間之區間介面。
請參閱第十圖，第十圖係顯示本發明所提供之應力與缺陷間均衡化之半導體模板之光學顯微鏡圖。如圖所示，本圖是在如以上所述之第一圖案化區(面積600um2
*600um2
)內形成柱狀之第一微結構，其第一週期P1為500nm，高度為550nm，且第一微結構於第一圖案化區內所佔之面積約為50%，而第二圖案化區無第二微結構，並以氮化鎵材料作為半導體緩衝層成長為氮化鎵類發光二極體。由圖中可明顯發現裂紋(Crack)，其係介於第一圖案化區外。
請參閱第十一圖，第十一圖係顯示以上述第十圖所述之氮化鎵類發光二極體與傳統拋光面藍寶石基板上之氮化鎵類發光二極體進行量測之光致激發螢光頻譜圖。如圖所示，曲線C1係對應於第一微結構之發光二極體的光致激發螢光頻譜(Photoluminescence,PL)，此發光二極體具有半導體緩衝層是在第一圖案化區內，且半導體緩衝層材料為氮化鎵。曲線C2係對應於傳統拋光面藍寶石基板之發光二極體的光致激發螢光頻譜，且半導體緩衝層材料為氮化鎵。曲線C3係對應於第一微結構外之發光二極體的光致激發螢光頻譜，此發光二極體具有半導體緩衝層是在第一圖案化區外，且半導體緩衝層材料為氮化鎵。受到第一圖案化區的第一微結構的影響，
使應力累積在第一圖案化區外，進而形成缺陷。其中，由圖中可明顯看出因應力釋放造成缺陷累積區產生缺陷，而應力釋放區因應力釋放進而減少量子侷限化史塔克效應(Quantum-Confined Stark Effect)，使得應力釋放區內的發光二極體(曲線C1)相對於傳統拋光面藍寶石基板上之發光二極體(曲線C2)，其亮度增加201%。而缺陷產生處(曲線C3)並無螢光頻譜產生。此外，曲線C1與C3是以藍寶石作為基板所產生之具多種圖案化基板。
請參閱第十二圖，第十二圖係以激發源強度變化顯示以上述第十圖所述之氮化鎵類發光二極體與傳統拋光面藍寶石基板上之氮化鎵類發光二極體進行量測之螢光峰值所對應之能量位移圖。如圖所示，曲線C4與曲線C5分別為上述曲線C1與曲線C2的螢光峰值所對應之能量位移曲線，其中，曲線C4的能量位移僅有6.45meV的變化量，而曲線C5的能量位移則有54meV的變化量。而C4曲線因應力釋放進而減少量子侷限化史塔克效應(Quantum-Confined Stark Effect)，使得應力釋放區內的發光二極體(曲線C4)相對於傳統拋光面藍寶石基板上之發光二極體(曲線C5)，隨著激發源強度的增強，其螢光峰值所對應之能量位移的變化量僅有6.45meV。
請參閱第十三圖，第十三圖係以激發源強度變化顯示以上述第十圖所述之氮化鎵類發光二極體與傳統拋光面藍寶石基板上之氮化鎵類發光二極體進行量測之螢光峰值所對應之強度圖。如圖所示，曲線C6與曲線C7分別為上述曲線C1與曲線C2的螢光峰值所對應之強度。
由圖中可知，將半導體緩衝層形成在具多種圖案化基板上之第一微結構時所得之發光二極體，其光致激發螢光強度會隨著激發源強度的不同而變化，可說明因應力釋放進而減少量子侷限化史塔克效應(Quantum-Confined Stark Effect)，使得光強度隨激發源之增加更接近線性變化，而不易達飽和。
舉凡在所屬技術領域中具有通常知識者，在閱讀本發明所揭露之技術後，應該都能理解以下事項：
一、本發明是將第一微結構形成於基板之第一圖案化區內，藉以在半導體緩衝層沉積於基板上時，可以藉由第一微結構將半導體緩衝層與基板之間因晶格常數不匹配與熱膨脹係數差異所產生的應力由第一圖案化區牽引至第一圖案化區外。
二、在第一圖案化區與第二圖案化區內可分別形成具有差異的第一微結構與第二微結構，並藉由第一微結構與第二微結構之間的差異使半導體緩衝層與基板之間的應力由第一圖案化區牽引至第一圖案化區外。而第一微結構與第二微結構的差異主要是高度、週期或面積比的差異。
三、由於本發明主要的目的是解決半導體緩衝層沉積在不同晶格結構的基板時，受到應力的影響所產生的缺陷，因此本發明所使用的基板為碳化矽基板、矽基板或藍寶石基板(氧化鋁)等與半導體緩衝層(由碳、矽與鍺其中一者所組成，或者是以元素週期表中之三五族、二
六族或三六族元素為主所組成之化合物半導體)不同之材料。
藉由上述之本發明實施例可知，本發明確具產業上之利用價值。惟以上之實施例說明，僅為本發明之較佳實施例說明，舉凡所屬技術領域中具有通常知識者當可依據本發明之上述實施例說明而作其它種種之改良及變化。然而這些依據本發明實施例所作的種種改良及變化，當仍屬於本發明之發明精神及界定之專利範圍內。
100‧‧‧應力與缺陷間均衡化之半導體模板
100’‧‧‧無缺陷之磊晶基板
200‧‧‧硬罩幕層
300‧‧‧光阻層
1‧‧‧基板
11‧‧‧第一圖案化區
12‧‧‧第二圖案化區
13‧‧‧區間介面
1’‧‧‧具多種圖案化基板
11’‧‧‧應力釋放區
12’‧‧‧缺陷集中區
2‧‧‧第一微結構
21‧‧‧高度
1a、1b‧‧‧具多種圖案化基板
2a、2b‧‧‧第一微結構
21a‧‧‧高度
21b‧‧‧高度
3‧‧‧半導體緩衝層
31‧‧‧缺陷
4a、4b‧‧‧第二微結構
41a‧‧‧高度
41b‧‧‧深度
第一圖係顯示依據本發明第一較佳實施例之應力與缺陷間均衡化之半導體模板之製造方法所提供之基板平面示意圖；第二A圖係顯示第一圖中A-A段之剖面示意圖；第二B圖係以第二A圖為基礎，用以顯示將硬罩幕層與光阻形成於第二圖案化區上之剖面示意圖；第二C圖係以第二B圖為基礎，用以顯示將光阻曝光後而使光阻形成對應於第一微結構的圖案之剖面示意圖；第二D圖係以第二C圖為基礎，用以顯示利用光阻的遮蔽而使硬罩幕層蝕刻出對應於第一微結構的圖案之剖面示意圖；第二E圖係以第二D圖為基礎，用以顯示利用硬罩幕層的遮蔽而在基板上蝕刻出第一微結構之剖面示意圖；
第三圖係顯示具多種圖案化基板之平面示意圖；第四圖係顯示將半導體緩衝層沉積於具多種圖案化基板上而形成應力與缺陷間均衡化之半導體模板之剖面示意圖；第五圖係顯示將應力與缺陷間均衡化之半導體模板之第二圖案化區切除後所產生之無缺陷之磊晶基板剖面示意圖；第六圖係顯示本發明第二較佳實施例所提供之具多種圖案化基板之平面示意圖；第七圖係顯示本發明第二較佳實施例所提供之具多種圖案化基板之剖面示意圖；第八圖係顯示本發明第三較佳實施例所提供之具多種圖案化基板之剖面示意圖；第九圖係顯示本發明所提供之應力與缺陷間均衡化之半導體模板之電子顯微鏡圖；第十圖係顯示本發明所提供之應力與缺陷間均衡化之半導體模板之光學顯微鏡圖；第十一圖係顯示以上述第十圖所述之氮化鎵類發光二極體與傳統拋光面藍寶石基板上之氮化鎵類發光二極體進行量測之光致激發螢光頻譜圖；第十二圖係以激發源強度變化顯示以上述第十圖所述之氮化鎵類發光二極體與傳統拋光面藍寶石基板上之氮化鎵類發光二極體進行量測之螢光峰值所對應之能量位移圖；以及
第十三圖係以激發源強度變化顯示以上述第十圖所述之氮化鎵類發光二極體與傳統拋光面藍寶石基板上之氮化鎵類發光二極體進行量測之螢光峰值所對應之強度圖。
100‧‧‧應力與缺陷間均衡化之半導體模板
11‧‧‧第一圖案化區
12‧‧‧第二圖案化區
13‧‧‧區間介面
1’‧‧‧具多種圖案化基板
11’‧‧‧應力釋放區
12’‧‧‧缺陷累積區
2‧‧‧第一微結構
3‧‧‧半導體緩衝層
31‧‧‧缺陷
Claims (15)
- 一種應力與缺陷間均衡化之半導體模板之製造方法，包含以下步驟：(a)製備一基板(Substrate)，並將該基板區分為複數個第一圖案化區與複數個第二圖案化區，該些第一圖案化區係位於該些第二圖案化區之間；(b)選定所欲沉積出一半導體緩衝層之一理想半導體單晶晶格結構；(c)依據該理想半導體單晶晶格結構，在該些第一圖案化區內蝕刻形成複數個第一微結構，使該些第一微結構與該理想半導體單晶晶格結構之間滿足一應力牽引晶格結構匹配關係，並使該基板轉變成一具多種圖案化基板；以及(d)在該具多種圖案化基板上沉積出具有該理想半導體單晶晶格結構之該半導體緩衝層，使該些第一微結構與該理想半導體單晶晶格結構之間存在該應力牽引晶格結構匹配關係，藉以製造出該應力與缺陷間均衡化之半導體模板；其中，在該應力牽引晶格結構匹配關係的作用下沉積該半導體緩衝層時，該半導體緩衝層係受該些第一微結構與該理想半導體單晶晶格結構間之一晶格牽引力作用而使該半導體緩衝層中之殘留應力被牽引至該第一圖案化區外，藉以使沉積在該些第一圖案化區之該半導體緩衝層與該基板之間的應力釋放。
- 如申請專利範圍第1項所述之應力與缺陷間均衡化之半導體模板之製造方法，其中，該些第二圖案化區係彼此連接，藉以使該些第一圖案化區陣列地分布於該些第二圖案化區之間。
- 如申請專利範圍第1項所述之應力與缺陷間均衡化之半導體模板之製造方法，其中，步驟(c)係在該些第一圖案化區內蝕刻形成高度介於0.3~10μm之該些第一微結構。
- 如申請專利範圍第1項所述之應力與缺陷間均衡化之半導體模板之製造方法，其中步驟(c)係先將一光阻層形成於該基板上，然後再以一微影製程搭配一蝕刻製程將該些第一微結構形成於該些第一圖案化區內。
- 如申請專利範圍第4項所述之應力與缺陷間均衡化之半導體模板之製造方法，其中步驟(c)更以該微影製程與該蝕刻製程於該些第二圖案化區內蝕刻形成複數個第二微結構，而該些第一微結構凸起之高度與該些第二微結構凹陷之深度差距介於0.2~10μm。
- 如申請專利範圍第4項所述之應力與缺陷間均衡化之半導體模板之製造方法，其中步驟(c)更以該微影製程與該蝕刻製程於該些第二圖案化區內蝕刻形成複數個第二微 結構，而該些第一微結構凸起之高度高於該些第二微結構凸起之高度，且其差距介於0.05~10μm。
- 如申請專利範圍第4項所述之應力與缺陷間均衡化之半導體模板之製造方法，其中步驟(c)更以該微影製程與該蝕刻製程於該些第二圖案化區內蝕刻形成複數個第二微結構，該些第一微結構與該些第二微結構之排列週期相異。
- 如申請專利範圍第7項所述之應力與缺陷間均衡化之半導體模板之製造方法，其中，該些第一微結構係以一第一週期進行排列，該第一週期之公式為P1=nA±P1’，其中，P1為該第一週期，n為正整數，A為該半導體緩衝層之晶格常數，且P1’≦abs(nA)*0.15。
- 如申請專利範圍第8項所述之應力與缺陷間均衡化之半導體模板之製造方法，其中，該些第二微結構係以一與第一週期相異之第二週期進行排列，該第二週期之公式為P2≧10*(nA)±P2’，其中，P2為該第二週期，n為正整數，A為該半導體緩衝層之晶格常數，且P2’≦abs(10*(nA))。
- 如申請專利範圍第4項所述之應力與缺陷間均衡化之半導體模板之製造方法，其中在將該光阻層形成於該基板 上之前，更將一硬罩幕層形成於該基板上，並使該光阻層形成於該硬罩幕層上。
- 如申請專利範圍第4項所述之應力與缺陷間均衡化之半導體模板之製造方法，其中該微影製程係為一黃光微影(Photo Lithography)、一雷射干涉微影(Laser Interference Lithography)、一雷射全像微影(Holographic Lithography)、一電子束微影(E-beam Lithography)、一X-光微影(X-ray Lithography)、一奈米尺寸微影(Nano Lithography)或一奈米壓印(Nano Imprinting)，而該蝕刻製程係為一濕式蝕刻製程或一乾式蝕刻製程。
- 如申請專利範圍第1項所述之應力與缺陷間均衡化之半導體模板之製造方法，其中，該些第一圖案化區之面積小於4cm2 。
- 如申請專利範圍第1項所述之應力與缺陷間均衡化之半導體模板之製造方法，其中，該半導體緩衝層之材料係由碳、矽與鍺其中至少一者所組成之半導體。
- 如申請專利範圍第1項所述之應力與缺陷間均衡化之半導體模板之製造方法，其中，該半導體緩衝層之材料係以元素週期表中之三五族、二六族或三六族元素為主所組成之化合物半導體。
- 如申請專利範圍第1項所述之應力與缺陷間均衡化之半導體模板之製造方法，其中，該缺陷包含點缺陷(Point Defect)、差排缺陷(Dislocation Defect)或裂紋(Crack)。
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| TW101144726A TWI473295B (zh) | 2012-11-29 | 2012-11-29 | 應力與缺陷間均衡化之半導體模板之製造方法 |
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