TWI682448B - 半導體基板及其製造方法 - Google Patents

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Abstract

一種半導體基板，包括：第一材料層，由第一材料製成且包括複數個突起部分；以及第二材料層，由與第一材料不同的第二材料製成，填充複數個突起部分之間的空間，且覆蓋複數個突起部分。突起部分之各者包括尖端及在尖端處會聚的複數個小平面，且相鄰突起部分之相鄰小平面彼此接觸。

Description

半導體基板及其製造方法
本揭露是關於一種半導體基板及其製造方法。
與矽相比，鍺提供較高電子及電洞遷移率且具有較低帶隙。因此，與由矽製成的半導體元件相比，由鍺製成的半導體元件可具有較快速度且消耗較少功率。然而，通常無法提供尺寸大於2英寸的鍺晶圓。鍺晶圓的一個替代方案係在基底基板或支撐基板上生長鍺層，以使得鍺層之尺寸可與其上生長鍺層的基底基板之尺寸相同。在使用大尺寸基底基板(例如，12英寸矽晶圓)來生長鍺層的情況下，鍺層可具有與大量生產半導體製造設備相容的12英寸尺寸。然而，由於具有平坦化表面的一般矽晶圓與在矽晶圓上生長的鍺層之間的晶格失配，穿透位錯缺陷(threading dislocation defect；TDD)位準高，從而劣化由鍺層製成的半導體元件之效能。
在一個實施例中，半導體基板包括：第一材料層，由第一材料製成且包括複數個突起部分，其中突起部分之各者包括尖端及在尖端處會聚的複數個小平面，且相鄰突起部分之相鄰小平面彼此接觸；以及第二材料層，由與第一材料不同的第二材料製成，填充複數個突起部分之間的空間，且覆蓋複數個突起部分。
在一個實施例中，半導體基板包括：第一材料層，由第一材料製成且包括複數個空腔，其中空腔之各者具有倒金字塔形狀及在倒金字塔形狀之底部處會聚的複數個小平面，且相鄰空腔藉由嵌在第一材料層中的絕緣層彼此分離；以及第二材料層，由與第一材料不同的第二材料製成，填充複數個空腔，且覆蓋絕緣層。
在一個實施例中，用於製造半導體基板的方法包括：在第一材料層中或上形成蝕刻遮罩層，其中第一材料層具有外部暴露的第一晶面；執行異向性蝕刻製程以蝕刻第一材料層之未被蝕刻遮罩層覆蓋的部分，以便移除外部暴露的第一晶面，以使得第一材料層提供藉由異向性蝕刻製程暴露的複數個第二晶面；以及在第一材料層之複數個第二晶面上形成第二材料，第二材料具有與第一材料層不同的晶格常數。
1‧‧‧基底層
1A‧‧‧基底層
1B‧‧‧基底層
1C‧‧‧基底層
2‧‧‧中間層
2B‧‧‧中間層
3‧‧‧上層
3B‧‧‧上層
10‧‧‧突起部分
10B‧‧‧空腔
11‧‧‧凹口
12‧‧‧圖案
20‧‧‧第一尖端
21‧‧‧小平面
22‧‧‧小平面
23‧‧‧小平面
24‧‧‧小平面
30‧‧‧第二尖端
31‧‧‧小平面
32‧‧‧小平面
33‧‧‧小平面
34‧‧‧小平面
40‧‧‧第三尖端
41‧‧‧小平面
42‧‧‧小平面
43‧‧‧小平面
44‧‧‧小平面
50‧‧‧第四尖端
51‧‧‧小平面
52‧‧‧小平面
53‧‧‧小平面
54‧‧‧小平面
120‧‧‧第一底部
121‧‧‧小平面
122‧‧‧小平面
123‧‧‧小平面
124‧‧‧小平面
130‧‧‧第二底部
131‧‧‧小平面
132‧‧‧小平面
133‧‧‧小平面
134‧‧‧小平面
140‧‧‧第三底部
141‧‧‧小平面
142‧‧‧小平面
143‧‧‧小平面
144‧‧‧小平面
151‧‧‧小平面
152‧‧‧小平面
153‧‧‧小平面
154‧‧‧小平面
201‧‧‧臨時磊晶層/臨時層
210‧‧‧臨時磊晶層/臨時層
222‧‧‧共同邊緣
224‧‧‧共同邊緣
552‧‧‧共同邊緣
554‧‧‧共同邊緣
1222‧‧‧共同邊緣
1223‧‧‧共同邊緣
1552‧‧‧共同邊緣
1554‧‧‧共同邊緣
CP1‧‧‧晶面
CP2‧‧‧晶面
HM1‧‧‧蝕刻遮罩層
L1‧‧‧第一線
L2‧‧‧第二線
P1‧‧‧中間平面
P20‧‧‧第一突起部分
P30‧‧‧第二突起部分
P40‧‧‧第三突起部分
P50‧‧‧第四突起部分
R1‧‧‧區域
R2‧‧‧區域
U1‧‧‧結晶方向
U2‧‧‧結晶方向
V20‧‧‧第一空腔
V30‧‧‧第二空腔
V40‧‧‧第三空腔
V50‧‧‧第四空腔
Z1‧‧‧平面
Z2‧‧‧平面
當結合隨附圖式閱讀時，將自下文的詳細描述最佳地理解本揭示案之態樣。應注意，根據工業中的標準實 務，並未按比例繪製各特徵。事實上，為了論述清楚，可任意增加或減小各特徵之尺寸。
第1A圖圖示矽之晶面。
第1B圖圖示矽之晶面。
第1C圖圖示矽之晶面。
第2圖圖示根據本揭示案之實施例的半導體基板之平面圖。
第3圖圖示位於第2圖所示半導體基板之區域R1中的突起部分之分解三維視圖。
第4圖圖示半導體基板之區域R1中的基底層之平面圖。
第5圖圖示沿第3圖所示線I-I'截取的半導體基板之區域R1之橫截面視圖。
第6圖圖示沿第3圖所示線II-II'截取的半導體基板之區域R1之橫截面視圖。
第7圖圖示沿第3圖所示線III-III'截取的半導體基板之區域R1之橫截面視圖。
第8圖圖示根據本揭示案之實施例的用以製造嵌在半導體基板中的複數個突起部分的蝕刻遮罩層之平面圖。
第9圖圖示用以蝕刻突起部分之蝕刻遮罩層之圖案及第8圖所示圖案之尺寸之平面圖。
第10圖圖示第8圖所示區域R1中的蝕刻遮罩層之圖案之平面圖。
第11圖圖示根據本揭示案之實施例的製造半導體基板之方法之製程步驟。
第12圖圖示根據本揭示案之實施例的製造半導體基板之方法之製程步驟。
第13圖圖示根據本揭示案之實施例的製造半導體基板之方法之製程步驟。
第14圖圖示根據本揭示案之實施例的製造半導體基板之方法之製程步驟。
第15圖圖示根據本揭示案之實施例的製造半導體基板之方法之製程步驟。
第16圖圖示根據本揭示案之實施例的用於形成半導體基板的基底層中的突起部分之三維視圖。
第17圖圖示根據本揭示案之實施例的用以製造嵌在半導體基板中的複數個突起部分的覆蓋基底層的蝕刻遮罩層之平面圖。
第18圖圖示根據本揭示案之實施例的用於形成半導體基板的基底層中的突起部分之三維視圖。
第19圖圖示根據本揭示案之實施例的用於形成半導體基板的基底層中的突起部分之三維視圖。
第20圖圖示根據本揭示案之實施例的半導體基板之平面圖。
第21圖圖示位於第20圖所示半導體基板之區域R2中的空腔之分解三維視圖。
第22圖圖示半導體基板之區域R2中的基底層之平面圖。
第23圖圖示沿第21圖所示線IV-IV'截取的半導體基板之區域R2之橫截面視圖。
第24圖圖示沿第21圖所示線V-V'截取的半導體基板之區域R2之橫截面視圖。
第25圖圖示沿第21圖所示線VI-VI'截取的半導體基板之區域R2之橫截面視圖。
第26圖圖示根據本揭示案之一些實施例的用以在基底層中製造空腔的嵌在基底層中的淺溝槽隔離(shallow trench isolation；STI)之平面圖。
第27圖圖示第26圖所示區域R2中的STI的一部分之平面圖。
第28圖圖示根據本揭示案之實施例的製造半導體基板之方法之製程步驟。
第29圖圖示根據本揭示案之實施例的製造半導體基板之方法之製程步驟。
第30圖圖示根據本揭示案之實施例的製造半導體基板之方法之製程步驟。
第31圖圖示根據本揭示案之實施例的製造半導體基板之方法之製程步驟。
第32圖圖示根據本揭示案之實施例的製造半導體基板之方法之製程步驟。
以下揭露內容提供許多不同實施例或實例，以便實施所提供之標的之不同特徵。下文描述部件及排列之特定實例以簡化本揭示案。當然，此等僅為實例且不欲為限制 性。舉例而言，在下文的描述中，第一特徵形成於第二特徵上方或第二特徵上可包括以直接接觸形成第一特徵與第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不處於直接接觸的實施例。另外，本揭示案可在各實例中重複元件符號及/或字母。此重複係出於簡化與清楚目的，且本身並不指示所論述之各實施例及/或配置之間的關係。
此外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所圖示一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中結構之不同定向。結構可經其他方式定向(旋轉90度或處於其他定向上)且因此可類似解讀本文所使用之空間相對性描述詞。
應理解，在本揭示案中，一個圖案/層/結構/表面/方向實質上垂直於另一圖案/層/結構/表面/方向意謂兩個圖案/層/結構/表面/方向垂直於彼此，或兩個圖案/層/結構/表面/方向意欲經配置以垂直於彼此，但可由於不完整或非所欲的設計、製造及量測條件引起的設計、製造、量測誤差/邊際而可能不完全地垂直於彼此。
應理解，在本揭示案中，一個圖案/層/結構/表面/方向實質上平行於另一圖案/層/結構/表面/方向意謂兩個圖案/層/結構/表面/方向平行於彼此，或兩個圖案/層/結 構/表面/方向意欲經配置以平行於彼此，但可由於不完整或非所欲的設計、製造及量測條件引起的設計、製造、量測誤差/邊際而可能不完全地平行於彼此。
在本揭示案中，用於描述參數之值的「約」或「大約」意謂參數等於所描述的值，或者在考慮設計誤差/邊際、製造誤差/邊際、量測誤差等時，參數處於所描述的值之某一範圍。此種描述應對本領域中的一般技術者是可識別的。
根據各實施例，本揭示案大體而言係關於具有異質結構的晶格失配半導體基板及其製造方法。根據一些實施例的半導體基板可用於製造半導體元件，包括但不限於平面場效電晶體(field effect transistors；FET)、鰭式FET(FinFETs)及環繞式閘極(gate-all-around；GAA)FET或橫向奈米線FET。在半導體基板用於製造FinEFT的情況中，可藉由任何適宜方法來圖案化鰭片。例如，可使用一或更多個光微影製程在半導體基板上圖案化鰭片，包括雙圖案化或多圖案化製程。通常，雙圖案化或多圖案化製程結合光微影及自對準製程，允許產生圖案，此等圖案具有例如與使用單個直接微影製程可獲得的間距相比較小的間距。例如，在一個實施例中，在基板上方形成犧牲層，並使用光微影製程圖案化。使用自對準製程在經圖案化之犧牲層旁邊形成間隔物。隨後移除犧牲層，且剩餘間隔物可隨後用於圖案化鰭片。在半導體基板用於製造GAA FET的情況中，可藉由任何適宜方法在半導體基板上圖案化GAA FET之結構。例 如，可使用一或更多個光微影製程圖案化結構，包括雙圖案化或多圖案化製程。通常，雙圖案化或多圖案化製程結合光微影及自對準製程，允許產生圖案，此等圖案具有例如與使用單個直接微影製程可獲得的間距相比較小的間距。例如，在一個實施例中，在基板上方形成犧牲層，並使用光微影製程圖案化。使用自對準製程在經圖案化之犧性層旁邊形成間隔物。隨後移除犧性層，且剩餘間隔物可隨後用於圖案化GAA結構。
在製造半導體元件或積體電路中已廣泛用作基板的矽基板由單晶矽製成。本領域中的一般技術者應理解，本申請案中使用的半導體基板不應限於下文作為實例描述的矽基板/晶圓。在其他實施例中，半導體基板/晶圓可包括以下或基本上由以下組成：其他半導體材料，諸如鍺，或III-V族半導體材料。
第1A圖至第1C圖圖示包括如矽之IV族材料的單晶材料之晶面之三個定向。
在晶體矽中，構成固體(solid)的原子以週期性方式排列。若週期性排列遍及整個固體，則此物質被定義為由單晶形成。若固體由無數單晶區域組成，則此固體被稱為多晶材料。晶體中的原子之週期性排列通常稱為「晶格」。晶格亦包含代表整個晶格的體積，且被稱為單位晶胞(unit cell)，此單位晶胞遍及晶體並以規則的方式重複排列。例如，矽具有金剛石立方晶格結構，此可表示為兩個互相穿透的面心立方晶格。因此，分析及可視化立方晶格的簡單性可 延伸至矽晶體之特徵化。在本文描述中，將參考矽晶體中的各平面，尤其是(100)、(110)及(111)平面。此等平面界定矽原子平面相對於主要晶軸之定向。數字(abc)被稱為米勒指數且由矽之晶面與主要晶軸相交的點之倒數決定。
在第1A圖中，矽之晶面CP1以單位距離與A軸相交，且不與B軸或C軸相交。因此，此類型晶體矽之定向表示為(100)。在第1B圖中，矽之晶面CP2以單位距離與A軸及B軸相交，且不與C軸相交。因此，此類型晶體矽之定向表示為(110)。在第1C圖中，矽之晶面CP3以單位距離與A軸、B軸及C軸相交。因此，此類型晶體矽之定向表示為(111)。
應注意，對於立方晶體中的任何給定平面，存在五個其他等效平面。因此，包含晶體之基本單位晶胞的立方之六個側面皆被視為(100)平面。記號{abc}係指等效(abc)平面中的全部六個。貫穿描述，亦將參考晶體方向，諸如[100]、[110]及[111]方向。此等界定為各別平面的法線方向。例如，[100]方向為正交於(100)平面的方向。類似地，對於任何給定晶體方向，存在五個其他等效方向。記號<abc>係指全部六個等效方向。
上文描述使用矽作為實例。本揭示案不應受限於此。本領域中的一般技術者應理解，訊號晶體材料亦指示鍺或任何III-V族半導體材料。
第2圖為根據本揭示案之實施例的半導體基板之平面圖。
參看諸圖，根據本揭示案之實施例的半導體基板包括基底層1、安置在基底層1上的中間層2及安置在中間層2上的上層3。
半導體基板可充當基板，基於此基板可藉由一系列半導體製造製程來製造半導體元件(未圖示)或積體電路(未圖示)，包括但不限於氧化、微影術、蝕刻、諸如金屬或介電膜之薄膜的沉積，以及諸如化學機械研磨(chemical-mechanical polishing；CMP)之平坦化。
參看諸圖，在一些實施例中，基底層1為具有與第1A圖至第1C圖所示彼等相同或相似之晶格的晶體材料。在一些實施例中，基底層1為諸如單晶矽之晶體半導體。在一些實施例中，基底層1為絕緣體上矽(silicon-on-insulator；SOI)晶圓之元件層，但在圖中未圖示SOI晶圓之氧化物層及處理層。在一些實施例中，SOI晶圓之元件層由諸如單晶矽之晶體半導體製成。在一些實施例中，基底層1為安置在一或更多個層(未圖示)上的諸如單晶矽之晶體半導體，此等層可由非晶或多晶材料製成，或由與形成基底層1的材料不同的另一訊號晶體材料(未圖示)製成。然而，本揭示案並不受限於此。
參看第2圖，根據一些實施例，基底層1具有包括凹口11的晶圓形狀。根據一些實施例，在由X-Y座標系(其中X軸及Y軸垂直於彼此)界定的平面圖中，基底層1之結晶方向U1(亦即，自凹口11至基底層1之中心的方向或沿直徑方向穿過凹口11的方向)為結晶方向<110>或實質 上平行於結晶方向<110>，且穿過凹口11且垂直於結晶方向U1的基底層1之結晶方向U2為另一結晶方向<110>或實質上平行於另一結晶方向<110>。在一些實施例中，具有{100}平面的基底層1平行於或實質上平行於由X-Y座標系界定的平面。
根據一些實施例，X軸與結晶方向U1之間的角度α為約135°(或約45°，135°之補角)。在其他實施例中，X軸與結晶方向U1之間的角度α為約125°至約145°(或約35°，145°之補角，至約55°，125°之補角)。本揭示案並不受限於此。
參看第2圖，根據一些實施例，基底層1包括以陣列排列的複數個突起部分10。根據實施例，複數個突起部分10之邊緣(或邊界)實質上平行於X軸或Y軸。
第3圖圖示包括複數個突起部分10之第一突起部分至第四突起部分P20、P30、P40及P50之分解三維視圖，此等突起部分位於第2圖所示半導體基板之區域R1中。第4圖為半導體基板之區域R1中的基底層1之平面圖。第5圖為沿第3圖所示線I-I'截取的半導體基板之區域R1之橫截面視圖。第6圖為沿第3圖所示線II-II'截取的半導體基板之區域R1之橫截面視圖。第7圖圖示在對角線方向上沿線III-III'截取的半導體基板之區域R1之橫截面視圖，此線穿過第一突起部分P20之相鄰小平面之共同邊緣及第四突起部分P50之相鄰小平面之共同邊緣，如第3圖所示。
參看諸圖，在X軸上排列第一突起部分P20及第二突起部分P30，在X軸上排列第三突起部分P40及第四突起部分P50，在Y軸上排列第一突起部分P20及第三突起部分P40，及在Y軸上排列第二突起部分P30及第四突起部分P50。Z軸為垂直於X軸及Y軸的軸。在一些實施例中，Z軸沿結晶方向<100>或實質上平行於結晶方向<100>。
第一突起部分P20具有在第一尖端20處會聚的四個小平面21至24，第二突起部分P30具有在第二尖端30處會聚的四個小平面31至34，第三突起部分P40具有在第三尖端40處會聚的四個小平面41至44，及第四突起部分P50具有在第四尖端50處會聚的四個小平面51至54。在一些實施例中，第一突起部分至第四突起部分P20、P30、P40及P50之基底實質上平行於X-Y座標系，且在第5圖及第6圖所示的橫截面視圖中由平面Z1表示。在一些實施例中，第一突起部分至第四突起部分P20、P30、P40及P50之基底或平面Z1與基底層1之{100}平面重合。在一些實施例中，每個突起部分10具有倒金字塔形狀，且小平面之各者具有三角形形狀。然而，本揭示案並不受限於此。
在一些實施例中，兩個相鄰突起部分10之相鄰小平面彼此接觸，以使得基底層1之{100}平面並未自突起部分或在突起部分10之間暴露。在一些實施例中，僅基底層1之{111}平面(不包括基底層1之周邊區域，此周邊區域圍繞形成突起部分10的基底層1之中心區域)與中間層2接觸。
在一些實施例中，第一突起部分至第四突起部分P20、P30、P40及P50之相鄰兩者具有共同邊緣，在共同邊緣處第一突起部分至第四突起部分P20、P30、P40及P50之相鄰小平面會聚。在一些實施例中，第一突起部分至第四突起部分P20、P30、P40及P50之相鄰兩者之共同邊緣實質上平行於Y軸或X軸。
例如，第一線L1平行於X軸，此線穿過第一突起部分P20之小平面24與第三突起部分P40之小平面42之共同邊緣或穿過第二突起部分P30之小平面34與第四突起部分P50之小平面52之共同邊緣。第二線L2平行於Y軸，此線穿過第一突起部分P20之小平面23與第二突起部分P30之小平面31之共同邊緣或穿過第三突起部分P40之小平面43與第四突起部分P50之小平面51之共同邊緣。
在一些實施例中，第一突起部分至第四突起部分P20、P30、P40及P50之小平面之各者為{111}晶面。然而，本揭示案並不受限於此。
參看第5圖，X軸上的第一突起部分P20與第二突起部分P30之第一間距b1經定義為X軸上的第一尖端20與第二尖端30之間的距離，且第一突起部分P20與第二突起部分P30之深度(或高度)b2經定義為Z軸上的第一尖端20(或第二尖端30)至其基底(或平面Z1)之間的距離。在一些實施例中，滿足
Figure 107129158-A0305-02-0015-38
，且在此情況中，第一(或第二)突起部分P20(或P30)之小平面23(或31)與基底之間的第一角度θ1為約54.7°。本揭示案不應受限於此。在其他實 施例中，由於製造期間的製程變化，第一角度θ1為約45°至約59°。
在一些實施例中，第一間距b1為約50nm至約1000nm。本揭示案並不受限於此，且可根據設計細節修改第一間距b1。
參看第6圖，Y軸上的第二突起部分P30與第四突起部分P50之第二間距b3經定義為Y軸上的第二尖端30與第四尖端50之間的距離，且第二突起部分P30與第四突起部分P50之深度(或高度)b4經定義為Z軸上的第二尖端30(或第四尖端50)至其基底(或平面Z1)之間的距離。在一些實施例中，滿足
Figure 107129158-A0305-02-0016-40
，且在此情況中，第二(或第四)突起部分P30(或P50)之小平面34(或52)與基底之間的第二角度θ2為約54.7°。本揭示案不應受限於此。在其他實施例中，由於製造期間的製程變化，第二角度θ2為約45°至約59°。在一些實施例中，第一角度θ1與第二角度θ2彼此相同或實質上相同。在其他實施例中，第一角度θ1與第二角度θ2實質上彼此不同。
在一些實施例中，第二間距b3為約50nm至約1000nm。本揭示案並不受限於此，且可根據設計細節修改第二間距b3。在一些實施例中，第一間距b1與第二間距b2彼此相等。在其他實施例中，第一間距b1與第二間距b2可彼此不同。
參看第7圖，在第一間距b1等於第二間距b3的情況中，對角線方向上的第一突起部分P20與第四突起部分 P50之對角間距d1為
Figure 107129158-A0305-02-0017-43
．b1。因此，第一突起部分P20之兩個小平面之共同邊緣224或222(或第四突起部分P50之兩個小平面之共同邊緣552或554)與第一(或第四)突起部分P20(或P50)之基底之間的第三角度θ3為約45°。本揭示案不應受限於此。在其他實施例中，由於製造期間的製程變化，第三角度θ3為約35°至約55°。
參看第2圖、第3圖及第5圖至第7圖，半導體基板更包括：安置在基底層1上的中間層2，填充基底層1之相鄰突起部分10之間的空間，且覆蓋基底層1之複數個突起部分10之尖端；以及安置在中間層2上的上層3。
根據一些實施例，中間層2由與用以形成基底層1的材料不同的材料製成且直接形成於基底層1上。中間層2具有與複數個突起部分10互補的結構，以使得中間層2與基底層1形成在兩者之間的界面處具有異質接合點的異質結構。
根據一些實施例，上層3直接形成於中間層2上。在一些實施例中，中間層2與上層3由相同材料製成。在一些實施例中，半導體基板更包括中間層2與上層3之間的額外一或更多個層(未圖示)。額外一或更多個層(若包括)具有平坦化表面接觸相鄰層且由用以形成中間層2及上層3的相同材料製成。
根據一些實施例，用於形成基底層1的材料可包括以下或基本上由以下組成：II族、III族、IV族、V族及/或VI族元素，及/或上述之化合物，例如選自由矽、鍺、矽 鍺、砷化鎵、銻化鋁、銻化鋁銦、銻化銦、砷化銦、磷化銦及氮化鎵組成之群組。根據一些實施例，用於形成半導體基板之中間層2及上方各層的材料與用以形成基底層1之材料不同且可包括以下或基本上由以下組成：II族、III族、IV族、V族及/或VI族元素，及/或上述之化合物，例如選自由矽、鍺、矽鍺、砷化鎵、銻化鋁、銻化鋁銦、銻化銦、砷化銦、磷化銦及氮化鎵組成之群組。
根據一些實施例，在基底層1包括矽或基本上由矽組成的情況中，中間層2及上層3包括鍺或基本上由鍺組成。然而，本揭示案並不受限於此。
在一些實施例中，在半導體基板之中間層2及上方的其他層中摻雜雜質，以使得半導體基板之上部部分為適於製造半導體元件或積體電路的N型或P型。
在其他實施例中，半導體基板之中間層2及上方的其他層為固有的。在此情況中，半導體基板之上部部分可為摻雜雜質，以在製造半導體元件或積體電路期間將半導體基板之上部部分轉換為N型或P型。
根據一些實施例，包括中間層2及上方各層的半導體基板中的層由相同材料但藉由不同製程製成。在一些實施例中，不同製程包括相同處理條件(亦即，相同配方)但單獨執行，以便允許在不同製程之間執行另一製程，包括但不限於諸如CMP之平坦化。在其他實施例中，不同製程意謂不同的生長配方，無論是否在兩者之間具有或不具有另一製程的情況下依次執行不同配方。在一些實施例中，包括中 間層2及上方各層的半導體基板之磊晶層彼此整合，以使得即使藉由例如掃描電子顯微鏡(scanning electron microscope；SEM)或透射電子顯微鏡(transmission electron microscope；TEM)檢查，兩者之間的邊界也不明顯。在其他實施例中，包括中間層2及上方各層的半導體基板之一些層彼此整合，但兩者之間具有界面，若藉由例如SEM或TEM檢查，可辨識出此界面。根據一些實施例，由複數個突起部分10之尖端至半導體基板之外表面決定的用於形成中間層2及上方各層的材料之厚度t1為約100nm至約2000nm，但本揭示案並不受限於此。
如上所述，基底層1包括複數個突起部分10，此等突起部分具有作為{111}晶面的小平面，且在基底層1上(亦即，直接在基底層1之{111}晶面上)生長以形成中間層2及上方各層的材料與用於形成基底層1的材料不同。因此，晶格失配存在於基底層1與中間層2之界面處。
根據一些實施例，由於基底層1與中間層2之間的界面為實質{111}晶面，若位錯存在於中間層2中，由於{111}晶面引起的晶格失配，位錯主要沿<110>方向且在兩個相鄰突起部分10之{111}晶面之間傳播。位錯傳播模式被稱為「泰勒模式」。泰勒模式幫助釋放晶格失配半導體層之間的應變且限制插入在兩個{111}晶面之間的區域內的位錯。在此情況中，若位錯存在於中間層2中，則將位錯實質上限制在相鄰突起部分10之間的空間中。因此，若位錯存在於中間層2中，則位錯將不會傳播至複數個突起部分10之 尖端上方的空間中。在一些實施例中，若位錯存在於中間層2中及傳播至複數個突起部分10之尖端上方的空間中，此類位錯的數目明顯小於限制在相鄰突起部分10之間的空間中的彼等位錯的數目。因此，中間層2之上部部分實質上無位錯。因此，生長在中間層2上的上層3亦實質上無位錯，從而允許在其上或其中形成半導體元件或積體電路以具有增強的效能。
在一些實施例中，可省略上層3。在此情況中，半導體基板包括基底層1及由一材料製成的層2，此材料具有與基底層1不同的晶格常數。因此，層2為半導體基板之外層，且可在層2之上部部分中或上製造半導體元件或積體電路。
第8圖圖示根據本揭示案之一些實施例的用以製造嵌在半導體基板中的上文描述之複數個突起部分的蝕刻遮罩層HM1之平面圖。第9圖圖示用以蝕刻第一突起部分P20之蝕刻遮罩層HM1之一個圖案12及第8圖所示蝕刻遮罩層HM1之一個圖案12之尺寸之平面圖。第10圖圖示第8圖所示區域R1中的蝕刻遮罩層HM1之圖案12之平面圖。為了便於說明，在第8圖中，區域R1中的蝕刻遮罩層HM1之圖案12疊加在第一突起部分至第四突起部分P20、P30、P40及P50上。
根據一些實施例，與基底層1之耐蝕刻性相比，當執行諸如濕式蝕刻製程之蝕刻製程時，蝕刻遮罩層HM1由具有相對較高耐蝕刻性的材料製成。在一些實施例中，蝕 刻遮罩層HM1由氧化矽、氮化矽、氮氧化矽、上述之組合或任何其他適宜材料製成。蝕刻遮罩層HM1可藉由光微影製程圖案化遮罩層繼之以蝕刻製程來形成。
參看諸圖，根據一些實施例，蝕刻遮罩層HM1包括以陣列排列的複數個圖案12。根據一些實施例，X軸上的圖案12之間距與複數個突起部分10之第一間距b1相同，且Y軸上的圖案12之間距與複數個突起部分10之第二間距b3相同。
根據一些實施例，在X-Y座標系中，複數個突起部分10之尖端(指示由{111}平面會聚的彼等)與蝕刻遮罩層HM1之各別圖案12重疊。
根據一些實施例，圖案12具有正方形形狀或長方形形狀。在其他實施例中，圖案12具有圓形形狀、多邊形形狀、鑽石形狀或三角形形狀。然而，本揭示案並不受限於此。
在圖案12具有正方形形狀或長方形形狀的情況中，圖案之側邊可實質上平行於或實質上垂直於X軸或Y軸。然而，本揭示案並不受限於此。在其他實施例中，圖案12之側邊可相對於X軸或Y軸傾斜。例如，圖案12之側邊可相對於X軸或Y軸傾斜135°或45°。在一些實施例中，圖案12之側邊相對於X軸或Y軸之傾斜角β滿足45°-β1<β<45°+β2。α與β滿足α+β=180°。此處，β1與β2由相對於突起部分P20之底部邊緣之寬度的側邊之寬度X1與Y1決定。對於非限制性實例，在圖案12之側邊之寬度X1與Y1 等於10nm且突起部分P20之每個底部邊緣之寬度Y11為300nm的情況中，β1與β2之各者為約2°。
在圖案12具有正方形形狀或長方形形狀的情況中，圖案12之一個側邊之寬度X1與圖案12之另一側邊之寬度Y1之比為1：10至10：1。例如，寬度X1為約1nm至約10nm且圖案12之另一側邊之寬度Y1為約1nm至約10nm。然而，本揭示案並不受限於此。
根據一些實施例，與在具有平坦化表面而無任何突起部分的一般矽基板上生長具有1μm的鍺層的實例相比，在基底層1為(001)單晶矽及鍺層(亦即，中間層2與上層3之組合結構，或在省略上層3的情況中為層2)磊晶生長在基底層1中所形成之複數個突起部分10上且在Z軸上具有約200nm至約2μm之厚度(自突起部分之底部，亦即自平面Z1)的情況中，穿透位錯缺陷(TDD)的減少為約105cm-2。例如，一般矽基板上生長的鍺層之TDD為約107cm-2與根據一些實施例的基底層1之突起部分10上生長的具有相同厚度的鍺層之TDD之比率為約105cm-2或更大。亦即，與一般鍺層相比，根據一些實施例的基底層1之突起部分10上生長的鍺層之TDD具有105cm-2的減少。
在圖案12(或突起部分10)之第一間距b1與第二間距b3彼此相同且圖案12具有正方形形狀的情況中，缺陷減少率等於X12/4．1/b12．c，其中c為TDD因數，指示缺陷存在的機率。例如，若TDD=1，則來自初始基板之(100)表面的每個位置皆產生缺陷。根據一些實施例，當根據設計 細節X1為約1nm至約10nm，b1為約50nm至約1000nm，且c等於1時，缺陷減少率可經設計為約10-2至約10-6。
如上所述，複數個突起部分10以第一間距b1均勻分佈在X軸上及以第二間距b3均勻分佈在Y軸上。本揭示案並不受限於此。根據其他實施例，複數個突起部分10可經修改為包括安置在半導體基板之第一區域中的第一群組之突起部分及安置在半導體基板之第二區域中的第二群組之突起部分，且X軸上的第一群組之突起部分之間距與X軸上的第二群組之突起部分之間距不同，以及Y軸上的第一群組之突起部分之間距與Y軸上的第二群組之突起部分之間距不同。
第11圖至第15圖圖示根據一些實施例的用以製造上文描述之半導體基板的方法之製程步驟。為了方便，第11圖至第15圖圖示沿第3圖所示線I-I'的橫截面視圖。
參看第11圖，在基底層1之表面上形成蝕刻遮罩層HM1。根據一些實施例，基底層1包括以下或基本上由以下組成：矽、鍺或矽鍺。在一些實施例中，基底層為(001)矽晶圓，且[110]或[101]結晶方向經對準至與矽晶圓之凹口相交的矽晶圓之直徑。根據一些實施例，與基底層1之耐蝕刻性相比，當執行諸如濕式蝕刻製程之蝕刻製程時，蝕刻遮罩層HM1由具有相對較高耐蝕刻性的材料製成。在一些實施例中，蝕刻遮罩層HM1由氧化矽、氮化矽、氮氧化矽、上述之組合或任何其他適宜材料製成。根據一些實施例，蝕 刻遮罩層HM1係藉由光微影製程圖案化遮罩層繼之以對遮罩層的蝕刻製程來形成。
參看第12圖，藉由使用蝕刻遮罩層HM1執行蝕刻製程以蝕刻基底層1之被蝕刻遮罩層HM1暴露的部分。根據一些實施例，蝕刻製程為使用氫氧化四甲銨(tetramethylammonium hydroxide；TMAH)或氫氧化鉀(KOH)的濕式蝕刻製程，但本揭示案並不受限於此。由於基底層1由諸如單晶材料之晶體材料製成，沿不同結晶方向的蝕刻速率或對不同晶面的蝕刻速率彼此不同。在此情況中，濕式蝕刻製程為異向性蝕刻製程。在對(100)、(110)及(111)晶面的蝕刻速率為m：n：o的情況中，滿足m>n>o或m：n：o=1.0>0.5>0.05，及/或n>m>o或n：m：o=1.0>0.5>0.05。在一些實施例中，由於沿不同結晶方向的不同蝕刻速率，在蝕刻期間發生底切現象。因此，若充分執行蝕刻製程，當用以蝕刻基底層1的化學品到達基底層1之{111}平面時，蝕刻中止。在此情況中，形成由第12圖中的第一突起部分P20及第二突起部分P30表示的複數個突起部分。因此，第12圖所示之結構不具有在相鄰突起部分之間的區域中暴露的(001)平面。根據一些實施例，相同突起部分之{111}平面在尖端處會聚，且因此，在蝕刻製程期間或在蝕刻製程結束時，部分或整個蝕刻遮罩層HM1自基底層1剝離。
儘管未圖示，但在上文描述之濕式蝕刻製程之後，可執行蝕刻遮罩移除製程以確保基底層上的蝕刻遮罩層HM1之完全移除。
此後，參看第13圖，在任何適宜磊晶沉積系統中，在基底層1之突起部分上生長臨時層210，包括但不限於大氣壓CVD(atmospheric-pressure CVD；APCVD)、低壓CVD(low pressure CVD；LPCVD)、超高真空CVD(ultra-high-vacuum CVD；UHVCVD)、藉由分子束磊晶(molecular beam epitaxy；MBE)或藉由原子層沉積(atomic layer deposition；ALD)。在CVD製程中，磊晶生長通常包括將源氣體引入腔室。源氣體可包括至少一種前驅物氣體及載氣，諸如氫氣。諸如藉由RF加熱來加熱反應器腔室。取決於臨時層210之組合物，腔室中的生長溫度範圍自約350℃至約550℃，且腔室中的壓力範圍自約100托至約500托。磊晶生長系統亦可利用低能電漿來增強層生長動力學。磊晶生長系統可為單晶圓或多晶圓分批處理反應器。
根據一些實施例，在基底層1之{111}平面上直接生長臨時磊晶層210。根據一些實施例，臨時層210充分生長以使得臨時層210不僅覆蓋{111}平面，而且覆蓋突起部分之尖端。
根據一些實施例，對臨時層210執行退火製程以消除損壞與缺陷及/或使臨時層210結晶。例如，在具有 自約1托至約10托之壓力的真空腔室中在自600℃至約900℃之溫度下執行退火約100秒至約600秒。
現參看第14圖，對臨時層210執行諸如CMP之平坦化製程以獲得平坦化表面，此表面適於在上文描述之磊晶沉積系統之一者中再生長諸如上層3之額外層。在此情況中，藉由平坦化製程將臨時層210減小至中間平面P1之位準。在一些實施例中，藉由平坦化製程將臨時層210轉換為中間層2，而不暴露基底層1之突起部分。
接著，如第15圖所示，在上文描述之磊晶沉積系統之一者中，在中間層2上生長上層3。根據一些實施例，生長上層3的配方與用於生長臨時層210的配方相同，但形成上層3的持續時間可與形成臨時層210的持續時間不同。
儘管未圖示，但根據設計細節，可視情況對上層3執行諸如CMP之另一平坦化製程。
在其他實施例中，可省略第15圖所示的製程步驟。在此情況中，可使用平坦化製程之後的剩餘部分210之上部部分(亦即，層2之上部部分)來製造半導體元件或積體電路。
第16圖圖示根據本揭示案之實施例的用於形成半導體基板的基底層中的突起部分之三維視圖。
根據一些實施例，在第3圖所示之第一間距b1及第二間距b3增加的情況中，基底層中所形成之突起部分具有第16圖所示結構。因此，在充分執行上文描述之濕式 蝕刻的情況中，對應於{111}平面的突起部分之每個小平面變為菱形形狀而不是三角形形狀。
在一些實施例中，兩個相鄰突起部分之相鄰小平面彼此接觸，以使得基底層1之{100}平面並未自突起部分或在突起部分之間暴露。在一些實施例中，僅基底層之{111}平面(不包括基底層1之周邊區域，此周邊區域圍繞形成突起部分的基底層之中心區域)與中間層接觸。
第17圖圖示根據本揭示案之一些實施例的用以製造嵌在半導體基板中的複數個突起部分的覆蓋基底層的蝕刻遮罩層HM1之平面圖。
根據一些實施例，第17圖所示之蝕刻遮罩層HM1及個別圖案12與上文描述之彼等相同。第17圖所示之基底層1A與基底層1實質上相同，只不過基底層1A之結晶方向相對於蝕刻遮罩層HM1配置不同。為了避免冗餘，因此將省略重複的描述。
參看第17圖，圖案12之側邊平行於X軸或Y軸。根據一些實施例，基底層1A具有包括凹口11的晶圓形狀，且具有平行於或實質上平行於由X-Y座標系(其中X軸與Y軸垂直於彼此)界定的平面之{110}平面。
根據一些實施例，在由X-Y座標系界定的平面圖中，基底層1A之結晶方向U1(亦即，自凹口11至基底層1A之中心的方向或沿直徑方向穿過凹口11的方向)為結晶方向<110>或實質上平行於結晶方向<110>，且穿過凹口11 且垂直於結晶方向U1的基底層1A之結晶方向U2為結晶方向<100>或實質上平行於另一結晶方向<100>。
根據其他實施例，在由X-Y座標系界定的平面圖中，基底層1A之結晶方向U1(亦即，自凹口11至基底層1A之中心的方向或沿直徑方向穿過凹口11的方向)為結晶方向<100>或實質上平行於結晶方向<100>，且穿過凹口11且垂直於結晶方向U1的基底層1A之結晶方向U2為結晶方向<110>或實質上平行於另一結晶方向<110>。
根據一些實施例，藉由使用蝕刻遮罩層HM1執行蝕刻製程以蝕刻基底層1A之被蝕刻遮罩層HM1暴露的部分。根據一些實施例，蝕刻製程為使用TMAH或KOH的濕式蝕刻製程，但本揭示案並不受限於此。由於基底層1A由諸如單晶材料之晶體材料製成，沿不同結晶方向的蝕刻速率或對不同晶面的蝕刻速率彼此不同。在對(100)、(110)及(111)晶面的蝕刻速率為m：n：o的情況中，滿足m>n>o或m：n：o=1.0>0.5>0.05，及/或n>m>o或n：m：o=1.0>0.5>0.05。根據一些實施例，基於參看第11圖及第12圖的上述製造製程，類似於突起部分10，突起部分可形成於基底層1A中。
基於參看第13圖至第15圖用以生長中間層2及上層3的上述製造製程，可在基底層1A之突起部分之小平面上生長中間層2A及上層3A，此中間層及上層由與基底層1A之材料不同的材料製成。因此，可形成半導體基板，此半導體基板具有與上文描述之半導體基板相似的結構，只不過基 底層1A之結晶方向與基底層1不同。在一些實施例中，可省略上層3A。在此情況中，半導體基板包括基底層1A及由一材料製成的層2A，此材料具有與基底層1B不同的晶格常數。因此，層2A為半導體基板之外層，且可在層2A之上部部分中或上製造半導體元件或積體電路。
根據本揭示案之實施例，第18圖圖示用於形成半導體基板的基底層中的突起部分之三維視圖，其中基底層為(110)晶圓，以及穿過凹口及晶圓狀基底層之中心的線沿[110]結晶方向，且垂直於[110]結晶方向且穿過凹口的線沿[100]結晶方向。
根據本揭示案之實施例，第19圖圖示用於形成半導體基板的基底層中的突起部分之三維視圖，其中基底層為(110)晶圓，以及穿過凹口及晶圓狀基底層之中心的線沿[100]結晶方向，且垂直於[100]結晶方向且穿過凹口的線沿[110]結晶方向。
第18圖及第19圖圖示即使使用具有不同結晶方向的基底層，可獲得諸如具有金字塔形狀的突起部分之相同結構，其中菱形表面對應於{111}平面。在一些實施例中，兩個相鄰突起部分之相鄰小平面彼此接觸，以使得基底層1A之{110}平面並未自突起部分或在突起部分之間暴露。在一些實施例中，僅基底層1A之{111}平面(不包括基底層1A之周邊區域，此周邊區域圍繞形成突起部分的基底層1A之中心區域)與中間層接觸。因此，根據一些態樣， 本揭示案製造半導體基板的原理可延伸至諸如具有不同結晶方向的矽晶圓之基底層。
半導體基板及其製造方法的其他重複描述可指示關於第2圖至第19圖的上文描述，且因此將省略以避免冗餘。
第20圖為根據本揭示案之實施例的半導體基板之平面圖。
參看諸圖，根據本揭示案之實施例的半導體基板包括基底層1B、安置在基底層1B上的中間層2B及安置在中間層2B上的上層3B。
半導體基板可充當基板，基於此基板可藉由一系列半導體製造製程來製造半導體元件或積體電路，包括但不限於氧化、微影術、蝕刻、諸如金屬或介電膜之薄膜的沉積，以及諸如化學機械研磨(CMP)之平坦化。
參看諸圖，在一些實施例中，基底層1B為具有與第1A圖至第1C圖所示彼等相同或相似之晶格的晶體材料。在一些實施例中，基底層1B為諸如單晶矽之晶體半導體。在一些實施例中，基底層1B為絕緣體上矽(SOI)晶圓之元件層，但在圖中未圖示SOI晶圓之氧化物層及處理層。在一些實施例中，SOI晶圓之元件層由諸如單晶矽之晶體半導體製成。在一些實施例中，基底層1為安置在一或更多個層(未圖示)上的諸如單晶矽之晶體半導體，此等層可由非晶或多晶材料製成，或由與形成基底層1B的材料不同的另一 訊號晶體材料(未圖示)製成。在一些實施例中，基底層1B由鍺或矽鍺製成。然而，本揭示案並不受限於此。
參看第20圖，根據一些實施例，基底層1B具有包括凹口11的晶圓形狀。根據一些實施例，在由X-Y座標系(其中X軸及Y軸垂直於彼此)界定的平面圖中，基底層1B之結晶方向U1(亦即，自凹口11至基底層1B之中心的方向或沿直徑方向穿過凹口11的方向)為結晶方向<110>或實質上平行於結晶方向<110>，且穿過凹口11且垂直於結晶方向U1的基底層1B之結晶方向U2為另一結晶方向<110>或實質上平行於另一結晶方向<110>。在一些實施例中，具有{100}平面的基底層1平行於或實質上平行於由X-Y座標系界定的平面。根據一些實施例，X軸與結晶方向U1彼此平行。
再參看第20圖，根據一些實施例，基底層1B包括複數個空腔10B，此等空腔以陣列排列且藉由絕緣層彼此分離，絕緣層諸如嵌在基底層1B中的淺溝槽隔離(STI)。根據實施例，複數個空腔10B或STI之邊緣(或邊界)實質上平行於X軸或Y軸。
第21圖圖示位於第20圖所示半導體基板之區域R2中的包括複數個空腔10B之第一空腔至第四空腔V20、V30、V40及V50的空腔之分解三維視圖。第22圖為半導體基板之區域R2中的基底層1A之平面圖。第23圖為沿第21圖所示線IV-IV'截取的半導體基板之區域R2之橫截面視圖。第24圖為沿第21圖所示線V-V'截取的半導體基板之 區域R2之橫截面視圖。第25圖為沿第21圖所示線VI-VI'截取的半導體基板之區域R2之橫截面視圖。
參看諸圖，在X軸上排列第一空腔V20及第二空腔V30，在X軸上排列第三空腔V40及第四空腔V50，在Y軸上排列第一空腔V20及第三空腔V40，且在Y軸上排列第二空腔V30及第四空腔V50。Z軸為垂直於X軸及Y軸的軸。在一些實施例中，Z軸沿結晶方向<100>或實質上平行於結晶方向<100>。
第一空腔V20具有在第一底部120處會聚的四個小平面121至124，第二空腔V30具有在第二底部130處會聚的四個小平面131至134，第三空腔V40具有在第三底部140處會聚的四個小平面141至144，及第四空腔V50具有在第四底部150處會聚的四個小平面151至154。在一些實施例中，第一空腔至第四空腔V20、V30、V40及V50之小平面之各者為{111}晶面。在一些實施例中，每個空腔10B具有倒金字塔形狀，且小平面之各者具有三角形形狀。然而，本揭示案並不受限於此。在一些實施例中，相鄰空腔10B藉由STI彼此分離，STI具有約5nm至約30nm之厚度t2。STI之厚度t2並不受限於此且可根據設計細節調整。
在一些實施例中，第一空腔至第四空腔V20、V30、V40及V50之底部與平行於基底層1B之{100}平面的平面Z2重合。然而，本揭示案並不受限於此。
在一些實施例中，僅每個空腔10B內的基底層1B之{111}平面與中間層2B接觸。
參看第23圖，X軸上的第一空腔V20與第二空腔V30之第一間距b5經定義為X軸上的相鄰STI之中心或第一空腔V20與第二空腔V30之中心之間的距離，且第一空腔V20與第二空腔V30之深度(或高度)b6經定義為Z軸上的第一底部120(或第二底部130)至基底層1B之最高部分之間的距離。在一些實施例中，滿足
Figure 107129158-A0305-02-0033-41
，且在此情況中，小平面123(或131)與平面Z2之間的第一角度θ4為約54.7°。本揭示案不應受限於此。在其他實施例中，由於製造期間的製程變化，第一角度θ4為約45°至約59°。STI之橫截面視圖具有三角形形狀，三角形形狀具有寬度為w2且高度或深度為t2的頂側。在一些實施例中，w2至t2之比率處於約2至約5之範圍內。由於STI經設計為具有頂側之深度t2大於寬度w2的三角形形狀，與STI具有寬度及長度分別等於寬度w2及深度t2的矩形橫截面形狀的實例相比，形成STI所需的面積相對較小。因此，在單位面積中，藉由使用半導體基板在製造半導體元件期間可將相對較大區域用作主動區域。
在一些實施例中，第一間距b5為約50nm至約1000nm。本揭示案並不受限於此。
參看第24圖，Y軸上的第二空腔V30與第四空腔V50之第二間距b7經定義為Y軸上的第二底部130與第四底部140之間的距離，且第二空腔V30與第四空腔V50之深度(或高度)b8經定義為Z軸上的第二底部130(或第四底部150)至其基底之間的距離。在一些實施例中，滿足
Figure 107129158-A0305-02-0033-42
，且在此情況中，小平面134(或152)與平面Z2之間 的第二角度θ5為約54.7°。本揭示案不應受限於此。在其他實施例中，由於製造期間的製程變化，第二角度θ5為約45°至約59°。在一些實施例中，第一角度θ4與第二角度θ5彼此相同或實質上相同。在其他實施例中，第一角度θ4與第二角度θ5可實質上彼此不同。
在一些實施例中，第二間距b7為約50nm至約1000nm。本揭示案並不受限於此。在一些實施例中，第一間距b5與第二間距b7彼此相等。在其他實施例中，第一間距b5與第二間距b7彼此不同。
參看第25圖，在第一間距b5等於第二間距b7的情況中，對角線方向上的第一空腔V20與第四空腔V50之對角間距d2為
Figure 107129158-A0305-02-0034-44
．b5。因此，第一空腔V20之兩個小平面之共同邊緣1223或1222(或第四空腔V40之兩個小平面之共同邊緣1552或1554)與平面Z2之間的第三角度θ6為約45°。本揭示案不應受限於此。在其他實施例中，由於製造期間的製程變化，第三角度θ6為約35°至約55°。
參看第20圖、第21圖及第23圖至第25圖，半導體基板更包括安置在基底層1B上的中間層2B，此中間層填充基底層1A之空腔10之空間，並覆蓋基底層1A之複數個空腔10B之底部，以及安置在中間層2B上的上層3B，如上文所概述。
根據一些實施例，中間層2B由與用以形成基底層1B的材料不同的材料製成且直接形成於基底層1B上。中間層2B具有與複數個空腔10B互補的結構，以使得中間層 2B與基底層1B形成在兩者之間的界面處具有異質接合點的異質結構。
根據一些實施例，上層3B直接形成於中間層2B上。在一些實施例中，中間層2B與上層3B由相同材料製成。在一些實施例中，半導體基板更包括中間層2B與上層3B之間的額外一或更多個層(未圖示)。額外一或更多個層(若包括)各個具有接觸相鄰層的平坦化表面。
根據一些實施例，用於形成基底層1B的材料可包括以下或基本上由以下組成：II族、III族、IV族、V族及/或VI族元素，及/或上述之化合物，例如選自由矽、鍺、矽鍺、砷化鎵、銻化鋁、銻化鋁銦、銻化銦、砷化銦、磷化銦及氮化鎵組成之群組。根據一些實施例，用於形成半導體基板之中間層2B及上方各層的材料與用以形成基底層1B之材料不同且可包括以下或基本上由以下組成：II族、III族、IV族、V族及/或VI族元素，及/或上述之化合物，例如選自由矽、鍺、矽鍺、砷化鎵、銻化鋁、銻化鋁銦、銻化銦、砷化銦、磷化銦及氮化鎵組成之群組。
根據一些實施例，在基底層1B包括矽或基本上由矽組成的情況中，中間層2B及上層3B包括鍺或基本上由鍺組成。然而，本揭示案並不受限於此。
在一些實施例中，在半導體基板之中間層2B及上方的其他層中摻雜雜質，以使得半導體基板之上部部分為適於製造半導體元件或積體電路的N型或P型。
在其他實施例中，半導體基板之中間層2B及上方的其他層為固有的。在此情況中，半導體基板之上部部分可為摻雜雜質，以在製造半導體元件或積體電路期間將半導體基板之上部部分轉換為N型或P型。
根據一些實施例，包括中間層2B及上方各層的半導體基板中的層由相同材料但藉由不同製程製成。在一些實施例中，不同製程包括相同處理條件(亦即，相同配方)但單獨執行，以便允許在不同製程之間執行另一製程，包括但不限於諸如CMP之平坦化。在其他實施例中，不同製程意謂不同的生長配方，無論是否在兩者之間具有或不具有另一製程的情況下依次執行不同配方。在一些實施例中，包括中間層2B及上方各層的半導體基板之磊晶層彼此整合，以使得即使藉由例如SEM或TEM檢查，兩者之間的邊界也不明顯。在其他實施例中，包括中間層2B及上方各層的半導體基板之一些層彼此整合，但兩者之間具有界面，若藉由例如SEM或TEM檢查，可辨識出此界面。根據一些實施例，由基底層1B之最高部分至半導體基板之外表面決定的用於形成中間層2及上方各層的材料之厚度t3為約100nm至約2000nm，但本揭示案並不受限於此。
如上所述，基底層1B包括複數個空腔10B，此等空腔10B具有作為(111)晶面的小平面，且在基底層1B上(亦即，直接在基底層1B之(111)晶面上)生長以形成中間層2B及上方各層的材料與用於形成基底層1B的材料不同。因此，晶格失配存在於基底層1B與中間層2B之界面處。
根據一些實施例，由於基底層1B與中間層2B之間的界面為實質{111}晶面，若位錯存在於中間層2中，由於{111}晶面引起的晶格失配，位錯主要沿<110>方向且在每個空腔10B之{111}晶面之間傳播。位錯傳播模式(亦即，泰勒模式)幫助釋放晶格失配半導體層之間的應變，且限制每個空腔10B之{111}晶面之間的位錯。在此情況中，若位錯存在於中間層2B中，則將位錯實質上限制在相鄰空腔10B之間的空間中。因此，若位錯存在於中間層2B中，則位錯不會傳播至空腔10B上方的空間中。在一些實施例中，若位錯存在於中間層2B且傳播至空腔10B上方的空間中，則此類位錯的數目明顯小於限制在空腔10B中的彼等位錯的數目。因此，中間層2B之上部部分實質上無位錯。因此，生長在中間層2B上的上層3B亦實質上無位錯，從而允許在其中形成半導體元件或積體電路以具有增強的效能。
在一些實施例中，可省略上層3B。在此情況中，半導體基板包括基底層1B及由一材料製成的層2B，此材料具有與基底層1B不同的晶格常數。因此，層2為半導體基板之外層，且可在層2B之上部部分中或上製造半導體元件或積體電路。
第26圖圖示根據本揭示案之一些實施例的用以製造上文描述之複數個空腔的嵌在半導體基板中的STI之平面圖。第27圖圖示第26圖所示區域R2中的STI的一部分之平面圖。為了便於說明，在第27圖中，區域R2中的STI 之部分疊加在第一空腔至第四空腔V20、V30、V40及V50上。
根據一些實施例，與基底層1B之耐蝕刻性相比，當執行諸如濕式蝕刻製程之蝕刻製程時，STI由具有相對較高耐蝕刻性的材料製成。在一些實施例中，STI由氧化矽、氮化矽、氮氧化矽、上述之組合或任何其他適宜材料製成。STI可藉由在基底層1B中形成淺溝槽，在淺溝槽中填充絕緣材料，及平坦化基底層1B以移除安置在淺溝槽外側的額外絕緣材料來形成。
參看諸圖，根據一些實施例，STI包括沿X軸延伸的複數個條形圖案及沿Y軸延伸的複數個條形圖案，沿Y軸延伸的複數個條形圖案與沿X軸延伸的複數個圖案交叉。根據一些實施例，X軸上的條形圖案之間距與複數個空腔10B之第一間距b5相同，且Y軸上的條形圖案之間距與複數個空腔10B之第二間距b7相同。
在一些實施例中，沿Y軸延伸的每個條形圖案之寬度X2為約1nm至約10nm，且沿X軸延伸的每個條形圖案之寬度Y2為約1nm至約10nm。在一些實施例中，寬度X2與寬度Y2彼此相等。然而，本揭示案並不受限於此。
根據一些實施例，與在不具有任何空腔的一般矽基板上生長具有200nm至2μm的鍺層的實例相比，在基底層1為(001)單晶矽及鍺層(亦即，中間層2B與上層3B之組合結構，或在省略上層3B的情況中為層2B)磊晶生長在基底層1B中所形成之複數個空腔10B上且在Z軸上具有 約1μm之厚度(自空腔之底部，亦即自平面Z2)的情況中，穿透位錯缺陷(TDD)的減少為約105cm-2。例如，一般矽基板上生長的200nm至2μm厚鍺層之TDD為約107cm-2，且另一方面，根據一些實施例的基底層1B之空腔10B上生長的具有相同厚度的鍺層之TDD為約102cm-2，相當於TDD減少105cm-2。
在寬度X2與寬度Y2彼此相同且第一間距b5與第二間距b7彼此相同的情況中，缺陷減少率等於x2．b5．1/(b5)2．d，其中d為合併缺陷因數，指示對應於STI上方的位準上的區域的合併磊晶中缺陷存在的機率。在一些實施例中，d等於或小於約10-3。根據一些實施例，當根據設計細節X2為約1nm至約10nm，b5為約50nm至約1000nm，且d等於10-3時，缺陷減少率可經設計為約10-2至約10-6。
第28圖至第32圖圖示根據一些實施例的用以製造上文描述之半導體基板的方法之製程步驟。為了方便，第28圖至第32圖圖示沿第21圖所示線IV-IV'的橫截面視圖。
參看第28圖，在基底層1B中形成STI。與基底層1B之耐蝕刻性相比，當執行諸如濕式蝕刻製程之蝕刻製程時，STI由具有相對較高耐蝕刻性的材料製成。在一些實施例中，STI由氧化矽、氮化矽、氮氧化矽、上述之組合或任何其他適宜材料製成。STI可藉由在基底層1B中形成淺溝槽，在淺溝槽中填充絕緣材料，及平坦化基底層1B以移除安置在淺溝槽外側的額外絕緣材料來形成。根據一些實施 例，基底層1B包括以下或基本上由以下組成：矽、鍺或矽鍺。在一些實施例中，基底層為(001)矽晶圓，且[110]或[101]結晶方向經對準至與矽晶圓之凹口相交的矽晶圓之直徑。在一些實施例中，在下文描述之蝕刻製程之前，STI之初始寬度經設計為大於寬度X2或Y2且STI之初始厚度可經設計為大於厚度t2。例如，STI之初始寬度可為約5nm至約20nm且STI之初始厚度可為約10nm至約50nm。然而，本揭示案並不受限於此。
參看第29圖，藉由將STI用作蝕刻遮罩來執行蝕刻製程以蝕刻基底層1B在相鄰STI之間的區域中的部分。根據一些實施例，蝕刻製程為使用TMAH或KOH的濕式蝕刻製程，但本揭示案並不受限於此。由於基底層1B由諸如單晶材料之晶體材料製成，沿不同結晶方向的蝕刻速率或對不同晶面的蝕刻速率彼此不同。在對(100)、(110)及(111)晶面的蝕刻速率為m：n：o的情況中，滿足m>n>o或m：n：o=1.0>0.5>0.05，及/或n>m>o或n：m：o=1.0>0.5>0.05。因此，若充分執行蝕刻製程，當用以蝕刻基底層1B的化學品到達基底層1B之{111}平面時，蝕刻中止。在此情況中，形成由第29圖中的第一空腔V20及第二空腔V30表示的複數個空腔。因此，第29圖所示結構可不具有空腔V20及V30中的(001)平面。根據一些實施例，相同空腔之{111}平面在底部處會聚。
此後，參看第30圖，在任何適宜磊晶沉積系統中，在基底層1B之突起部分上生長臨時層201，包括但不限 於大氣壓CVD(APCVD)、低壓CVD(LPCVD)、超高真空CVD(UHVCVD)、藉由分子束磊晶(MBE)或藉由原子層沉積(ALD)。在CVD製程中，磊晶生長通常包括將源氣體引入腔室。源氣體可包括至少一種前驅物氣體及載氣，諸如氫氣。諸如藉由RF加熱來加熱反應器腔室。取決於第一臨時層201之組合物，腔室中的生長溫度範圍自約350℃至約550℃，且腔室中的壓力範圍自約100托至約500托。磊晶生長系統亦可利用低能電漿來增強層生長動力學。磊晶生長系統可為單晶圓或多晶圓分批處理反應器。
根據一些實施例，在基底層1B之{111}平面上直接生長臨時磊晶層201。根據一些實施例，臨時層201充分生長以使得臨時層201不僅覆蓋{111}平面，而且允許填充基底層1B中的空腔的臨時層201之各別部分合併在基底層1B上。
根據一些實施例，對臨時層201執行退火製程以消除損壞與缺陷及/或使臨時層201結晶。例如，在具有自約1托至約10托之壓力的真空腔室中在自600℃至約900℃之溫度下執行退火約100秒至約600秒。
現參看第31圖，對臨時層201執行諸如CMP之平坦化製程以獲得平坦化表面，此表面適於在上文描述之磊晶沉積系統之一者中再生長諸如上層3B之額外層。在此情況中，藉由平坦化製程將臨時層201減小至中間平面P2之位準。在一些實施例中，藉由平坦化製程將臨時層201轉換為中間層2B。
接著，如第32圖所示，在上文描述之磊晶沉積系統之一者中，在中間層2B上生長上層3B。根據一些實施例，生長上層3B的配方與用於生長臨時層201的配方相同，但形成上層3B的持續時間可與形成臨時層201的持續時間不同。
儘管未圖示，但根據設計細節，可視情況對上層3B執行諸如CMP之另一平坦化製程。
在其他實施例中，可省略第32圖所示的製程步驟。在此情況中，可使用平坦化製程之後的剩餘部分201之上部部分(亦即，層2B之上部部分)來製造半導體元件或積體電路。
根據一些實施例，位錯傳播模式幫助釋放晶格失配半導體層之間的應變且限制插入在根據一些實施例的方法製造的兩個晶面之間的區域內的位錯。在此情況中，若位錯存在於基底層上的磊晶生長層中，則將位錯實質上限制在基底層之晶面之間的空間中。因此，若位錯存在於磊晶生長層中，則位錯將不會傳播至基底層上方的空間中。即使位錯存在於磊晶生長層中且傳播至基底層上方的空間中，此類位錯的數目明顯小於基底層之晶面限制的彼等位錯的數目。因此，磊晶生長層之上部部分實質上無位錯，從而允許在其上或其中形成半導體元件或積體電路以具有增強的效能。
根據一些實施例，與基底層上的磊晶生長層不具有突起部分或空腔的實例相比，在具有諸如突起部分或空 腔之結構的基底層上的磊晶生長層中的穿透位錯缺陷(TDD)的減少為約105cm-2。因此，根據本揭示案之實施例的由磊晶生長層製成的半導體元件或積體電路可具有改善的效能。
在一個實施例中，半導體基板包括：第一材料層，由第一材料製成且包括複數個突起部分，其中突起部分之各者包括尖端及在尖端處會聚的複數個小平面，且相鄰突起部分之相鄰小平面彼此接觸；以及第二材料層，由與第一材料不同的第二材料製成，填充複數個突起部分之間的空間，且覆蓋複數個突起部分。在一個實施例中，第二材料層與複數個突起部分之複數個小平面直接接觸。在一個實施例中，第一材料為晶體矽，每個小平面為晶體矽之{111}平面，且第二材料為鍺、矽鍺、砷化鎵、銻化鋁、銻化鋁銦、銻化銦、砷化銦、磷化銦及氮化鎵之一者。在一個實施例中，每個突起部分具有金字塔形狀。在一個實施例中，在第一方向及垂直於第一方向的第二方向上以陣列排列複數個突起部分，且在第一方向及第二方向上的複數個突起部分之間距為50nm至1000nm。在一個實施例中，第一材料層為(001)矽晶圓，此(001)矽晶圓具有在第一方向及垂直於第一方向的第二方向上以陣列排列的複數個突起部分，第一方向與矽晶圓之[110]結晶方向之間的角度為約43°至約47°，且第二方向與矽晶圓之[101]結晶方向之間的角度為約43°至約47°，且第二材料為鍺、矽鍺、砷化鎵、銻化鋁、銻化鋁銦、銻化銦、砷化銦、磷化銦及氮化鎵之一者。在一個實施例中， 第一材料層為(110)矽晶圓，此(110)矽晶圓具有在矽晶圓之[110]結晶方向及矽晶圓之[101]結晶方向上以陣列排列的複數個突起部分，且第二材料為鍺、矽鍺、砷化鎵、銻化鋁、銻化鋁銦、銻化銦、砷化銦、磷化銦及氮化鎵之一者。
在一個實施例中，半導體基板包括：第一材料層，由第一材料製成且包括複數個空腔，其中空腔之各者具有倒金字塔形狀及在倒金字塔形狀之底部處會聚的複數個小平面，且相鄰空腔藉由嵌在第一材料層中的絕緣層彼此分離；以及第二材料層，由與第一材料不同的第二材料製成，填充複數個空腔，且覆蓋絕緣層。在一個實施例中，第二材料層與複數個空腔之複數個小平面直接接觸。在一個實施例中，第一材料為晶體矽，每個小平面為晶體矽之{111}平面，且第二材料為鍺、矽鍺、砷化鎵、銻化鋁、銻化鋁銦、銻化銦、砷化銦、磷化銦及氮化鎵之一者。在一個實施例中，半導體基板更包括安置在複數個空腔之間的絕緣層，在第一方向及垂直於第一方向的第二方向上以陣列排列複數個空腔，且在第一方向及第二方向上的絕緣層之相鄰圖案之間距為50nm至1000nm。在一個實施例中，絕緣層之圖案具有在垂直於第一方向及第二方向之一者的平面內且穿過複數個空腔之一者或多者的三角形形狀。在一個實施例中，第一材料層為(001)矽晶圓，此(001)矽晶圓具有在矽晶圓之[110]結晶方向及矽晶圓之[101]結晶方向上以陣列排列的複數個空腔，且第二材料為鍺、矽鍺、砷化鎵、銻化鋁、銻化鋁銦、銻化銦、砷化銦、磷化銦及氮化鎵之一者。
在一個實施例中，用於製造半導體基板的方法包括：在第一材料層中或上形成蝕刻遮罩層，其中第一材料層具有外部暴露的第一晶面；執行異向性蝕刻製程以蝕刻第一材料層之未被蝕刻遮罩層覆蓋的部分，以便移除外部暴露的第一晶面，以使得第一材料層提供藉由異向性蝕刻製程暴露的複數個第二晶面；以及在第一材料層之複數個第二晶面上形成第二材料，第二材料具有與第一材料層不同的晶格常數。在一個實施例中，方法更包括平坦化第二半導體材料以將剩餘第二材料轉換為第二材料層。在一個實施例中，方法更包括在第二材料層上的由第二材料製成的第三材料層。在一個實施例中，蝕刻遮罩層包括彼此間隔開且安置在第一材料層上的複數個圖案，且異向性蝕刻製程將第一材料層之上部部分轉換為複數個突起部分。在一個實施例中，蝕刻遮罩層包括嵌在第一材料層中的絕緣層，且異向性蝕刻製程將第一材料層之上部部分轉換為複數個空腔。在一個實施例中，第一材料為晶體矽，複數個第二晶面為晶體矽之(111)平面，且第二材料為鍺、矽鍺、砷化鎵、銻化鋁、銻化鋁銦、銻化銦、砷化銦、磷化銦及氮化鎵之一者。在一個實施例中，方法更包括對第二材料執行退火製程。
上文描述的術語「實施例」或「多個實施例」並不指示相同實施例或多個相同實施例，且提供以強調與其他實施例或多個實施例之特徵或特點不同的特定特徵或特點。本領域中的一般技術者應理解，上文描述的「實施例」 或「多個實施例」可視為能夠藉由彼此全部或部分地組合來實施，除非提供相反或矛盾的描述。
前文概述了數個實施例之特徵，使得熟習此項技術者可更好地理解本揭示案之態樣。熟習此項技術者應瞭解，可易於使用本揭示案作為設計或修改其他製程及結構的基礎以便實施本文所介紹的實施例之相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示案之精神及範疇，並且可在不脫離本揭示案之精神及範疇的情況下在本文中實施各種變化、取代及修改。
1B‧‧‧基底層
10B‧‧‧空腔
11‧‧‧凹口
R2‧‧‧區域
U1‧‧‧結晶方向
U2‧‧‧結晶方向
STI‧‧‧淺溝槽隔離

Claims (9)

  1. 一種半導體基板，包含：一第一材料層，由一第一材料製成且包括複數個突起部分，其中該些突起部分實質上沿一第一方向以及垂直於該第一方向之一第二方向排列成一陣列，該些突起部分之各者包括一尖端及在該尖端處會聚的複數個小平面，且相鄰之該些突起部分之相鄰的該些小平面彼此接觸；以及一第二材料層，由與該第一材料不同的一第二材料製成，填充於該些突起部分之間，且覆蓋該些突起部分。
  2. 如請求項1所述之半導體基板，其中：該第一材料為晶體矽，每個小平面為該晶體矽之一{111}平面，以及該第二材料為鍺、矽鍺、砷化鎵、銻化鋁、銻化鋁銦、銻化銦、砷化銦、磷化銦及氮化鎵之一者。
  3. 如請求項2所述之半導體基板，其中每個該些突起部分具有一金字塔形狀。
  4. 如請求項1所述之半導體基板，其中：該第一材料層為一(110)矽晶圓，該(110)矽晶圓具有在該矽晶圓之一[110]結晶方向及該矽晶圓之一[101]結晶方向上以一陣列排列的該些突起部分；以及該第二材料為鍺、矽鍺、砷化鎵、銻化鋁、銻化鋁銦、銻化銦、砷化銦、磷化銦及氮化鎵之一者。
  5. 一種半導體基板，包含：一第一材料層，由一第一材料製成且包括複數個空腔，其中該些空腔之各者具有一倒金字塔形狀及在該倒金字塔形狀之一底部處會聚的複數個小平面，且該些相鄰空腔藉由嵌在該第一材料層中的一絕緣層彼此分離；以及一第二材料層，由與該第一材料不同的一第二材料製成，填充該些空腔，且覆蓋該絕緣層。
  6. 如請求項5所述之半導體基板，其中該第二材料層與該些空腔之該些小平面直接接觸。
  7. 如請求項5所述之半導體基板，更包含安置在該些空腔之間的一絕緣層，其中：在一第一方向及垂直於該第一方向的一第二方向上以一陣列排列該些空腔，以及該第一方向及該第二方向上的該絕緣層之相鄰圖案之一間距為50nm至1000nm。
  8. 一種半導體基板的製造方法，該方法包含以下步驟：在一第一材料層中或上形成一蝕刻遮罩層，其中該第一材料層具有外部暴露的一第一晶面，且該蝕刻遮罩層包括彼此間隔開且安置在該第一材料層上的複數個圖案； 執行一異向性蝕刻製程以蝕刻該第一材料層之未被該蝕刻遮罩層覆蓋的部分，以移除外部暴露的該第一晶面，以使得該第一材料層具有藉由該異向性蝕刻製程暴露的複數個第二晶面，其中該異向性蝕刻製程將該第一材料層之一上部部分轉換為複數個突起部分；以及在該第一材料層之該些第二晶面上形成一第二材料，該第二材料具有與該第一材料層不同的一晶格常數。
  9. 一種半導體基板的製造方法，該方法包含以下步驟：在一第一材料層中或上形成一蝕刻遮罩層，其中該第一材料層具有外部暴露的一第一晶面，且該蝕刻遮罩層包括嵌在該第一材料層中的一絕緣層；執行一異向性蝕刻製程以蝕刻該第一材料層之未被該蝕刻遮罩層覆蓋的部分，以移除外部暴露的該第一晶面，以使得該第一材料層具有藉由該異向性蝕刻製程暴露的複數個第二晶面，其中該異向性蝕刻製程將該第一材料層之一上部部分轉換為複數個空腔；以及在該第一材料層之該些第二晶面上形成一第二材料，該第二材料具有與該第一材料層不同的一晶格常數。
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