KR20190038319A - 반도체 기판 및 그 제조 방법 - Google Patents

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Abstract

반도체 기판은 제1 재료로 제조되고 복수의 돌출부를 포함하는 제1 재료 층; 및 상기 제1 재료와는 상이한 제2 재료로 제조되고, 상기 복수의 돌출부 사이의 공간을 채우고, 상기 복수의 돌출부를 덮는 제2 재료 층을 포함한다. 상기 돌출부 각각은 팁 및 상기 팁에서 수렴하는 복수의 패싯을 포함하고, 인접한 돌출부의 인접한 패싯은 서로 접촉한다.

Description

반도체 기판 및 그 제조 방법{SEMICONDUCTOR SUBSTRATE AND METHOD OF MANUFACTURING THEREOF}
<우선권 주장 및 교차 참조>
본 출원은 "LATTICE-MISMATCHED SEMICONDUCTOR SUBSTRATE AND METHOD OF MANUFACTURING THEREOF(격자 부정합 반도체 기판 및 그 제조 방법)"라는 명칭의 2017년 9월 29일에 출원된 미국 가출원 제62/565,376호의 우선권을 주장하며, 그 전체 개시 내용은 참조로 본 명세서에 포함된다.
<배경>
실리콘과 비교하여, 게르마늄은 더 높은 전자 및 홀 이동성을 제공하고, 보다 낮은 밴드 갭을 갖는다. 따라서, 게르마늄으로 제조된 반도체 디바이스는 실리콘으로 제조된 반도체 디바이스와 비교하여 더 빠른 속도를 가지며 소비 전력이 더 적다. 그러나, 2인치가 넘는 크기를 갖는 게르마늄 웨이퍼는 일반적으로 이용 가능하지 않다. 게르마늄 웨이퍼에 대한 하나의 대안은 베이스 기판 또는 지지 기판 상에 게르마늄 층을 성장시켜 게르마늄 층의 크기가 게르마늄 층이 성장하는 베이스 기판의 크기와 동일하게 될 수 있도록 하는 것이다. 게르마늄 층을 성장시키기 위해 대형 베이스 기판, 예를 들어 12인치 실리콘 웨이퍼가 사용되는 경우, 게르마늄 층은 양산용 반도체 제조 장비와 호환 가능한 12인치 크기를 가질 수 있다. 그러나, 평탄화된 표면을 갖는 일반적인 실리콘 웨이퍼와 그 위에 성장한 게르마늄 층 사이의 격자 부정합(lattice mismatch)으로 인하여, TDD(threading dislocation defect) 레벨이 높아지며, 이는 게르마늄 층으로 제조된 반도체 디바이스의 성능을 저하시킨다.
본 개시의 양태들은 첨부된 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 피처들이 일정한 비율로 그려지지 않는다는 것을 알 수 있다. 실제로, 다양한 피처의 치수는 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1a는 실리콘의 결정면을 도시한다.
도 1b는 실리콘의 결정면을 도시한다.
도 1c는 실리콘의 결정면을 도시한다.
도 2는 본 개시의 실시 예에 따른 반도체 기판의 평면도를 도시한다.
도 3은 도 2에 도시된 반도체 기판의 영역(R1)에 위치한 돌출부(protrusion)들의 분해된 3차원 도면을 도시한다.
도 4는 반도체 기판의 영역(R1)에서의 베이스 층의 평면도를 나타낸다.
도 5는 도 3에 도시된 I-I' 선을 따라 취해진 반도체 기판의 영역(R1)의 단면도를 도시한다.
도 6은 도 3에 도시된 II-II' 선을 따라 취해진 반도체 기판의 영역(R1)의 단면도를 도시한다.
도 7은 도 3에 도시된 III-III' 선을 따라 취해진 반도체 기판의 영역(R1)의 단면도를 도시한다.
도 8은 본 개시의 실시 예에 따른, 반도체 기판 내에 매립된(embedded) 복수의 돌출부를 제조하는데 사용되는 에칭 마스크 층의 평면도를 도시한다.
도 9는 도 8에 도시된 패턴의 돌출부 및 치수를 에칭하는데 사용되는 에칭 마스크 층의 패턴의 평면도를 도시한다.
도 10은 도 8에 도시된 영역(R1)의 에칭 마스크 층의 패턴의 평면도를 도시한다.
도 11은 본 개시의 실시 예에 따른 반도체 기판을 제조하는 방법의 공정 단계를 도시한다.
도 12는 본 개시의 실시 예에 따른 반도체 기판을 제조하는 방법의 공정 단계를 도시한다.
도 13은 본 개시의 실시 예에 따른 반도체 기판을 제조하는 방법의 공정 단계를 도시한다.
도 14는 본 개시의 실시 예에 따른 반도체 기판을 제조하는 방법의 공정 단계를 도시한다.
도 15는 본 개시의 실시 예에 따른 반도체 기판을 제조하는 방법의 공정 단계를 도시한다.
도 16은 본 개시의 실시 예에 따른, 반도체 기판을 형성하기 위한 베이스 층의 돌출부의 3차원 도면을 도시한다.
도 17은 본 개시의 실시 예에 따라, 반도체 기판에 매립된 복수의 돌출부를 제조하기 위해 사용되는 베이스 층을 오버레이(overlay)하는 에칭 마스크 층의 평면도를 도시한다.
도 18은 본 개시의 실시 예에 따른, 반도체 기판을 형성하기 위한 베이스 층의 돌출부의 3차원 도면을 도시한다.
도 19는 본 개시의 실시 예에 따른, 반도체 기판을 형성하기 위한 베이스 층의 돌출부의 3차원 도면을 도시한다.
도 20은 본 개시의 실시 예에 따른 반도체 기판의 평면도를 도시한다.
도 21은 도 20에 도시된 반도체 기판의 영역(R2)에 위치한 캐비티(cavity)의 분해된 3차원 도면을 도시한다.
도 22는 반도체 기판의 영역(R2)에서의 베이스 층의 평면도를 도시한다.
도 23은 도 21에 도시된 Ⅳ-Ⅳ' 선을 따라 취해진 반도체 기판의 영역(R2)의 단면도를 도시한다.
도 24는 도 21에 도시된 V-V' 선을 따라 취해진 반도체 기판의 영역(R2)의 단면도를 도시한다.
도 25는 도 21의 Ⅵ-Ⅵ' 선을 따라 취해진 반도체 기판의 영역(R2)의 단면도를 도시한다.
도 26은 본 개시의 일부 실시 예에 따라 베이스 층에 캐비티를 제조하는데 사용되는 베이스 층에 매립된 STI(shallow trench isolation)의 평면도를 도시한다.
도 27은 도 26에 도시된 영역(R2)에서의 STI의 일부의 평면도를 도시한다.
도 28은 본 개시의 실시 예에 따른 반도체 기판을 제조하는 방법의 공정 단계를 도시한다.
도 29는 본 개시의 실시 예에 따른, 반도체 기판을 제조하는 방법의 공정 단계를 도시한다.
도 30은 본 개시의 실시 예에 따른 반도체 기판을 제조하는 방법의 공정 단계를 도시한다.
도 31은 본 개시의 실시 예에 따른 반도체 기판을 제조하는 방법의 공정 단계를 도시한다.
도 32는 본 개시의 실시 예에 따른, 반도체 기판을 제조하는 방법의 공정 단계를 도시한다.
다음의 개시는 제공된 주제(subject matter)의 상이한 피처를 구현하기 위한 많은 상이한 실시 예 또는 예를 제공한다. 본 개시를 간단히 하기 위해 컴포넌트 및 배열의 특정 예가 아래에 설명된다. 이들은 물론 예일 뿐 제한하려는 것은 아니다. 예를 들어, 이하의 설명에서 제2 피처 위에(over) 또는 제2 피처 상에(on) 제1 피처를 형성하는 것은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시 예들을 포함할 수 있으며, 또한 추가 피처가 제1 피처 및 제2 피처 사이에 형성되어, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있는 실시 예들을 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료성을 위한 것이며, 그 자체로 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내지는 않는다.
또한, "아래에(beneath)", "아래에(below)", "하부에(lower)", "위에(above)" "상부에(upper)" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시된 바와 같이 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)간의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위뿐만 아니라 사용 또는 작동 중인 구조의 상이한 방위를 포함하도록 의도된다. 구조는 달리 지향될 수도 있고(90도 회전되거나 다른 방향으로 회전될 수도 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어(descriptor)는 이에 따라 유사하게 해석될 수 있다.
본 개시에서, 하나의 패턴/층/구조/표면/방향이 다른 패턴/층/구조/표면/방향에 실질적으로 수직이라는 것은 그 2개의 패턴/층/구조/표면/방향이 서로 수직인 것을 의미하거나, 그 2개의 패턴/층/구조/표면/방향이 서로 수직인 것으로 구성되도록 의도되었으나, 불완전하거나 바람직하지 않은 설계, 제조 및 측정 상태에 의해 초래되는 설계, 제조, 측정 오차/마진으로 인하여 완벽하게 서로 수직이 아닐 수 있다는 것을 의미한다는 것을 이해해야 한다.
본 개시에서, 하나의 패턴/층/구조/표면/방향이 다른 패턴/층/구조/표면/방향에 실질적으로 평행이라는 것은 그 2개의 패턴/층/구조/표면/방향이 서로 평행한 것을 의미하거나, 그 2개의 패턴/층/구조/표면/방향이 서로 평행한 것으로 구성되도록 의도되었으나, 불완전하거나 바람직하지 않은 설계, 제조 및 측정 상태에 의해 초래되는 설계, 제조, 측정 오차/마진으로 인하여 완벽하게 서로 평행이 아닐 수 있다는 것을 의미한다는 것을 이해해야 한다.
본 개시에서, 파라미터의 값을 기술하는데 사용되는 "약(about)" 또는 "대략(approximately)"은 설계 오차/마진, 제조 오차/마진, 측정 오차 등이 고려될 때, 파라미터가 기술된 값과 동일하거나 파라미터가 기술된 값의 특정 범위 내에 있다는 것을 의미한다. 이러한 설명은 당업자에게 인식될 수 있어야 한다.
다양한 실시 예에 따르면, 본 개시는 일반적으로 이종(hetero) 구조를 갖는 격자 부정합 반도체 기판 및 그 제조 방법에 관한 것이다. 일부 실시 예에 따른 반도체 기판은 평면 FET(planar field effect transistor), FinFET(fin FET), 및 GAA(gate-all-around) FET 또는 측면 나노와이어(lateral nanowire) FET를 포함하는 반도체 디바이스를 제조하는데 사용될 수 있으나 이에 한정되지는 않는다. FinEFT를 제조하기 위해 반도체 기판이 사용되는 경우, 핀은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 반도체 기판에 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 및 자기 정렬 공정을 결합하여, 예를 들어 단일의 직접 포토리소그래피 공정을 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일 실시 예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기 정렬 공정을 사용하여 패터닝된 희생 층과 함께 형성된다. 희생 층은 그 후 제거되고 잔여 스페이서는 그 후 핀을 패터닝하는데 사용될 수 있다. 반도체 기판이 GAA FET를 제조하는데 사용되는 경우에, GAA FET의 구조는 임의의 적합한 방법에 의해 반도체 기판 내에 패터닝될 수 있다. 예를 들어, 구조는 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 및 자기 정렬 공정을 결합하여, 예를 들어 단일의 직접 포토리소그래피 공정을 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일 실시 예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기 정렬 공정을 사용하여 패터닝된 희생 층과 함께 형성된다. 희생 층은 그 후 제거되고 잔여 스페이서는 그 후 GAA 구조를 패터닝하는데 사용될 수 있다.
반도체 디바이스 또는 집적 회로를 제조하는데 있어서 기판으로서 널리 사용되어 온 실리콘 기판은 단결정 실리콘으로 제조된다. 이 분야에서 통상의 지식을 가진 자는, 본 출원에 사용된 반도체 기판이 예로서 아래에서 설명될 실리콘 기판/웨이퍼에 한정되지 않아야 한다는 것을 이해해야 한다. 다른 실시 예에서, 반도체 기판/웨이퍼는 게르마늄 또는 III-V족 반도체 재료과 같은 다른 반도체 재료를 포함하거나 필수적으로 이들로 구성될 수 있다.
도 1a 내지 도 1c는 실리콘과 같은 Ⅳ족 재료를 포함하는 단결정 재료의 결정면의 3개의 배향을 도시한다.
결정질(crystalline) 실리콘에서, 고체를 구성하는 원자는 주기적으로 배열된다. 전체 고체에 걸쳐 주기적 배열이 존재하는 경우, 그 물질은 단결정으로 형성된 것으로 정의된다. 고체가 무수한 단결정 영역으로 구성되면, 고체는 다결정 재료로 불린다. 결정 내의 원자의 주기적인 배열은 일반적으로 "격자(lattic)"라고 불린다. 결정 격자는 또한 전체 격자를 대표하는 체적을 포함하며, 결정 전반에 걸쳐 규칙적으로 반복되는 단위 셀(unit cell)이라고 불린다. 예를 들어, 실리콘은 다이아몬드 입방 격자 구조를 가지며, 두 개의 상호 침투 면심 입방 격자(interpenetrating face-centered cubic lattice)로 표현될 수 있다. 따라서 입방 격자를 분석하고 시각화하는 단순성을 실리콘 결정의 특성으로 확장할 수 있다. 본 명세서의 설명에서, 실리콘 결정의 다양한 평면, 특히 (100), (110) 및 (111) 평면에 대한 언급이 이루어질 것이다. 이들 평면은 주 결정질 축에 대한 실리콘 원자의 평면의 방향을 정의한다. 수(abc)는 밀러 지수(Miller index)로 지칭되며 실리콘의 결정면이 주요 결정질 축과 교차하는 지점의 역수로부터 결정된다.
도 1a에서, 실리콘의 결정면(CP1)은 단위 거리에서 A축과 교차하며 B축 또는 C축과 교차하지 않는다. 따라서, 이러한 유형의 결정질 실리콘의 배향은 (100)으로 표시된다. 도 1b에서, 실리콘의 결정면(CP2)은 단위 거리에서 A축 및 B축과 교차하며 C축과 교차하지 않는다. 따라서, 이러한 유형의 결정질 실리콘의 배향은 (110)으로 표시된다. 도 1c에서, 실리콘의 결정면(CP3)은 단위 거리에서 A축, B축 및 C축과 교차한다. 따라서, 이러한 유형의 결정질 실리콘의 배향은 (111)로 표시된다.
특히, 입방 결정의 임의의 주어진 평면에 대하여 5개의 다른 등가(equivalent) 평면이 있다. 따라서, 결정의 기본 단위 셀을 포함하는 입방체의 6개의 면은 모두 (100) 평면으로 간주된다. 표기 {abc}는 모든 6개의 등가 (abc) 평면을 나타낸다. 설명을 통해, [100], [110] 및 [111] 방향과 같은 결정학적 방향에 대해서도 언급할 것이다. 이들은 각각의 평면에 대한 법선 방향으로 정의된다. 예를 들어 [100] 방향은 (100) 평면에 수직인 방향이다. 유사하게, 임의의 주어진 결정학적 방향에 대해 5개의 다른 등가 방향이 있다. 표기 <abc>는 모든 6개의 등가 방향을 나타낸다.
상기 설명은 예로서 실리콘을 사용한다. 본 개시는 이에 한정되지는 않는다. 당업자는 단일 결정 재료가 게르마늄 또는 임의의 III-V족 반도체 재료를 또한 지칭한다는 것을 이해해야 한다.
도 2는 본 개시의 실시 예에 따른 반도체 기판의 평면도이다.
도면을 참조하면, 본 개시의 실시 예에 따른 반도체 기판은 베이스 층(1), 상기 베이스 층(base layer)(1) 상에 배치된 중간 층(interlayer)(2) 및 상기 중간 층(2) 상에 배치된 상부 층(upper layer)(3)을 포함한다.
반도체 기판은 기판으로서 작용할 수 있고, 기판에 기초하여 반도체 디바이스(도시되지 않음) 또는 집적 회로(도시되지 않음)가 산화, 리소그래피, 에칭, 금속 또는 유전체 막과 같은 박막의 퇴적, 및 CMP(chemical-mechanical polishing)와 같은 평탄화를 포함하는(이에 한정되지 않음) 일련의 반도체 제조 공정에 의해 제조될 수 있다.
도면을 참조하면, 일부 실시 예에서, 베이스 층(1)은 도 1a 내지 도 1c에 도시된 것과 동일하거나 유사한 결정 격자를 갖는 결정 재료이다. 일부 실시 예에서, 베이스 층(1)은 단결정 실리콘과 같은 결정 반도체이다. 일부 실시 예에서, SOI(실리콘-on-insulator) 웨이퍼의 산화물(oxide) 층 및 핸들(handle) 층은 도면에 도시되지 않았지만, 베이스 층(1)은 SOI 웨이퍼의 디바이스 층이다. 일부 실시 예에서, SOI 웨이퍼의 디바이스 층은 단결정 실리콘과 같은 결정 반도체로 제조된다. 일부 실시 예에서, 베이스 층(1)은 비정질 또는 다결정 재료로 제조될 수 있거나 베이스 층(1)을 형성하는 재료와는 상이한 다른 단결정 재료(도시되지 않음)로 제조될 수 있는 하나 이상의 층(도시되지 않음) 상에 배치된 단결정 실리콘과 같은 결정 반도체이다. 그러나, 본 개시는 이에 한정되지는 않는다.
도 2를 참조하면, 베이스 층(1)은 일부 실시 예에 따라 노치(11)를 포함하는 웨이퍼 형상을 갖는다. 일부 실시 예에 따르면, (X축과 Y축이 서로 직교하는) X-Y 좌표계에 의해 정의되는 평면도에서, 베이스 층(1)의 결정학적 방향(U1), 즉 노치(11)로부터 베이스 층(1)의 중심까지의 방향, 또는 노치(11)를 통과하는 직경 방향을 따르는 방향은 결정학적 방향 <110> 또는 결정학적 방향 <110>에 실질적으로 평행이고, 노치(11)를 통과하고 결정학적 방향(U1)에 수직인 베이스 층(1)의 결정학적 방향(U2)은 또다른 결정학적 방향 <110> 또는 또다른 결정학적 방향 <110>에 실질적으로 평행이다. 일부 실시 예에서, 베이스 층(1)은 X-Y 좌표계에 의해 정의된 평면에 평행이거나 실질적으로 평행인 {100} 평면을 가진다.
일부 실시 예에 따르면, X축과 결정학적 방향(U1) 사이의 각도(α)는 약 135°(또는 약 45°, 여각 135°)이다. 다른 실시 예에서, X축과 결정학적 방향(U1) 사이의 각도(α)는 약 125° 내지 약 145°(또는 약 35°, 여각 145° 내지 약 55°, 여각 125°)이다. 본 개시는 이에 한정되지 않는다.
도 2를 참조하면, 베이스 층(1)은 일부 실시 예에 따라 어레이로 배열된 복수의 돌출부(10)를 포함한다. 복수의 돌출부(10)의 에지(또는 경계)는 실시 예에 따라 X축 또는 Y축에 실질적으로 평행하다.
도 3은 도 2에 도시된 반도체 기판의 영역(R1)에 위치한 복수의 돌출부(10)중 제1 내지 제4 돌출부(P20, P30, P40, 및 P50)를 포함하는 돌출부의 분해된 3차원 뷰를 도시한다. 도 4는 반도체 기판의 영역(R1)에 있어서의 베이스 층(1)의 평면도이다. 도 5는 도 3에 도시된 I-I' 선을 따라 취해진 반도체 기판의 영역(R1)의 단면도이다. 도 6은 도 3에 도시된 II-II' 선을 따라 취해진 반도체 기판의 영역(R1)의 단면도이다. 도 7은 도 3에 도시된 바와 같이, 제1 돌출부(P20)의 인접한 패싯(facet)의 공통 에지와 제4 돌출부(P40)의 인접한 패싯의 공통 에지를 통과하는 대각선 방향으로 Ⅲ-Ⅲ' 선을 따라 취해진 반도체 기판의 영역(R1)의 단면도를 도시한다.
도면을 참조하면, 제1 돌출부(P20)와 제2 돌출부(P30)는 X축으로 배열되고, 제3 돌출부(P40)와 제4 돌출부(P50)는 X축으로 배열되고, 제1 돌출부(P20)와 제3 돌출부(P40)는 Y축으로 배열되고, 제2 돌출부(P30) 및 제4 돌출부(P50)는 Y축으로 배열된다. Z축은 X축과 Y축에 수직인 축이다. 일부 실시 예에서, Z축은 결정학적 방향 <100>을 따르거나 결정학적 평면 <100>에 실질적으로 평행하다.
제1 돌출부(P20)는 제1 팁(20)에서 수렴하는 4개의 패싯(21 내지 24)을 가지며, 제2 돌출부(P30)는 제2 팁(30)에서 수렴하는 4개의 패싯(31 내지 34)을 가지며, 제3 돌출부(P40)는 제3 팁(40)에 수렴하는 4개의 패싯(41 내지 44)을 가지며, 제4 돌출부(P50)는 제4 팁(50)에서 수렴하는 4개의 패싯(51 내지 54)을 가진다. 제1 내지 제4 돌출부(P20, P30, P40, 및 P50)의 베이스는 일부 실시 예에서 X-Y 좌표계에 실질적으로 평행하고, 도 5 및 도 6에 도시된 단면도에서 평면(Z1)으로 표시된다. 일부 실시 예에서, 제1 내지 제4 돌출부(P20, P30, P40, 및 P50)의 베이스 또는 평면(Z1)은 베이스 층(1)의 {100} 평면과 일치한다. 일부 실시 예에서, 각 돌출부(10)는 피라미드 형상을 가지고 각각의 패싯은 삼각형 형상을 갖는다. 그러나, 본 개시는 이에 한정되지 않는다.
일부 실시 예에서, 2개의 인접한 돌출부(10)의 인접한 패싯은 서로 접촉하여, 베이스 층(1)의 어떠한 {100} 평면도 돌출부로부터 또는 돌출부(10) 사이에서 노출되지 않는다. 일부 실시 예에서, (돌출부(10)가 형성된 베이스 층(1)의 중심 영역을 둘러싸는 베이스 층(1)의 주변 영역을 포함하지 않는) 베이스 층(1)의 {111} 평면만 중간 층(2)과 접촉한다.
일부 실시 예에서, 제1 내지 제4 돌출부(P20, P30, P40, 및 P50) 중 인접한 두 개는 공통 에지를 가지고, 공통 에지에서 제1 내지 제4 돌출부(P20, P30, P40, 및 P50)의 인접한 패싯이 수렴한다. 일부 실시 예에서, 제1 내지 제4 돌출부(P20, P30, P40, 및 P50) 중 인접한 두 개의 공통 에지는 X축 또는 Y축에 실질적으로 평행하다.
예를 들어, 제1 돌출부(P20)의 패싯(24) 및 제3 돌출부(P40)의 패싯(42)의 공통 에지를 통과하거나 제2 돌출부(P20)의 패싯(34) 및 제4 돌출부(P50)의 패싯(52)의 공통 에지를 통과하는 제1 라인(L1)은 X축에 평행하다. 제1 돌출부(P20)의 패싯(23) 및 제2 돌출부(P30)의 패싯(31)의 공통 에지를 통과하거나 제3 돌출부(P40)의 패싯(43) 및 제4 돌출부(P50)의 패싯(51)의 공통 에지를 통과하는 제2 라인(L2)은 Y축에 평행하다.
일부 실시 예에서, 제1 내지 제4 돌출부(P20, P30, P40, 및 P50)의 각 패싯은 {111} 결정면이다. 그러나, 본 개시는 이에 한정되지 않는다.
도 5를 참조하면, 제1 돌출부(P20) 및 제2 돌출부(P30)의 X축으로의 제1 피치(b1)는 X축에서의 제1 팁(20)과 제2 팁(30) 사이의 거리인 것으로 정의되고, 제1 돌출부(P20) 및 제2 돌출부(P30)의 깊이(또는 높이)(b2)는 Z축에서의 제1 팁(20)(또는 제2 팁(30))과 그 베이스(또는 평면(Z1)) 사이의 거리인 것으로 정의된다. 일부 실시 예에서,
Figure pat00001
이 만족되고, 이 경우에, 패싯(23)(또는 패싯(31))과 제1 돌출부(P20)(또는 제2 돌출부(P30))의 사이의 제1 각(θ1)은 약 54.7°이다. 본 개시는 이에 한정되지는 않는다. 다른 실시 예에서, 제1 각(θ1)은 제조 중에 공정 변화로 인해 약 45° 내지 약 59°이다.
일부 실시 예에서, 제1 피치(b1)는 약 50nm 내지 약 1000nm이다. 본 개시는 이에 한정되지 않으며, 제1 피치(b1)는 설계 세부 사항에 따라 수정될 수 있다.
도 6을 참조하면, Y축으로의 제2 돌출부(P30) 및 제4 돌출부(P50)의 제2 피치(b3)는 Y축에서의 제2 팁(30)과 제4 팁(40) 사이의 거리인 것으로 정의되고, 제2 돌출부(P30) 및 제4 돌출부(P50)의 깊이(또는 높이)(b4)는 Z축에서의 제2 팁(30)(또는 제4 팁(50)) 및 그 베이스(또는 평면(Z1)) 사이의 거리인 것으로 정의된다. 일부 실시 예에서,
Figure pat00002
이 만족되며, 이 경우에, 패싯(34)(또는 패싯(52)) 및 제2 돌출부(P30)(또는 제4 돌출부(P50))의 베이스 사이의 제2 각(θ2)은 약 54.7°이다. 본 개시는 이에 한정되지는 않는다. 다른 실시 예에서, 제2 각(θ2)은 제조 중에 공정 변화로 인해 약 45° 내지 약 59°이다. 일부 실시 예에서, 제1 각(θ1) 및 제2 각(θ2)은 서로 동일하거나 실질적으로 동일하다. 다른 실시 예에서, 제1 각(θ1) 및 제2 각(θ2)은 서로 실질적으로 상이하다.
일부 실시 예에서, 제2 피치(b3)는 약 50nm 내지 약 1000nm이다. 본 개시는 이에 한정되지 않으며, 제2 피치(b3)는 설계 세부 사항에 따라 수정될 수 있다. 일부 실시 예에서, 제1 피치(b1) 및 제2 피치(b2)는 서로 동일하다. 다른 실시 예에서, 제1 피치(b1) 및 제2 피치(b2)는 서로 상이할 수 있다.
도 7을 참조하면, 대각선 방향으로 제1 돌출부(P20) 및 제4 돌출부(P50)의 대각선 피치(d1)는 제1 피치(b1)가 제2 피치(b3)와 동일한 경우
Figure pat00003
이다. 따라서, 제1 돌출부(P20)의 2개의 패싯의 공통 에지(224 또는 222)(또는 제4 돌출부(P40)의 2개의 패싯의 공통 에지(552 또는 554))과 제1 돌출부(P20)(또는 제4 돌출부(P50))의 베이스 사이의 제3 각(θ3)은 약 45°이다. 본 개시는 이에 한정되지는 않는다. 다른 실시 예에서, 제3 각(θ3)은 제조 중에 공정 변화로 인해 약 35°내지 약 55°이다.
도 2, 도 3 및 도 5 내지 도 7을 참조하면, 반도체 기판은, 베이스 층(1) 상에 배치되고 베이스 층(1)의 인접한 돌출부(10) 사이의 공간을 채우며 베이스 층(1)의 복수의 돌출부(10)의 팁을 덮는 중간 층(2), 및 중간 층(2) 상에 배치된 상부 층(3)을 포함한다.
일부 실시 예에 따르면, 중간 층(2)은 베이스 층(1)을 형성하기 위해 사용된 것과는 상이한 재료로 제조되며 베이스 층(1) 상에 직접 형성된다. 중간 층(2)은 복수의 돌출부(10)에 상보적인 구조를 가지므로, 중간 층(2) 및 베이스 층(1)은 그 사이의 계면에서 이종-접합(hetero-junction)을 갖는 이종 구조를 형성한다.
일부 실시 예에 따르면, 상부 층(3)은 중간 층(2) 상에 직접 형성된다. 일부 실시 예에서, 중간 층(2) 및 상부 층(3)은 동일한 재료로 제조된다. 일부 실시 예에서, 반도체 기판은 중간 층(2)과 상부 층(3) 사이에 추가적인 하나 이상의 층(도시되지 않음)을 더 포함한다. 추가적인 하나 이상의 층은 만일 포함된다면, 인접한 층과 접촉하는 평탄화된 표면을 가지며, 중간 층(2) 및 상부 층(3)을 형성하는데 사용되는 동일한 재료로 제조된다.
일부 실시 예에 따르면, 베이스 층(1)을 형성하기 위한 재료는 II족, III족, IV족, V족 및/또는 VI족 원소, 및/또는 예를 들어 실리콘, 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물, 인듐 비화물, 인듐 인화물, 및 갈륨 질화물으로 구성된 그룹으로부터 선택된 그 화합물을 포함하거나, 필수적으로 이들로 구성될 수 있다. 일부 실시 예에 따르면, 중간 층(2)을 형성하기 위한 반도체 기판의 재료는 베이스 층(1)을 형성하기 위해 사용된 재료와는 상이하며, II족, III족, IV족, V족 및/또는 VI족 원소, 및/또는 예를 들어 실리콘, 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물, 인듐 비화물, 인듐 인화물, 및 갈륨 질화물으로 구성된 그룹으로부터 선택된 그 화합물을 포함하거나, 필수적으로 이들로 구성될 수 있다.
일부 실시 예에 따르면, 베이스 층(1)이 실리콘을 포함하거나 실리콘으로 필수적으로 구성되는 경우에, 중간 층(2) 및 상부 층(3)은 게르마늄을 포함하거나 필수적으로 게르마늄으로 구성된다. 그러나, 본 개시는 이에 한정되지 않는다.
일부 실시 예에서, 불순물은 반도체 기판의 상부 부분이 반도체 디바이스 또는 집적 회로를 제조하기에 적합한 N형 또는 P형이 되도록, 반도체 기판의 중간 층(2) 및 그 상부의 다른 층(들)에 도핑된다.
다른 실시 예에서, 반도체 기판의 중간 층(2) 및 그 상부의 다른 층(들)은 진성(intrinsic)이다. 이 경우, 반도체 기판의 상부 부분은 불순물을 도핑하여 반도체 디바이스 또는 집적 회로를 제조하는 동안에 반도체 기판의 상부 부분을 N형 또는 P형으로 변환할 수 있다.
일부 실시 예에 따르면, 중간 층(2) 및 그 상부를 포함하는 반도체 기판의 층들은 동일한 재료로 제조되지만, 상이한 공정으로 제조된다. 일부 실시 예에서, 상이한 공정들은 동일한 공정 조건(즉, 동일한 레시피)을 포함하지만, 별도로 수행되어, CMP와 같은 평탄화를 포함하지만 이에 제한되지 않는 다른 공정이 상이한 공정들 사이에서 수행될 수 있게 한다. 다른 실시 예에서, 상이한 공정은 상이한 레시피가 그 사이의 다른 공정을 갖거나 갖지 않고 순차적으로 수행되는지 여부에 관계없이 상이한 성장 레시피를 의미한다. 일부 실시 예에서, 중간 층(2) 및 그 상부를 포함하는 반도체 기판의 에피택셜 층은 예를 들어 SEM(scanning electron microscope) 또는 TEM(transmission electron microscope)에 의해 검사되더라도 그들 사이의 경계가 명확하지 않도록 서로 통합된다. 다른 실시 예에서, 중간 층(2) 및 그 상부를 포함하는 반도체 기판의 층들 중 일부는 서로 통합되지만, 예를 들어 SEM 또는 TEM에 의해 검사된다면 그 사이의 계면이 구별될 수 있다. 일부 실시 예에 따르면, 복수의 돌출부(10)의 팁으로부터 반도체 기판의 외부 표면까지 결정된, 중간 층(2) 및 그 상부를 형성하기 위한 재료의 두께(t1)는 약 100nm 내지 약 2000nm이지만, 본 개시는 이에 한정되는 것은 아니다.
전술한 바와 같이, 베이스 층(1)은 {111} 결정학적 평면인 패싯을 가진 복수의 돌출부(10)를 포함하고, 중간 층(2) 및 그 상부를 형성하기 위해 베이스 층(1) 상에 성장한, 즉, 베이스 층(1)의 {111} 결정학적 평면 상에 직접 성장한 재료는 베이스 층(1)을 형성하기 위한 재료와는 상이하다. 따라서, 베이스 층(1)과 중간 층(2)의 계면에서 격자 부정합이 존재한다.
일부 실시 예에 따르면, 베이스 층(1)과 중간 층(2) 사이의 계면은 실질적으로 {111} 결정면이기 때문에, {111} 결정면으로부터 생기는 격자 부정합에서 기인한 전위(dislocation)가 만일 중간 층(2)에 존재한다면 주로 <110> 방향을 따라 그리고 2개의 인접한 돌출부(10)의 {111} 결정학적 평면 사이에 전파된다. 전위 전파 패턴을 "테일러 패턴(Taylor pattern)"이라고 부른다. 테일러 패턴은 격자 부정합 반도체 층 사이의 변형(strain)을 완화하고 2개의 {111} 결정학적 평면 사이에 삽입된 영역 내부의 전위를 구속(restrain)하는 데 도움이 된다. 이 경우, 전위가 중간 층(2)에 존재한다면 인접하는 돌출부(10) 사이의 공간에서 실질적으로 구속된다. 따라서, 전위는 중간 층(2)에 존재한다면 복수의 돌출부(10)의 팁 위의 공간으로 전파되지 않을 것이다. 일부 실시 예에서, 중간 층(2)에 전위가 존재하고 다수의 돌출부(10)의 팁 위의 공간으로 전파되면, 이러한 전위의 수는 인접한 돌출부(10) 사이의 공간에 구속된 전위의 수보다 상당히 더 작다. 따라서, 중간 층(2)의 상부 부분은 실질적으로 전위가 없다. 따라서, 중간 층(2) 상에 성장한 상부 층(3)은 또한 실질적으로 전위가 없기 때문에, 반도체 디바이스 또는 집적 회로가 그 위에 또는 그 내부에 형성될 수 있게 하여 향상된 성능을 가질 수 있다.
일부 실시 예에서, 상부 층(3)은 생략될 수 있다. 이 경우, 반도체 기판은, 베이스 층(1)과, 베이스 층(1)의 격자 상수와는 상이한 격자 상수를 갖는 재료로 제조된 층(2)을 포함한다. 따라서, 층(2)은 반도체 기판의 외부 층이며, 반도체 디바이스 또는 집적 회로는 층(2)의 상부 부분 내에 또는 상부 부분 상에 제조될 수 있다.
도 8은 본 개시의 일부 실시 예에 따라, 반도체 기판에 매립된 전술한 복수의 돌출부를 제조하는데 사용되는 에칭 마스크 층(HM1)의 평면도를 도시한다. 도 9는 도 8에 도시된 에칭 마스크 층(HM1)의 하나의 패턴(12)의 치수 및 제1 돌출부(P20)를 에칭하기 위한 에칭 마스크 층(HM1)의 하나의 패턴(12)의 평면도를 도시한다. 도 10은 도 8에 도시된 영역(R1)에서 에칭 마스크 층(HM1)의 패턴(12)의 평면도를 도시한다. 설명의 편의상, 도 8에서 영역(R1)의 에칭 마스크 층(HM1)의 패턴(12)은 제1 내지 제4 돌출부(P20, P30, P40, 및 P50) 상에 중첩된다.
일부 실시 예에 따르면, 에칭 마스크 층(HM1)은 습식 에칭 공정과 같은 에칭 공정이 수행될 때 베이스 층(1)의 에칭 저항에 비해 비교적 더 높은 에칭 저항을 갖는 재료로 제조된다. 일부 실시 예에서, 에칭 마스크 층(HM1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 또는 임의의 다른 적절한 재료로 제조된다. 에칭 마스크 층(HM1)은 포토리소그래피 공정에 의해 마스크 층을 패터닝한 후 에칭 공정에 의해 형성될 수 있다.
도면을 참조하면, 에칭 마스크 층(HM1)은 일부 실시 예에 따라 어레이로 배열된 복수의 패턴(12)을 포함한다. 일부 실시 예에 따르면, X축으로의 패턴(12)의 피치는 복수의 돌출부(10)의 제1 피치(b1)와 동일하고, Y축으로의 패턴(12)의 피치는 복수의 돌출부(10)의 제2 피치(b3)와 동일하다.
일부 실시 예에 따르면, 복수의 돌출부(10)의 ({111} 평면에 의해 수렴된 것을 지칭하는) 팁은 X-Y 좌표계에서 에칭 마스크 층(HM1)의 각각의 패턴(12)과 오버랩된다.
일부 실시 예에 따르면, 패턴(12)은 정사각형 형상 또는 직사각형 형상을 갖는다. 다른 실시 예에서, 패턴(12)은 원형 형상, 다각형 형상, 다이아몬드 형상 또는 삼각형 형상을 갖는다. 그러나, 본 개시는 이에 한정되지 않는다.
패턴(12)이 정사각형 형상 또는 직사각형 형상을 가지는 경우, 패턴의 변은 X축 또는 Y축에 실질적으로 평행하거나 실질적으로 수직일 수 있다. 그러나, 본 개시는 이에 한정되지 않는다. 다른 실시 예에서, 패턴(12)의 변은 X축 또는 Y축에 대해 경사질 수 있다. 예를 들어, 패턴(12)의 변은 X축 또는 Y축에 대해 135° 또는 45°로 경사질 수 있다. 일부 실시 예에서, X축 또는 Y축에 대한 패턴(12)의 변의 경사각(β)은 45°- β1 <β < 45°+ β2를 만족한다. α와 β는 α+β=180°을 만족한다. 여기서, β1 및 β2는 돌출부(P20)의 하부 에지의 폭에 대한 변의 폭(X1) 및 폭(Y1)에 의해 결정된다. 비-제한적인 예로서, 패턴(12)의 변의 폭(X1, Y1)이 10nm이고 돌출부(P20)의 각 하부 에지의 폭(Y11)이 300nm인 경우, β1 및 β2 각각은 약 2°이다.
패턴(12)이 정사각형 형상 또는 직사각형 형상을 갖는 경우, 패턴(12)의 한 변의 폭(X1)과 패턴(12)의 다른 변의 폭(Y1)의 비는 1:10 내지 10:1이다. 예를 들어, 폭(X1)은 약 1nm 내지 약 10nm이고, 패턴(12)의 다른 변의 폭(Y1)은 약 1nm 내지 약 10nm이다. 그러나, 본 개시는 이에 한정되지 않는다.
일부 실시 예에 따르면, 베이스 층(1)이 (001) 단결정 실리콘 및 게르마늄 층(즉, 중간 층(2)과 상부 층(3)의 결합된 구조 또는 상부 층(3)이 생략되는 경우 층(2))이 베이스 층(1)에 형성된 복수의 돌출부(10) 상에 에피택셜 성장하고, Z축에서 (돌출부의 바닥으로부터 즉, 평면(Z1)으로부터) 약 200nm 내지 약 2㎛의 폭을 갖는 경우, 1㎛를 갖는 게르마늄 층이 돌출부 없이 평탄화된 표면을 갖는 일반적인 실리콘 기판 상에 성장하는 예와 비교하여, TDD(threading dislocation defect)의 감소가 약 105cm-2이다. 예를 들어, 일반적인 실리콘 기판 상에 성장한 게르마늄 층의 TDD의 비는 약 107cm-2이고, 일부 실시 예에 따른 베이스 층(1)의 돌출부(10) 상에 성장한 동일한 두께를 갖는 게르마늄 층의 TDD는 약 105 이상이다. 즉, 일부 실시 예에 따른 베이스 층(1)의 돌출부(10) 상에 성장한 게르마늄 층의 TDD는 일반적인 게르마늄 층과 비교하여 105의 감소를 갖는다.
패턴(12)(또는 돌출부(10))의 제1 피치(b1)와 제2 피치(b3)가 서로 동일하고 패턴(12)이 정사각형 형상을 가지는 경우, 결함 감소율은 X1 2/4 · 1/b12 · c이고 여기서 c는 TDD 계수이며 결함 존재의 가능성을 나타낸다. 예를 들어, TDD = 1인 경우, 초기 기판의 (100) 표면으로부터의 모든 사이트(site)는 결함을 생성한다. X1이 약 1nm 내지 약 10nm일 때, b1은 약 50nm 내지 약 1000nm이고 c는 설계 세부 사항에 따라 1이고, 결함 감소율은 일부 실시 예에 따르면 약 10-2 내지 약 10-6으로 설계될 수 있다.
전술한 바와 같이, 복수의 돌출부(10)는 X축으로 제1 피치(b1)로 골고루 분포되어 있고, Y축으로 제2 피치(b3)로 골고루 분포되어 있다. 본 개시는 이에 한정되지 않는다. 다른 실시 예에 따르면, 복수의 돌출부(10)는 반도체 기판의 제1 영역에 배치된 제1 돌출부 그룹을 포함하도록 수정될 수 있고, 제2 돌출부 그룹은 반도체 기판의 제2 영역에 배치되고, X축으로의 제1 돌출부 그룹의 피치는 X축으로의 제2 돌출부 그룹의 피치와 상이하고, Y축으로의 제1 돌출부 그룹의 피치는 Y축으로의 제2 돌출부 그룹의 피치와 상이하다.
도 11 내지 도 15는 일부 실시 예에 따라 전술한 반도체 기판을 제조하는 방법의 공정 단계를 도시한다. 편의상, 도 11 내지 도 15는 도 3에 도시된 I-I' 선을 따른 단면을 도시한다.
도 11을 참조하면, 에칭 마스크 층(HM1)은 베이스 층(1)의 표면 상에 형성된다. 일부 실시 예에 따르면, 베이스 층(1)은 실리콘, 게르마늄 또는 실리콘 게르마늄을 포함하거나 필수적으로 이들로 구성된다. 일부 실시 예에서, 베이스 층은 (001) 실리콘 웨이퍼이고, 그의 [110] 또는 [101] 결정학적 방향은 실리콘 웨이퍼의 노치를 가로 지르는 실리콘 웨이퍼의 직경에 정렬된다. 일부 실시 예에 따르면, 에칭 마스크 층(HM1)은 습식 에칭 공정과 같은 에칭 공정이 수행될 때 베이스 층(1)의 에칭 저항에 비해 비교적 더 높은 에칭 저항을 갖는 재료로 제조된다. 일부 실시 예에서, 에칭 마스크 층(HM1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 또는 임의의 다른 적절한 재료로 제조된다. 일부 실시 예에 따르면, 에칭 마스크 층(HM1)은 포토리소그래피 공정에 의해 마스크 층을 패터닝한 후 마스크 층에 대한 에칭 공정을 수행함으로써 형성된다.
도 12를 참조하면, 에칭 공정은 에칭 마스크 층(HM1)에 의해 노출된 베이스 층(1)의 부분을 에칭하기 위해 에칭 마스크 층(HM1)을 사용하여 수행된다. 일부 실시 예에 따르면, 에칭 공정은 TMAH(tetramethylammonium hydroxide) 또는 KOH를 사용하는 습식 에칭 공정이지만, 본 개시는 이에 한정되지 않는다. 베이스 층(1)이 단결정 재료와 같은 결정 재료로 제조되기 때문에, 상이한 결정학적 방향에 따른 에칭 속도 또는 상이한 결정학적 평면에 대한 에칭 속도가 서로 상이하다. 이 경우, 습식 에칭 공정은 이방성 에칭 공정이다. (100), (110) 및 (111) 결정학적 평면에 대한 에칭 속도가 m:n:o, m> n> o 또는 m:n:o = 1.0> 0.5> 0.05인 경우 및/또는 n> m> 0 또는 n:m:o = 1.0> 0.5> 0.05가 만족된다. 일부 실시 예에서, 상이한 결정학적 방향들에 따른 상이한 에칭 속도들로 인해, 에칭 중에 언더컷 현상이 발생한다. 따라서, 에칭 공정이 충분히 수행되면, 베이스 층(1)의 에칭에 사용되는 화학 물질이 베이스 층(1)의 {111} 평면과 만날 때 에칭이 중단된다. 이 경우, 도 12의 제1 돌출부(P20) 및 제2 돌출부(P30)에 의해 표현되는 복수의 돌출부가 형성된다. 따라서, 도 12에 도시된 구조는 인접하는 돌출부 사이의 영역에 노출된 (001) 평면을 갖지 않는다. 일부 실시 예에 따르면, 동일한 돌출부의 {111} 평면은 그 팁에서 수렴하므로, 따라서 에칭 공정 동안에 또는 에칭 공정의 종료시에 에칭 마스크 층(HM1)의 일부 또는 전부가 베이스 층(1)으로부터 박리된다.
도시되지는 않았지만, 전술한 습식 에칭 공정 후에 에칭 마스크 제거 공정이 수행되어 베이스 층 상의 에칭 마스크 층(HM1)의 완전한 제거를 보장할 수 있다.
그 후, 도 13을 참조하면, 중간 층(interim layer)(210)은 APCVD(atmospheric-pressure CVD), LPCVD(low pressure CVD), UHVCVD(ultra-high-vacuum CVD)를 포함하는(이에 한정되지는 않음) 임의의 적절한 에피택셜 퇴적 시스템에서 또는 MBE(molecular beam epitaxy)에 의해 또는 ALD(atomic layer deposition)에 의해 베이스 층(10)의 돌출부 상에 성장한다. CVD 공정에서, 에피택셜 성장은 전형적으로 챔버 내로 소스 가스를 도입하는 것을 포함한다. 소스 가스는 적어도 하나의 전구체 가스 및 캐리어 가스, 예컨대 수소를 포함할 수 있다. 반응기(reactor) 챔버는 예를 들어 RF 가열에 의해 가열된다. 챔버 내의 성장 온도는 약 350℃ 내지 약 550℃이고, 챔버 내의 압력은 중간 층(210)의 조성에 따라 약 100Torr 내지 약 500 Torr 범위이다. 에피택셜 성장 시스템은 또한 저-에너지 플라즈마를 이용하여 층 성장 동력을 향상시킨다. 에피택셜 성장 시스템은 단일 웨이퍼 또는 다중 웨이퍼 배치 반응기(batch reactor) 일 수 있다.
일부 실시 예에 따르면, 중간 에피택셜 층(210)은 베이스 층(1)의 {111} 평면 상에 직접 성장한다. 일부 실시 예에 따르면, 중간 층(210)은 중간 층(210)이 {111} 평면 뿐만 아니라 돌출부의 팁을 덮도록, 충분히 성장한다.
일부 실시 예에 따르면, 중간 층(210)에 어닐링 공정이 수행되어 손상 및 결함을 제거하고/하거나 중간 층(210)을 결정화한다. 어닐링은 약 100초 내지 약 600초 동안 약 1Torr 내지 약 10Torr의 압력을 갖는 진공 챔버에서 예를 들어, 600℃로부터 약 900℃의 온도까지 수행된다.
이제 도 14를 참조하면, 중간 층(210)에 CMP와 같은 평탄화 공정이 수행되어, 상기 에피택셜 퇴적 시스템 중 하나에서 상부 층(3)과 같은 추가적인 층(들)을 재성장시키기에 적합한 평탄화된 표면을 얻는다. 이 경우, 중간 층(210)은 평탄화 공정에 의해 중간 평면(P1)의 레벨로 감소된다. 일부 실시 예에서, 중간 층(210)은 베이스 층(1)의 돌출부를 노출시키지 않고 평탄화 공정에 의해 중간 층(2)으로 변환된다.
다음으로, 도 15에 도시된 바와 같이, 상부 층(3)은 전술한 에피택셜 퇴적 시스템 중 하나에서 중간 층(2) 상에 성장한다. 일부 실시 예에 따르면, 상부 층(3)을 성장시키는 레시피는 중간 층(210)을 성장시키는데 사용되는 레시피와 동일하지만, 상부 층(3)을 형성하기 위한 기간은 중간 층(210)을 형성하기 위한 기간과 상이할 수 있다.
도시되지는 않았지만, 설계 세부 사항에 따라 상부 층(3)에 CMP와 같은 다른 평탄화 공정이 선택적으로 수행될 수 있다.
다른 실시 예에서, 도 15에 도시된 공정 단계는 생략될 수 있다. 이 경우, 평탄화 공정 후의 잔여 부분(210)의 상부 부분(즉, 층(2)의 상부 부분)은 반도체 디바이스 또는 집적 회로를 제조하는데 사용될 수 있다.
도 16은 본 개시의 실시 예에 따른, 반도체 기판을 형성하기 위한 베이스 층의 돌출부의 3차원 도면을 도시한다.
일부 실시 예에 따르면, 도 3에 도시된 제1 피치(b1) 및 제2 피치(b3)가 증가하는 경우에, 베이스 층에 형성된 돌출부는 도 16에 도시된 구조를 갖는다. 따라서, 전술한 습식 에칭이 충분히 수행된 경우, {111} 평면에 대응하는 돌출부의 각면이 삼각형 형상이 아닌 마름모 형상이 된다.
일부 실시 예에서, 2개의 인접한 돌출부의 인접한 패싯은 서로 접촉하여, 베이스 층(1)의 어떠한 {100} 평면도 돌출부로부터 또는 돌출부 사이에서 노출되지 않는다. 일부 실시 예에서, (돌출부가 형성된 베이스 층의 중심 영역을 둘러싸는 베이스 층(1)의 주변 영역을 포함하지 않는) 베이스 층의 {111} 평면만이 중간 층과 접촉한다.
도 17은 본 개시의 일부 실시 예에 따라, 반도체 기판에 매립된 복수의 돌출부를 제조하기 위해 사용되는 베이스 층을 오버레이하는 에칭 마스크 층(HM1)의 평면도를 도시한다.
일부 실시 예에 따르면, 도 17에 도시된 에칭 마스크 층(HM1) 및 그 개별 패턴(12)은 전술한 것과 동일하다. 도 17에 도시된 베이스 층(1A)은 에칭 마스크 층(HM1)에 대한 베이스 층(1A)의 결정학적 방향이 상이하게 구성된다는 점을 제외하고는 베이스 층(1)과 실질적으로 동일하다. 리던던시를 피하기 위해 중복된 설명은 생략될 것이다.
도 17을 참조하면, 패턴(12)의 변은 X축 또는 Y축에 평행하다. 일부 실시 예에 따르면, 베이스 층(1A)은 노치(notch)(11)를 포함하는 웨이퍼 형상을 가지며, (X축과 Y축이 서로 직교하는) X-Y 좌표계에 의해 정의되는 평면에 평행하거나 실질적으로 평행한 {110} 평면을 갖는다.
일부 실시 예에 따르면, X-Y 좌표계에 의해 정의되는 평면도에서, 베이스 층(1A)의 결정학적 방향(U1), 즉 노치(11)로부터 베이스 층(1A)의 중심까지의 방향, 또는 노치(11)를 통과하는 직경 방향을 따르는 방향은 결정학적 방향 <110>이거나 결정학적 방향 <110>에 실질적으로 평행하며, 노치(11)를 통과하고 결정학적 방향(U1)에 수직인 베이스 층(1A)의 결정학적 방향(U2)은 결정학적 방향 <100>이거나 다른 결정학적 방향 <100>에 실질적으로 평행하다.
다른 실시 예에 따르면, X-Y 좌표계에 의해 정의되는 평면도에서, 베이스 층(1A)의 결정학적 방향(U1), 즉 노치(11)로부터 베이스 층(1A)의 중심까지의 방향 또는 노치(11)를 통과하는 직경 방향을 따르는 방향은, 결정학적 방향 <100>이거나 결정학적 방향 <100>에 실질적으로 평행하며, 노치(11)를 통과하고 결정학적 방향(U1)에 수직인 베이스 층(1A)의 결정학적 방향(U2)은 결정학적 방향 <110>이거나 다른 결정학적 방향 <110>에 실질적으로 평행하다.
일부 실시 예에 따르면, 에칭 공정은 에칭 마스크 층(HM1)에 의해 노출된 베이스 층(1A)의 부분을 에칭하기 위해 에칭 마스크 층(HM1)을 사용함으로써 수행된다. 일부 실시 예에 따르면, 에칭 공정은 TMAH 또는 KOH를 사용하는 습식 에칭 공정이지만, 본 개시는 이에 한정되는 것은 아니다. 베이스 층(1A)이 단결정 재료와 같은 결정 재료로 이루어지기 때문에, 상이한 결정학적 방향에 따른 에칭 속도 또는 상이한 결정학적 평면에 대한 에칭 속도는 서로 상이하다. (100), (110) 및 (111) 결정학적 평면에 대한 에칭 속도가 m:n:o, m> n> o 또는 m:n:o = 1.0> 0.5> 0.05인 경우 및/또는 n> m> 0 또는 n:m:o = 1.0> 0.5> 0.05가 만족된다. 일부 실시 예에 따르면, 도 11 및 도 12와 관련하여 전술한 제조 공정에 기초하여, 돌출부(10)와 유사한 돌출부가 베이스 층(1A)에 형성될 수 있다.
베이스 층(1A)의 재료와는 상이한 재료로 제조된 중간 층(2A) 및 상부 층(3A)이 도 13 내지 도 15를 참조하여 중간 층(2) 및 상부 층(3)을 성장시키기 위한 전술한 제조 공정에 기초하여 베이스 층(1A)의 돌출부의 패싯 상에 성장할 수 있다. 따라서, 베이스 층(1A)의 결정학적 방향이 베이스 층(1)과는 상이한 점을 제외하고는 전술한 반도체 기판과 유사한 구조를 갖는 반도체 기판이 형성될 수 있다. 일부 실시 예에서, 상부 층(3A)은 생략될 수 있다. 이 경우, 반도체 기판은, 베이스 층(1A) 및 베이스 층(1B)의 격자 상수와는 상이한 격자 정수를 갖는 재료로 제조되는 층(2A)을 포함한다. 따라서, 층(2A)은 반도체 기판의 외부 층이고, 반도체 디바이스 또는 집적 회로는 층(2A)의 상부 부분 내에 또는 상부 부분 상에 제조될 수 있다.
도 18은 본 개시의 실시 예에 따라 반도체 기판을 형성하기 위한 베이스 층의 돌출부의 3차원 도면을 도시하고, 여기서 베이스 층은 (110) 웨이퍼이고, 노치 및 웨이퍼 형상의 베이스 층의 중심을 통과하는 라인은 [110] 결정학적 방향을 따르고, [110] 결정학적 방향에 수직이고, 노치를 통과하는 라인은 [100] 결정학적 방향이다.
도 19는 본 개시의 실시 예에 따라 반도체 기판을 형성하기 위한 베이스 층의 돌출부의 3차원 도면을 도시하고, 여기서 베이스 층은 (110) 웨이퍼이고, 노치 및 웨이퍼 형상의 베이스 층의 중심을 통과하는 라인은 [100] 결정학적 방향을 따르고, [100] 결정학적 방향에 수직이고 노치를 통과하는 라인은 [110] 결정학적 방향이다.
도 18 및 도 19는 상이한 결정학적 방향을 갖는 베이스 층도 사용되고, {111} 평면에 대응하는 마름모 형상의 표면을 가진 피라미드 형상을 갖는 돌출부와 동일한 구조가 얻어질 수 있음을 보여준다. 일부 실시 예에서, 2개의 인접한 돌출부의 인접한 패싯은 서로 접촉하여, 베이스 층(1A)의 어떠한 {110} 평면도 돌출부로부터 또는 돌출부 사이에서 노출되지 않는다. 일부 실시 예에서, (돌출부가 형성되는 베이스 층(1A)의 중심 영역을 둘러싸는 베이스 층(1A)의 주변 영역을 포함하지 않는) 베이스 층(1A)의 {111} 평면만 중간 층과 접촉한다. 따라서, 몇몇 양태에 따르면, 반도체 기판을 제조하기 위한 본 개시의 원리는 상이한 결정학적 방향을 갖는 실리콘 웨이퍼와 같은 베이스 층으로 연장될 수 있다.
반도체 기판 및 그 제조 방법의 다른 중첩된 설명은 도 2 내지 도 19를 참조하는 전술한 설명을 참조할 수 있으며, 따라서 리던던시를 피하기 위해 생략될 것이다.
도 20은 본 개시의 실시 예에 따른 반도체 기판의 평면도이다.
도면들을 참조하면, 본 개시의 실시 예들에 따른 반도체 기판은, 베이스 층(1B), 베이스 층(1B) 상에 배치된 중간 층(2B), 및 중간 층(2B) 상에 배치된 상부 층(3B)을 포함한다.
반도체 기판은 기판으로서 작용할 수 있고, 기판에 기초하여 반도체 디바이스 또는 집적 회로가 산화, 리소그래피, 에칭, 금속 또는 유전체 막과 같은 박막의 퇴적, 및 CMP와 같은 평탄화를 포함하는(이에 한정되지 않음) 일련의 반도체 제조 공정에 의해 제조될 수 있다.
도면을 참조하면, 일부 실시 예에서, 베이스 층(1B)은 도 1a 내지 도 1c에 도시된 것과 동일하거나 유사한 결정 격자를 갖는 결정 재료이다. 일부 실시 예에서, 베이스 층(1B)은 단결정 실리콘과 같은 결정 반도체이다. 일부 실시 예에서, 베이스 층(1B)은 SOI 웨이퍼의 디바이스 층이지만, SOI 웨이퍼의 산화물 층 및 핸들 층은 도면에 도시되지 않았다. 일부 실시 예에서, SOI 웨이퍼의 디바이스 층은 단결정 실리콘과 같은 결정 반도체로 제조된다. 일부 실시 예에서, 베이스 층(1B)은 비정질 또는 다결정 재료로 제조될 수 있거나 베이스 층(1B)을 형성하는 재료와는 상이한 다른 단결정 재료(도시되지 않음)로 제조될 수 있는 하나 이상의 층(도시되지 않음) 상에 배치된 단결정 실리콘과 같은 결정 반도체이다. 일부 실시 예에서, 베이스 층(1B)은 게르마늄 또는 실리콘 게르마늄으로 제조된다. 그러나, 본 개시는 이에 한정되지 않는다.
도 20을 참조하면, 베이스 층(1B)은 일부 실시 예에 따라 노치(11)를 포함하는 웨이퍼 형상을 갖는다. 일부 실시 예에 따르면, (X축과 Y축이 서로 직교하는) X-Y 좌표계에 의해 정의되는 평면도에서, 베이스 층(1B)의 결정학적 방향(U1), 즉 노치(11)로부터 베이스 층(1B)의 중심까지의 방향 또는 노치(11)를 통과하는 직경 방향을 따르는 방향은, 결정학적 방향 <110>이거나 결정학적 방향 <110>에 실질적으로 평행하며, 노치(11)를 통과하고 결정학적 방향(U1)에 수직인 베이스 층(1B)의 결정학적 방향(U2)은 다른 결정학적 방향 <110>이거나 다른 결정학적 방향 <110>에 실질적으로 평행하다. 일부 실시 예에서, 베이스 층(1B)은 X-Y 좌표계에 의해 정의된 평면에 평행하거나 실질적으로 평행한 {100} 평면을 갖는다. 일부 실시 예에 따르면, X축 및 결정학적 방향(U1)은 서로 평행하다.
여전히 도 20을 참조하면, 일부 실시 예에 따르면, 베이스 층(1B)은 어레이로 배열되고 베이스 층(1B)에 매립된 STI와 같은 절연 층에 의해 서로 분리된 복수의 캐비티(10B)를 포함한다. 복수의 캐비티(10B) 또는 STI의 에지(또는 경계)는 실시 예에 따라 X축 또는 Y축에 실질적으로 평행하다.
도 21은 도 20에 도시된 반도체 기판의 영역(R2)에 위치한 복수의 캐비티(10B)의 제1 내지 제4 캐비티(V20, V30, V40, 및 V50)를 포함하는 캐비티의 분해된 3차원 도면을 도시한다. 도 22는 반도체 기판의 영역(R2)에 있어서의 베이스 층(1A)의 평면도이다. 도 23은 도 21에 도시된 Ⅳ-Ⅳ' 선을 따라 취해진 반도체 기판의 영역(R2)의 단면도이다. 도 24는 도 21에 도시된 V-V' 선을 따라 취해진 반도체 기판의 영역(R2)의 단면도이다. 도 25는 도 21에 도시된 Ⅵ-Ⅵ' 선을 따라 취해진 반도체 기판의 영역(R2)의 단면도이다.
도면을 참조하면, 제1 캐비티(V20) 및 제2 캐비티(V30)는 X축으로 배열되고, 제3 캐비티(V40) 및 제4 캐비티(V50)는 X축으로 배열되고, 제1 캐비티(V20) 및 제3 캐비티(V40)는 Y축으로 배열되고, 제2 캐비티(V30) 및 제4 캐비티(V50)는 Y축으로 배열된다. Z축은 X축과 Y축에 수직인 축이다. 일부 실시 예에서, Z축은 결정학적 방향 <100>을 따르거나 결정학적 방향 <100>에 실질적으로 평행하다.
제1 캐비티(V20)는 제1 바닥(120)에서 수렴하는 4개의 패싯(121 내지 124)을 가지고, 제2 캐비티(V30)는 제2 바닥(130)에서 수렴하는 4개의 패싯(131 내지 134)을 가지고, 제3 캐비티(V40)는 제3 바닥(140)에서 수렴하는 4개의 패싯(141 내지 144)을 가지며, 제4 캐비티(V50)는 제4 바닥(150)에서 수렴하는 4개의 패싯(151 내지 154)을 가진다. 일부 실시 예에서, 제1 내지 제4 캐비티(V20, V30, V40 및 V50)의 패싯 각각은 {111} 결정학적 평면이다. 일부 실시 예에서, 각 캐비티(10B)는 역 피라미드 형상을 가지며 그 각각의 패싯은 삼각형 형상을 갖는다. 그러나, 본 개시는 이에 한정되지 않는다. 일부 실시 예에서, 인접한 캐비티(10B)는 약 5nm 내지 약 30nm의 두께(t2)를 갖는 STI에 의해 서로 분리된다. STI의 두께(t2)는 이에 한정되지 않고 설계 세부 사항에 따라 조정될 수 있다.
일부 실시 예에서, 제1 내지 제4 캐비티(V20, V30, V40 및 V50)의 바닥은 베이스 층(1B)의 {100} 평면에 평행한 평면(Z2)과 일치한다. 그러나, 본 개시는 이에 한정되지 않는다.
일부 실시 예에서, 각각의 캐비티(10B) 내부의 베이스 층(1B)의 {111} 평면 만이 중간 층(2B)과 접촉한다.
도 23을 참조하면, X축으로의 제1 캐비티(V20) 및 제2 캐비티(V30)의 제1 피치(b5)는 X축에서의 인접한 STI의 중심 사이 또는 제1 캐비티(V20) 및 제2 캐비티(V30)의 중심 사이의 거리인 것으로 정의되고, 제1 캐비티(V20) 및 제2 캐비티(V30)의 깊이(또는 높이)(b6)는 Z축에서의 제1 바닥(120)(또는 제2 바닥(130))와 베이스 층(1B)의 최상부 사이의 거리인 것으로 정의된다. 일부 실시 예에서,
Figure pat00004
가 만족되고, 이 경우에, 패싯(123)(또는 패싯(131))과 평면(Z2) 사이의 제1 각(θ4)은 약 54.7°이다. 본 개시는 이에 한정되지는 않는다. 다른 실시 예에서, 제1 각(θ4)은 제조 중에 공정 변동으로 인해 약 45° 내지 약 59°이다. STI의 단면도는 상부면이 폭이 w2이고 높이가 또는 깊이가 t2인 삼각형 형상을 갖는다. 일부 실시 예에서, w2 대 t2의 비는 약 2 내지 약 5의 범위에 있다. STI는 상부면의 폭 w2보다 큰 깊이 t2를 갖는 삼각형 형상을 갖도록 설계되기 때문에, STI를 형성하는데 필요한 영역은 STI가 폭(w2) 및 깊이(t2)와 동일한 폭 및 길이를 갖는 직사각형 단면 형상을 갖는 예와 비교하여 상대적으로 작다. 따라서, 단위 영역에서, 반도체 기판을 사용함으로써 반도체 디바이스를 제조하는 동안 비교적 큰 영역이 활성 영역으로서 이용 가능하다.
일부 실시 예에서, 제1 피치(b5)는 약 50nm 내지 약 1000nm이다. 본 개시는 이에 한정되지 않는다.
도 24를 참조하면, Y축으로의 제2 캐비티(V30) 및 제4 캐비티(V50)의 제2 피치(b7)는 Y축에서의 제2 바닥(130)과 제4 바닥(140) 사이의 거리인 것으로 정의되고, 제2 캐비티(V30) 및 제4 캐비티(V50)의 깊이(또는 높이)(d8)는 Z축에서의 제2 바닥(130)(또는 제4 바닥(150))과 그 베이스 사이의 거리인 것으로 정의된다. 일부 실시 예에서,
Figure pat00005
가 만족되고, 이 경우에, 패싯(134)(또는 패싯(152))과 평면(Z2) 사이의 제2 각(θ5)은 약 54.7°이다. 본 개시는 이에 한정되지는 않는다. 다른 실시 예에서, 제2 각(θ5)은 제조 중에 공정 변동으로 인해 약 45°내지 약 59°이다. 일부 실시 예에서, 제1 각(θ4) 및 제2 각(θ5)은 서로 동일하거나 실질적으로 동일하다. 다른 실시 예에서, 제1 각(θ4) 및 제2 각(θ5)은 서로 실질적으로 상이할 수 있다.
일부 실시 예에서, 제2 피치(b7)는 약 50nm 내지 약 1000nm이다. 본 개시는 이에 한정되지 않는다. 일부 실시 예에서, 제1 피치(b5)와 제2 피치(b7)는 서로 동일하다. 다른 실시 예에서, 제1 피치(b5)와 제2 피치(b7)는 서로 상이하다.
도 25를 참조하면, 제1 피치(b5)가 제2 피치(b7)와 동일한 경우에, 제1 캐비티(V20) 및 제4 캐비티(V50)의 대각선 방향의 대각선 피치(d2)는
Figure pat00006
이다. 따라서, 제1 캐비티(V20)의 2개의 패싯의 공통 에지(1223 또는 1222)(또는 제4 캐비티(V40)의 2개의 패싯의 공통 에지(1552 또는 1554)) 및 평면(Z2) 사이의 제3 각(θ6)은 약 45°이다. 본 개시는 이에 한정되지는 않는다. 다른 실시 예에서, 제3 각(θ6)은 제조 중에 공정 변동으로 인해 약 35° 내지 약 55°이다.
도 20, 도 21 및 도 23 내지 도 25를 참조하면, 전술한 바와 같이, 반도체 기판은, 베이스 층(1B) 상에 배치되고, 베이스 층(1B)의 캐비티(10B)의 공간을 채우고, 베이스 층(1B)의 복수의 캐비티(10B)의 바닥을 덮는 중간 층(2B) 및 중간 층(2B) 상에 배치된 상부 층(3B)을 더 포함한다.
일부 실시 예에 따르면, 중간 층(2B)은 베이스 층(1B)을 형성하기 위해 사용된 것과는 상이한 재료로 제조되며, 베이스 층(1B) 상에 직접 형성된다. 중간 층(2B)은 복수의 캐비티(10B)과 상보적인 구조를 가지므로, 중간 층(2B)과 베이스 층(1B)은 그 계면에 이종-접합을 갖는 이종-구조를 형성한다.
일부 실시 예에 따르면, 상부 층(3B)은 중간 층(2B) 상에 직접 형성된다. 일부 실시 예에서, 중간 층(2B) 및 상부 층(3B)은 동일한 재료로 제조된다. 일부 실시 예에서, 반도체 기판은 중간 층(2B)과 상부 층(3B) 사이에 추가적인 하나 이상의 층(도시되지 않음)을 더 포함한다. 추가적인 하나 이상의 층이 포함된다면, 각각은 인접한 층과 접촉하는 평탄화된 표면을 갖는다.
일부 실시 예에 따르면, 베이스 층(1B)을 형성하기 위한 재료는 II족, III족, IV족, V족 및/또는 VI족 원소, 및/또는 예를 들어 실리콘, 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물, 인듐 비화물, 인듐 인화물, 및 갈륨 질화물으로 구성된 그룹으로부터 선택된 그 화합물을 포함하거나, 필수적으로 이들로 구성될 수 있다. 일부 실시 예에 따르면, 반도체 기판의 중간 층(2B) 및 그 상부를 형성하기 위한 재료는 베이스 층(1B)을 형성하기 위해 사용된 재료와는 상이하며, II족, III족, IV족, V족 및/또는 VI족 원소, 및/또는 예를 들어 실리콘, 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물, 인듐 비화물, 인듐 인화물, 및 갈륨 질화물으로 구성된 그룹으로부터 선택된 그 화합물을 포함하거나, 필수적으로 이들로 구성될 수 있다.
일부 실시 예에 따르면, 베이스 층(1B)이 실리콘을 포함하거나 필수적으로 실리콘으로 구성되는 경우, 중간 층(2B) 및 상부 층(3B)은 게르마늄을 포함하거나 필수적으로 게르마늄으로 구성된다. 그러나, 본 개시는 이에 한정되지 않는다.
일부 실시 예에서, 불순물은 반도체 기판의 상부 부분이 반도체 디바이스 또는 집적 회로를 제조하기에 적합한 N형 또는 P형이 되도록, 반도체 기판의 중간 층(2B) 및 그 위의 다른 층(들)에 도핑된다.
다른 실시 예에서, 반도체 기판의 중간 층(2B) 및 그 상부의 다른 층(들)은 진성이다. 이 경우, 반도체 기판의 상부 부분은 불순물을 도핑하여, 반도체 디바이스 또는 집적 회로를 제조하는 동안, 반도체 기판의 상부 부분을 N형 또는 P형으로 변환할 수 있다.
일부 실시 예에 따르면, 중간 층(2B) 및 그 상부를 포함하는 반도체 기판의 층들은 동일한 재료로 제조되지만, 상이한 공정으로 제조된다. 일부 실시 예에서, 상이한 공정들은 동일한 공정 조건(즉, 동일한 레시피)을 포함하지만, 분리된 공정이 수행되어, CMP와 같은 평탄화를 포함하는(이에 제한되지 않음) 다른 공정이 상이한 공정들 사이에서 수행될 수 있게 한다. 다른 실시 예에서, 상이한 공정은 상이한 레시피가 그 사이의 다른 공정을 갖거나 갖지 않고 순차적으로 수행되는지 여부에 관계없이 상이한 성장 레시피를 의미한다. 일부 실시 예에서, 중간 층(2B) 및 그 상부를 포함하는 반도체 기판의 에피택셜 층은 예를 들어 SEM 또는 TEM에 의해 검사된다 하더라도 그 사이의 경계가 명백하지 않도록 서로 통합된다. 다른 실시 예에서, 중간 층(2B) 및 그 상부를 포함하는 반도체 기판의 층들 중 일부는 서로 통합되지만, 예를 들어 SEM 또는 TEM에 의해 검사된다면 그 사이의 계면이 구별될 수 있다. 베이스 층(1B)의 최상부로부터 반도체 기판의 외부 표면까지 결정되는 중간 층(2) 및 그 상부를 형성하기 위한 재료의 두께(t3)는 일부 실시 예에 따라 약 100nm 내지 약 2000nm이지만, 본 개시는 이에 한정되는 것은 아니다.
전술한 바와 같이, 베이스 층(1B)은 (111) 결정학적 평면인 패싯을 가진 복수의 캐비티(10B)를 포함하고, 중간 층(2B) 및 그 상부를 형성하기 위하여 베이스 층(1B) 상에, 즉 베이스 층(1B)의 (111) 결정학적 평면 상에 직접 성장한 재료는 베이스 층(1B)을 형성하기 위한 재료와는 상이하다. 따라서, 격자 부정합이 베이스 층(1B)과 중간 층(2B)의 계면에 존재한다.
베이스 층(1B)과 중간 층(2B) 사이의 계면은 실질적으로 {111} 결정학적 평면이기 때문에, 일부 실시 예에 따르면, 전위가 중간 층(2)에 존재한다면, {111} 결정학적 평면으로부터 발생하는 격자 부정합으로 인하여 전위는 주로 <110> 방향으로 그리고 각 캐비티(10B)의 {111} 결정학적 평면 사이에 전파된다. 전위 전파 패턴, 즉 테일러 패턴은 격자 부정합 반도체 층 사이의 변형(strain)을 완화하고 각 캐비티(10B)의 {111} 결정학적 평면 사이의 전위를 구속(restrain)하는 데 도움이 된다. 이 경우, 전위가 중간 층(2B)에 존재한다면 전위는 인접하는 캐비티(10B) 사이의 공간에서 실질적으로 구속된다. 따라서, 전위가 중간 층(2B)에 존재한다면 전위는 캐비티(10B) 위의 공간으로 전파되지 않는다. 일부 실시 예에서, 중간 층(2B)에 전위가 존재하고 캐비티(10B) 위의 공간으로 전파되면, 이러한 전위의 수는 캐비티(10B) 내의 공간에 구속된 전위의 수보다 상당히 더 작다. 따라서, 중간 층(2B)의 상부 부분은 실질적으로 전위가 없다. 따라서, 중간 층(2B) 상에 성장한 상부 층(3B)은 또한 실질적으로 전위가 없기 때문에, 반도체 디바이스 또는 집적 회로가 그 내부에 형성될 수 있게 하여 향상된 성능을 가질 수 있다.
일부 실시 예에서, 상부 층(3B)은 생략될 수 있다. 이 경우, 반도체 기판은, 베이스 층(1B), 및 베이스 층(1B)과는 상이한 격자 정수를 갖는 재료로 제조되는 층(2B)을 포함한다. 따라서, 층(2)은 반도체 기판의 외부 층이고, 반도체 디바이스 또는 집적 회로는 층(2B)의 상부 부분 내에서 또는 상부 부분 상에서 제조될 수 있다.
도 26은 본 개시의 일부 실시 예에 따라, 전술한 복수의 캐비티를 제조하는데 사용된 반도체 기판에 매립된 STI의 평면도를 도시한다. 도 27은 도 26에 도시된 영역(R2)에서의 STI의 일부의 평면도를 도시한다. 설명의 편의상, 도 27에서 영역(R2)에서의 STI의 부분은 제1 내지 제4 캐비티(V20, V30, V40 및 V50) 상에 중첩된다.
일부 실시 예에 따르면, STI는 습식 에칭 공정과 같은 에칭 공정이 수행될 때 베이스 층(1B)의 에칭 내성과 비교하여 비교적 더 높은 에칭 내성을 갖는 재료로 제조된다. 일부 실시 예에서, STI는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 또는 임의의 다른 적절한 재료로 제조된다. STI는 베이스 층(1B)에 얕은 트렌치를 형성하고, 얕은 트렌치 내에 절연 재료를 채우고, 베이스 층(1B)을 평탄화하여 얕은 트렌치 외부에 배치된 여분의 절연 재료를 제거함으로써 형성될 수 있다.
도면을 참조하면, 일부 실시 예에 따르면, STI는 X축을 따라 연장되는 복수의 막대 형상(bar-shaped) 패턴과, X축을 따라 연장되는 복수의 패턴을 가로지르는 Y축을 따라 연장되는 복수의 막대 형상 패턴을 포함한다. 일부 실시 예에 따르면, X축으로의 막대 형상 패턴의 피치는 복수의 캐비티(10B)의 제1 피치(b5)와 동일하고, Y축으로의 막대 형상 패턴의 피치는 복수의 캐비티(10B)의 제2 피치(b7)와 동일하다.
일부 실시 예에서, Y축을 따라 연장되는 각각의 막대 형상 패턴의 폭(X2)은 약 1nm 내지 약 10nm이고, X축을 따라 연장되는 각각의 막대 형상 패턴의 폭(Y2)은 약 1nm 내지 약 10nm이다. 일부 실시 예에서, 폭(X2)과 폭(Y2)은 서로 동일하다. 그러나, 본 개시는 이에 한정되지 않는다.
일부 실시 예에 따르면, 베이스 층(1)이 (001) 단결정 실리콘이고, 게르마늄 층(즉, 중간 층(2B)과 상부 층(3B)의 결합된 구조 또 상부 층(3B)이 생략된 경우에 층(2B))이 베이스 층(1B)에 형성된 복수의 캐비티(10B) 상에 에피택셜 성장하고, Z축에서 (캐비티의 바닥으로부터, 즉 평면(Z2)으로부터) 약 1㎛의 두께를 가지는 경우에, 200nm 내지 2㎛를 갖는 게르마늄 층이 캐비티 없이 일반적인 실리콘 기판 상에 성장하는 예와 비교하여 TDD의 감소는 약 105cm-2이다. 예를 들어, 일반적인 실리콘 기판 상에 성장한 200nm 내지 2㎛ 두께의 게르마늄 층의 TDD는 약 107cm-2이고, 다른 한편으로는 일부 실시 예에 따라 베이스 층(1B)의 캐비티(10B) 상에 성장한 동일한 두께를 갖는 게르마늄 층의 TDD는 105의 TDD의 감소에 대응하는 약 102cm-2이다.
폭(X2)과 폭(Y2)이 서로 동일하고 제1 피치(b5)와 제2 피치(b7)가 서로 동일한 경우, 결함 감소율은
Figure pat00007
과 동일하고, 여기서 d는 병합 결함 인자(merge defect factor)이며, STI 위의 레벨 상의 영역에 해당하는 병합된 에피택시의 결함 존재 가능성을 나타낸다. 일부 실시 예에서, d는 약 10-3 이하이다. 설계 세부 사항에 따라, X2가 약 1nm 내지 약 10nm이고, b5가 약 50nm 내지 약 1000nm이고, d가 10-3인 경우, 일부 실시 예에 따라 결함 감소율은 약 10-2 내지 약 10-6으로 설계될 수 있다.
도 28 내지 도 32는 일부 실시 예에 따라 전술한 반도체 기판을 제조하는 방법의 공정 단계를 도시한다. 편의상, 도 28 내지 도 32는 도 21에 도시된 선 IV-IV'을 따른 단면도를 도시한다.
도 28을 참조하면, 베이스 층(1B)에는 STI가 형성되어 있다. STI는 습식 에칭 공정과 같은 에칭 공정이 수행될 때 베이스 층(1B)의 에칭 내성과 비교하여 비교적 더 높은 에칭 내성을 갖는 재료로 제조된다. 일부 실시 예에서, STI는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 또는 임의의 다른 적절한 재료로 제조된다. STI는 베이스 층(1B)에 얕은 트렌치를 형성하고, 얕은 트렌치 내에 절연 재료를 채우고, 베이스 층(1B)을 평탄화하여 얕은 트렌치 외부에 배치된 여분의 절연 재료를 제거함으로써 형성될 수 있다. 일부 실시 예에 따르면, 베이스 층(1B)은 실리콘, 게르마늄 또는 실리콘 게르마늄을 포함하거나 필수적으로 이들로 구성된다. 일부 실시 예에서, 베이스 층은 (001) 실리콘 웨이퍼이고, 그의 [110] 또는 [101] 결정학적 방향은 실리콘 웨이퍼의 노치를 가로지르는 실리콘 웨이퍼의 직경에 정렬된다. 일부 실시 예에서, STI의 초기 폭은 폭(X2) 또는 폭(Y2)보다 더 크게 설계될 수 있고, STI의 초기 두께는 후술될 에칭 공정 이전의 두께(t2)보다 더 크게 설계될 수 있다. 예를 들어, STI의 초기 폭은 약 5nm 내지 약 20nm일 수 있고, STI의 초기 두께는 약 10nm 내지 약 50nm일 수 있다. 그러나, 본 개시는 이에 한정되지 않는다.
도 29를 참조하면, STI를 에칭 마스크로서 사용하여 인접하는 STI 사이의 영역에서 베이스 층(1B)의 일부를 에칭하는 에칭 공정이 수행된다. 일부 실시 예에 따르면, 에칭 공정은 TMAH 또는 KOH를 사용하는 습식 에칭 공정이지만, 본 개시는 이에 한정되는 것은 아니다. 베이스 층(1B)은 단결정 등의 결정 재료로 구성되어 있기 때문에, 상이한 결정학적 방향에 따른 에칭 속도 또는 상이한 결정학적 평면에 대한 에칭 속도는 서로 상이하다. (100), (110) 및 (111) 결정학적 평면에 대한 에칭 속도가 m:n:o, m> n> o 또는 m:n:o = 1.0> 0.5> 0.05인 경우 및/또는 n> m> o 또는 n:m:o = 1.0> 0.5> 0.05가 만족된다. 따라서, 에칭 공정이 충분히 수행되면, 베이스 층(1B)의 에칭에 사용되는 화학 물질이 베이스 층(1B)의 {111} 평면과 만날 때 에칭이 중단된다. 이 경우, 도 29의 제1 캐비티(V20) 및 제2 캐비티(V30)에 표현되는 복수의 캐비티가 형성된다. 따라서, 도 29에 도시된 구조는 인접하는 캐비티(V20 및 V30)에 (001) 평면을 갖지 않을 수 있다. 일부 실시 예에 따르면, 동일한 캐비티의 {111} 평면은 그 바닥에서 수렴한다.
그 다음에, 도 30을 참조하면, 중간 층(interim layer)(201)은 APCVD(atmospheric-pressure CVD), LPCVD(low pressure CVD), UHVCVD(ultra-high-vacuum CVD)를 포함하는(이에 한정되지는 않음) 임의의 적절한 에피택셜 퇴적 시스템에서, MBE(molecular beam epitaxy)에 의해 또는 ALD(atomic layer deposition)에 의해 베이스 층(1B)의 돌출부 상에 성장한다. CVD 공정에서, 에피택셜 성장은 전형적으로 챔버 내로 소스 가스를 도입하는 것을 포함한다. 소스 가스는 적어도 하나의 전구체 가스 및 캐리어 가스, 예컨대 수소를 포함할 수 있다. 반응기 챔버는 예를 들어 RF 가열에 의해 가열된다. 중간 층(201)의 조성에 따라 챔버 내의 성장 온도는 약 350℃ 내지 약 550℃이고, 챔버 내의 압력은 약 100Torr 내지 약 500Torr 범위이다. 에피택셜 성장 시스템은 또한 저-에너지 플라즈마를 이용하여 층 성장 동력을 향상시킨다. 에피택셜 성장 시스템은 단일 웨이퍼 또는 다중 웨이퍼 배치 반응기일 수 있다.
일부 실시 예에 따르면, 중간 에피택셜 층(201)은 베이스 층(1B)의 {111} 평면 상에 직접 성장한다. 일부 실시 예에 따르면, 중간 층(201)이 {111} 평면을 덮을 뿐만 아니라, 베이스 층(1B)의 캐비티를 채우는 중간 층(201)의 각 부분이 베이스 층(1B) 상에서 병합될 수 있도록 중간 층(201)은 충분히 성장한다.
일부 실시 예에 따르면, 중간 층(201)에 어닐링 공정이 수행되어 손상 및 결함을 제거하고/하거나 중간 층(201)을 결정화한다. 어닐링은 약 100초 내지 약 600초 동안 약 1Torr 내지 약 10Torr의 압력을 갖는 진공 챔버에서 예를 들어, 600℃로부터 약 900℃의 온도까지 수행된다.
이제 도 31을 참조하면, CMP와 같은 평탄화 공정이 중간 층(201)에 수행되어, 전술한 에피택셜 퇴적 시스템 중 하나에서 상부 층(3B)과 같은 추가 층(들)을 재성장시키는데 적합한 평탄화된 표면을 얻는다. 이 경우, 중간 층(201)은 평탄화 공정에 의해 중간 평면(P2)의 레벨로 축소된다. 일부 실시 예에서, 중간 층(201)은 평탄화 공정에 의해 중간 층(2B)으로 변환된다.
다음으로, 도 32에 도시된 바와 같이, 상부 층(3B)은 전술한 에피택셜 퇴적 시스템 중 하나에서 중간 층(2B) 상에 성장한다. 일부 실시 예에 따르면, 상부 층(3B)을 성장시키는 레시피는 중간 층(201)을 성장시키는데 사용된 레시피와 동일하지만, 상부 층(3B)을 형성하는 기간은 중간 층(201)을 형성하는 기간과 상이할 수 있다.
비록 도시되지는 않았지만, 설계 세부 사항에 따라, 상부 층(3B)에 CMP와 같은 다른 평탄화 공정이 선택적으로 수행될 수 있다.
다른 실시 예에서, 도 32에 도시된 공정 단계는 생략될 수 있다. 이 경우, 평탄화 공정 후에 잔여 부분(201)의 상부 부분(즉, 층(2B)의 상부 부분)은 반도체 디바이스 또는 집적 회로를 제조하는데 사용될 수 있다.
일부 실시 예에 따르면, 전위 전파 패턴은 격자 부정합된 반도체 층 사이의 변형을 완화하고, 일부 실시 예에 따른 방법에 의해 제조된 2개의 결정학적 평면 사이에 개재된 영역 내부의 전위를 구속하는데 도움이 된다. 이 경우에, 전위가 베이스 층 상의 에피택셜 성장 층에 존재한다면, 전위는 베이스 층의 결정학적 평면 사이의 공간에 실질적으로 구속된다. 따라서, 전위가 에피택셜하게 성장한 층에 존재한다면, 전위는 베이스 층 위의 공간으로 전파되지 않을 것이다. 에피택셜하게 성장한 층에 전위가 존재하여 베이스 층 위의 공간으로 전파되더라도, 그러한 전위의 수는 베이스 층의 결정학적 평면에 구속된 전위의 수보다 현저히 더 작다. 따라서, 에피택셜 성장한 층의 상부 부분은 실질적으로 전위가 없기 때문에, 반도체 디바이스 또는 집적 회로가 그 위에 또는 그 내부에 형성될 수 있게 하여, 성능을 향상시킬 수 있다.
일부 실시 예에 따르면, 돌출부 또는 캐비티와 같은 구조를 갖는 베이스 층상의 에피택셜 성장한 층에서의 TDD의 감소는 돌출부 또는 캐비티가 없는 베이스 층 상의 에피택셜 성장한 층의 예에 비하여, 약 105cm-2이다. 따라서, 본 개시의 실시 예에 따른 에피택셜 성장한 층으로 이루어진 반도체 디바이스 또는 집적 회로는 성능이 향상될 수 있다.
일 실시 예에서, 반도체 기판은 제1 재료로 제조되고 복수의 돌출부를 포함하는 제1 재료 층; 및 상기 제1 재료와는 상이한 제2 재료로 제조되고, 상기 복수의 돌출부 사이의 공간을 채우고, 상기 복수의 돌출부를 덮는 제2 재료 층을 포함하고, 상기 돌출부 각각은 팁 및 상기 팁에서 수렴하는 복수의 패싯(facet)을 포함하고, 인접한 돌출부의 인접한 패싯은 서로 접촉한다. 일 실시 예에서, 제2 재료 층은 복수의 돌출부의 복수의 패싯과 직접 접촉한다. 일 실시 예에서, 제1 재료는 결정 실리콘이고, 각 패싯은 결정 실리콘의 {111} 평면이고, 제2 재료는 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물, 인듐 비화물, 인듐 인화물, 및 갈륨 질화물 중 하나이다. 일 실시 예에서 각 돌출부는 피라미드 형상을 가진다. 일 실시 예에서, 복수의 돌출부는 제1 방향으로 그리고 제1 방향에 수직인 제2 방향으로 어레이로 배열되고, 제1 방향 및 제2 방향으로의 복수의 돌출부의 피치는 50nm 내지 1000nm이다. 일 실시 예에서, 제1 재료 층은 제1 방향으로 그리고 상기 제1 방향에 수직인 제2 방향으로 어레이로 배열된 복수의 돌출부를 갖는 (001) 실리콘 웨이퍼이고, 상기 제1 방향과 상기 실리콘 웨이퍼의 [110] 결정학적 방향 사이의 각도는 약 43° 내지 약 47°이고, 상기 제2 방향과 상기 실리콘 웨이퍼의 [101] 결정학적 방향 사이의 각도는 약 43° 내지 약 47°이고, 제2 재료는 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물, 인듐 비화물, 인듐 인화물, 및 갈륨 질화물 중 하나이다. 일 실시 예에서 제1 재료 층은 실리콘 웨이퍼의 [110] 결정학적 방향으로 그리고 실리콘 웨이퍼의 [101] 결정학적 방향으로 어레이로 배열된 복수의 돌출부를 갖는 (110) 실리콘 웨이퍼이고, 제2 재료는 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물, 인듐 비화물, 인듐 인화물, 및 갈륨 질화물 중 하나이다.
일 실시 예에서, 반도체 기판은 제1 재료로 제조되고 복수의 캐비티를 포함하는 제1 재료 층 - 상기 캐비티 각각은 역 피라미드 형상 및 상기 역 피라미드 형상의 바닥에 수렴하는 복수의 패싯을 가지며, 인접 캐비티는 상기 제1 재료 층에 매립된 절연 층에 의해 서로로부터 분리됨 - ; 및 상기 제1 재료와는 상이한 제2 재료로 제조되고, 상기 복수의 캐비티를 채우고, 상기 절연 층을 덮는 제2 재료 층을 포함한다. 일 실시 예에서, 상기 제2 재료 층은 상기 복수의 캐비티의 복수의 패싯과 직접 접촉한다. 일 실시 예에서, 상기 제1 재료는 결정 실리콘이고, 각 패싯은 상기 결정 실리콘의 {111} 평면이고, 상기 제2 재료는 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물, 인듐 비화물, 인듐 인화물, 및 갈륨 질화물 중 하나이다. 일 실시 예에서, 상기 반도체 기판은 상기 복수의 캐비티 사이에 배치된 절연 층을 더 포함하고, 상기 복수의 캐비티는 제1 방향으로 그리고 상기 제1 방향에 수직인 제2 방향으로 어레이로 배열되고, 상기 제1 방향 및 상기 제2 방향으로의 상기 절연 층의 인접한 패턴의 피치는 50nm 내지 1000nm이다. 일 실시 예에서, 상기 절연 층의 패턴은 상기 제1 방향 및 제2 방향 중 하나에 수직이고 상기 복수의 캐비티 중 하나 이상의 캐비티를 통과하는 평면 내에 삼각형 형상을 가진다. 일 실시 예에서, 상기 제1 재료 층은 상기 실리콘 웨이퍼의 [110] 결정학적 방향으로 그리고 상기 실리콘 웨이퍼의 [101] 결정학적 방향으로 어레이로 배열된 복수의 캐비티를 갖는 (001) 실리콘 웨이퍼이고, 제2 재료는 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물, 인듐 비화물, 인듐 인화물, 및 갈륨 질화물 중 하나이다.
일 실시 예에서, 반도체 기판을 제조하는 방법은, 제1 재료 층 내에 또는 제1 재료 층 상에 에칭 마스크 층을 형성하는 단계로서, 상기 제1 재료 층은 외부에 노출된 제1 결정학적 평면을 갖는 것인 상기 에칭 마스크 층 형성 단계; 상기 외부에 노출된 제1 결정학적 평면을 제거하기 위하여 상기 에칭 마스크 층에 의해 덮이지 않은 상기 제1 재료 층의 부분을 에칭하는 이방성 에칭 공정을 수행하여, 상기 제1 재료 층이 상기 이방성 에칭 공정에 의해 노출된 복수의 제2 결정학적 평면을 제공하는 단계; 및 상기 제1 재료 층의 복수의 제2 결정학적 평면 상에, 상기 제1 재료 층의 격자 상수와는 상이한 격자 상수를 갖는 제2 재료를 형성하는 단계를 포함한다. 일 실시 예에서, 상기 방법은, 상기 제2 재료를 평탄화하여 잔여 제2 재료를 제2 재료 층으로 변환시키는 단계를 더 포함한다. 일 실시 예에서, 상기 방법은 상기 제2 재료 층 상에 상기 제2 재료로 제조되는 제3 재료 층을 형성하는 단계를 더 포함한다. 일 실시 예에서 상기 에칭 마스크 층은 서로 이격되어 상기 제1 재료 층 상에 배치된 복수의 패턴을 포함하고, 상기 이방성 에칭 공정은 제1 재료 층의 상부 부분을 복수의 돌출부로 변환한다. 일 실시 예에서, 상기 에칭 마스크 층은 상기 제1 재료 층에 매립된 절연 층을 포함하고, 상기 이방성 에칭 공정은 상기 제1 재료 층의 상부 부분을 복수의 캐비티로 변환한다. 일 실시 예에서, 상기 제1 재료는 결정 실리콘이고, 상기 복수의 제2 결정학적 평면은 결정 실리콘의 (111) 평면이고, 제2 재료는 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물, 인듐 비화물, 인듐 인화물, 및 갈륨 질화물 중 하나이다. 일 실시 예에서 상기 방법은 상기 제2 재료에 어닐링 공정을 수행하는 단계를 더 포함한다.
전술한 "실시 예(embodiment)" 또는 "실시 예들(embodiments)"이라는 용어는 동일한 실시 예 또는 동일한 실시 예들을 지칭하지 않으며, 다른 실시 예 또는 실시 예들의 특징 또는 특성과는 상이한 특정한 특징 또는 특성을 강조하기 위해 제공된다. 당업자는 전술한 "실시 예" 또는 "실시 예들"이 반대 또는 모순된 설명이 제공되지 않는 한, 전체적으로 또는 부분적으로 서로 결합됨으로써 구현될 수 있는 것으로 간주될 수 있음을 이해해야 한다.
전술된 내용은 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 몇몇 실시 예의 특징을 개략적으로 설명한다. 당업자는 본 명세서에서 소개된 실시 예들의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위한 다른 공정 및 구조를 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 이해해야 한다. 또한, 당업자는 이러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 대체 및 변형을 가할 수 있다는 것을 알아야 한다.
<부기>
1. 반도체 기판에 있어서,
제1 재료로 제조되고 복수의 돌출부(protrusion)를 포함하는 제1 재료 층으로서, 상기 돌출부 각각은 팁(tip) 및 상기 팁에서 수렴하는 복수의 패싯(facet)을 포함하고, 인접한 돌출부의 인접한 패싯은 서로 접촉하는 것인 상기 제1 재료 층; 및
상기 제1 재료와는 상이한 제2 재료로 제조되고, 상기 복수의 돌출부 사이의 공간을 채우고, 상기 복수의 돌출부를 덮는 제2 재료 층
을 포함하는 반도체 기판.
2. 제1항에 있어서, 상기 제2 재료 층은 상기 복수의 돌출부의 상기 복수의 패싯과 직접 접촉하는 것인 반도체 기판.
3. 제1항에 있어서,
상기 제1 재료는 결정 실리콘이고,
각 패싯은 상기 결정 실리콘의 {111} 평면이고,
상기 제2 재료는 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물, 인듐 비화물, 인듐 인화물, 및 갈륨 질화물 중 하나인 것인 반도체 기판.
4. 제3항에 있어서, 각 돌출부는 피라미드 형상을 가지는 것인 반도체 기판.
5. 제1항에 있어서,
상기 복수의 돌출부는 제1 방향으로 그리고 상기 제1 방향에 수직인 제2 방향으로 어레이로 배열되고,
상기 제1 방향 및 상기 제2 방향으로의 상기 복수의 돌출부의 피치는 50nm 내지 1000nm인 것인 반도체 기판.
6. 제1항에 있어서,
상기 제1 재료 층은 제1 방향으로 그리고 상기 제1 방향에 수직인 제2 방향으로 어레이로 배열된 복수의 돌출부를 갖는 (001) 실리콘 웨이퍼이고,
상기 제1 방향과 상기 실리콘 웨이퍼의 [110] 결정학적 방향 사이의 각은 약 43° 내지 약 47°이고, 상기 제2 방향과 상기 실리콘 웨이퍼의 [101] 결정학적 방향 사이의 각은 약 43° 내지 약 47°이고,
상기 제2 재료는 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물, 인듐 비화물, 인듐 인화물, 및 갈륨 질화물 중 하나인 것인 반도체 기판.
7. 제1항에 있어서,
상기 제1 재료 층은 (110) 실리콘 웨이퍼로서 상기 실리콘 웨이퍼의 [110] 결정학적 방향으로 그리고 상기 실리콘 웨이퍼의 [101] 결정학적 방향으로 어레이로 배열된 복수의 돌출부를 가지며,
상기 제2 재료는 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물, 인듐 비화물, 인듐 인화물, 및 갈륨 질화물 중 하나인 것인 반도체 기판.
8. 반도체 기판에 있어서,
제1 재료로 제조되고 복수의 캐비티를 포함하는 제1 재료 층으로서, 상기 캐비티 각각은 역 피라미드 형상 및 상기 역 피라미드 형상의 바닥에 수렴하는 복수의 패싯을 가지며, 인접 캐비티는 상기 제1 재료 층에 매립된 절연 층에 의해 서로로부터 분리되는 것인 상기 제1 재료 층; 및
상기 제1 재료와는 상이한 제2 재료로 제조되고, 상기 복수의 캐비티를 채우고, 상기 절연 층을 덮는 제2 재료 층
을 포함하는 반도체 기판.
9. 제8항에 있어서, 상기 제2 재료 층은 상기 복수의 캐비티의 복수의 패싯과 직접 접촉하는 것인 반도체 기판.
10. 제8항에 있어서,
상기 제1 재료는 결정 실리콘이고,
각 패싯은 상기 결정 실리콘의 {111} 평면이고,
상기 제2 재료는 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물, 인듐 비화물, 인듐 인화물, 및 갈륨 질화물 중 하나인 것인 반도체 기판.
11. 제8항에 있어서, 상기 복수의 캐비티 사이에 배치된 절연 층을 더 포함하고,
상기 복수의 캐비티는 제1 방향으로 그리고 상기 제1 방향에 수직인 제2 방향으로 어레이로 배열되고,
상기 제1 방향 및 상기 제2 방향으로의 상기 절연 층의 인접한 패턴의 피치는 50nm 내지 1000nm인 것인 반도체 기판.
12. 제11항에 있어서, 상기 절연 층의 패턴은, 상기 제1 방향 및 제2 방향 중 하나에 수직이고 상기 복수의 캐비티 중 하나 이상의 캐비티를 통과하는 평면 내에 삼각형 형상을 갖는 것인 반도체 기판.
13. 제8항에 있어서,
상기 제1 재료 층은 상기 실리콘 웨이퍼의 [110] 결정학적 방향으로 그리고 상기 실리콘 웨이퍼의 [101] 결정학적 방향으로 어레이로 배열된 복수의 캐비티를 갖는 (001) 실리콘 웨이퍼이고,
상기 제2 재료는 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물, 인듐 비화물, 인듐 인화물, 및 갈륨 질화물 중 하나인 것인 반도체 기판.
14. 반도체 기판을 제조하는 방법에 있어서,
제1 재료 층 내에 또는 제1 재료 층 상에 에칭 마스크 층을 형성하는 단계로서, 상기 제1 재료 층은 외부에 노출된 제1 결정학적 평면을 갖는 것인 상기 에칭 마스크 층 형성 단계;
상기 외부에 노출된 제1 결정학적 평면을 제거하기 위하여 상기 에칭 마스크 층에 의해 덮이지 않은 상기 제1 재료 층의 부분을 에칭하는 이방성 에칭 공정을 수행하여, 상기 제1 재료 층이 상기 이방성 에칭 공정에 의해 노출된 복수의 제2 결정학적 평면을 제공하는 단계; 및
상기 제1 재료 층의 복수의 제2 결정학적 평면 상에, 상기 제1 재료 층의 격자 상수와는 상이한 격자 상수를 갖는 제2 재료를 형성하는 단계
를 포함하는 반도체 기판 제조 방법.
15. 제14항에 있어서, 상기 제2 재료를 평탄화하여 잔여 제2 재료를 제2 재료 층으로 변환시키는 단계를 더 포함하는 반도체 기판 제조 방법.
16. 제15항에 있어서, 상기 제2 재료 층 상에 상기 제2 재료로 제조되는 제3 재료 층을 형성하는 단계를 더 포함하는 반도체 기판 제조 방법.
17. 제14항에 있어서,
상기 에칭 마스크 층은 서로 이격되어 상기 제1 재료 층 상에 배치된 복수의 패턴을 포함하고,
상기 이방성 에칭 공정은 상기 제1 재료 층의 상부 부분을 복수의 돌출부로 변환하는 것인 반도체 기판 제조 방법.
18. 제14항에 있어서,
상기 에칭 마스크 층은 상기 제1 재료 층에 매립된 절연 층을 포함하고,
상기 이방성 에칭 공정은 상기 제1 재료 층의 상부 부분을 복수의 캐비티로 변환하는 것인 반도체 기판 제조 방법.
19. 제14항에 있어서,
상기 제1 재료는 결정 실리콘이고,
상기 복수의 제2 결정학적 평면은 결정 실리콘의 (111) 평면이고,
상기 제2 재료는 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물, 인듐 비화물, 인듐 인화물, 및 갈륨 질화물 중 하나인 것인 반도체 기판 제조 방법.
20. 제14항에 있어서, 상기 제2 재료에 어닐링 공정을 수행하는 단계를 더 포함하는 반도체 기판 제조 방법.

Claims (10)

  1. 반도체 기판에 있어서,
    제1 재료로 제조되고 복수의 돌출부(protrusion)를 포함하는 제1 재료 층으로서, 상기 돌출부 각각은 팁(tip) 및 상기 팁에서 수렴하는 복수의 패싯(facet)을 포함하고, 인접한 돌출부의 인접한 패싯은 서로 접촉하는 것인 상기 제1 재료 층; 및
    상기 제1 재료와는 상이한 제2 재료로 제조되고, 상기 복수의 돌출부 사이의 공간을 채우고, 상기 복수의 돌출부를 덮는 제2 재료 층
    을 포함하는 반도체 기판.
  2. 제1항에 있어서, 상기 제2 재료 층은 상기 복수의 돌출부의 상기 복수의 패싯과 직접 접촉하는 것인 반도체 기판.
  3. 제1항에 있어서,
    상기 제1 재료는 결정 실리콘이고,
    각 패싯은 상기 결정 실리콘의 {111} 평면이고,
    상기 제2 재료는 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물, 인듐 비화물, 인듐 인화물, 및 갈륨 질화물 중 하나인 것인 반도체 기판.
  4. 제3항에 있어서, 각 돌출부는 피라미드 형상을 가지는 것인 반도체 기판.
  5. 제1항에 있어서,
    상기 복수의 돌출부는 제1 방향으로 그리고 상기 제1 방향에 수직인 제2 방향으로 어레이로 배열되고,
    상기 제1 방향 및 상기 제2 방향으로의 상기 복수의 돌출부의 피치는 50nm 내지 1000nm인 것인 반도체 기판.
  6. 제1항에 있어서,
    상기 제1 재료 층은 제1 방향으로 그리고 상기 제1 방향에 수직인 제2 방향으로 어레이로 배열된 복수의 돌출부를 갖는 (001) 실리콘 웨이퍼이고,
    상기 제1 방향과 상기 실리콘 웨이퍼의 [110] 결정학적 방향 사이의 각은 43° 내지 47°이고, 상기 제2 방향과 상기 실리콘 웨이퍼의 [101] 결정학적 방향 사이의 각은 43° 내지 47°이고,
    상기 제2 재료는 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물, 인듐 비화물, 인듐 인화물, 및 갈륨 질화물 중 하나인 것인 반도체 기판.
  7. 제1항에 있어서,
    상기 제1 재료 층은 (110) 실리콘 웨이퍼로서 상기 실리콘 웨이퍼의 [110] 결정학적 방향으로 그리고 상기 실리콘 웨이퍼의 [101] 결정학적 방향으로 어레이로 배열된 복수의 돌출부를 가지며,
    상기 제2 재료는 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물, 인듐 비화물, 인듐 인화물, 및 갈륨 질화물 중 하나인 것인 반도체 기판.
  8. 반도체 기판에 있어서,
    제1 재료로 제조되고 복수의 캐비티를 포함하는 제1 재료 층으로서, 상기 캐비티 각각은 역 피라미드 형상 및 상기 역 피라미드 형상의 바닥에 수렴하는 복수의 패싯을 가지며, 인접 캐비티는 상기 제1 재료 층에 매립된 절연 층에 의해 서로로부터 분리되는 것인 상기 제1 재료 층; 및
    상기 제1 재료와는 상이한 제2 재료로 제조되고, 상기 복수의 캐비티를 채우고, 상기 절연 층을 덮는 제2 재료 층
    을 포함하는 반도체 기판.
  9. 반도체 기판을 제조하는 방법에 있어서,
    제1 재료 층 내에 또는 제1 재료 층 상에 에칭 마스크 층을 형성하는 단계로서, 상기 제1 재료 층은 외부에 노출된 제1 결정학적 평면을 갖는 것인 상기 에칭 마스크 층 형성 단계;
    상기 외부에 노출된 제1 결정학적 평면을 제거하기 위하여 상기 에칭 마스크 층에 의해 덮이지 않은 상기 제1 재료 층의 부분을 에칭하는 이방성 에칭 공정을 수행하여, 상기 제1 재료 층이 상기 이방성 에칭 공정에 의해 노출된 복수의 제2 결정학적 평면을 제공하는 단계; 및
    상기 제1 재료 층의 복수의 제2 결정학적 평면 상에, 상기 제1 재료 층의 격자 상수와는 상이한 격자 상수를 갖는 제2 재료를 형성하는 단계
    를 포함하는 반도체 기판 제조 방법.
  10. 제9항에 있어서, 상기 제2 재료를 평탄화하여 잔여 제2 재료를 제2 재료 층으로 변환시키는 단계를 더 포함하는 반도체 기판 제조 방법.
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