CN109582995A - 集成电路制造方法及其制造系统 - Google Patents

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Abstract

本公开提供一种集成电路制造方法，包括建立一掩模模型以及一复合光刻计算(compound lithography computational,CLC)模型，上述掩模模型用以模拟一掩模图像，上述复合光刻计算模型用以模拟一晶圆图案；使用一测量的掩模图像校正上述掩模模型；使用一测量的晶圆数据及校正后的上述掩模模型校正上述复合光刻计算模型；以及使用校正后的上述复合光刻计算模型对一集成电路图案执行一光学邻近校正(OPC)程序，从而产生用于掩模工艺的一掩模图案。

Description

集成电路制造方法及其制造系统
技术领域
本公开涉及一种集成电路制造方法及其制造系统，特别是有关使用光学邻近校正的集成电路制造方法及制造系统。
背景技术
当集成电路技术不断进行至更小的特征尺寸(例如32纳米、28纳米、20纳米或更小)时，集成电路设计更加面临挑战。设计电路的效能受到各种电路图案(例如掺杂井、源极及漏极、栅极、介层窗(vias)/接触窗(contacts)以及其他电路特征)的成像的严重影响。当先进电路设计具有鳍式主动区的三维结构时，形成具有适合形状及尺寸的电路特征更加困难。为了提高转移一设计图案至一晶圆时的成像效应，光学邻近校正(OPC)为必需的。设计图案被调整以在晶圆上产生具有改进的可印刷性的一图像。然而，最终的晶圆结果与各种工艺及因素有关。光刻印刷能力受限于光刻胶模糊、掩模绕射、投影成像分辨率、掩模直写(mask writing)的电子束模糊、光刻胶、蚀刻及/或其他因素。现有的方法在电路效能及工艺成本上不能有效提供优化的晶圆结果。具体来说，在模拟的某些步骤(例如校正)中，掩模绕射与其他因素是没有隔离的(isolated)。
因此，需要一种掩模模拟方法及掩模制造方法以有效减少图案化误差及前面所述问题。
发明内容
本公开提供一种集成电路制造方法，上述方法包括建立一掩模模型以及一复合光刻计算模型，上述掩模模型用以模拟一掩模图像，上述复合光刻计算模型用以模拟一晶圆图案；使用一测量的掩模图像校正上述掩模模型；使用一测量的晶圆数据及校正后的上述掩模模型校正上述复合光刻计算模型；以及使用校正后的上述复合光刻计算模型对一集成电路图案执行一光学邻近校正(OPC)程序，从而产生用于一掩模工艺的一掩模图案。
本公开提供一种集成电路制造方法，上述方法包括使用一测量的掩模图像校正一掩模模型；使用一测量的晶圆数据及校正后的上述掩模模型校正一复合光刻计算模型；以及使用校正后的上述复合光刻计算模型对一集成电路图案执行一光学邻近校正程序，从而产生用于一掩模工艺的一掩模图案。
本公开提供一种集成电路制造系统，上述系统包括一掩模数据模块，被设计以收集掩模成像数据；一晶圆数据模块，被设计以从一掩模制造程序中收集晶圆制造数据；一第一校正模块，被设计以基于上述掩模成像数据校正一掩模模型；一第二校正模块，被设计以基于上述晶圆制造数据校正一复合光刻计算模型；以及一光学邻近校正模块，被设计以使用上述掩模模型及上述复合光刻计算模型执行一光学邻近校正程序。
附图说明
本公开的观点从后续实施例以及附图可以更佳理解。须知示意图为范例，并且不同特征并无示意于此。不同特征的尺寸可能任意增加或减少以清楚论述。
图1为根据本发明实施例的制造集成电路的流程图。
图2为根据本发明实施例的制造集成电路的流程图。
图3及图4为根据本发明实施例的在多个设计站点的集成电路设计布局的示意图。
图5至图8为根据本发明实施例的在多个设计站点的集成电路设计布局的主要特征的示意图。
图9至图12为根据本发明实施例的在多个工艺站点的半导体晶圆的示意图。
图13为根据本发明实施例的用于图1及图2的方法的光学邻近校正系统的示意图。
图14为根据本发明实施例的图像测量系统的示意图。
附图标记说明：
100～方法
102-110～操作
200～方法
202-212～操作
300～集成电路设计布局
302-308～电路特征
400～最终晶圆图案
402～冗余特征
500～主要特征
600～晶圆目标图案
800～掩模图案
900～半导体晶圆
910～半导体基板
920～材料层
930～光刻胶层
1300～光学邻近校正系统
1302～集成电路设计布局
1304～光学邻近校正模块
1306～复合光刻计算模型模块
1308～掩模模型模块
1310～数据晶圆数据
1312～掩模数据
1314～最终掩模图案
1316～掩模制造模块
1318～晶圆制造模块
A～复合光刻计算建立器
B～校正器
C～收集器
D～掩模模型建立器
E～校正器
F～收集器
1400～图像测量系统
1402～辐射源
1404～照射器
1406～掩模载台
1408～掩模
1410～投影光学装置
1412～图像台
1414～图像检测器
具体实施方式
应了解以下的公开内容提供许多不同的实施例或范例以实施本公开的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。公开书不同范例可能重复使用相同的参考符号及/或标记。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
图1为根据本发明实施例的制造一集成电路的方法100的流程图，特别是对集成电路设计、掩模制造及晶圆图案化作光学邻近校正(OPC)程序的制造一集成电路的方法。
方法100在操作102中通过建立一掩模模型及一复合光刻计算(compoundlithography computational，CLC)模型作为开始。这些模型使用来自掩模制造程序及晶圆制造程序的历史数据来建立。具体来说，掩模模型被建立以模拟在图案化一半导体基板(例如一晶圆、硅晶圆或其他合适半导体晶圆)的一光刻工艺中，半导体基板上的掩模成像。具体来说，掩模模型考虑了两个因素：对应光刻系统的掩模绕射及成像投影。在一光刻工艺中，定义在掩模上的一电路图案被投影在涂布在半导体基板上的一光刻胶(或简单光刻胶(simply resist))层。掩模图案将会引起来自光刻系统光源的光的绕射，并且这个光进一步通过光刻系统的投影透镜被投影，以在晶圆表面(或涂布的光刻胶层)上形成掩模图案的图像。掩模图案的图像，或仅为掩模图像是由掩模绕射及成像投影所决定。掩模模型的建立是基于理论分析(例如光学成像分析及公式化)、工程输入及历史制造数据，例如来自空间影像(aerial image)(可从图像测量系统(IMS)收集)的数据。举例来说，使用历史制造数据(例如使用最小平方拟合)决定在数学模型中的系数或其他参数。在一些实施例中，掩模模型由部分同调照明源(coherent illumination source)的总强度被定义，公式如下：
其中x为图像位置，mp为一组掩模模型参数，α、β及γ为极性状态，为在波向量上的照明光的强度，f′及f″为在光瞳面(pupil plane)上的波向量，为透镜光瞳(pupil)函数，为来自掩模轮廓的电磁场(EMF)模拟的掩模绕射，以及Itot为在图像位置x的光强度并定义为掩模的图像。
在一些实施例中，掩模模型取用一核心折积(kernel convolution)方法被定义成如下的公式：
其中Iα(x，y，mp)为绕射后的光照图像，
mγ(x，y)为从实际掩模布局修改后的函数，
Vαγ，i(x，y，mp)为核心(kernel)，以及
mp为一组掩模模型参数。
在操作102中，以数学公式建构复合光刻计算模型，以模拟在通过一光刻工艺及额外包括的蚀刻工艺形成集成电路图案的一晶圆轮廓在半导体晶圆上时集成电路图案的该晶圆轮廓。总体来看，当定义在掩模上的一集成电路图案被转移到涂布在半导体基板上的一光刻胶层时，所图案化的光刻胶层的轮廓与多个因素有关，这些因素包括掩模绕射、成像投影、与光子的光刻胶反应以及光刻胶显影。如果晶圆轮廓是指通过蚀刻转移到半导体基板的材料层的图案的轮廓，则进一步与对应的蚀刻工艺有关。复合光刻计算模型的建立是基于理论分析(例如除了光学成像分析及公式化，另有与光的光刻胶反应、光刻胶显影及蚀刻)、工程输入及历史制造数据，例如来自光刻工艺及蚀刻工艺的数据。举例来说，在数学模型中的系数或其他参数是使用历史制造数据(例如使用最小平方拟合)所决定。合适的程序可被实施以有效率地建立复合光刻计算模型。在一些实施例中，建立复合光刻计算模型的程序包括以下步骤：建立可以共同地模拟光刻曝光工艺、光刻胶显影及蚀刻工艺的一个单一数学模型；并且使用历史数据(例如使用最小平方拟合)决定在数学模型中的系数或其他参数。单一数学模型可以根据各种输入被建立，例如上述工艺的理论分析、与光子的光刻胶反应及光刻胶显影、实验式及工程输入。复合光刻计算模型可由如下公式被定义：
W(x)＝Φ2(Φ1(I(x，mp)))
其中W(x)定义为一模拟晶圆轮廓，或是通过一光刻工艺及一蚀刻工艺转移到半导体基板的一图案。x代表在一个二维笛卡儿坐标的一位置；Φ1定义为一光刻胶图案函数，用以模拟涂布在半导体晶圆上的一光刻胶的特性；以及Φ2定义为一晶圆图案函数，用以模拟施加至半导体基板的一对应蚀刻工艺的特性。
方法100亦包括一操作104以收集或测量用在校正掩模模型的一或多个掩模图像。掩模图像的测量可被实施在一光刻曝光系统或一图像测量系统(IMS)中，两者将在后续讨论。图像测量系统可以在考量掩模图案的图像的情况中，与光刻曝光系统相似。在操作104中，可以从一或多个测试掩模、一或多个产品掩模或上述的组合中收集掩模图像。
在一些实施例中，图像测量系统为与光刻系统相似的系统，具有降低成本以及不同配置及设计。图14为根据本发明实施例的一图像测量系统1400的示意图。图像测量系统1400可操作以产生掩模图像，该掩模图像与一光刻系统产生的掩模图像相似或相同。举例来说，图像测量系统1400可以使用具有不同波长的辐射源以放大掩模图像来进行更佳的测量及分析。在至少一些实施例中，图像测量系统1400包括一辐射源1402、一照射器1404、被配置以固定一掩模1408的一掩模载台1406、投影光学装置1410以及被设计以接收掩模的图像的一图像台(image stage)1412。举例来说，图像测量系统1400可以包括图像检测器1414被配置以测量掩模图像以及从掩模图像收集数据。图像测量系统1400的操作的一般描述可以如下：将来自辐射源1402的一辐射(例如紫外光)引导至照射器1404并且投影在掩模1408上。将一掩模图像引导至投影光学装置1410，投影光学装置1410将光聚焦并且投影在图像台1412上，使得掩模图像通过图像检测器1414被测量或收集，以通过一光刻系统模仿在一晶圆的一光刻胶层上的一掩模图像。另外，在各种实施例中，图像测量系统1400的每个子系统可被容纳在一腔室中以减少环境干扰。
在这里描述的实施例中，辐射源1402可被用以产生极紫外光。在一些实施例中，辐射源1402可以是一紫外光(UV)、深紫外光、极紫外光或其他适合光，例如具有长波长的光。如上面所述，来自辐射源1402的光被引导至照射器1404。在一些实施例中，照射器1404可包括光学图像部件(optical image component)，例如透镜以将来自辐射源1402的光引导到掩模载台1406上，并且更具体的是引导到固定在掩模载台1406上的掩模1408。在一些实施例中，照射器1404可被配置以根据特定光瞳形状来对通过的光塑形(包括例如一偶极形状、一四极形状、一环状形状、一单光束形状、多光束形状及/或上述的组合)。在一些实施例中，照射器1404可操作以配置光学成像部件来对掩模1408提供需要的照明。在一些实施例中，照射器1404被配置以对掩模1408提供一轴上照明(on-axis illumination，ONI)。在一些实施例中，照射器1404被配置以对掩模1408提供一离轴照明(off-axis illumination，OAI)。
如上面所述，图像测量系统1400亦包括掩模载台1406，掩模载台1406被配置以固持掩模1408。光从掩模1408被引导，并且更被引导至投影光学装置1410，投影光学装置1410收集来自掩模1408的光。举例来说，通过投影光学装置1410收集的光带有通过掩模1408所定义的图案的一图像。在多个实施例中，投影光学装置1410用以在图像台1412上成像掩模1408的图案。具体来说，在多个实施例中，投影光学装置1410聚焦所收集的光并且将光投影在图像检测器1414上。
在某些实施例中，照射器1404模仿在一光刻系统中的照射配置，并且数值孔径NA1与在实际投影光刻系统中的入射光瞳的数值孔径相同。在某些实施例中，数值孔径NA2非常小，使掩模图像被放大并且可以通过图像检测器1414(例如感光耦合元件(CCD)或其他合适图像检测器)被测量。
图像测量系统1400可包括其他部件并且可以具有其他替代方案。在一些实施例中，图像测量系统1400可包括一光瞳相位调制器以调制从掩模1408引导的极紫外光的一光学相位，使得光沿着一投影光瞳平面具有一相位分布。在一些实施例中，光瞳相位调制器使用配置在投影光瞳平面上的一光瞳滤波器。举例来说，光瞳滤波器被使用以滤除来自掩模1408的光中的特定空间频率组成(spatial frequency component)。在一些实施例中，光瞳滤波器可作为一光瞳相位滤波器，用以调制通过投影光学装置1410引导的光的相位分布。
方法100亦包括一操作106以使用来自操作104所测量的掩模图像以校正掩模模型。如上面所述，掩模模型被设计以模拟掩模图像。最初，在掩模模型中的参数将由历史制造数据所决定。另外，随着时间推移，光刻系统及掩模图案可能有飘移或其他变异，造成掩模模型有较低的效能及准确，所以掩模模型需要被校正以捕捉随着时间推移的漂移及其他变异。在所公开的方法中，该校正是基于所测量的掩模图像而非模拟数据。在现有的方法中，掩模模型的校正是基于模拟数据，其需要严谨的电磁波模拟数据，包括折射率、薄膜厚度以及图案侧壁角度。然而，掩模绕射模型的准确度及其灵活性是具有挑战性的。来自测量的掩模图像的数据集体并适当地包括上述内容，但与其他不相关因素(例如光刻胶显影)隔离(isolated)。掩模图像的测量可被实现在一光刻系统或一图像测量系统(IMS)，两者将在后续讨论。图像测量系统可以在考量掩模图案的图像的情况中，与光刻曝光系统相似。在操作104中，可以从一或多个测试掩模、一或多个产品掩模或上述的组合中收集掩模图像。
在操作106中，校正可通过包括数学计算的一程序被实现。在此实施例中，通过比较测量的掩模图像及模拟的掩模图像之间的差异以校正掩模模型，并且通过调整在掩模模型中的参数以最小化该差异。用在校正中的最小化公式是定义如下：
其中Im，α(x，mp)为测量的掩模图像，并且Is，α(x，mp)为模拟的掩模图像。
替代的实施例可以使用其他方法作优化程序，例如测量的晶圆轮廓。
方法100亦包括一操作108以收集或测量晶圆数据，例如通过光刻曝光工艺、显影曝光后的光刻胶及使用图案化的光刻胶层作为蚀刻掩模进行蚀刻工艺以蚀刻半导体基板的材料层后，从掩模转移到半导体基板的图案的晶圆轮廓。
在一些实施例中，操作108可从晶圆制造程序收集历史数据，例如来自光刻图案化工艺及蚀刻工艺的数据，光刻图案化工艺及蚀刻工艺被应用于图案化半导体晶圆。在更进一步的实施例中，数据可以从对应的光刻机台及蚀刻机台中收集。数据可以进一步从图案化后的晶圆的光刻胶特性、关键尺寸(CD)测量值来收集。
方法100还包括一操作110使用来自操作108所测量的晶圆数据以校正复合光刻计算模型。需注意的是，复合光刻计算模型包括掩模模型，因此复合光刻计算模型的校正亦包括上述操作的输入。通过比较测量的关键尺寸及模拟的关键尺寸之间的差异以校正复合光刻计算模型，并接着通过调整在复合光刻计算模型中的参数以最小化该差异。具体来说，最小化公式被定义如下：
其中为CDm，j测量的关键尺寸，为CDs，j模拟的关键尺寸，并且参数p代表在复合光刻计算模型中的各种参数，包括晶圆焦距、扫描机(scanner)透镜参数、光刻胶参数及蚀刻工艺参数。
替代的实施例可以使用其他方法作优化程序，例如测量的晶圆轮廓。
在掩模模型的校正及复合光刻计算模型的校正之后，复合光刻计算模型可被使用在掩模图案优化及掩模制造中的一光学邻近校正程序，后续将进一步描述。
图2为根据本发明实施例的用于集成电路工艺的一方法流程图。方法200在操作202中通过接收来自一设计者的一集成电路设计布局(或一集成电路设计图案)作为开始。在一实施例中，设计者可以为一集成电路设计公司。在另一实施例中，设计者是从一半导体制造厂分离的集成电路设计团队，其中半导体制造厂可以根据集成电路设计布局制造集成电路产品。在多个实施例中，半导体制造厂可以制造掩模、半导体晶圆或上述两者。集成电路设计布局包括为了一集成电路产品并基于集成电路产品规格所设计的一或多个电路图案层。掩模为一图案化的基板用于一光刻工艺以图案化一半导体晶圆。在后续的讨论中，掩模及倍缩掩模可交替使用。
集成电路设计布局呈现在具有电路图案的信息的一或多个数据文件中。在一实施例中，集成电路设计布局以现有的一图形数据系统格式(GDS或GDSII)表示。在其他实施例中，集成电路设计布局可以在其他合适格式中表示，例如开放式艺术系统交换标准(openartwork system interchange standard，OASIS or OAS)。设计者根据将被制造的产品规格，实施适当设计程序以产生集成电路设计布局。设计程序可包括逻辑设计、物理设计及/或布置和绕线。举例来说，集成电路设计布局的一部分包括多个集成电路特征(亦称为主要特征)，例如主动区、掺杂井、源极及漏极、栅极、介层窗(vias)/接触窗(contacts)及层间相互连接的金属线以及用于焊接垫的开口，这些将被形成在半导体基板及设置在半导体基板上的多个材料层中。集成电路设计布局可包括某些辅助特征，例如那些用于成像效应、处理提升及/或掩模识别信息的特征。
图3为根据本发明实施例的一集成电路设计布局300示意图。集成电路设计布局300包括多个电路特征，例如范例的电路特征302、304、306及308。这些电路特征亦称为主要特征。在集成电路设计布局300中的主要特征构成集成电路产品中的集成电路的一部分，并且将被形成或定义在半导体晶圆的一材料层中。因此，集成电路设计布局300定义集成电路产品的一图案层。在多个实施例中，集成电路产品的一图案层包括用于定义主动区、源极及漏极、栅极或接触窗特征的图案。在一实施例中，集成电路设计布局300用于定义接触孔的图案，其将被形成在半导体晶圆的一介电材料层中。
如图2所示，方法200可包括一操作204，根据集成电路设计布局300形成一晶圆目标图案(或最终晶圆图案或最终晶圆目标图案)。在一些实施例中，操作204包括加入冗余特征(dummy features)至集成电路设计布局300以优化半导体工艺。举例来说，集成电路设计布局300包括用于定义多个主动区的图案，这些主动区将被形成在半导体晶圆上。在更进一步的实施例中，主动区通过一程序被形成在半导体晶圆上，该程序包括光刻图案化以形成一蚀刻掩模；蚀刻以在半导体晶圆中形成沟槽；在沟槽中填充介电材料；以及执行一化学机械研磨(CMP)工艺以在半导体晶圆上形成浅沟槽隔离(STI)特征，由此定义出被浅沟槽隔离围绕的主动区。化学机械研磨工艺移除多余的介电材料并且平坦化半导体晶圆的顶层表面。然而，化学机械研磨工艺可能产生凹陷及侵蚀效应。冗余特征被加入至集成电路设计布局以调整图案密度，进而减少化学机械研磨工艺的副作用及改善化学机械研磨工艺的结果。在另一实施例中，集成电路设计布局包括用于定义主动区的图案。冗余特征被插入到集成电路设计布局，使得应用在半导体晶圆的一热退火工艺(例如热退火工艺以激活离子布植掺杂物)被改善并且从一个位置到另一位置的热退火变异被减少或消除。在另一实施例中，集成电路设计布局用于在相互连接结构中定义金属线的图案。冗余特征被加入至集成电路设计布局的芯片角落非电路(die-corner-circuit-forbidden)区以消除芯片角落应力。在其他一些实施例中，操作204可以在适合位置中(例如用于各种工艺用途及考虑的框架区域)额外地或可交替地包括加入其他特征到集成电路设计布局，例如掩模识别号码(例如条码)、对准记号及/或测试图案。操作204的输出为预期晶圆图案(最终晶圆图案)或对预期晶圆图案的限制(例如目标点)。
在一实施例中，冗余特征402被插入到集成电路设计布局300中，从而形成一最终晶圆图案400，如图4所示。在此实施例中，冗余特征402被加入以改变局部图案密度，使得图案密度从一个位置到另一个位置有比较少的变异，从而减少或消除工艺变异以及其他无法预期性效应。
方法200包括一操作206，通过使用来自操作110的复合光刻计算模型，对集成电路设计布局300执行一光学邻近校正程序，从而产生一最终掩模图案。最终掩模图案为将被形成在掩模上的图案，其更进一步用以通过一光刻工艺使用图案化后的掩模以图案化一半导体晶圆。如果操作204存在并且形成一最终晶圆目标图案(最终晶圆图案)，光学邻近校正被应用到最终晶圆目标图案，从而产生最终掩模图案。如果在操作204中没有形成最终晶圆目标图案，则可以在执行光学邻近校正时在操作206中形成最终晶圆目标图案。
光学邻近校正被执行以通过修改集成电路设计布局来校正图像误差。光学邻近校正程序产生一掩模图案，使得如此产生的掩模图案可以在半导体晶圆上形成一晶圆图案，其与最终晶圆目标图案具有一可容忍差异。在此实施例中，光学邻近校正程序是使用复合光刻计算模型的基于模型(model-based)的光学邻近校正。在替代的实施例中，光学邻近校正程序可额外包括基于规则(rule-based)的光学邻近校正以及基于表格(table-based)的光学邻近校正与基于模型的光学邻近校正结合形成的一混合方法。
光学邻近校正程序包括移动一主要特征的边缘并且对掩模数据加入辅助特征。在多个实施例中，主要特征被调整大小、重新定位及/或重新塑造。在另一实施例中，多个辅助特征(例如散射条)被加入到掩模数据中。在又一个实施例中，衬线(serifs)或槌头(hammerheads)被加入到掩模数据中。辅助特征可被配置在距离主要特征(例如散射条)一定距离的位置，或配置在主要特征(例如衬线及槌头)的附近。
在另一实施例中，可以考量环境影响(例如那些与主要特征接近的特征)实施光学邻近校正程序。环境影响包括蚀刻负载效应、光刻图案化的负载效应或化学机械研磨工艺的图案密度。这些环境影响可能被包括在复合光刻计算模型中。在一实施例中，环境引发尖角圆化关键阶级(environment-induced-corner-rounding critical level)可通过模型卷积被定义并并入至复合光刻计算模型中。如上面所述，光学邻近校正程序会模拟晶圆制造程序，其包括光刻曝光工艺的成像效应、光刻胶层在光刻曝光工艺中对光辐射的反应和在显影工艺中的显影分辨率，以及从光刻胶层转移图案到下面半导体基板的材料层的蚀刻工艺。
在使用复合光刻计算模型的光学邻近校正程序期间，主要特征如前所述地被调整(加入辅助特征、调整大小、重新定位及/或重新塑造)，接着修改后的掩模数据通过光学邻近校正模型被模拟，从而产生一模拟晶圆轮廓。模拟晶圆轮廓进一步与晶圆目标图案比较，以评估修改后的掩模数据是否可接受。此评估是通过合适程序被实施，例如边缘置入错误或区域差异。在一特定实施例中，多个目标点被分配至晶圆目标图案。当模拟晶圆轮廓距离目标点在可容忍距离内时，修改后的掩模数据为可接受的。此修改后的掩模数据成为所需的掩模图案(亦称为光学邻近校正后掩模图案)。当所需的掩模图案被形成在掩模上时，对应的晶圆图案基本上与最终晶圆目标图案相似或具有小于一可接受范围的差异。
图5至图8进一步以范例的主要特征500示意光学邻近校正程序。值得注意的是，图5所示的主要特征仅作为简化的范例特征。在一特定实施例中，主要特征500为一矩形，其定义将形成在一半导体基板上的接触孔。在其他实施例中，主要特征500包括一多边形(或梯形)或其他合适形状。
在后续的模拟中，模拟的轮廓与一晶圆目标图案比较以确认其差异。在一些实施例中，主要特征500的原始掩模布局被用作晶圆目标图案。然而，晶圆目标图案可以被不同地选择，例如示意于图6的晶圆目标图案600，以便更好地进行叠代模拟收敛(iterativesimulation convergence)而不使晶圆图案劣化。在进行叠代模拟时，模拟的轮廓与晶圆目标比较以确认其差异，如图7所示。图8为根据本发明实施例的通过操作206产生主要特征500的所需掩模图案800的示意图。
回到方法200，在操作206中通过使用复合光刻计算模型实施光学邻近校正程序，产生掩模图案。根据多个实施例，此方法的优点包括减少误差。此误差是实际晶圆图案与预期晶圆图案之间的差异。在所公开的方法中，使用测量的掩模图像校正掩模模型，而不是使用模拟掩模图像，此校正会更准确及有效。
回头参照图2，方法200可还包括操作208准备掩模数据，例如分割掩模图案及产生对应的电子束直射地图(electron-beam shot map)。在一些实施例中，操作208包括掩模数据准备以产生电子束直射地图。掩模数据准备包括将掩模图案分割成多边形或其他合适形状，并且在一些实施例中还包括为每一个多边形定义剂量(dose)。在一些实施例中，从操作206产生的最终掩模数据已经被定义在电子束直射地图，操作208可被跳过。
再次参照图2，方法200亦包括操作110以制造掩模。在此实施例中，一电子束或一多重电子束机制基于电子束直射地图被用以在掩模上形成图案。掩模可以在多个合适技术中被设计。在一实施例中，掩模被设计以具有一个二元图案。在此情况下，掩模图案包括不透明区及透明区。辐射束(例如：紫外光或紫外光束)被用以曝光涂布在晶圆上的图像感光材料层(例如光刻胶)，并且被不透明区阻挡以及穿通过透明区。在一实施例中，二元掩模包括一透明基板(例如：熔融石英)以及徒步在掩模的不透明区的不透明材料(例如：铬)。在另一实施例中，掩模被设计具有相位移。在相位移掩模(PSM)中，被形成在掩模上的图案的多个特征被配置以具有合适的相位差以提升分辨率及成像品质。在多个实施例中，相位移掩模在现有中可以为一衰减相位移掩模(attenuated PSM)或一交替相位移掩模(alternating PSM)。在一些实施例中，掩模是具有反射图案的极紫外光(EUV)掩模。在一实施例中，极紫外光掩模包括具有合适材料的基板，例如低热膨胀材料(LTEM)。在多个实施例中，低热膨胀材料包括熔融石英、掺杂二氧化钛(TiO2)的二氧化硅(SiO2)或其他具有低热膨胀的合适材料。极紫外光掩模包括沉积在基板上的一反射多重层(ML)。多重层包括多个薄膜对，例如钼-硅(Mo/Si)薄膜对(例如：在每个薄膜对中的硅层上方或下方的钼层)。或者，多重层可包括钼-铍(Mo/Be)薄膜对或其他可被配置以高度反射极紫外光的合适材料。极紫外光掩模可还包括设置在多重层上用于保护的一覆盖层(例如钌(Ru))。极紫外光掩模还包括设置在多重层上的一吸收层(例如氮化硼钽(TaBN)层)。吸收层被图案化以定义集成电路(IC)的一层。或者，另一反射层可被沉积在多重层上，并且被图案化以定义集成电路的一层，从而形成一极紫外光相位移掩模。
在掩模制造程序期间，对电子束敏感的一光刻胶层被涂布在掩模上，在一电子束光刻系统中根据电子束直射地图使用电子束对光刻胶层曝光。光刻胶层进一步被显影以形成图案化的光刻胶层。通过图案化的光刻胶层的开口，对材料层进一步施加一蚀刻工艺，从而转移定义在图案化的光刻胶层的图案到材料层。然后通过湿式去除(wet stripping)、等离子体灰化(plasma ashing)或上述两者移除光刻胶层。
在一些实施例中，方法200可包括操作212制造晶圆。图9是根据本发明实施例的半导体晶圆900的示意图。半导体晶圆900通过使用上述方法形成的一掩模或一组掩模被制造。半导体晶圆900包括半导体基板910，例如一基板或额外地或可交替地具有一些其他半导体材料(例如锗、硅锗、碳化硅砷化镓)的一基板。半导体晶圆900可还包括多个掺杂区、介电特征及多重阶层的内部连接(或者在后续的制造步骤中形成)。半导体晶圆900可还包括将被图案化的一材料层920。在一些实施例中，材料层920包括一介电层或一导电层。在一些实施例中，材料层920可包括一半导体材料层或者是半导体基板的一顶部。半导体晶圆900包括一硅基板或其他合适基板，并且有一材料层形成在其上。
晶圆制造程序包括一光刻图案化工艺。在一些实施例中，光刻图案化工艺包括光刻胶涂布、光刻曝光工艺、曝光后烘烤(PEB)以及显影。光刻图案化工艺在半导体晶圆900上形成一图案化的光刻胶层930，如图10所示。具体来说，在光刻系统中使用通过操作210所形成的掩模来实施此光刻曝光工艺。晶圆制造程序还包括其他步骤以将在图案化的光刻胶层930中所定义的图案转移至下面的材料层920。在一实施例中，晶圆制造程序包括一离子布植工艺，以使用图案化的光刻胶层作为一布植掩模在半导体晶圆中形成多个掺杂区。在另一实施例中，晶圆制造程序包括一蚀刻工艺，以使用图案化的光刻胶层930作为一蚀刻掩模蚀刻下面的材料层920，如图11所示。在蚀刻工艺(或离子布植工艺)后，图案化的光刻胶层930可通过湿式去除或等离子体灰化被移除，如图12所示。
在不违背本公开的构思的情况下，可以实施其他实施例以及修改。本公开提供了一种根据集成电路布局产生一掩模图案的方法。具体来说，此方法包括一光学邻近校正程序以产生最终掩模图案(或最终掩模数据)，其中光学邻近校正程序使用通过测量的晶圆数据所校正的一复合光刻计算模型。复合光刻计算模型结合了使用测量的掩模图像所校正的一掩模模型在多个实施例中，通过实施本公开的方法(例如方法100或方法200)，可以呈现下面所述的一些优点。然而，应了解此处所公开的不同实施例提供不同优点，并且在全部实施例中没有需要特定优点。举一例来说，根据多个实施例，通过使用复合光刻计算模型执行所公开的光学邻近校正程序，所产生的掩模图案包括减少的误差。此方法将提供准确的掩模模型，并且无关于掩模堆叠测量误差。掩模模型将独立于在复合光刻计算模型中的其他效应，例如掩模扩散/溶解。在现有方法中，掩模模型的误差通过最终光学邻近校正模型被吸收。通过在本公开中具有更准确的掩模模型，复合光刻计算模型的过度拟合的机会较少。
图13为根据本发明实施例的光学邻近校正系统1300的示意图。光学邻近校正系统1300使用了复合光刻计算模型。复合光刻计算模型通过使用测量的数据晶圆数据及掩模模型被校正。掩模模型通过使用测量的掩模图像或测量的掩模数据被校正。光学邻近校正系统1300包括硬件及软件两者的整合以执行多个动作以产生用于电子数直写的一下线(tape-out)。在一实施例中，光学邻近校正系统1300被设计以执行在图1的方法100中的多个操作以及在图2的方法200中进一步的一些操作。
光学邻近校正系统1300接收来自一集成电路设计者的一集成电路设计布局1302(例如在图3的集成电路布局300)作为一输入。光学邻近校正系统1300发送集成电路设计布局1302至光学邻近校正模块1304。光学邻近校正模块1304用于使用复合光刻计算模型在一光学邻近校正程序。复合光刻计算模型来自复合光刻计算模型模块1306。复合光刻计算模型结合来自掩模模型模块1308的掩模模型。复合光刻计算模型模块1306被设计以建立复合光刻计算模型；收集晶圆数据1310(测量的晶圆轮廓或关键尺寸)；以及使用晶圆数据校正复合光刻计算模型。在其他实施例中，复合光刻计算模型模块1306还包括三个子模块：复合光刻计算建立器A；校正器B；以及收集器C，分别被设计以执行上述三个功能。掩模模型模块1308被设计以建立掩模模型；收集掩模数据1312(测量的掩模图像)；以及使用掩模数据校正掩模模型。在其他实施例中，掩模模型模块1308还包括三个子模块：掩模模型建立器D；校正器E；以及收集器F，分别被设计以执行上述三个功能。光学邻近校正模块1304可操作以对集成电路设计布局执行一光学邻近校正程序，并且可操作以执行其他功能，例如形成一晶圆目标，如操作204所述。光学邻近校正模块1304产生通过光学邻近校正程序所修改的一最终掩模图案1314。最终掩模图案1314被进一步发送到一掩模制造模块1316以形成具有最终掩模图案定义在上面的掩模。
在一些实施例中，掩模制造模块1316包括一电子束直写器，并且可还包括其他掩模制造设备，例如一蚀刻机台。掩模制造模块1316根据最终掩模图案或电子束直射地图形成一图案化层在掩模上。接着所形成的掩模被进一步发送至晶圆制造模块1318。晶圆制造模块1318使用掩模图案化一或多个半导体晶圆。晶圆制造模块1318包括一光刻曝光机台，例如一极紫外光步进机。在一些实施例中，晶圆制造模块1318可还包括一蚀刻机台，用以在半导体晶圆上转移光刻胶图案至下面的材料层。
尽管本公开的多个实施例在上述被提供。在不违背本公开的构思的情况下，可以有其他实施例。举例来说，用于光刻图案化的辐射能量可以替代为离子束。在此情况中，多个校正剂量(corrected doses)为离子束曝光剂量。在另一实施例中，光学邻近校正系统1300可以是一分离实体(separate entity)或分布在现有实体中，例如一设计/实验设备或一在线系统。在此实施例中，光学邻近校正系统1300被连接至一网络，例如网际网络或一内部网络。
本公开提供一种使用复合光刻计算模型的光学邻近校正程序的方法。此复合光刻计算模型通过测量的晶圆数据及掩模模型被校正，而掩模模型通过使用测量的掩模数据被校正。在多个实施例中，通过实施本公开的方法(例如方法100或方法200)，可以呈现下面所述的一些优点。然而，应了解此处所公开的不同实施例提供不同优点，并且在全部实施例中没有需要特定优点。举一例来说，根据多个实施例，通过使用复合光刻计算模型执行所公开的光学邻近校正程序，所产生的掩模图案包括减少的误差。此方法将提供准确的掩模模型，并且无关于掩模堆叠测量误差。掩模模型将独立于在复合光刻计算模型中的其他效应，例如掩模扩散/溶解。在现有方法中，掩模模型的误差通过最终光学邻近校正模型被吸收。通过在本公开中具有更准确的掩模模型，复合光刻计算模型的过度拟合的机会较少。
因此，本公开根据一些实施例提供一种集成电路制造方法。此方法包括建立一掩模模型以及一复合光刻计算模型，掩模模型用以模拟一掩模图像，复合光刻计算模型用以模拟一晶圆图案；使用一测量的掩模图像校正掩模模型；使用一测量的晶圆数据及校正后的掩模模型校正复合光刻计算模型；以及使用校正后的复合光刻计算模型对一集成电路图案执行一光学邻近校正(OPC)程序，从而产生用于一掩模工艺的一掩模图案。
在一些实施例中，在校正掩模模型之前，测量一掩模图像；以及在校正复合光刻计算模型之前，测量一晶圆图案。
在一些实施例中，其中执行光学邻近校正程序的步骤包括：修改集成电路图案；使用复合光刻计算模型模拟集成电路图案以产生集成电路图案的一晶圆轮廓；以及确认晶圆轮廓及晶圆目标图案之间的一差异。
在一些实施例中，此集成电路制造方法还包括当差异超过一可容忍范围，重复修改集成电路图案以及模拟集成电路图案。
在一些实施例中，在此集成电路制造方法中，掩模模型由一第一公式所定义，用以根据集成电路图案产生掩模图像；以及复合光刻计算模型由一第二公式所定义，以根据掩模模型及一光刻胶模型产生晶圆轮廓。
本公开根据一些实施例提供一种集成电路制造方法。此方法包括使用一测量的掩模图像校正一掩模模型；使用一测量的晶圆数据及校正后的掩模模型校正一复合光刻计算模型；以及使用校正后的复合光刻计算模型对一集成电路图案执行一光学邻近校正程序，从而产生用于一掩模工艺的一掩模图案。
在一些实施例中，此集成电路制造方法还包括基于掩模图案制造一掩模。
在一些实施例中，此集成电路制造方法还包括使用掩模对一晶圆执行一光刻工艺。
在一些实施例中，此集成电路制造方法还包括建立掩模模型以及复合光刻计算模型，掩模模型用以模拟一掩模图像，复合光刻计算模型用以模拟一晶圆轮廓；在校正掩模模型之前，测量一掩模图像；以及校正复合光刻计算模型之前，测量一晶圆图案。
在一些实施例中，此集成电路制造方法还包括对掩模图案执行一分割工艺，从而产生一电子束直射地图，电子束直射地图被用以在一电子束光刻工艺中图案化掩模。
在一些实施例中，此集成电路制造方法还包括使用电子束直射地图对掩模执行一掩模制造程序，掩模制造程序包括电子束光刻工艺。
本公开根据一些实施例提供一种集成电路制造系统。此集成电路制造系统包括一掩模数据模块，被设计以收集掩模成像数据；一晶圆数据模块，被设计以从一掩模制造程序中收集晶圆制造数据；一第一校正模块，被设计以基于掩模成像数据校正一掩模模型；一第二校正模块，被设计以基于晶圆制造数据校正一复合光刻计算模型；以及一光学邻近校正模块，被设计以使用掩模模型及复合光刻计算模型执行一光学邻近校正程序。
在一些实施例中，此集成电路制造系统，还包括一模型建立器，被设计以建立掩模模型及复合光刻计算模型。
前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面更佳地了解本公开。本技术领域中技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本公开的发明构思与范围。在不背离本公开的发明构思与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (10)

1.一种集成电路制造方法，包括：
建立一掩模模型以及一复合光刻计算模型，上述掩模模型用以模拟一掩模图像，上述复合光刻计算模型用以模拟一晶圆图案；
使用一测量的掩模图像校正上述掩模模型；
使用一测量的晶圆数据及校正后的上述掩模模型校正上述复合光刻计算模型；以及
使用校正后的上述复合光刻计算模型对一集成电路图案执行一光学邻近校正(OPC)程序，从而产生用于一掩模工艺的一掩模图案。
2.如权利要求1所述的集成电路制造方法，还包括基于上述掩模图案制造一掩模。
3.如权利要求2所述的集成电路制造方法，还包括使用上述掩模对一晶圆执行一光刻工艺。
4.如权利要求3所述的集成电路制造方法，其中：
制造上述掩模的步骤包括对上述掩模涂布一第一光刻胶层，根据上述掩模图案对上述第一光刻胶层执行一电子束直写(electron-beam writing)工艺，并且通过被图案化的上述第一光刻胶层蚀刻上述掩模；以及
对上述晶圆执行上述光刻工艺的步骤包括对上述晶圆涂布一第二光刻胶层，并且使用上述掩模曝光上述第二光刻胶层以在上述晶圆上形成一图案化的第二光刻胶层。
5.如权利要求1所述的集成电路制造方法，还包括：
接收一集成电路设计布局，上述集成电路设计布局包括上述集成电路图案；以及
在对上述集成电路图案执行上述光学邻近校正程序之前，基于上述集成电路图案形成一晶圆目标图案。
6.一种集成电路制造方法，包括：
使用一测量的掩模图像校正一掩模模型；
使用一测量的晶圆数据及校正后的上述掩模模型校正一复合光刻计算模型；以及
使用校正后的上述复合光刻计算模型对一集成电路图案执行一光学邻近校正程序，从而产生用于一掩模工艺的一掩模图案。
7.如权利要求6所述的集成电路制造方法，还包括：
接收一集成电路设计布局，上述集成电路设计布局包括上述集成电路图案；以及
在对上述集成电路图案执行上述光学邻近校正程序之前，基于上述集成电路图案形成一晶圆目标图案。
8.如权利要求7所述的集成电路制造方法，其中执行上述光学邻近校正程序的步骤包括：
修改上述集成电路图案；
使用上述复合光刻计算模型模拟上述集成电路图案以产生上述集成电路图案的一晶圆轮廓；
确认上述晶圆轮廓及上述晶圆目标图案之间的一差异；以及
当上述差异超过一可容忍范围，重复上述三个步骤。
9.如权利要求8所述的集成电路制造方法，其中：
上述掩模模型在一公式I(x,mp)中被定义，其中mp是一组掩模模型参数，并且I(x,mp)是一掩模图像函数，用以模拟在一光刻曝光工艺中上述掩模图案在半导体晶圆上的一图像；以及
上述复合光刻计算模型在一公式W(x)＝Φ2(Φ1(I(x,mp)))被定义，其中：
W(x)定义为一模拟晶圆轮廓；
Φ1定义为一光刻胶图案函数，用以模拟涂布在上述半导体晶圆上的一光刻胶的特性；以及
Φ2定义为一晶圆图案函数，用以模拟应用在上述半导体晶圆的一蚀刻工艺的特性。
10.一种集成电路制造系统，包括：
一掩模数据模块，被设计以收集掩模成像数据；
一晶圆数据模块，被设计以从一掩模制造程序中收集晶圆制造数据；
一第一校正模块，被设计以基于上述掩模成像数据校正一掩模模型；
一第二校正模块，被设计以基于上述晶圆制造数据校正一复合光刻计算模型；以及
一光学邻近校正模块，被设计以使用上述掩模模型及上述复合光刻计算模型执行一光学邻近校正程序。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI806002B (zh) * 2020-02-12 2023-06-21 荷蘭商Ａｓｍｌ荷蘭公司 用於判定遮罩圖案及訓練機器學習模型之非暫時性電腦可讀媒體
CN117710270A (zh) * 2024-02-04 2024-03-15 全智芯(上海)技术有限公司 用于自由尺度光学邻近校正的方法、电子设备及存储介质

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10495967B2 (en) * 2017-09-28 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of mask simulation model for OPC and mask making
US10572697B2 (en) 2018-04-06 2020-02-25 Lam Research Corporation Method of etch model calibration using optical scatterometry
CN112005347A (zh) * 2018-04-10 2020-11-27 朗姆研究公司 抗蚀剂和蚀刻建模
CN111971551A (zh) 2018-04-10 2020-11-20 朗姆研究公司 机器学习中的光学计量以表征特征
US10725454B2 (en) * 2018-11-12 2020-07-28 International Business Machines Corporation Mask process aware calibration using mask pattern fidelity inspections
WO2020212107A1 (en) 2019-04-15 2020-10-22 Asml Netherlands B.V. Method for determining corrections to features of a mask
CN112445059A (zh) * 2019-09-05 2021-03-05 中芯国际集成电路制造(上海)有限公司 光学邻近修正、光掩膜版制作及图形化方法
US11481922B2 (en) * 2020-04-07 2022-10-25 Kla Corporation Online navigational drift correction for metrology measurements
CN111443569B (zh) * 2020-05-18 2023-11-17 中国科学院微电子研究所 一种修正模型的建立方法及装置、掩模优化方法及装置
EP3926403A1 (en) * 2020-06-17 2021-12-22 Mycronic Ab Maskless second layer alignment method and apparatus
US20230314953A1 (en) * 2020-09-18 2023-10-05 Applied Materials, Inc. Methods to improve process window and resolution for digital lithography with auxiliary features
KR20220040308A (ko) 2020-09-23 2022-03-30 삼성전자주식회사 반도체 공정을 모델링하기 위한 시스템 및 방법
CN112541205B (zh) * 2020-12-01 2022-12-30 泉芯集成电路制造(济南)有限公司 一种建模方法
TWI762216B (zh) * 2021-02-25 2022-04-21 力晶積成電子製造股份有限公司 測試半導體圖案的方法
DE102021130149A1 (de) * 2021-11-18 2023-05-25 Carl Zeiss Smt Gmbh Verfahren zur Vermessung von Photomasken für die Halbleiterlithografie

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070061773A1 (en) * 2005-09-09 2007-03-15 Brion Technologies, Inc. Method for selecting and optimizing exposure tool using an individual mask error model
CN101191996A (zh) * 2006-11-29 2008-06-04 联华电子股份有限公司 光掩模的制造方法以及光学接近度校正的修补方法
JP2008134382A (ja) * 2006-11-28 2008-06-12 Internatl Business Mach Corp <Ibm> 集積回路のためのマスク・レイアウト設計方法およびプログラムならびに集積回路のマスク・レイアウトの最適化方法
US20110230999A1 (en) * 2008-11-21 2011-09-22 Luoqi Chen Fast Freeform Source and Mask Co-Optimization Method
US20120036487A1 (en) * 2010-08-03 2012-02-09 International Business Machines Corporation Fracturing continuous photolithography masks
US20130283217A1 (en) * 2012-04-18 2013-10-24 D2S, Inc. Method and system for forming patterns using charged particle beam lithography
US20150278429A1 (en) * 2014-04-01 2015-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and Method for Integrated Circuit Manufacturing
CN106469235A (zh) * 2015-08-21 2017-03-01 台湾积体电路制造股份有限公司 集成电路方法以及集成电路设计系统

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7297453B2 (en) * 2005-04-13 2007-11-20 Kla-Tencor Technologies Corporation Systems and methods for mitigating variances on a patterned wafer using a prediction model
JP4538021B2 (ja) * 2007-05-31 2010-09-08 株式会社東芝 光近接効果の補正方法
US7703069B1 (en) * 2007-08-14 2010-04-20 Brion Technologies, Inc. Three-dimensional mask model for photolithography simulation
JP5913979B2 (ja) * 2008-06-03 2016-05-11 エーエスエムエル ネザーランズ ビー．ブイ． モデルベースのプロセスシミュレーション方法
US9367655B2 (en) 2012-04-10 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Topography-aware lithography pattern check
US8631360B2 (en) 2012-04-17 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methodology of optical proximity correction optimization
US8762900B2 (en) 2012-06-27 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for proximity correction
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US8954899B2 (en) 2012-10-04 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Contour alignment system
US8906595B2 (en) 2012-11-01 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving resist pattern peeling
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US8812999B2 (en) 2013-01-02 2014-08-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system of mask data preparation for curvilinear mask patterns for a device
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
CN106462086B (zh) 2014-06-25 2019-10-15 Asml荷兰有限公司 蚀刻变化容差优化
US9672320B2 (en) 2015-06-30 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit manufacturing
US9886543B2 (en) 2016-02-10 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method providing for asymmetric pupil configuration for an extreme ultraviolet lithography process
US10495967B2 (en) * 2017-09-28 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of mask simulation model for OPC and mask making

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070061773A1 (en) * 2005-09-09 2007-03-15 Brion Technologies, Inc. Method for selecting and optimizing exposure tool using an individual mask error model
JP2008134382A (ja) * 2006-11-28 2008-06-12 Internatl Business Mach Corp <Ibm> 集積回路のためのマスク・レイアウト設計方法およびプログラムならびに集積回路のマスク・レイアウトの最適化方法
CN101191996A (zh) * 2006-11-29 2008-06-04 联华电子股份有限公司 光掩模的制造方法以及光学接近度校正的修补方法
US20110230999A1 (en) * 2008-11-21 2011-09-22 Luoqi Chen Fast Freeform Source and Mask Co-Optimization Method
US20120036487A1 (en) * 2010-08-03 2012-02-09 International Business Machines Corporation Fracturing continuous photolithography masks
US20130283217A1 (en) * 2012-04-18 2013-10-24 D2S, Inc. Method and system for forming patterns using charged particle beam lithography
US20150278429A1 (en) * 2014-04-01 2015-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and Method for Integrated Circuit Manufacturing
CN106469235A (zh) * 2015-08-21 2017-03-01 台湾积体电路制造股份有限公司 集成电路方法以及集成电路设计系统

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI806002B (zh) * 2020-02-12 2023-06-21 荷蘭商Ａｓｍｌ荷蘭公司 用於判定遮罩圖案及訓練機器學習模型之非暫時性電腦可讀媒體
CN117710270A (zh) * 2024-02-04 2024-03-15 全智芯(上海)技术有限公司 用于自由尺度光学邻近校正的方法、电子设备及存储介质
CN117710270B (zh) * 2024-02-04 2024-05-03 全智芯(上海)技术有限公司 用于自由尺度光学邻近校正的方法、电子设备及存储介质

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