KR20220040308A - 반도체 공정을 모델링하기 위한 시스템 및 방법 - Google Patents

반도체 공정을 모델링하기 위한 시스템 및 방법 Download PDF

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Abstract

반도체 공정을 모델링하기 위한 시스템은, 설계 패턴 샘플 및 설계 패턴 샘플로부터 반도체 공정에 의해서 형성된 물리적 패턴 샘플의 복수의 이미지 쌍들에 의해서 학습된(trained) 적어도 하나의 기계 학습 모델을 제공하는 적어도 하나의 제1 프로세서, 및 적어도 하나의 제1 프로세서에 설계 패턴 및/또는 물리적 패턴의 형상을 나타내는 입력 이미지를 제공하고, 적어도 하나의 제1 프로세서로부터 수신된 출력 이미지에 기초하여 물리적 패턴 및/또는 설계 패턴을 정의하는 출력 데이터를 생성하는 적어도 하나의 제2 프로세서를 포함할 수 있다.

Description

반도체 공정을 모델링하기 위한 시스템 및 방법{SYSTEM AND METHOD FOR MODELING SEMICONDUCTOR PROCESS}
본 개시의 기술적 사상은 반도체 공정에 관한 것으로서, 자세하게는 반도체 공정을 모델링하기 위한 시스템 및 방법에 관한 것이다.
집적 회로는 복수의 층들에 형성되는 패턴들을 포함할 수 있고, 패턴들은 반도체 공정에 포함된 다양한 공정들에 의해서 형성될 수 있다. 집적 회로의 높은 집적도를 위하여 패턴의 크기가 감소할 수 있고, 감소된 크기의 패턴을 형성하기 위하여 반도체 공정의 복잡도가 증가할 수 있다. 반도체 공정에서 형성된 패턴, 즉 물리적 패턴은 다양한 인자들에 기인하여 설계된 패턴과 상이한 형상을 가질 수 있고, 이에 따라 원하는 형상의 패턴을 정확하게 형성하기 위한 방법이 요구될 수 있다.
본 개시의 기술적 사상은, 원하는 형상의 패턴을 포함하는 집적 회로를 위하여 반도체 공정을 모델링하기 위한 시스템 및 방법을 제공한다.
본 개시의 기술적 사상의 일측면에 따라, 반도체 공정을 모델링하기 위한 시스템은, 설계 패턴 샘플 및 설계 패턴 샘플로부터 반도체 공정에 의해서 형성된 물리적 패턴 샘플의 복수의 이미지 쌍들에 의해서 학습된(trained) 적어도 하나의 기계 학습 모델을 제공하는 적어도 하나의 제1 프로세서, 및 적어도 하나의 제1 프로세서에 설계 패턴 및/또는 물리적 패턴의 형상을 나타내는 입력 이미지를 제공하고, 적어도 하나의 제1 프로세서로부터 수신된 출력 이미지에 기초하여 물리적 패턴 및/또는 설계 패턴을 정의하는 출력 데이터를 생성하는 적어도 하나의 제2 프로세서를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 방법은, 설계 패턴의 형상을 나타내는 입력 이미지를 생성하는 단계, 설계 패턴 샘플 및 설계 패턴 샘플로부터 반도체 공정에 의해서 형성된 물리적 패턴 샘플의 복수의 이미지 쌍들에 의해서 학습된(trained) 기계 학습 모델에 입력 이미지를 제공하는 단계, 및 기계 학습 모델로부터 제공되는 출력 이미지에 기초하여, 설계 패턴에 대응하는 물리적 패턴을 정의하는 출력 데이터를 생성하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 방법은, 물리적 패턴의 형상을 나타내는 입력 이미지를 생성하는 단계, 물리적 패턴 샘플 및 반도체 공정에 의해서 물리적 패턴 샘플의 형성에 사용된 설계 패턴 샘플의 복수의 이미지 쌍들에 의해서 학습된(trained) 제1 기계 학습 모델에 입력 이미지를 제공하는 단계, 및 제1 기계 학습 모델로부터 제공된 출력 이미지에 기초하여, 설계 패턴을 정의하는 출력 데이터를 생성하는 단계를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 시스템 및 방법에 의하면, 이미지에 기초한 기계 학습이 활용될 수 있고, 이에 따라 반도체 공정이 정확하게 모델링됨으로써 설계된 집적 회로의 제조를 위한 반도체 공정의 구축에 소비되는 시간 및 비용이 현저하게 절감될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 시스템 및 방법에 의하면, 설계 패턴에 대응하는 물리적 패턴이 추정됨으로써 반도체 공정이 정확하고 용이하게 시뮬레이션될수 있다.
또한, 본 개시의 예시적 실시예에 따른 시스템 및 방법에 의하면, 물리적 패턴에 대응하는 설계 패턴이 추정됨으로써 설계 패턴이 정확하고 용이하게 교정될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 시스템 및 방법에 의하면, 원하는 형상의 패턴들을 포함하는 집적 회로가 반도체 공정에 의해서 제조될 수 있고, 이에 따라 집적 회로의 생산성 및 신뢰도가 향상될 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 설명으로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시에에 따라 반도체 공정에 의해서 집적 회로가 제조되는 과정을 나타내는 도면이다.
도 2는 본 개시의 예시적 실시예에 따른 반도체 공정의 모델링을 위한 시스템을 나타내는 블록도이다.
도 3a 및 도 3b는 본 개시의 예시적 실시예들에 따른 반도체 공정의 모델링을 위한 방법의 예시들을 나타내는 순서도들이다.
도 4a 및 도 4b는 본 개시의 예시적 실시예들에 따라 패턴을 나타내는 이미지의 예시들을 나타낸다.
도 5는 본 개시의 예시적 실시예에 따른 기계 학습 모델의 예시를 나타내는 블록도이다.
도 6은 본 개시의 예시적 실시예에 따른 반도체 공정의 모델링을 위한 방법의 예시를 나타내는 순서도이다.
도 7a 및 도 7b는 본 개시의 예시적 실시예들에 따라 기계 학습 모델을 학습시키는 동작의 예시들을 나타내는 도면들이다.
도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따른 반도체 공정의 모델링을 위한 방법의 예시들을 나타내는 순서도들이다.
도 9는 본 개시의 예시적 실시예에 따라 입력 이미지를 생성하는 동작의 예시를 나타내는 도면이다.
도 10은 본 개시의 예시적 실시예에 따른 반도체 공정의 모델링을 위한 방법을 나타내는 순서도이다.
도 11은 본 개시의 예시적 실시예에 따른 장치를 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시에에 따라 반도체 공정에 의해서 집적 회로가 제조되는 과정을 나타내는 도면이다. 구체적으로, 도 1의 좌측은 반도체 공정에 의해서 형성되는 구조의 단면도들을 순차적으로 나타내고, 도 1의 우측은 반도체 공정에 의해서 형성되는 구조의 평면도들을 순차적으로 나타낸다. 도 1에 도시된 바와 같이, 집적 회로는 Z축 방향으로 적층되는 복수의 층들에 형성된 패턴들을 포함할 수 있다.
반도체 공정은 집적 회로에 포함된 패턴들을 형성하기 위한 다양한 하위 공정들을 포함할 수 있다. 예를 들면, 반도체 공정은 포토리소그래피(photolithography)를 포함할 수 있고, 포토리소그래피는 광을 사용하여 기하학적인 패턴을 포토마스크(photomask)로부터 감광성(photosensitive) 화학적 포토레지스트(photoresist)에 전사(transferring)함으로써 패턴을 형성하는 공정을 지칭할 수 있다. 포토레지스트는 광이 조사된 부분이 현상액(developer)에 의해서 용해되는 포지티브(positive) 포토레지스트 및 광이 조사되지 아니한 부분이 현상액에 의해서 용해되는 네거티브(negative) 포토레지스트를 포함할 수 있고, 도 1은 포지티브 포토레지스트를 사용하여 산화물(oxide) 층에 "L" 형상을 가지는 제1 패턴(P11)을 형성하기 위한 포토리소그래피의 예시를 나타낸다. 본 명세서에서, 제1 패턴(P11)과 같이, 설계자가 원하는 최적의 형상을 가지는 패턴은 이상적인(ideal) 패턴으로 지칭될 수 있다. 비록 도 1은 산화물 층에 패턴을 형성하는 예시를 도시하나, 다른 층, 예컨대 활성 층, 금속 층 등에도 유사한 방식으로 패턴이 형성될 수 있는 점이 유의된다.
도 1의 좌측을 참조하면, 제1 구조(11)는 순차적으로 적층된 기판, 산화물 층 및 포토레지스트 층을 포함할 수 있다. 예를 들면, 세척된 웨이퍼 상에 산화물 층이 형성될 수 있고, 산화물 층 상에 포지티브 포토레지스트가 도포(application)될 수 있다. 일부 실시예들에서, 포지티브 포토레지스트는 스핀 코팅(spin coating)에 의해서 산화물 층 상에 도포될 수 있다. 일부 실시예들에서, 포토레지스트가 도포된 후, 과잉(excess) 용해제(solvent)를 제거하기 위하여 웨이퍼는 가열될 수 있다.
제1 구조(11) 위로 포토마스크(PM)가 정렬될 수 있고, 정렬된 포토마스크(PM)에 광이 조사됨으로써 제2 구조(12)가 형성될 수 있다. 도 1에 도시된 바와 같이, 포토레지스트 층에서 광에 노출된 포지티브 포토레지스트는 화학적으로 변형될 수 있다. 일부 실시예들에서, 포토마스크(PM)는 레티클(reticle)로서 지칭될 수 있고, 광이 투과될 수 있는 유리 층 상에 또는 유리 층 하에 형성된, 광이 투과하지 아니하는 물질, 예컨대 크롬(Cr)을 포함할 수 있다. 포토마스크(PM)의 개구(opening)를 통과하는 광은 회절(diffraction)할 수 있고, 광의 회절에 기인하는 오류를 보상하기 위하여 OPC(optical proximity correction)가 채용될 수 있다. 예를 들면, 도 1의 우측에 도시된 바와 같이, 제1 패턴(P11)을 형성하기 위하여, OPC가 적용된 제2 패턴(P12)이 포토마스크(PM)에 형성될 수 있고, 제2 패턴(P12)은 제1 패턴(P11)과 상이한 형상을 가질 수 있다. 제2 패턴(P12)은 OPC 등을 고려하여 설계된 형상을 가질 수 있고, 본 명세서에서 설계(design) 패턴으로서 지칭될 수 있다.
제2 구조(12)에 현상액이 제공될 수 있고, 이에 따라 포토레지스트 층에서 광이 조사된 부분은 현상액에 의해서 용해될 수 있으며, 제2 구조(12)에서 제거될 수 있다. 이에 따라, 도 1에 도시된 바와 같이, 포토레지스트 층에서 제3 패턴(P13)이 형성될 수 있다. 포토레지스트 층에서 광에 의해서 화학적으로 변형된 부분을 현상액을 통해 제거하는 공정은 현상(developing)으로 지칭될 수 있고, 현상이 완료된 구조, 즉 제3 구조(13)는 ADI(after develop inspection) 상태에 있는 것으로 지칭될 수 있고, 제3 패턴(P13)은 ADI 상태의 패턴으로서 지칭될 수 있다. 일부 실시예들에서, 현상액은. 포토레지스트처럼 스피너(spinner)에 의해서 제공될 수 있다.
제3 구조(13)에서 식각(etching)이 수행될 수 있고, 이에 따라 산화물 층에서 포토레지스트에 의해서 보호되지 아니한 부분이 식각될 수 있다. 식각은 습식(wet)(또는 액상(liquid)) 식각 및 건식(dry)(또는 플라즈마(plasma)) 식각을 포함할 수 있고, 포토레지스트에 의해서 보호되지 아니한 최상위 층의 부분을 제거하는데 사용될 수 있다. 식각이 완료된 후, 포토레지스트가 제거될 수 있고, 이에 따라 도 1에 도시된 바와 같이, 산화물 층에서 제4 패턴(P14)이 형성될 수 있다. 포토레지스트를 제거하는 공정은 세척(cleaning)으로 지칭될 수 있고, 세척이 완료된 구조, 즉 제4 구조(14)는 ACI(after clean inspection) 상태에 있는 것으로 지칭될 수 있고, 제4 패턴(P14)은 ACI 상태의 패턴으로서 지칭될 수 있다. 일부 실시예들에서 잔여(residual) 용해제를 제거하기 위하여 웨이퍼는 가열될 수 있다. 전술된 바와 같이, 제3 패턴(P13) 및 제4 패턴(P14)은 하위 공정들에 의해서 실제 형성되는 패턴들에 각각 대응할 수 있고, 본 명세서에서 물리적(physical) 패턴들로서 지칭될 수 있다.
도 1에 도시된 바와 같이, 하위 공정들이 수행됨에 따라 패턴의 형상이 변화할 수 있고, 이는 패턴의 변형(transformation)으로 모델링될 수 있다. 예를 들면, 이상적인 패턴에 대응하는 제1 패턴(P11)은 OPC가 적용됨으로써 제2 패턴(P12)으로 변형될 수 있고, 제2 패턴(P12)은 조사 및 현상에 의해서 ADI 상태의 제3 패턴(P13)으로 변형될 수 있다. 또한, 제3 패턴(P13)은 식각 및 세척에 의해서 ACI 상태의 제4 패턴(P14)으로 변형될 수 있다. 결과적으로, 제4 패턴(P14)은 이상적인 패턴, 즉 제1 패턴(P11)과 상이한 형상을 가질 수 있고, 제4 패턴(P14)이 제1 패턴(P11)과 가장 유사한 형상을 가지도록, 제2 패턴(P12)의 형상을 판정하는 것이 중요할 수 있다.
포토마스크(PM)를 통과하는 광의 회절에 기인하는 오류를 시뮬레이션함으로써, 포토마스크(PM) 상의 패턴, 즉 제2 패턴(P12)으로부터 ADI 상태의 패턴, 즉 제3 패턴(P13)을 추정하는 것은 ORC(optical rule check)로서 지칭될 수 있다. ORC에 의해서 제3 패턴(P13), 즉 포토레지스트 층의 패턴이 추정될 수 있으나, 시뮬레이션의 정확도뿐만 아니라 식각 및 세척 이후 형성되는 제4 패턴(P14)을 ORC에 의해서 추정하는 것은 한계가 있을 수 있다. OPC 역시 광의 회절에 기인하는 오류를 시뮬레이션함으로써 ADI 상태의 제3 패턴(P13)을 형성하기 위한 제2 패턴(P12)이 추정될 수 있으나, 시뮬레이션의 정확도뿐만 아니라 최종적인 제4 패턴(P14)을 고려하여 제2 패턴(P12)을 추정하는 것은 한계가 있을 수 있다.
도면들을 참조하여 후술되는 바와 같이, 반도체 공정을 모델링하기 위한 시스템 및 방법은, 패턴의 형상을 나타내는 이미지에 기초한 기계 학습(machine learning; ML)을 활용하여 패턴을 추정할 수 있다. 이에 따라, 포토마스크(PM) 상의 패턴(예컨대, P12)으로부터 ADI 상태의 패턴(예컨대, P13)뿐만 아니라 ACI 상태의 패턴(예컨대, P14)까지도 추정될 수 있다. 또한, ADI 상태의 패턴(예컨대, P13)뿐만 아니라 ACI 상태의 패턴(예컨대, P14)에 대응하는 포토마스크(PM) 상의 패턴(예컨대, P12)가 추정될 수 있다. 특히, ORC 및 OPC에 의한 시뮬레이션이 제한적인 DPT(double patterning technology) 및 TPT(triple patterning technology)에서도, 설계 패턴 및/또는 물리적 패턴이 정확하게 추정될 수 있다. 도 4a 및 도 4b를 참조하여 후술되는 바와 같이, 추정된 패턴들은 높은 정확도를 가질 수 있고, 이에 따라 반도체 공정이 정확하게 모델링될 수 있고, 설계된 집적 회로의 제조를 위한 반도체 공정의 구축에 소비되는 시간 및 비용이 현저하게 절감될 수 있다. 또한, 설계 패턴에 대응하는 물리적 패턴이 추정됨으로써 반도체 공정이 정확하고 용이하게 시뮬레이션될 수 있고, 물리적 패턴에 대응하는 설계 패턴이 추정됨으로써 설계 패턴이 정확하고 용이하게 시뮬레이션될 수 있다. 또한, 원하는 형상의 패턴, 즉 설계된 패턴을 포함하는 집적 회로가 반도체 공정에 의해서 제조될 수 있고, 이에 따라 집적 회로의 생산성 및 신뢰도가 향상될 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 반도체 공정의 모델링을 위한 시스템(20)을 나타내는 블록도이다. 도 2에 도시된 바와 같이, 시스템(20)은 패턴을 정의하는 입력 데이터(IN)로부터 패턴을 정의하는 출력 데이터(OUT)를 생성할 수 있다. 본 명세서에서, 입력 데이터(IN)에 의해서 정의되는 패턴은 입력 패턴으로서 지칭될 수 있고, 출력 데이터(OUT)에 의해서 정의되는 패턴은 출력 패턴으로서 지칭될 수 있다. 입력 데이터(IN) 및/또는 출력 데이터(OUT)는 패턴을 기하학적으로 정의하는 임의의 형식을 가질 수 있고, 예를 들면 GDSII(graphic design system ii)를 가질 수 있다. 이하에서, 도 2는 도 1을 참조하여 설명될 것이다.
시스템(20)은 반도체 공정을 모델링하기 위한 임의의 컴퓨팅 시스템을 지칭할 수 있다. 예를 들면, 시스템(20)은 독립형(standalone) 컴퓨팅 시스템일 수도 있고, 네트워크를 통해 상호 통신가능한 분산된(distributed) 컴퓨팅 시스템일 수도 있다. 또한, 시스템(20)은, 데스크탑 컴퓨터, 서버 등과 같이 고정형(stationary) 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형(portable) 시스템일 수도 있다. 도 2에 도시된 바와 같이, 시스템(20)은 적어도 하나의 제1 프로세서(21) 및 적어도 하나의 제2 프로세서(22)를 포함할 수 있다. 일부 실시예들에서, 도 2에 도시된 바와 상이하게, 시스템(20)은, 입력 데이터(IN)를 수신하고, 적어도 하나의 기계 학습 모델(21_1)을 구현하며, 출력 데이터(OUT)를 생성하는 단일 프로세서를 포함할 수도 있다.
적어도 하나의 제1 프로세서(21) 및/또는 적어도 하나의 제2 프로세서(22)는, 데이터를 처리하기 위한 임의의 프로세서를 지칭할 수 있다. 예를 들면, 적어도 하나의 제1 프로세서(21) 및/또는 적어도 하나의 제2 프로세서(22)는, 일련의 명령어들을 포함하는 프로그램을 실행할 수도 있고, 논리 합성(logic synthesis)에 의해서 설계된 로직 하드웨어를 포함할 수도 있다. 본 명세서에서, 적어도 하나의 제1 프로세서(21) 및/또는 적어도 하나의 제2 프로세서(22)는 프로그램에 포함된 명령어들 및/또는 코드로 표현되는 동작들을 포함하는 미리 정의된 동작들을 실행하기 위하여 물리적으로 구조화된 회로를 포함하는, 하드웨어적으로 구현된(hardware-implemented) 임의의 데이터 처리 장치일 수 있다. 예를 들면, 데이터 처리 장치는, 마이크로프로세서, CPU(central processing unit), GPU(graphics processing unit), NPU(neural processing unit), 프로세서 코어, 멀티-코어 프로세서, 멀티 프로세서, ASIC(application-specific integrated circuit), ASIP(application-specific instruction-set processor) 및 FPGA(field programmable gate array)를 포함할 수 있다.
도 2를 참조하면, 적어도 하나의 제1 프로세서(21)는, 적어도 하나의 기계 학습 모델(21_1)을 구현할 수 있다. 적어도 하나의 기계 학습 모델(21_1)은 설계 패턴 및 설계 패턴 샘플에 대응하는, 즉 설계 패턴 샘플로부터 반도체 공정에 의해서 형성된 물리적 패턴의 복수의 이미지 쌍들에 의해서 학습된(trained) 기계 학습 모델을 포함할 수 있다. 본 명세서에서, 적어도 하나의 기계 학습 모델(21_1)의 학습(training)에 사용된 설계 패턴 및 물리적 패턴의 쌍들은, 설계 패턴 샘플 및 물리적 패턴 샘플의 쌍들로서 지칭될 수 있다. 일부 실시예들에서, 설계 패턴 샘플의 이미지는 포토마스크(PM) 상의 패턴(예컨대, P11)을 형성하는데 사용된 데이터로부터 생성될 수 있고, 물리적 패턴 샘플의 이미지는 집적 회로(또는 웨이퍼)를, 예컨대 주사 전자 현미경(scanning electron microscope; SEM) 등을 통해서 촬영함으로써 생성될 수 있다. 도 2에 도시된 바와 같이, 적어도 하나의 제1 프로세서(21)는 적어도 하나의 제2 프로세서(22)로부터 입력 패턴의 형상을 나타내는 입력 이미지(IMG_I)를 수신할 수 있고, 입력 이미지(IMG_I)에 대응하는 적어도 하나의 기계 학습 모델(21_1)의 출력 이미지(IMG_O)를 적어도 하나의 제2 프로세서(22)에 제공할 수 있다.
적어도 하나의 기계 학습 모델(21_1)은 이미지 쌍들을 학습할 수 있는 임의의 구조를 가질 수 있다. 예를 들면, 적어도 하나의 기계 학습 모델(21_1)은, 인공 신경망(artificial neural network), 결정 트리(decision tree), 서포트 벡터 머신(support vector machine), 베이즈 네트워크(Bayesian network) 및/또는 유전 알고리즘(genetic algorithm) 등을 포함할 수 있다. 이하에서 적어도 하나의 기계 학습 모델(21_1)은 인공 신경망을 주로 참조하여 설명될 것이나, 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점이 유의된다. 인공 신경망은, 비제한적인 예시로서, CNN(Convolution Neural Network), R-CNN(Region with Convolution Neural Network), RPN(Region Proposal Network), RNN(Recurrent Neural Network), S-DNN(Stacking-based deep Neural Network), S-SDNN(State-Space Dynamic Neural Network), Deconvolution Network, DBN(Deep Belief Network), RBM(Restricted Boltzmann Machine), Fully Convolutional Network, LSTM(Long Short-Term Memory) Network, Classification Network 등을 포함할 수 있다. 일부 실시예들에서, 적어도 하나의 제1 프로세서(21)는 적어도 하나의 기계 학습 모델(21_1)을 구현하기 위하여 설계된 하드웨어, 예컨대 NPU(neural processing unit), GPU(graphic processing unit) 등을 포함할 수 있다.
적어도 하나의 제2 프로세서(22)는 입력 패턴을 정의하는 입력 데이터(IN)로부터 제1 패턴의 형상을 나타내는 입력 이미지(IMG_I)를 생성할 수 있다. 예를 들면, 입력 이미지(IMG_I)는 적어도 하나의 기계 학습 모델(21_1)이 식별할 수 있는 형식(format)을 가질 수 있고, 적어도 하나의 제2 프로세서(22)는 입력 데이터(IN)를 변환함으로써 입력 이미지(IMG_I)를 생성할 수 있다. 일부 실시예들에서, 입력 이미지(IMG_I)는 패턴의 유무를 1-비트로 나타내는 픽셀을 포함하는 바이너리 이미지일 수 있다. 또한, 입력 데이터(IN)는 복수의 입력 패턴들을 정의할 수 있고, 적어도 하나의 제2 프로세서(22)는 복수의 입력 패턴들 중 적어도 하나의 입력 패턴을 선택할 수 있고, 선택된 적어도 하나의 입력 패턴의 형상을 나타내는 입력 이미지(IMG_I)를 생성할 수도 있다. 또한, 일부 실시예들에서, 적어도 하나의 제2 프로세서(22)는, 도 8a 등을 참조하여 후술되는 바와 같이, 보다 양호한 출력 이미지(IMG_O)를 획득하기 위하여 전처리된(preprocessed) 입력 이미지(IMG_I)를 생성할 수도 있다.
적어도 하나의 제2 프로세서(22)는 출력 패턴의 형상을 나타내는 출력 이미지(IMG_O)로부터 출력 패턴을 정의하는 출력 데이터(OUT)를 생성할 수 있다. 예를 들면, 적어도 하나의 제2 프로세서(22)는 적어도 하나의 기계 학습 모델(21_1)에 의해서 식별가능한 형식(예컨대, 바이너리 이미지)을 가지는 출력 이미지(IMG_O)를 변환함으로써 출력 데이터(OUT)를 생성할 수 있다. 또한, 적어도 하나의 제2 프로세서(22)는 복수의 출력 이미지들을 결합함으로써 복수의 출력 패턴들을 정의하는 출력 데이터(OUT)를 생성할 수도 있다.
일부 실시예들에서, 적어도 하나의 제2 프로세서(22)는 설계 패턴 샘플 및 물리적 패턴 샘플의 복수의 쌍들을 정의하는 데이터를 수신할 수 있고, 수신된 데이터로부터 입력 이미지(IMG_I) 및 출력 이미지(IMG_O)의 복수의 쌍들을 생성할 수 있다. 적어도 하나의 제2 프로세서(22)는 입력 이미지(IMG_I) 및 출력 이미지(IMG_O)의 복수의 쌍들에 기초하여 적어도 하나의 제1 프로세서(21)와 통신함으로써 적어도 하나의 기계 학습 모델(21_1)을 학습시킬 수 있다.
도 3a 및 도 3b는 본 개시의 예시적 실시예들에 따른 반도체 공정의 모델링을 위한 방법의 예시들을 나타내는 순서도들이다. 구체적으로, 도 3a의 순서도는 설계 패턴으로부터 물리적 패턴을 추정하는 방법을 나타내고, 도 3b의 순서도는 물리적 패턴으로부터 설계 패턴을 추정하는 방법을 나타낸다. 즉, 도 2의 입력 패턴 및 출력 패턴은 도 3a의 단계 S20에서 설계 패턴 및 물리적 패턴에 각각 대응할 수 있고, 도 3b의 단계 S40에서 물리적 패턴 및 설계 패턴에 각각 대응할 수 있다. 일부 실시예들에서, 도 3a의 단계 S20 및 도 3b의 단계 S40은 도 2의 시스템(20)에 의해서 수행될 수 있고, 이하에서 도 3a 및 도 3b는 도 1 및 도 2를 참조하여 설명될 것이다.
도 3a를 참조하면, 단계 S20은 복수의 단계들(S22, S24, S26)을 포함할 수 있다. 단계 S22에서, 설계 패턴의 형상을 나타내는 입력 이미지(IMG_I)가 생성될 수 있다. 예를 들면, 적어도 하나의 제2 프로세서(22)는 도 1의 제2 패턴(P12)을 기하학적으로 정의하는 입력 데이터(IN)를 수신할 수 있고, 입력 데이터(IN)로부터 제2 패턴(P12)의 형상을 나타내는 입력 이미지(IMG_I)를 생성할 수 있다. 입력 이미지(IMG_1)는 적어도 하나의 기계 학습 모델(21_1)이 식별가능한 형식을 가질 수 있다.
단계 S24에서, 기계 학습 모델에 입력 이미지(IMG_I)가 제공될 수 있다. 예를 들면, 적어도 하나의 제2 프로세서(22)는, 적어도 하나의 기계 학습 모델(21_1)을 구현하는 적어도 하나의 제1 프로세서(21)에 입력 이미지(IMG_I)를 제공할 수 있다. 일부 실시예들에서, 입력 이미지(IMG_I)는 도 4a 및 도 4b를 참조하여 후술되는 바와 같이, 바이너리 이미지에 대응할 수 있다. 예를 들면, 입력 이미지(IMG_I)는, 바이너리 이미지에 포함된 픽셀의 좌표에 따라 결정된 인덱스를 가지고 해당 픽셀의 값을 가지는, 원소(element)를 포함하는 배열(array)일 수 있다.
단계 S26에서, 물리적 패턴을 정의하는 출력 데이터(OUT)가 생성될 수 있다. 예를 들면, 적어도 하나의 제1 프로세서(21)는, 단계 S24에서 제공된 입력 이미지(IMG_I)에 응답하여 적어도 하나의 기계 학습 모델(21_1)이 생성한 출력 이미지(IMG_O)를 적어도 하나의 제2 프로세서(22)에 제공할 수 있다. 적어도 하나의 제2 프로세서(22)는, 출력 이미지(IMG_O)로부터 도 1의 제2 패턴(P12) 및/또는 제4 패턴(P14)의 형상, 예컨대 제2 패턴(P12) 및/또는 제4 패턴(P14)의 경계에 대응하는 윤곽선(contour)을 식별할 수 있고, 식별된 윤곽선에 기초하여 제2 패턴(P12) 및/또는 제4 패턴(P14)을 기하학적으로 정의하는 출력 데이터(OUT)를 생성할 수 있다. 일부 실시예들에서, 출력 데이터(OUT)는 설계자 또는 교정(calibration) 시스템에 의해서 설계 패턴을 교정하는데 사용될 수 있고, 이에 따라 설계 패턴이 정확하고 용이하게 교정될 수 있다.
도 3b를 참조하면, 단계 S40은 복수의 단계들(S42, S44, S46)을 포함할 수 있다. 단계 S42에서, 물리적 패턴의 형상을 나타내는 입력 이미지(IMG_I)가 생성될 수 있다. 예를 들면, 적어도 하나의 프로세서(22)는 도 1의 제3 패턴(P13) 및/또는 제4 패턴(P14)을 촬영함으로써 생성된 입력 데이터(IN)를 수신할 수 있고, 입력 데이터(IN)로부터 제3 패턴(P13) 및/또는 제4 패턴(P14)의 형상을 나타내는 입력 이미지(IMG_I)를 생성할 수 있다. 입력 이미지(IMG_I)는 적어도 하나의 기계 학습 모델(21_1)이 식별가능한 형식을 가질 수 있다.
단계 S44에서, 기계 학습 모델에 입력 이미지(IMG_I)가 제공될 수 있다. 예를 들면, 적어도 하나의 제2 프로세서(22)는, 적어도 하나의 기계 학습 모델(21_1)을 구현하는 적어도 하나의 제1 프로세서(21)에 입력 이미지(IMG_I)를 제공할 수 있다. 일부 실시예들에서, 입력 이미지(IMG_I)는 도 4a 및 도 4b를 참조하여 후술되는 바와 같이, 바이너리 이미지에 대응할 수 있다. 예를 들면, 입력 이미지(IMG_I)는, 바이너리 이미지에 포함된 픽셀의 좌표에 따라 결정된 인덱스를 가지고 해당 픽셀의 값을 가지는, 원소를 포함하는 배열일 수 있다.
단계 S46에서, 설계 패턴을 정의하는 출력 데이터(OUT)가 생성될 수 있다. 예를 들면, 적어도 하나의 제1 프로세서(21)는, 단계 S44에서 제공된 입력 이미지(IMG_I)에 응답하여 적어도 하나의 기계 학습 모델(21_1)이 생성한 출력 이미지(IMG_O)를 적어도 하나의 제2 프로세서(22)에 제공할 수 있다. 적어도 하나의 제2 프로세서(22)는, 출력 이미지(IMG_O)로부터 도 1의 제2 패턴(P12)의 형상, 예컨대 제2 패턴(P12)의 경계에 대응하는 윤곽선을 식별할 수 있고, 식별된 윤곽선에 기초하여 제2 패턴(P12)을 기하학적으로 정의하는 출력 데이터(OUT)를 생성할 수 있다. 일부 실시예들에서, 출력 데이터(OUT)는 포토마스크(PM)를 설계하는데 사용될 수 있고, 이에 따라 포토마스크(PM)가 정확하고 용이하게 제조될 수 있다.
도 4a 및 도 4b는 본 개시의 예시적 실시예들에 따라 패턴을 나타내는 이미지의 예시들을 나타낸다. 구체적으로, 도 4a는 도 3a의 단계 S20에서 생성된 입력 이미지 및 출력 이미지의 예시들을 나타내고, 도 4b는 도 3b의 단계 S40에서 생성된 입력 이미지 및 출력 이미지의 예시들을 나타낸다.
도 4a를 참조하면, 제1 이미지(IMG41)는 포토마스크(PM)에 형성된 패턴, 즉 설계 패턴을 나타낸다. 제2 이미지(IMG42)는, 제1 이미지(IMG41)의 설계 패턴이 형성된 포토마스크(PM)를 사용하여 반도체 공정에 의해서 형성된 물리적 패턴을 나타내고, 웨이퍼를 촬영함으로써 생성될 수 있다. 제3 이미지(IMG43)는, 도 3a의 단계 S20에 의해서 제1 이미지(IMG41)의 설계 패턴으로부터 추정된 물리적 패턴을 나타내고, 도 2의 적어도 하나의 기계 학습 모델(21_1)에 의해서 생성될 수 있다. 도 4a에 도시된 바와 같이, 제2 이미지(IMG42) 및 제3 이미지(IMG43)는 상호 실질적으로 일치하는 윤곽선들을 나타내고, 이에 따라, 적어도 하나의 기계 학습 모델(21_1)이 반도체 공정을 정확하게 모델링하고, 도 3a의 단계 S20에 의해서 물리적 패턴이 정확하게 추정됨을 확인할 수 있다.
도 4b를 참조하면, 제4 이미지(IMG44)는 포토마스크(PM)에 의해서 형성된 패턴, 즉 설계 패턴을 나타낸다. 제5 이미지(IMG45)는, 제4 이미지(IMG44)의 설계 패턴이 형성된 포토마스크(PM)를 사용하여 반도체 공정에 의해서 형성된 물리적 패턴을 나타내고, 웨이퍼를 촬영함으로써 생성될 수 있다. 제6 이미지(IMG46)는, 도 3b의 단계 S40에 의해서 제5 이미지(IMG45)의 물리적 패턴으로부터 추정된 설계 패턴을 나타내고, 도 2의 적어도 하나의 기계 학습 모델(21_1)에 의해서 생성될 수 있다. 도 4b에 도시된 바와 같이, 제4 이미지(IMG44) 및 제6 이미지(IMG46)는 상호 실질적으로 일치하는 윤곽선들을 나타내고, 이에 따라 적어도 하나의 기계 학습 모델(21_1)이 반도체 공정을 정확하게 모델링하고, 도 3b의 단계 S40에 의해서 설계 패턴이 정확하게 추정됨을 확인할 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 기계 학습 모델(50)의 예시를 나타내는 블록도이다. 일부 실시예들에서, 도 5의 기계 학습 모델(50)은 도 2의 적어도 하나의 기계 학습 모델(21_1)에 포함될 수 있고, 도 5에 도시된 바와 같이, 기계 학습 모델(50)은 생성기(generator)(52) 및 구분기(discriminator)(54)를 포함할 수 있다.
일부 실시예들에서, 기계 학습 모델(50)은, 설계 패턴 샘플 및 물리적 패턴 샘플의 복수의 이미지 쌍들에 의해서 학습된 생성기(52) 및 구분기(54)를 포함하는 생성적 적대 신경망(generative adversarial network; GAN)으로서 구현될 수 있다. 생성기(52) 및 구분기(54)는 생성기 신경망(generator network) 및 구분기 신경망(discriminator network)로서 각각 지칭될 수도 있고, 학습된 생성기(52)는 입력 이미지(IMG_I)로부터 출력 이미지(IMG_O)를 생성할 수 있다. 생성적 적대 신경망은 노이즈로부터 모조(fake) 이미지를 생성하는 생성기 신경망 및 모조 이미지를 식별하는 구분기 신경망을 포함할 수 있다. 예를 들면, 생성기 신경망은 모조 이미지를 출력할 수 있는 한편, 구분기 신경망은 실제 이미지일 확률(또는 모조 이미지일 확률)을 출력할 수 있다. 구분기 신경망은 실제 이미지 및 모조 이미지에 기초하여 모조 이미지를 식별할 수 있도록 학습될 수 있는 한편, 생성기 신경망은 자신이 생성한 모조 이미지를 구분기 신경망이 실제 이미지로 식별하도록 학습될 수 있다. 이에 따라, 학습된 생성기 신경망은 실제 이미지와 매우 유사한 모조 이미지를 생성할 수 있다. 유사하게, 도 5의 생성기(52)는 입력 패턴을 나타내는 입력 이미지(IMG_I)로부터 출력 패턴을 나타내는 출력 이미지(IMG_O)를 생성하도록 학습될 수 있고, 생성기(52) 및 구분기(54)를 학습시키는 동작의 예시가 도 6 등을 참조하여 후술될 것이다.
도 6은 본 개시의 예시적 실시예에 따른 반도체 공정의 모델링을 위한 방법의 예시를 나타내는 순서도이다. 구체적으로, 도 6의 순서도는 반도체 공정의 모델링에 사용되는 기계 학습 모델을 학습시키는 동작의 예시를 나타낸다. 일부 실시예들에서, 도 6의 단계 S10은 도 3a의 단계 S20 및 도 3b의 단계 S40가 수행되기 전, 반복적으로 수행될 수 있다. 일부 실시예들에서, 도 6의 단계 S10은 도 2의 적어도 하나의 제2 프로세서(22)에 의해서 수행될 수 있고, 적어도 하나의 제2 프로세서(22)는 도 5의 기계 학습 모델(50)을 학습시킬 수 있다. 도 6에 도시된 바와 같이, 단계 S10은 복수의 단계들(S12, S14, S16, S18)을 포함할 수 있고, 이하에서 도 6은 도 2 및 도 5를 참조하여 설명될 것이다.
도 6을 참조하면, 단계 S12에서 설계 패턴 샘플 및 물리적 패턴 샘플의 이미지 쌍이 생성기(52) 및 구분기(54)에 제공될 수 있다. 예를 들면, 적어도 하나의 제2 프로세서(22)는, 설계 패턴 샘플 및 물리적 패턴 샘플의 이미지 쌍을 구분기(54)에 제공할 수 있고, 구분기(54)는 설계 패턴 샘플 및 물리적 패턴 샘플의 이미지 쌍에 응답하여 제1 출력(예컨대, 도 7a 및 도 7b의 OUT1)을 생성할 수 있다. 또한, 적어도 하나의 제2 프로세서(22)는, 설계 패턴 샘플의 이미지 또는 물리적 패턴 샘플의 이미지를 생성기(52)에 제공할 수 있고, 생성기(52)는 추정된 물리적 패턴의 이미지 또는 추정된 설계 패턴의 이미지를 생성할 수 있다. 또한, 적어도 하나의 제2 프로세서(22)는, 설계 패턴 샘플의 이미지 또는 물리적 패턴 샘플의 이미지를 생성기(52)에 의해서 생성된 물리적 패턴의 이미지 또는 설계 패턴의 이미지와 함께 구분기(54)에 제공할 수 있고, 구분기(54)는 제공된 이미지들에 응답하여 제2 출력(예컨대, 도 7a 및 도 7b의 OUT2)을 생성할 수 있다. 단계 S12의 예시들이 도 7a 및 도 7b를 참조하여 후술될 것이다.
단계 S14에서, 제1 손실이 계산될 수 있다. 예를 들면, 적어도 하나의 제2 프로세서(22)는, 생성기(52)에 의해서 생성된 이미지 및 실제 이미지 사이 오차에 기초하여 제1 손실을 계산할 수 있다. 단계 S12에서, 생성기(52)에 제공된 이미지가 x이고, 생성기(52)가 x로부터 생성한 이미지가 G(x)이고, x에 대응하는 실제 이미지가 y일 때, 제1 손실 L1은 아래 [수학식 1]과 같이 계산될 수 있다.
Figure pat00001
[수학식 1]에서 함수 f는 단조 증가(monotonically increasing) 함수일 수 있고, 예를 들면 픽셀들 각각에서의 오차들을 평균하는 함수일 수 있다.
단계 S16에서, 제2 손실이 계산될 수 있다. 예를 들면, 적어도 하나의 제2 프로세서(22)는, 구분기(54)의 제1 출력 및 제2 출력에 기초하여 제2 손실을 계산할 수 있다. 구분기(54)는 모조 이미지일 확률이 높을수록 증가하는 출력을 생성할 수 있다. 이미지 x에 대응하는 실제 이미지 y로부터 구분기(54)가 생성한 제1 출력이 D(y)이고, 생성기(52)가 x로부터 생성한 이미지 G(x)로부터 구분기(54)가 생성한 제2 출력이 D(G(x))일 때, 제2 손실 L2은 아래 [수학식 2]와 같이 계산될 수 있다.
Figure pat00002
[수학식 2]에서 함수 g1 및 g2는 단조 증가함수들일 수 있고, 예를 들면 로그 함수일 수 있다. 이에 따라, [수학식 2]에서 g1(D(y))(본 명세서에서 제1 항(term)으로 지칭될 수 있다)은 구분기(54)의 제1 출력이 증가할수록 증가할 수 있는 한편, g2(1-D(G(x)))(본 명세서에서 제2 항으로 지칭될 수 있다)는 구분기(54)의 제2 출력이 증가할수록 감소할 수 있고, 적어도 하나의 제2 프로세서(22)는 g1(D(y)) 및 g2(1-D(G(x)))의 합으로서 제2 손실을 계산할 수 있다.
단계 S18에서, 제1 손실 및 제2 손실이 최소화되도록 생성기(52) 및 구분기(54)가 학습될 수 있다. 예를 들면, 적어도 하나의 제2 프로세서(22)는 [수학식 1]에 의해서 계산된 제1 손실 L1 및 [수학식 2]에 의해서 계산된 제2 손실 L2의 합을 최소화하도록 생성기(52) 및 구분기(54)를 학습시킬 수 있다. 일부 실시예들에서, 생성기(52) 및 구분기(54)가 신경망(neural network)을 포함하는 경우, 생성기(52) 및 구분기(54)는 역전파(back propagation)에 기초하여 학습될 수 있다.
도 7a 및 도 7b는 본 개시의 예시적 실시예들에 따라 기계 학습 모델을 학습시키는 동작의 예시들을 나타내는 도면들이다. 구체적으로, 도 7a는 설계 패턴으로부터 물리적 패턴을 추정하기 위하여 생성기(72a) 및 구분기(74a)를 학습시키는 동작을 나타내고, 도 7b는 물리적 패턴으로부터 설계 패턴을 추정하기 위하여 생성기(72b) 및 구분기(74b)를 학습시키는 동작을 나타낸다. 도 7a 및 도 7b에 도시된 바와 같이, 설계 패턴 샘플 및 물리적 패턴 샘플의 복수의 이미지 쌍들이 학습에 사용될 수 있다.
도 7a의 좌측을 참조하면, 제1 이미지(IMG71) 및 제2 이미지(IMG72)의 쌍이 구분기(74a)에 제공될 수 있다. 제1 이미지(IMG71)는 설계 패턴 샘플을 나타낼 수 있고, 제2 이미지(IMG72)는 설계 패턴 샘플에 의해서 형성된 물리적 패턴 샘플을 나타낼 수 있다. 구분기(74a)는 제1 이미지(IMG71) 및 제2 이미지(IMG72)에 응답하여 제1 출력(OUT1)을 생성할 수 있다. 일부 실시예들에서, 구분기(74a)는 모조 이미지일 확률을 출력할 수 있고, 도 6을 참조하여 전술된 바와 같이, 제1 출력(OUT1)이 감소하도록 학습될 수 있다.
도 7a의 우측을 참조하면, 제1 이미지(IMG71)가 생성기(72a)에 제공될 수 있고, 생성기(72a)는 제1 이미지(IMG71)에 응답하여 제3 이미지(IMG73)를 생성할 수 있다. 제1 이미지(IMG71)는 전술된 바와 같이 설계 패턴 샘플을 나타낼 수 있고, 제3 이미지(IMG2)는 제1 이미지(IMG71)의 설계 패턴 샘플로부터 생성기(72a)에 의해서 추정된 물리적 패턴을 나타낼 수 있다. 일부 실시예들에서, 생성기(72a)는 제2 이미지(IMG72) 및 제3 이미지(IMG73) 사이 오차가 감소하도록 학습될 수 있다.
제1 이미지(IMG71) 제3 이미지(IMG3)가 구분기(74a)에 제공될 수 있다. 전술된 바와 같이, 제1 이미지(IMG1)는 설계 패턴 샘플을 나타낼 수 있고, 제3 이미지(IMG73)는 설계 패턴 샘플로부터 추정된 물리적 패턴을 나타낼 수 있다. 구분기(74a)는 제1 이미지(IMG71) 제3 이미지(IMG3)에 응답하여 제2 출력(OUT2)을 생성할 수 있다. 일부 실시예들에서, 구분기(74a)는 모조 이미지일 확률을 출력할 수 있고, 도 6을 참조하여 전술된 바와 같이, 제2 출력(OUT2)이 증가하도록 학습될 수 있다.
도 7b의 좌측을 참조하면, 제4 이미지(IMG4) 및 제5 이미지(IMG5)의 쌍이 구분기(74b)에 제공될 수 있다. 제4 이미지(IMG4)는 물리적 패턴 샘플을 나타낼 수 있고, 제5 이미지(IMG75)는 물리적 패턴 샘플의 형성에 사용된 설계 패턴 샘플을 나타낼 수 있다. 구분기(74b)는 제4 이미지(IMG74) 및 제5 이미지(IMG75)에 응답하여 제1 출력(OUT1)을 생성할 수 있다. 일부 실시예들에서, 구분기(74b)는 모조 이미지일 확률을 출력할 수 있고, 도 6을 참조하여 전술된 바와 같이, 제1 출력(OUT1)이 감소하도록 학습될 수 있다.
도 7b의 우측을 참조하면, 제4 이미지(IMG74)가 생성기(72b)에 제공될 수 있고, 생성기(72b)는 제4 이미지(IMG74)에 응답하여 제6 이미지(IMG76)를 생성할 수 있다. 제4 이미지(IMG74)는 전술된 바와 같이 물리적 패턴 샘플을 나타낼 수 있고, 제6 이미지(IMG76)는 제4 이미지(IMG74)의 물리적 패턴 샘플로부터 생성기(72b)에 의해서 추정된 설계 패턴을 나타낼 수 있다. 일부 실시예들에서, 생성기(72b)는 제5 이미지(IMG75) 및 제6 이미지(IMG76) 사이 오차가 감소하도록 학습될 수 있다.
제4 이미지(IMG74) 및 제6 이미지(IMG76)가 구분기(74b)에 제공될 수 있다. 전술된 바와 같이, 제4 이미지(IMG74)는 물리적 패턴 샘플을 나타낼 수 잇고, 제6 이미지(IMG76)는 물리적 패턴 샘플로부터 추정된 설계 패턴을 나타낼 수 있다. 구분기(74b)는 제4 이미지(IMG74) 및 제6 이미지(IMG76)에 응답하여 제2 출력(OUT2)을 생성할 수 있다. 일부 실시예들에서, 구분기(74b)는 모조 이미지일 확률을 출력할 수 있고, 도 6을 참조하여 전술된 바와 같이, 제2 출력(OUT2)이 증가하도록 학습될 수 있다.
도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따른 반도체 공정의 모델링을 위한 방법의 예시들을 나타내는 순서도들이다. 구체적으로, 도 8a 및 도 8b의 순서도들은, 도 3b의 단계 S42의 예시들을 나타낸다. 도 3b를 참조하여 전술된 바와 같이, 물리적 패턴으로부터 설계 패턴을 추정하기 위하여, 도 8a의 단계 S42a 및 도 8b의 단계 S42b에서 물리적 패턴의 형상을 나타내는 입력 이미지가 생성될 수 있다. 일부 실시예들에서, 도 8a의 단계 S42a 및 도 8b의 단계 S42b는 도 2의 적어도 하나의 제2 프로세서(22)에 의해서 수행될 수 있고, 이하에서 도 8a 및 도 8b는 도 1 및 도 2를 참조하여 설명될 것이며, 도 8a 및 도 8b에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 8a를 참조하면, 단계 S42a는 단계 S42_1 및 단계 S42_3을 포함할 수 있다. 단계 S42_1에서, 이상적인 패턴을 정의하는 입력 데이터(IN)가 획득될 수 있다. 예를 들면, 적어도 하나의 제2 프로세서(22)는 도 1의 제1 패턴(P11)을 기하학적으로 정의하는 입력 데이터(IN)를 수신할 수 있다. 도 1을 참조하여 전술된 바와 같이, 제1 패턴(P11)은 이상적인 형상을 가질 수 있고, 물리적 패턴, 예컨대 제3 패턴(P13) 및/또는 제4 패턴(P14)과 상이한 형상을 가질 수 있다. 도면들을 참조하여 전술된 바와 같이, 적어도 하나의 기계 학습 모델(21_1)은 설계 패턴 샘플 및 물리적 패턴 샘플의 복수의 이미지 쌍들에 의해서 학습될 수 있고, 이에 따라 물리적 패턴으로부터 설계 패턴을 추정하기 위하여, 제1 패턴(P11)의 이상적인 형상이 적어도 하나의 기계 학습 모델(21_1)에 제공되는 대신 제1 패턴(P11)의 형상과 상이한 형상을 나타내는 입력 이미지(IMG_I)가 적어도 하나의 기계 학습 모델(21_1)에 제공될 수 있다.
단계 S42_3에서, 이상적인 패턴을 변형함으로서 입력 이미지(IMG_I)가 생성될 수 있다. 예를 들면, 적어도 하나의 제2 프로세서(22)는 미리 정의된 규칙들에 기초하여 이상적인 패턴을 변형할 수 있고, 변형된 패턴의 형상을 나타내는 입력 이미지(IMG_I)를 생성할 수 있다. 일부 실시예들에서, 미리 정의된 규칙들은, 패턴의 모퉁이에서 곡률을 규정하는 규칙을 포함할 수도 있고, 인접 패턴과의 거리에 의존하는 폭을 규정하는 규칙을 포함할 수도 있다. 이에 따라, 이상적인 패턴으로부터 보다 실제적인 형상을 가지는 패턴의 형상을 나타내는 입력 이미지(IMG_I)가 생성될 수 있다.
도 8b를 참조하면, 단계 S42b는 복수의 단계들(S42_5, S427, S429)을 포함할 수 있다. 단계 S42_5에서, 입력 데이터(IN)로부터 목표 이미지가 생성될 수 있다. 예를 들면, 입력 데이터(IN)는 이상적인 패턴을 기하학적으로 정의할 수 있고, 적어도 하나의 제2 프로세서(22)는 이상적인 패턴의 형상을 나타내는 목표 이미지를 입력 데이터(IN)로부터 생성할 수 있다.
단계 S42_7에서, 기계 학습 모델에 목표 이미지가 제공될 수 있다. 예를 들면, 적어도 하나의 기계 학습 모델(21_1)은 이상적인 패턴을 나타내는 이미지로부터 이상적인 패턴에 대응하는 물리적 패턴을 나타내는 이미지를 출력하도록 학습된 기계 학습 모델을 포함할 수 있다. 기계 학습 모델은, 이상적인 패턴 샘플 및 물리적 패턴 샘플의 복수의 이미지 쌍들에 의해서 학습된 상태일 수 있고, 적어도 하나의 제2 프로세서(22)는 단계 S42_5에서 생성된 목표 이미지를 기계 학습 모델에 제공할 수 있다. 일부 실시예들에서, 기계 학습 모델은, 도 5를 참조하여 전술된 바와 같이, 생성적 적대 신경망으로 구현될 수 있다.
단계 S42_9에서, 물리적 패턴을 정의하는 입력 이미지(IMG_I)가 생성될 수 있다. 예를 들면, 적어도 하나의 제2 프로세서(22)는, 단계 S42_7에서 제공된 목표 이미지에 응답하여 기계 학습 모델이 출력한 이미지에 기초하여 입력 이미지(IMG_I)를 생성할 수 있다. 일부 실시예들에서, 적어도 하나의 제2 프로세서(22)는, 목표 이미지가 나타내는 이상적인 패턴 및 기계 학습 모델이 출력한 이미지가 나타내는 패턴에 기초하여, 입력 이미지(IMG_I)를 생성할 수 있다. 예를 들면, 적어도 하나의 제2 프로세서(22)는, 이상적인 패턴의 윤곽선 및 기계 학습 모델이 출력한 이미지가 나타내는 패턴의 윤곽선 사이 중심점들에 대응하는 윤곽선을 나타내는 입력 이미지(IMG_I)를 생성할 수 있다. 일부 실시예들에서, 적어도 하나의 제2 프로세서(22)는, 기계 학습 모델이 출력한 이미지를 입력 이미지(IMG_I)로서 생성할 수도 있다.
도 9는 본 개시의 예시적 실시예에 따라 입력 이미지를 생성하는 동작의 예시를 나타내는 도면이다. 구체적으로, 도 9는 도 8b의 단계 S42b에 의해서 목표 이미지(IMG91)에 기초하여 입력 이미지(IMG93)가 생성되고, 입력 이미지(IMG93)로부터 출력 이미지(IMG94)가 생성되는 동작의 예시를 나타낸다.
도 9를 참조하면, 목표 이미지(IMG91)는 이상적인 패턴(P91)을 나타낼 수 있고, 제1 생성기(91)에 제공될 수 있다. 제1 생성기(91)는 도 8b를 참조하여 전술된 바와 같이, 이상적인 패턴 샘플 및 물리적 패턴 샘플의 복수의 이미지 쌍들에 기초하여 학습될 수 있다. 이에 따라, 제1 생성기(91)는 이상적인 패턴(P91)에 대응하는 물리적 패턴(P92)을 나타내는 이미지(IMG92)를 출력할 수 있다.
목표 이미지(IMG91) 및 제1 생성기(91)에 의해서 출력된 이미지(IMG92)에 기초하여 입력 이미지(IMG92)가 생성될 수 있고, 입력 이미지(IMG92)가 제2 생성기(92)에 제공될 수 있다. 입력 이미지(IMG92)의 물리적 패턴(P93)은 이상적인 패턴(P91) 및 제1 생성기(91)에 의해서 추정된 물리적 패턴(P92)에 기초하여 생성될 수 있고, 예컨대 양 패턴들(P91, P92)을 평균함으로써 생성될 수 있다. 제2 생성기(92)는 입력 이미지(IMG93)로부터 출력 이미지(IMG94)를 생성할 수 있다. 제2 생성기(92)는 물리적 패턴 샘플 및 설계 패턴 샘플의 복수의 이미지 쌍들에 기초하여 학습될 수 있다. 이에 따라, 제2 생성기(92)는 물리적 패턴(P93)에 대응하는 설계 패턴(P94)을 나타내는 출력 이미지(IMG94)를 생성할 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 반도체 공정의 모델링을 위한 방법을 나타내는 순서도이다. 구체적으로, 도 10의 순서도는 도면들을 참조하여 전술된 방법에 의해서 추정된 패턴에 기초하여 교정된 설계 패턴으로부터 집적 회로를 제조하는 방법을 나타낸다.
도 10을 참조하면, 단계 S60에서 설계 패턴이 교정될 수 있다. 예를 들면, 도 3a의 단계 S20에 의해서 출력 데이터가 생성될 수 있고, 출력 데이터에서 정의된 물리적 패턴이 평가될 수 있다. 바람직하지 아니한 형상의 물리적 패턴이 추정된 경우 설계 패턴이 수정될 수 있고, 수정된 설계 패턴에 기초하여 도 3a의 단계 S20이 다시 수행될 수 있다. 일부 실시예들에서, 바람직한 형상, 예컨대 미리 정의된 규칙들을 만족하는 형상의 물리적 패턴이 추정될 때까지, 도 3a의 단계 S20이 반복될 수 있고, 이에 따라 설계 패턴이 교정될 수 있다. 또한, 도 3b의 단계 S40에 의해서 출력 데이터가 생성될 수 있고, 출력 데이터에서 정의된 설계 패턴이 평가될 수 있다. 일부 실시예들에서, 추정된 설계 패턴이 이미 설계된 설계 패턴과 상이한 경우, 이미 설계된 패턴은, 추정된 설계 패턴으로 대체될 수도 있고, 이미 설계된 패턴과 추정된 설계 패턴에 기초하여 새롭게 생성된 설계 패턴으로 대체될 수도 있다. 이에 따라 설계 패턴이 교정될 수 있다.
단계 S70에서, 레티클이 제조될 수 있다. 예를 들면, 단계 S60에서 교정된 설계 패턴이 형성된 레티클이 제조될 수 있다. 그 다음에, 단계 S80에서 포토리소그래피가 수행될 수 있다. 이에 따라, 설계 패턴에 대응하는 물리적 패턴이 형성될 수 있고, 물리적 패턴을 포함하는 집적 회로가 제조될 수 있다.
단계 S90에서, 기계 학습 모델이 학습될 수 있다. 예를 들면, 단계 S60에서 교정된 설계 패턴의 형상을 나타내는 이미지 및 단계 S80에서 포토리소그래피에 의해서 형성된 물리적 패턴을 촬영함으로써 생성된 이미지가 기계 학습 모델에 제공될 수 있고, 기계 학습 모델은 제공된 이미지들에 기초하여 재학습될 수 있다. 이에 따라, 기계 학습 모델은 지속적으로 학습될 수 있고, 추정된 패턴의 정확도가 향상될 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 장치(110)를 나타내는 블록도이다. 일부 실시예들에서, 본 개시의 예시적 실시예에 따른 반도체 공정의 모델링을 위한 방법은 도 11의 장치(110)에 의해서 수행될 수 있다. 도 11에 도시된 바와 같이, 장치(110)는 적어도 하나의 코어(111), 메모리(113), AI(Artificial Intelligence) 가속기(115) 및 하드웨어 가속기(117)를 포함할 수 있고, 적어도 하나의 코어(111), 메모리(113), AI(Artificial Intelligence) 가속기(115) 및 하드웨어 가속기(117)는 버스(119)를 통해서 상호 통신할 수 있다. 일부 실시예들에서, 적어도 하나의 코어(111), 메모리(113), AI(Artificial Intelligence) 가속기(115) 및 하드웨어 가속기(117)는 하나의 반도체 칩에 포함될 수도 있다. 또한, 일부 실시예들에서, 적어도 하나의 코어(111), 메모리(113), AI(Artificial Intelligence) 가속기(115) 및 하드웨어 가속기(117) 중 적어도 2개는 기판(board)에 장착된 2이상의 반도체 칩들에 각각 포함될 수도 있다.
적어도 하나의 코어(111)는 명령어들을 실행할 수 있다. 예를 들면, 적어도 하나의 코어(111)는 메모리(113)에 저장된 명령어들을 실행함으로써 운영 체제(operating system)를 실행할 수도 있고, 운영 체제 상에서 실행되는 어플리케이션들을 실행할 수도 있다. 일부 실시예들에서, 적어도 하나의 코어(111)는 명령어들을 실행함으로써, AI 가속기(115) 및/또는 하드웨어 가속기(117)에 작업을 지시할 수 있고, AI 가속기(115) 및/또는 하드웨어 가속기(117)로부터 작업의 수행 결과를 획득할 수도 있다. 일부 실시예들에서, 적어도 하나의 코어(111)는 특정한 용도를 위하여 커스텀화된 ASIP(Application Specific Instruction set Processor)일 수 있고, 전용의 명령어 세트(instruction set)를 지원할 수도 있다.
메모리(113)는 데이터를 저장하는 임의의 구조를 가질 수 있다. 예를 들면, 메모리(113)는, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리 장치를 포함할 수도 있고, 플래시 메모리, RRAM(Resistive Random Access Memory) 등과 같은 비휘발성 메모리 장치를 포함할 수도 있다. 적어도 하나의 코어(111), AI(Artificial Intelligence) 가속기(115) 및 하드웨어 가속기(117)는 버스(119)를 통해서 메모리(113)에 데이터(예컨대, 도 2의 IN, IMG_I, IMG_O, OUT)를 저장하거나 메모리(113)로부터 데이터(예컨대, 도 2의 IN, IMG_I, IMG_O, OUT)를 독출할 수 있다.
AI 가속기(115)는 AI 어플리케이션들을 위해 설계된 하드웨어를 지칭할 수 있다. 일부 실시예들에서, AI 가속기(115)는 뉴로모픽(neuromorphic) 구조를 구현하기 위한 NPU(Neural Processing Unit)를 포함할 수 있고, 적어도 하나의 코어(111) 및/또는 하드웨어 가속기(117)로부터 제공된 입력 데이터를 처리함으로써 출력 데이터를 생성할 수 있고, 적어도 하나의 코어(111) 및/또는 하드웨어 가속기(117)에 출력 데이터를 제공할 수 있다. 일부 실시예들에서, AI 가속기(115)는 프로그램가능할 수 있고, 적어도 하나의 코어(111) 및/또는 하드웨어 가속기(117)에 의해서 프로그램될 수 있다.
하드웨어 가속기(117)는 특정 작업을 고속으로 수행하기 위하여 설계된 하드웨어를 지칭할 수 있다. 예를 들면, 하드웨어 가속기(117)는 복조, 변조, 부호화, 복호화 등과 같은 데이터 변환을 고속으로 수행하도록 설계될 수 있다. 하드웨어 가속기(117)는 프로그램가능할 수 있고, 적어도 하나의 코어(111) 및/또는 하드웨어 가속기(117)에 의해서 프로그램될 수 있다.
장치(110)는 본 개시의 예시적 실시예에 따라 반도체 공정을 모델링하기 위한 방법을 수행할 수 있고, 반도체 공정을 모델링하기 위한 장치로서 지칭될 수 있다. 예를 들면, 적어도 하나의 코어(111) 및/또는 하드웨어 가속기(117)는 도 2의 적어도 하나의 제2 프로세서(22)가 수행하는 동작들을 수행할 수 있고, AI 가속기(115)는 적어도 하나의 기계 학습 모델(21_1)을 실행하는 적어도 하나의 제1 프로세서(21)의 동작들을 수행할 수 있다. 즉, 적어도 하나의 코어(111) 및/또는 하드웨어 가속기(117)는 입력 이미지(IMG_I)를 생성하여 AI 가속기(115)에 제공할 수 있고, AI 가속기(115)는 설계 패턴 샘플 및 물리적 패턴 샘플의 복수의 이미지 쌍들에 의해서 학습된 적어도 하나의 기계 학습 모델을 실행함으로써, 입력 이미지(IMG_I)에 대응하는 출력 이미지(IMG_O)를 적어도 하나의 코어(111) 및/또는 하드웨어 가속기(117)에 제공할 수 있다. 또한, AI 가속기(115)가 실행하는 기계 학습 모델은, 도 10을 참조하여 전술된 바와 같이 적어도 하나의 코어(111) 및/또는 하드웨어 가속기(117)에 의해서 학습될 수도 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.

Claims (20)

  1. 반도체 공정을 모델링하기 위한 시스템으로서,
    설계 패턴 샘플 및 상기 설계 패턴 샘플로부터 상기 반도체 공정에 의해서 형성된 물리적 패턴 샘플의 복수의 이미지 쌍들에 의해서 학습된(trained) 적어도 하나의 기계 학습 모델을 제공하도록 구성된 적어도 하나의 제1 프로세서; 및
    상기 적어도 하나의 제1 프로세서에 설계 패턴 및/또는 물리적 패턴의 형상을 나타내는 입력 이미지를 제공하고, 상기 적어도 하나의 제1 프로세서로부터 수신된 출력 이미지에 기초하여 물리적 패턴 및/또는 설계 패턴을 정의하는 출력 데이터를 생성하도록 구성된 적어도 하나의 제2 프로세서를 포함하는 시스템.
  2. 청구항 1에 있어서,
    상기 적어도 하나의 기계 학습 모델은, 상기 복수의 이미지 쌍들에 의해서 학습된 생성기(generator) 및 구분기(discriminator)를 포함하는 생성적 적대 신경망(generative adversarial network)을 포함하고,
    상기 적어도 하나의 제2 프로세서는, 상기 입력 이미지를 상기 생성기에 제공하고, 상기 생성기로부터 수신된 출력 이미지에 기초하여 상기 출력 데이터를 생성하도록 구성된 것을 특징으로 하는 시스템.
  3. 청구항 2에 있어서,
    상기 적어도 하나의 제2 프로세서는,
    제1 물리적 패턴 샘플의 이미지 및 제1 설계 패턴 샘플에 대응하는 상기 생성기의 제1 출력 이미지 사이 오차에 기초하여 제1 손실을 계산하고,
    상기 제1 물리적 패턴 샘플에 대응하는 상기 구분기의 제1 출력 및 상기 제1 출력 이미지에 대응하는 상기 구분기의 제2 출력에 기초하여 제2 손실을 계산하고,
    상기 제1 손실 및 상기 제2 손실의 합이 감소하도록 상기 생성기 및 상기 구분기를 학습시킴으로써,
    상호 대응하는 상기 제1 설계 패턴 샘플 및 상기 제1 물리적 패턴 샘플의 이미지 쌍에 기초하여, 상기 기계 학습 모델을 학습시키도록 구성된 것을 특징으로 하는 시스템.
  4. 청구항 3에 있어서,
    상기 적어도 하나의 제2 프로세서는,
    상기 제1 출력이 증가할수록 증가하는 제1 항(term)을 계산하고,
    상기 제2 출력이 증가할수록 감소하는 제2 항을 계산하고,
    상기 제1 항 및 제2 항을 합산함으로써,
    상기 제2 손실을 계산하도록 구성된 것을 특징으로 하는 시스템.
  5. 청구항 2에 있어서,
    상기 적어도 하나의 제2 프로세서는,
    제1 설계 패턴 샘플의 이미지 및 제1 물리적 패턴 샘플에 대응하는 상기 생성기의 제1 출력 이미지 사이 오차에 기초하여 제1 손실을 계산하고,
    상기 제1 설계 패턴에 대응하는 상기 구분기의 제1 출력 및 상기 제1 출력 이미지에 대응하는 상기 구분기의 제2 출력에 기초하여 제2 손실을 계산하고,
    상기 제1 손실 및 상기 제2 손실의 합이 감소하도록 상기 생성기 및 상기 구분기를 학습시킴으로써,
    상호 대응하는 상기 제1 물리적 패턴 샘플 및 상기 제1 설계 패턴 샘플의 이미지 쌍에 기초하여, 상기 기계 학습 모델을 학습시키도록 구성된 것을 특징으로 하는 시스템.
  6. 청구항 5에 있어서,
    상기 적어도 하나의 제2 프로세서는,
    상기 제1 출력이 증가할수록 증가하는 제1 항(term)을 계산하고,
    상기 제2 출력이 증가할수록 감소하는 제2 항을 계산하고,
    상기 제1 항 및 제2 항을 합산함으로써,
    상기 제2 손실을 계산하도록 구성된 것을 특징으로 하는 시스템.
  7. 청구항 1에 있어서,
    상기 설계 패턴 및 상기 설계 패턴 샘플은, 포토리소그래피(photolithography)의 조사(exposure)에 사용되는 레티클(reticle)에 형성되는 패턴에 대응하는 것을 특징으로 하는 시스템.
  8. 청구항 7에 있어서,
    상기 물리적 패턴 및 상기 물리적 패턴 샘플은, 상기 포토리소그래피의 현상(developing) 이후 형성된 패턴에 대응하는 것을 특징으로 하는 시스템.
  9. 청구항 7에 있어서,
    상기 물리적 패턴 및 상기 물리적 패턴 샘플은, 상기 포토리소그래피의 식각(etching) 및 세척(cleaning) 이후 형성된 패턴에 대응하는 것을 특징으로 하는 시스템.
  10. 설계 패턴의 형상을 나타내는 입력 이미지를 생성하는 단계;
    설계 패턴 샘플 및 상기 설계 패턴 샘플로부터 반도체 공정에 의해서 형성된 물리적 패턴 샘플의 복수의 이미지 쌍들에 의해서 학습된(trained) 기계 학습 모델에 상기 입력 이미지를 제공하는 단계; 및
    상기 기계 학습 모델로부터 제공되는 출력 이미지에 기초하여, 상기 설계 패턴에 대응하는 상기 물리적 패턴을 정의하는 출력 데이터를 생성하는 단계를 포함하는 방법.
  11. 청구항 10에 있어서,
    상기 기계 학습 모델은, 상기 복수의 이미지 쌍들에 의해서 학습된 생성기(generator) 및 구분기(discriminator)를 포함하는 생성적 적대 신경망(generative adversarial network)을 포함하고,
    상기 기계 학습 모델에 상기 입력 이미지를 제공하는 단계는, 상기 생성기에 상기 입력 이미지를 제공하는 단계를 포함하고,
    상기 출력 데이터를 생성하는 단계는, 상기 생성기로부터 제공되는 출력 이미지에 기초하여 상기 출력 데이터를 생성하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 청구항 11에 있어서,
    제1 설계 패턴 샘플 및 제1 물리적 패턴 샘플의 이미지 쌍에 기초하여, 상기 기계 학습 모델을 학습시키는 단계를 더 포함하고,
    상기 기계 학습 모델을 학습시키는 단계는,
    상기 제1 물리적 패턴 샘플의 이미지 및 상기 제1 설계 패턴 샘플에 대응하는 상기 생성기의 제1 출력 이미지 사이 오차에 기초하여 제1 손실을 계산하는 단계;
    상기 제1 물리적 패턴 샘플에 대응하는 상기 구분기의 제1 출력 및 상기 제1 출력 이미지에 대응하는 상기 구분기의 제2 출력에 기초하여 제2 손실을 계산하는 단계; 및
    상기 제1 손실 및 상기 제2 손실의 합이 감소하도록 상기 생성기 및 상기 구분기를 학습시키는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 청구항 12에 있어서,
    상기 제2 손실을 계산하는 단계는,
    상기 제1 출력이 증가할수록 증가하는 제1 항(term)을 계산하는 단계;
    상기 제2 출력이 증가할수록 감소하는 제2 항을 계산하는 단계; 및
    상기 제1 항 및 상기 제2 항을 합산하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 청구항 10에 있어서,
    상기 설계 패턴 및 상기 설계 패턴 샘플은, 포토리소그래피(photolithography)의 조사(exposure)에 사용되는 레티클(reticle)에 형성되는 패턴에 대응하는 것을 특징으로 하는 방법.
  15. 청구항 14에 있어서,
    상기 출력 데이터에 기초하여 교정된 상기 설계 패턴으로부터 상기 레티클을 제조하는 단계; 및
    상기 레티클을 사용하여 상기 포토리소그래피를 수행하는 단계를 더 포함하는 방법.
  16. 청구항 15에 있어서,
    상기 교정된 설계 패턴 및 상기 포토리소그래피에 의해서 형성된 물리적 패턴의 이미지 쌍에 기초하여 상기 기계 학습 모델을 학습시키는 단계를 더 포함하는 방법.
  17. 물리적 패턴의 형상을 나타내는 입력 이미지를 생성하는 단계;
    물리적 패턴 샘플 및 반도체 공정에 의해서 상기 물리적 패턴 샘플의 형성에 사용된 설계 패턴 샘플의 복수의 이미지 쌍들에 의해서 학습된(trained) 제1 기계 학습 모델에 상기 입력 이미지를 제공하는 단계; 및
    상기 제1 기계 학습 모델로부터 제공된 출력 이미지에 기초하여, 설계 패턴을 정의하는 출력 데이터를 생성하는 단계를 포함하는 방법.
  18. 청구항 17에 있어서,
    상기 입력 이미지를 생성하는 단계는,
    상기 물리적 패턴의 이상적인 패턴을 정의하는 입력 데이터를 획득하는 단계; 및
    상기 이상적인 패턴을 변형함으로써 상기 입력 데이터로부터 상기 입력 이미지를 생성하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 청구항 17에 있어서,
    상기 입력 이미지를 생성하는 단계는,
    상기 물리적 패턴의 이상적인 패턴을 정의하는 입력 데이터로부터 목표 이미지를 생성하는 단계;
    이상적인 패턴 샘플 및 상기 이상적인 패턴 샘플에 대응하는 물리적 패턴 샘플의 복수의 이미지 쌍들에 의해서 학습된 제2 기계 학습 모델에 상기 목표 이미지를 제공하는 단계; 및
    상기 목표 이미지 및 상기 제2 기계 학습 모델로부터 제공된 출력 이미지에 기초하여, 상기 입력 이미지를 생성하는 단계를 포함하는 방법.
  20. 청구항 19에 있어서,
    상기 제1 기계 학습 모델은, 상기 복수의 이미지 쌍들에 의해서 학습된 생성기(generator) 및 구분기(discriminator)를 포함하는 생성적 적대 신경망(generative adversarial network)을 포함하고,
    상기 제1 기계 학습 모델에 상기 입력 이미지를 제공하는 단계는, 상기 생성기에 상기 입력 이미지를 제공하는 단계를 포함하고,
    상기 출력 데이터를 생성하는 단계는, 상기 생성기로부터 제공된 출력 이미지에 기초하여 상기 출력 데이터를 생성하는 단계를 포함하는 것을 특징으로 하는 방법.
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