CN109559979A - 集成电路制造方法 - Google Patents

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CN109559979A CN201711237590.XA CN201711237590A CN109559979A CN 109559979 A CN109559979 A CN 109559979A CN 201711237590 A CN201711237590 A CN 201711237590A CN 109559979 A CN109559979 A CN 109559979A
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王宏钧
刘楫平
蔡振坤
简玮成
黄文俊
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Abstract

一种集成电路制造方法，包括：接收包括一集成电路特征的集成电路设计布局，集成电路特征指定一掩模特征，掩模特征透过将辐射对设置于一基板上的一光刻胶的一部份进行选择性地曝光；判断设置于基板上且介于光刻胶与基板之间的一底层的地形信息；对集成电路特征执行一光学邻近校正过程，以产生修改的集成电路特征，其中执行光学邻近校正过程包括使用底层的地形信息来补偿被导引至光刻胶的部份的辐射量，从而使得光刻胶的部份曝光于辐射目标剂量；以及提供包括修改的集成电路特征的修改的集成电路设计布局，以根据修改的集成电路设计布局制造掩模。

Description

集成电路制造方法
技术领域
本发明有关于微影优化技术，特别有关于光学邻近校正(optical proximitycorrection,OPC)技术。
背景技术
因集成电路技术不断朝更小的特征尺寸(例如32纳米、28纳米、20纳米及更小)发展，使得集成电路设计变得更具挑战性。举例来说，当制造集成电路装置时，集成电路装置性能受到微影印刷性能(printability capability)很大的影响，其表示形成于一晶片上对应于由集成电路设计布局所定义的目标图案的一最后晶片图案的结果。为了提高微影印刷性能，引入了各种着重于优化用于将对应于目标图案的一图像投影于晶片上的一掩模的方法，例如光学邻近校正(OPC)、掩模邻近校正(mask proximity correction,MPC)、逆微影技术(inverse lithography technology,ILT)以及源掩模优化(source maskoptimization,SMO)。尽管上述方法一般而言足以达到预期的目的，但在各方面并不完全令人满意。
发明内容
本发明一实施例提供一种集成电路制造方法，包括：接收包括一集成电路特征的集成电路设计布局，集成电路特征指定一掩模特征，掩模特征透过将辐射对设置于一基板上的一光刻胶的一部份进行选择性地曝光；判断设置于基板上且介于光刻胶与基板之间的一底层的地形信息；对集成电路特征执行一光学邻近校正过程，以产生修改的集成电路特征，其中执行光学邻近校正过程包括使用底层的地形信息来补偿被导引至光刻胶的部份的辐射量，从而使得光刻胶的部份曝光于辐射目标剂量；以及提供包括修改的集成电路特征的修改的集成电路设计布局，以根据修改的集成电路设计布局制造掩模。
附图说明
本发明可透过阅读以下的详细说明以及范例并配合相应的附图以更详细地了解。需要强调的是，依照业界的标准操作，各种特征并未依照比例绘制，并且仅用于说明的目的。事实上，为了清楚论述，各种特征的尺寸可以任意地增加或者减少。
图1是显示根据本发明各种实施例所述的集成电路(IC)制造系统的简化操作图以及与集成电路制造系统相关的集成电路制造流程。
图2是显示根据本发明各种实施例所述的集成电路装置的一横截面侧视的示意图。
图3是显示根据本发明各种实施例所述的基于光学邻近校正(OPC)的计算微影方法的流程图。
图4是显示根据本发明各种实施例所述的示例性反射率校正图的示意图。
图5A～5E是显示根据本发明各种实施例所述的经过微影优化处理的集成电路特征的示意图(俯视图)。
图6是显示根据本发明各种实施例所述的另一种基于光学邻近校正的计算微影方法的流程图。
图7是显示根据本发明各种实施例所述的另一种基于光学邻近校正的计算微影方法的流程图。
图8是显示根据本发明各种实施例所述的掩模优化系统的简化操作图。
【符号说明】
10～集成电路制造系统
112～集成电路特征
114～目标轮廓
122～分割点
124A～124H～目标轮廓的区段
142～偏于规则轮廓
15～设计公司
152A～152C～目标点
162～光学邻近校正轮廓
20～掩模公司
200～集成电路装置
201～辐射能
202～掩模
204、206～最后掩模特征
210～基板
220～底层
222、224、226～最后晶片特征
223～对应于区域233的区域
225～对应于区域235的区域
230～图案化堆叠层
232～底部抗反射层
233、235～辐射区域
234～中间层
236～光刻胶层
25～集成电路制造商
30～集成电路装置
300～计算微影方法
305～395～步骤流程
35～IC制造资料库
40～掩模资料准备模块
400～校正图
42～光学邻近校正
44～微影制程检查
45～掩模制造模块
50～投影晶片图像
55～显影后检查
60～最后晶片图案
600～计算微影方法
700～计算微影方法
800～掩模优化系统
802～处理器
804～系统存储器
806～大容量储存装置
808～通讯模块
820～集成电路设计布局模块
825～集成电路图案剖析模块
830～IC数据收集模块
835～IC制造资料库
840～集成电路图案分类模块
845～重定向模块
850～目标放置模块
855～目标放置规则模块
860～OPC模块
865～微影制程检查模块
具体实施方式
以下是提供了许多不同的实施例、或者示例，用于实现本发明的不同特征。以下是揭示各种元件以及配置的具体实施例或者示例以简化描述本发明。当然这些仅为示例但不以此为限。举例来说，说明书中第一特征位于第二特征上方的结构可包括以第一特征与第二特征直接接触的形式，以及可包括以于第一特征与第二特征之间插入额外的特征的形式，使得第一特征以及第二特征并未直接接触。此外，本发明于各种示例中将重复标号和/或者字母。上述的重复是用于简化以及清楚的目的，并非用以指定各种实施例和/或者上述配置中的关系。
图1是显示根据本发明各种实施例所述的集成电路(IC)制造系统的简化操作图以及与集成电路制造系统相关的集成电路制造流程。集成电路制造系统10包括若干实体机构(entity)，例如一设计公司(design house)15、一掩模公司(mask house)20、以及一集成电路制造商(IC manufacturer)(即晶片厂)25。前述的实体机构于设计、开发、以及制造周期和/或于制造集成电路装置30相关的服务(service)中彼此互动。前述多个实体机构可以通讯网路(communication network)连接，例如，单一网路或是多种不同的网路，例如内部网路(intranet)或是网际网路，并可包括有线或是无线的通讯管道(communicationchannel)。每一实体可与其它实体机构互动，且可由其它实体机构提供服务或是接收服务。一或多个设计公司15、掩模公司20、及/或集成电路制造商25可由单一大型公司所拥有，甚至可存在一共同设施中并使用共同资源。
设计公司15用以产生一集成电路设计布局(IC design layout)35(亦称为IC设计图案)。集成电路设计布局35包含各种根据将被制造的集成电路产品的规格设计给集成电路产品(IC product)的电路特征(以几何形状表示)。电路特征对应至形成于各个材料层(例如金属层、氧化层或是半导体层)中的几何图案，这些几何图案结合后形成集成电路产品(例如集成电路装置30)的集成电路特征(元件)。举例来说，集成电路设计布局35的一部份可包括形成于一基板(例如硅基板)中及/或设置于基板的各个材料层上的各个集成电路特征。各种集成电路特征可包括一主动区、一栅极特征(例如一栅极介电层及/一或栅极电极)、一源极/漏极特征、一内连线特征、一焊垫(bonding pad)特征、其它集成电路特征、或者上述特征的组合等。于一些实施例中，将辅助特征插入至集成电路设计布局35中以提供成像效应(imaging effect)、制程加强(process enhancement)及/或辨识信息。与用于优化掩模图案(掩模布局)的光学邻近校正(OPC)处理类似的一几何邻近校正(geometryproximity correction,GPC)处理可根据与集成电路制造相关的环境影响产生辅助特征，环境影响包括蚀刻负载效应(etching loading effect)、图形化负载效应(patterningloading effect)及/或化学机械平坦化制程效应(chemical mechanical polishing(CMP)process effect)。
设计公司15进行一设计程序以形成集成电路设计布局35。设计程序可包括逻辑设计(logic design)、实体设计(physical design)、及/或配置(place)以及线路安排(route)、或者其组合。集成电路设计布局35以具有电路特征(几何图案)的信息的一或多个资料档案来呈现。举例来说，集成电路设计布局35以图形资料库系统(graphic databasesystem,GDS)档案格式(例如GDS或者GDSII)来表示。于另一实施例中，集成电路设计布局35以另一合适的档案格式表示，例如开放的图稿系统交换标准(open artwork systeminterchange standard,OASIS)档案格式(例如OASIS或者OAS)来表示。
掩模公司20利用集成电路设计布局35制造一或多个掩模，上述掩模用以根据集成电路设计布局35制造集成电路装置30的各个层。掩模(photomask or reticle)指微影制程中用以图案化一晶片(例如半导体晶片)的一图案化基板。掩模公司20执行掩模资料准备(mask data preparation,以下称为掩模资料准备模块)40，其中集成电路设计布局35被编译为可经由一掩模直写器写入以产生掩模的形式。举例来说，集成电路设计布局35被编译为用于例如电子束(electron-beam,e-beam)直写器的掩模直写器的机器可读指令。掩模资料准备40产生与由集成电路设计布局35所定义的一目标图案相对应的一掩模图案(掩模布局)。透过将集成电路设计布局35的目标图案分割成(fracture)多个掩模特征(掩模区域)以产生掩模图案，掩模特征适用于制造微影制程(例如电子束微影制程)的掩模。分割过程根据各种要素(如集成电路特征几何、图案密度差异及/或关键尺寸(CD)差异)以及基于由掩模直写器所执行的用于列印掩模图案的方法所定义的掩模特征来执行。
于一些实施例中，其中电子束直写器使用可形变光束(variable-shaped beam,VSB)方法来产生掩模图案，透过将集成电路设计布局35分割成多边形(例如矩形或者梯形)来产生掩模图案，其中一对应的掩模照射地图(mask shot map)包括每个多边形的照射射域(exposure shot)信息。举例来说，每个多边形具有至少一对应的照射射域，包括曝光量(exposure dose)、曝光时间及/或曝光形状。
于一些实施例中，其中电子束直写器使用特征投射(character projection,CP)方法来产生掩模图案，透过将集成电路设计布局35分割为与电子束直写器所使用的模版(stencil)对应的特征(通常表示复杂图案)以产生掩模图案，其中对应的掩模照射地图包括每个特征的照射射域信息。举例来说，每个特征具有至少一对应的照射射域，包括曝光量、曝光时间及/或曝光形状。在上述执行中，可使用可形变光束方法产生不符合模板中的特征的被分割的集成电路设计布局35的任何部份。
掩模资料准备模块40可包括用于优化掩模图案的各种程序，使得一最后图案(final pattern)可透过使用掩模的微影制程形成于晶片上，其中上述掩模由具有增强的解析度以及精确度的掩模图案所制造。举例来说，掩模资料准备模块40包括光学邻近校正(OPC)42，其使用微影增强技术来补偿图像失真以及错误(例如由衍射、干涉、及/或其它制程影响所产生的失真以及错误)。光学邻近校正42可根据光学模型或者光学规则向掩模图案添加例如散射条(scattering bar)、对线(serif)及/或锤头线(hammerhead)的辅助特征，使得于微影制程后，晶片上的最后图案可被改良而具增强的解析度以及精确度。于一些实施例中，辅助特征可补偿因周围几何形状的不同密度所引起的线宽差异。于一些实施例中，辅助特征可防止线端缩短及/或线端圆化(line end rounding)。光学邻近校正42可进一步地校正电子束邻近效应及/或执行其它优化特征。
于一些实施例中，掩模资料准备模块40可执行掩模规则检查(MRC)程序用以检查经过一光学邻近校正过程(optical proximity correction(OPC)process)后的掩模图案，其中MRC处理使用一组掩模建立规则(mask creation rule)。掩模建立规则可定义几何限制及/或连接限制，以补偿集成电路制造程序中的变异。
于一些实施例中，掩模资料准备模块40可包括微影制程检查(LPC)44，其模拟将由IC制造商25所执行以制造集成电路装置30的晶片制造程序。于一些实施例中，微影制程检查44根据使用可由IC制造商25所执行的实际处理参数导出的各种微影制程检查模型(或者规则)所产生的一掩模图案模拟掩模的一图像。处理参数可包括与IC制造周期的各种制程相关的参数、与制造集成电路装置30所使用的工具相关的参数、及/或制造程序的其它方面。微影制程检查44考虑各种因子，例如图像对比度、焦深(“DOF”)、掩模误差增强因子(mask error sensitivity,MEEF)、其它合适的因子或其组合。于微影制程检查44建立模拟制造的装置后，若模拟装置的形状不足以满足设计规则，则可重复掩模资料准备模块40中的某些步骤，例如光学邻近校正42以及掩模规则检查，以进一步地改善集成电路设计布局。必须理解的是，为了清楚起见，掩模资料准备模块40已被简化，以及掩模资料准备模块40可包括用于修正集成电路设计布局的额外特征、过程及/或操作，以补偿IC制造商25所使用的微影制程的限制。
除了执行掩模数据准备模块40外，掩模公司20更执行掩模制造(maskfabrication,以下称为掩模制造模块)45，其中根据由掩模资料准备模块40所产生的掩模图案制造一掩模。于一些实施例中，于掩模制造模块45期间修正掩模图案以符合一特定的掩模直写器及/或掩模制造商。于掩模制造模块45期间，执行一掩模制作制程，用以根据掩模图案(掩模布局)制造一掩模。掩模包括掩模基板以及图案化掩模层，其中图案化掩模层包括最后(实际)掩模图案。最后掩模图案(例如一掩模轮廓(mask contour))对应于掩模图案(其对应于由集成电路设计布局35所提供的目标图案)。
于一些实施例中，掩模为二元式掩模(binary mask)。于上述实施例中，根据一示例，一不透明的材料层(例如铬)形成于一透明掩模基板(例如熔融石英(fused quartz)基板或者氟化钙(CaF2))上，并根据掩模图案来图案化不透明的材料层，以形成具有不透明区域以及透明区域的一掩模。于一些实施例中，掩模为可增强成像解析度以及品质的相位移掩模(phase shift mask,PSM)，例如衰减式相位移掩模(attenuated PSM)或者交替式相位移掩模(alternating PSM)。于上述实施例中，根据一示例，一相位移材料层(例如硅化钼(MoSi)或者氧化硅(SiO2))形成于一透明掩模基板(例如熔融石英基板或者氟化钙(CaF2))上，并图案化相位移材料层以形成具有部份透射的相位移区域以及形成掩模图案的透射区域的掩模。于另一示例中，相位移材料层为透明掩模基板的一部份，使得掩模图案形成于透明掩模基板中。
于一些实施例中，掩模为极紫外线(extreme ultraviolet,EUV)掩模。于上述实施例中，根据一示例，一反射层形成于基板上、一吸收层形成于反射层上并图案化吸收层(例如一钽氮化硼(TaBN))，以形成具有形成掩模图案的反射区域的掩模。基板包括低热膨胀材料(low thermal expansion material,LTEM)，例如熔融石英、掺杂TiO2的SiO2、或者其它合适的低热膨胀材料。反射层可包括形成于基板上的多层，其中多层包括多个个膜对，例如硅化钼(Mo/Si)膜对、钼-铍(Mo/Be)膜对或者用于反射EUV辐射(光)的其它合适的材料膜对。EUV掩模更可包括设置在反射层以及吸收层之间的一覆盖层(capping layer)(例如钌(Ru))。或者，于反射层上形成另一反射层，并将其图案化以形成一极紫外线相位移掩模。
掩模制造模块45可执行用于制造掩模的各种微影制程。举例来说，掩模制造程序包括微影制程，其有关于于一掩模材料层上形成一图案化能量敏感光刻胶层(patternedenergy-sensitive resist layer)并将定义于图案化光刻胶层中的图案转移到掩模图案化层。掩模材料层为一吸收层、一相位移材料层、一不透明材料层、一掩模基板的一部份、及/或其它合适的掩模材料层。于一些实施例中，形成图案化能量敏感光刻胶层的步骤包括于掩模材料层上形成一能量敏感光刻胶层(例如透过一旋转涂布制程(spin coatingprocess))、执行一带电粒子束曝光制程(charged particle beam exposure process)、以及执行一显影制程。带电粒子束曝光制程使用一带电粒子束(例如电子束或者离子束)直接将一图案“写入”能量敏感光刻胶层。由于能量敏感光刻胶层易受到带电粒子束的影响，因此能量敏感光刻胶层的曝光部份发生化学变化，并根据能量敏感光刻胶层的特性以及显影制程中所使用的显影液的特性于显影制程中溶解(dissolve)能量敏感光刻胶层的曝光(或者未曝光)的部份。于显影后，图案化光刻胶层包括与掩模图案对应的光刻胶图案。接着，透过任何合适的制程将光刻胶图案转移到掩模材料层，使得掩模材料层中形成一最后掩模图案。举例来说，掩模制造程序可包括执行一蚀刻制程，其移除部份的掩模材料层，其中蚀刻制程于蚀刻制程期间使用图案化能量敏感光刻胶层作为蚀刻掩模。于蚀刻制程后，微影制程可包括例如透过一光刻胶剥除制程(resist stripping process)自掩模材料层移除图案化能量敏感光刻胶层。
IC制造商25(例如一半导体代工厂)使用由掩模公司20所制造的掩模(或者多个掩模)来制造集成电路装置30。举例来说，执行一晶片制造程序，以使用一掩模于一晶片上制造一部份的集成电路装置30。于一些实施例中，IC制造商25使用各种掩模执行多次晶片制造程序以完成集成电路装置30的制造。根据IC制造阶段，晶片可包括各种材料层及/或集成电路特征(例如掺杂特征、栅极特征、源极/漏极特征及/或内连线特征)。晶片制造程序包括一微影制程，其包括使用一掩模(例如由掩模公司20所制造的掩模)于一晶片材料层上形成一图案化光刻胶层，并将图案化光刻胶层中所定义的图案转移到晶片材料层。晶片材料层为一介电层、一半导体层、一导电层、一基板的一部份及/或其它合适的晶片材料层。
形成图案化光刻胶层的步骤可包括于晶片材料层(例如透过旋转涂布)上形成光刻胶层、进行一预曝光烘烤程序(pre-exposure baking process)、使用掩模(包括掩模对准)进行一曝光制程、进行一曝光后烘烤程序、以及进行显影制程。于曝光制程中，使用一照明源使得辐射能(例如紫外(UV)光、深紫外(DUV)光或者极紫外(EUV)光)对光刻胶层进行曝光，其中掩模根据掩模及/或掩模类型(例如二元式掩模、相位移掩模或者极紫外光掩模)的最后掩模图案将辐射阻挡、透射及/或者反射至光刻胶层，使得对应于最后掩模图案的一图像被投影至光刻胶层上。该图像于本发明一些实施例中被称为一投影晶片图像(projectedwafer image)50。由于光刻胶层易受到辐射能的影响，因此光刻胶层的曝光部份发生化学变化，并且光刻胶层的曝光(或者未曝光)部份会于显影制程期间根据光刻胶层的特性以及于显影制程中所使用的显影液的特性而被溶解。于显影后，图案化光刻胶层包括对应于最后掩模图案的一光刻胶图案。可进行显影后检查(after development inspection,ADI)55以撷取与光刻胶图案相关的信息，例如关键尺寸均匀度(critical dimensionuniformity,CDU)信息、覆盖信息及/或缺陷信息。
图案化光刻胶层中所定义的光刻胶图案可利用多种方式转移到晶片材料层，使得最后晶片图案60形成于晶片材料层中。举例来说，晶片制造程序可包括进行一注入制程(implantation process)以于晶片材料层中形成各种掺杂区域/特征，其中图案化光刻胶层于注入制程期间用以作为一注入掩模。于另一示例中，晶片制造程序可包括执行移除部份的晶片材料层的蚀刻制程，其中蚀刻制程于蚀刻制程期间使用图案化光刻胶层作为蚀刻掩模。于注入制程或者蚀刻制程后，微影制程包括例如透过光刻胶剥除制程自晶片移除图案化光刻胶层。于另一示例中，晶片制造程序可包括进行沉积制程，该沉积制程使用一介电材料、一半导体材料或者一导电材料填充图案化光刻胶层(由光刻胶层的移除部份形成)中的开口(opening)。于上述实施例中，移除图案化光刻胶层留下被图案化光刻胶层的一负图像(negative image)所图案化的一晶片材料层。进行后蚀刻检查(after etchinspection,AEI)以撷取与形成于晶片材料层中的最后晶片图案60相关的信息，例如关键尺寸均匀性(CDU)。
在理想的情况下，最后晶片图案60符合由集成电路设计布局35所定义的目标图案。然而，由于与掩模制造程序以及晶片制造程序相关的各种因子，使得形成于掩模上的最后掩模图案通常与掩模图案(由集成电路设计布局35所定义的目标图案产生)不同，进而导致形成于晶片上的最后晶片图案60与目标图案不同。举例来说，掩模写入模糊(maskwriting blur)(例如电子束写入模糊)及/或其它掩模制造因子将产生最后掩模图案以及掩模图案之间的差异(variance)，进而产生最后晶片图案60以及目标图案之间的差异。与晶片制造程序(例如光刻胶模糊(resist blur)、掩模衍射(mask diffraction)、投影成像解析度(projection imaging resolution)、酸扩散(acid diffusion)、蚀刻偏差(etchingbias)及/或其它晶片制造因子)相关的各种因子进一步加剧最后晶片图案60与目标图案之间的差异。
为了最小化(或者消除)上述差异，引入计算微影(computational lithography)来改善以及优化掩模制程(mask masking process)以及晶片制造程序。计算微影通常指进行大量计算的实体模型(computationally-intensive physical model)及/或经验模型以预测以及优化集成电路特征图案的任何技术，其中实体模型及/或经验模型基于影响微影制程的结果的现象，例如成像效果(例如衍射及/或干涉)及/或光刻胶化学效应。集成电路制造系统10可执行上述技术以产生用于掩模制造程序(通常称为掩模优化)及/或晶片制造程序(通常称为源优化(source optimization)、波前工程(wave front engineering)及/或目标优化)的最佳设定。举例来说，集成电路制造系统10可执行OPC、MRC、LPC及/或逆微影技术(ILT)技术，以产生用于优化投影晶片图像50的掩模公司20所制造的一掩模的最后掩模图案的一形状，使得投影晶片图像50尽可能地与集成电路设计布局35的目标图案相对应。
图2是显示根据本发明一些实施例所述的集成电路装置200的一横截面侧视的示意图。如图2所示，集成电路装置200为可使用集成电路制造系统10制造的一多层结构(例如作为集成电路装置30或者作为导引至集成电路装置30的中间装置(intermediatedevice))。集成电路装置200的制造为可从下层进行至上层的多层处理。如以下所述，底层的地形可能会影响设置于底层上的一个层的图案化，以及于一些示例中，图案化过程透过考虑底层的地形信息来补偿上述的影响。
集成电路装置200的多个层以及多个特征可形成于一基板210内以及其上。于各种示例中，基板210包括元素(单一元素)半导体(elementary semiconductor)，例如一结晶结构中的硅或锗；化合物半导体(compound semiconductor)，例如锗化硅(silicongermanium)、碳化硅(silicon carbide)、砷化镓(arsenic gallium)、磷化镓(galliumphosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)和/或锑化铟(indiumantimonide)；非半导体材料，例如钠钙玻璃(soda-lime glass)、熔融硅石(fusedsilica)、熔融石英(fused quartz)和/或氟化钙(CaF2)；和/或前述的组合。
基板210的组成可能为单一的(uniform composition)或者可包括各种层，可选择性地蚀刻其中一些层以形成鳍。这些层可具有类似或者不同的组成，以及于各种实施例中，一些基板的层具有不均匀的组成以引起装置应变(strain)并借此调整装置性能。分层的基板的示例包括绝缘体上覆硅(silicon-on-insulator,SOI)基板210。于一些上述示例中，基板210的一个层可包括一绝缘体，例如一半导体氧化物、一半导体氮化物、一半导体氮氧化物、一半导体碳化物和/或其它合适的绝缘体材料。
示例性底层220形成于基板210上。底层220可以任何合适的组成表示任何数量的层。于各种示例中，底层220包括半导体材料、介电材料和/或导电材料，以及于上述的示例中，底层220表示层间介电(Inter-Level Dielectric,ILD)层，其包含一半导体氧化物、一半导体氮化物、一半导体碳化物、氟硅玻璃(FluoroSilicate Glass,FSG)、一低介电常数材料(low-K dielectric material)和/或其它合适的材料。各种最后晶片特征222、224以及226可形成于底层220中。最后晶片特征222、224以及226的每一者可包括不同的材料，亦可包括不同于底层220的材料。如下所述，底层220中的前述最后晶片特征的地形可能影响所覆盖其上的层的微影制程。
接着，于底层220上形成图案化堆叠230。尽管图2中未显示，但可以理解的是，更多的底层可形成于图案化堆叠230以及底层220之间。于一些示例中，图案化堆叠230包括可统称为三层结构(tri-layer structure)或者三层图案化堆叠的一底部抗反射(bottomanti-reflective coating,BARC)层232、中间层(middle layer,ML)234以及光刻胶(photoresist,PR)层236。于上述示例中，为了减少来自基板210以及底层220的光反射，底部抗反射层232形成于底层220上。底部抗反射层232可包括任何合适的材料并且可形成为任何合适的厚度。于各种示例中，底部抗反射层232包括有机抗反射层材料(organic anti-reflective coating material)以及其厚度约介于之间。
接着，于底部抗反射层232上形成中间层234。中间层234可包括任何合适的材料，例如氧化硅或者硅烷氧化物(silane oxide)。于各种示例中，中间层234的厚度约介于之间。光刻胶层236透过旋转涂布或者其它合适的技术设置于中间层234上。光刻胶层236可包括任何合适的正型光刻胶(positive photoresist)或者负型光刻胶(negative photoresist)，以及于各种示例中，光刻胶层236的厚度约介于之间。尽管图2未显示，但于一些示例中，图案化堆叠230可为位于底层220上的单层光刻胶。
于一些示例中，包括原始集成电路特征的集成电路设计布局将在光刻胶层236中制造。掩模202可用于图案化光刻胶层236，且光刻胶层236有时被视为是图案化层或者透过底部抗反射层232以及中间层234与底层220分离的一当前层。图案透过使用一微影制程形成于光刻胶层236中，其中辐射能201通过掩模202(具有最后掩模特征204以及206)对光刻胶层236的选择区域进行曝光，借此产生(于曝光后程序(post-exposure procedure)之后)与原始集成电路特征理想地匹配的最后晶片特征。值得注意的是，辐射能201可从任何合适的来源产生，并可于到达光刻胶层236之前穿透掩模202或者从掩模202(例如于极紫外光微影制程中所使用的一反射掩模)反射。
于微影制程中，当一辐射源对位于底层220上的图案化堆叠230的选择性区域进行曝光时，部份辐射能可穿透图案化堆叠230到达底层220。由于底层220可能无法吸收所有的辐射能(即使有底部抗反射层232)，一些辐射能可从底层220反弹(即反射)以第二次曝光图案化堆叠230。因此，由图案化堆叠230中的一已知点所接收的辐射量受到从底层220反射的辐射量的影响，即其取决于底层220的地形。因此，为了使得图案化堆叠230中最后晶片更接近一集成电路设计布局中的原始集成电路特征，可于一早期阶段判断并根据底层220的地形信息进行补偿。于本发明一些实施例中，光学邻近校正过程(例如图1中的光学邻近校正42)被用于根据前述的地形信息进行补偿。
图2中是显示抵消多层堆叠效应的地形补偿技术的示例。于一实施例中，两个相同的集成电路特征(表示为最后掩模特征204以及206)可指定用以分别对光刻胶层236的辐射部份或者辐射区域233以及235进行选择性曝光的掩模特征。由于底层220于分别对应至光刻胶层236的区域233以及235的两个区域223以及225中具有不均匀的地形(例如不同的图案密度和/或材料)，因此光刻胶层236的区域233以及235自底层220所接收的反射辐射量可能不同。为了补偿上述反射辐射能的差异，当制造掩模202时，可分别调整对最后掩模特征204以及206。举例来说，若光刻胶层236的区域233将自底层220接收比光刻胶层236的区域235还多的反射辐射能，则最后掩模特征204可于某些点变窄，或者最后掩模特征206可于某些点变宽，或者以上两者兼具。由于最后掩模特征204以及206受到光学邻近校正过程的影响，因此光学邻近校正过程可用来因区域223以及225中的不同地形而将两个相同的集成电路特征修改成不一样。光学邻近校正过程可使用底层220的地形信息来补偿导引至光刻胶层236的选取部份(区域233以及235)的辐射量以便将光刻胶层236的选取部份曝光于目标剂量的辐射。辐射的目标剂量可由原始集成电路特征(或者于理想的微影条件下的集成电路特征)来决定，但可能无法完全符合光刻胶层236的选取部份的一实际辐射剂量(本发明实施例所揭露的补偿技术可能亦无法完全符合)。
底层220的区域223以及225分别透过反射将辐射分别导引至将形成集成电路特征的光刻胶层236的区域233与235。值得注意的是，尽管底层220的区域223以及225分别对应至光刻胶层236的区域233以及235(且对应至最后掩模特征204以及206)，但区域223以及225可不限于直接设置于区域233以及235下方的区域(且不限于具有相同的覆盖范围)。由于各种原因(例如基板210与底层220之间的介面粗糙度；将光侧向反射的最后晶片特征222、224以及226上的倾斜侧壁)，使得光的反射可能不是垂直的。举例来说，如图2中箭头所示，辐射可穿透区域233以到达区域223，但是因为最后晶片特征222，相同辐射的一部份可能被导引回区域233、或区域235，或者二者。反之，区域223以及225可为任何其反射的辐射会影响区域233以及235的区域。于一些示例中，区域223以及225可重叠于底层220中。区域223以及225中的每一者可覆盖大部份的或者全部的底层220的曝光区域(例如底层220中可将辐射能反射回区域233和/或区域235的任何点)。
除了底层220之外，其它层(包括基板210、底部抗反射层232以及中间层234)亦具有对应于光刻胶层236的区域233以及235的区域，且亦可能会影响光刻胶层236的区域233以及235所接收的辐射量。于一些示例中，该些层亦被视为是底层，并补偿其光学反射。有时基板210、底部抗反射层232以及中间层234可能不具有结合在其中的不平坦图案，因此不太可能如同底层220将不同的反射能量导引至区域233以及235。因此，于一些示例中，将不补偿来自基板210，底部抗反射层232和中间层234的光学反射。值得注意的是，于光学邻近校正期间亦可考虑来自额外底层的光学反射(若存在的话)(例如于底层220下方或介于底层220以及图案化堆叠230之间)。
根据本发明一些实施例，由于光学邻近校正过程已补偿来自底层的光学反射，因此可移除底部抗反射层232。换言之，于一些示例中，底部抗反射层232并不存在。移除底部抗反射层232可简化制程并节省成本。
除了补偿一或多个底层的地形外，本发明实施例的光学邻近校正过程可补偿当前被图案化的层(或者当前层)的地形。举例来说，如图2所示，于光刻胶层236的区域233附近所制造的特征的密度可作为用于调整最后掩模特征204的因子。于图4中，校正图400可透过更进一步地补偿光刻胶层236中的图案密度而产生。附近区域为可将辐射导引至当前层的目标部份的一区域，并影响当前层中的最后特征的形成。于一些示例中，附近区域从目标区域(例如区域233)向外延伸数十至数百微米(例如50μm、100μm)。考虑到较大的附近区域的图案密度，将允许光学邻近校正过程更进一步地补偿当前层中其它特征的光学影响，这更进一步地改善光学邻近校正的精确度。
由于光学邻近校正过程具有不同的步骤并且可使用各种方法(例如基于规则的改变目标(rule-based retargeting)以及基于模型的改变目标(model-basedretargeting))，因此本发明实施例的地形补偿技术可以各种方式且于各个阶段与光学邻近校正过程结合。图3、6、7是显示上述地形补偿如何于光学邻近校正过程以及集成电路制造的整个过程中运作的示例性流程图。
图3是显示根据本发明各种实施例所述的计算微影方法300的流程图。计算微影方法300可由图1的集成电路制造系统10实施，其中设计公司15、掩模公司20和/或IC制造商25可执行(或者协助执行)计算微影方法300以制造集成电路装置(例如集成电路装置200)。举例来说，微影方法300可透过根据底层的地形信息进行补偿来修改用于图2的图案化堆叠230中所制造的原始集成电路特征。于一些示例中，集成电路制造系统10的掩模资料准备模块40实施计算微影方法300。计算微影方法300为一种基于光学邻近校正的计算微影制程，其使用微影增强技术来补偿图像失真以及错误(例如由衍射、干涉、及/或其它制程影响所产生的失真以及错误)。计算微影方法300透过修改集成电路设计布局以补偿图像失真以及误差来产生掩模图案(可从中制造掩模)。为了清楚说明，在此简化图3的内容以更佳地理解本发明实施例的发明构思。可以理解的是，于方法300之前、期间以及之后可提供额外的步骤，并于方法300的其它实施例中可替换或者消除所述的一些步骤。除非另外指出，否则方法300的流程可以任何顺序执行(包括同时执行)。
于操作305，判断一或多个底层的地形信息。底层(例如底层220)可位于将被图案化的一当前层(例如光刻胶层236)的下方。举例来说，于图案化光刻胶层236前，判断底层220的地形信息。地形信息可说明(account for)影响底层220的光学性质的因子，其又影响由光刻胶层236的选择部份所接收的辐射量。
于一些示例中，地形信息包括例如全域座标(global coordinate)、底层图案密度以及底层折射率(“n”)、吸收率(“k”)以及厚度(“t”)信息等因子。举例来说，底层220的地形信息可包括底层220中的多个点(或像素，若点以基于例如0.1μm、1μm等的坐标单位的像素来表示)的全域X-Y坐标、底层220的一图案密度以及底层220的n/k/t信息。底层220的图案密度可描述底层220于一俯视图中顶部中有多少面积被特征(例如最后晶片特征222、224以及226)所覆盖，图案密度取决于特征分布、间距、形状以及尺寸。如图2所示，底层220的区域223的图案密度比区域225的图案密度更高。于一些示例中，每个n/k/t信息可表示一混合物(composite)或者组合值(combined value)。举例来说，由于底层220可包括位于不同点的多个材料，且每种材料具有不同的折射率，因此底层220的折射率信息可说明所有上述材料于所有点上的光学效应。类似地，每种材料的吸收率(等同于反射率)亦可改变，因此底层220的吸收信息可说明所有上述材料于所有点上的光学效应。同样地，由于底层220可包括具有不同高度或者厚度的特征(例如最后晶片特征222、224以及226)，因此底层220的厚度信息可说明底层的总厚度或者有效厚度。此外，判断影响上层的微影的覆盖底层220的整个区域或者底层220的一部份的底层220的地形信息。
于操作310，计算微影方法300根据所判断的底层(例如底层220)的地形信息产生一反射率校正图。图4是显示根据本发明各种实施例所述的示例性反射率校正图400(俯视图)的模拟结果。反射率校正图400表示朝向被图案化的一当前层的底层的光学效果。举例来说，校正图400透过横跨光刻胶层236的底层220来映射导向光刻胶层236的辐射量。光学效果或者影响可以各种方式表示，例如辐射强度(以颜色编码的比例或者灰阶)或者光刻胶层236的所有坐标的实际关键尺寸补偿值。校正图400可透过考虑底层220的地形信息来产生。可使用任何合适的处理来产生校正图400以说明地形信息，例如底层220中的多个点的全域X-Y坐标、底层220的图案密度以及底层220的n/k/t信息。于一些示例中，校正图400将地形信息正规化为索引，并将地形信息转换为辐射强度或真实关键尺寸补偿值。举例来说，可将每个因子(包括底层220的图案密度以及底层220的n/k/t信息)分配一合适的权重或者指数，并可将权重或者指数相加以决定辐射强度或者关键尺寸补偿值。
于后续的一光学邻近校正过程中，可使用辐射强度或者关键尺寸补偿值来修改用以于当前层中制造的集成电路特征。举例来说，如图4所示，校正图中的第一点可具有于底层220中的全域座标X和Y以及一辐射强度或者关键尺寸补偿值。集成电路特征用于光刻胶层236中的制造，且集成电路特征的一轮廓具有相同的全域座标X和Y(但位于光刻胶层236中)的一第二点。校正图400可使用于光学邻近校正过程中，使得集成电路特征的偏于规则(rule-biased)轮廓、集成电路特征的目标点或者于第二点上的集成电路特征的光学邻近校正轮廓考虑校正图400中第一点的辐射强度或者关键尺寸补偿值。
必须理解的是，执行操作305以及310的时间为具有弹性的。因此操作310以及310不需要于方法300的某些步骤之前执行，例如后续讨论的操作320以及330。于一些实施例中，在接收用于图案化堆叠230的任何集成电路设计布局之前，提前执行判断底层220(操作305)的地形信息并产生校正图400(操作310)的步骤。于其它示例中，为了节省不必要的计算，于接收用于图案化堆叠230的集成电路设计布局之后才执行操作305以及310。此外，于基于模型(model-based)的光学邻近校正过程的一些示例中可跳过操作310，其中底层的地形信息在不具有任何校正图的情况下用以作为一光学邻近校正模型的数学条件。
尽管计算微影方法300显示使用校正图来补偿底层的地形，但可以理解的是校正图亦可透过考虑例如当前层的图案密度来补偿当前层的地形。于一些示例中，操作305可另外透过考虑图案化堆叠230的区域中的图案密度来判断图案化堆叠230的地形信息，上述图案密度对应于将于图案化堆叠230中制造的集成电路特征。操作310可透过考虑上述额外的地形信息产生校正图400。
操作320，计算微影方法300包括接收用于目标图案的集成电路设计布局(例如集成电路设计布局35)。集成电路设计布局以具有目标图案信息的一或多个资料档案中。举例来说，集成电路设计布局以一GDSII档案格式或者一OASIS档案格式接收。集成电路设计布局包括为由例如集成电路制造系统10所制造的集成电路产品所设计的各种集成电路特征(由几何形状表示)。集成电路特征可形成于各种材料层(例如金属层、介电层和/或半导体层)中，材料层用以组合形成集成电路产品的集成电路特征。于一些示例中，集成电路特征指定于掩模上的掩模特征(例如最后掩模特征204以及206)以选择性地对设置于一基板(例如基板210)上的一光刻胶的辐射部份(例如光刻胶层236的区域233以及235)进行曝光。
图5A是显示根据本发明各种实施例所述的集成电路特征112的示意性俯视图。集成电路特征112可被包括于具有多个集成电路特征的一集成电路设计布局(例如集成电路设计布局35)中。多个集成电路特征可形成集成电路图案。集成电路特征112为表示一集成电路特征的一几何图案(例如矩形)，其构成集成电路装置(例如集成电路装置30或者集成电路装置200)的一部份。集成电路特征112可表示一主动区、一栅极特征(例如栅极电极)、一源极/漏极区域(或者特征)、一内连线特征(例如一金属内连线线)、一焊垫特征或者其它集成电路特征。于图5A中，一目标(原始)轮廓114定义将于具有理想的微影制程条件的一晶片上形成的集成电路特征的形状。理想地，当于一基板(例如可为一晶片的基板210)上形成对应于集成电路特征112的一最后集成电路特征(例如图1所示的最后晶片特征60)时，最后集成电路特征具有符合目标轮廓114的一轮廓。于一些示例中，一掩模包括对应于集成电路特征112的一掩模特征，使得当于微影制程期间其于辐射下进行曝光时，于晶片上所形成的投影晶片图像(例如投影晶片图像50)对应于具有目标轮廓114的集成电路特征112。
再回到图3，于操作330，计算微影方法300接着剖析(分割(fragment))集成电路设计布局的至少一集成电路特征。剖析步骤包括将集成电路特征的目标轮廓分成分离的区段，其中每个区段可于光学邻近校正过程期间单独地进行修改(例如利用一正向偏差(positive bias)或者一负向偏差(negative bias))。于一些示例中，于集成电路设计布局包括多于一个集成电路特征的情况下，可将每个集成电路特征的一目标轮廓分割成分离的区段。
图5B是显示根据本发明一实施例所述的经过分割过程后的集成电路图案(例如集成电路图案112)的示意性俯视图。于图5B中，目标轮廓114透过多个分割(缝合(stitching))点122被划分成多个区段。举例来说，目标轮廓114被划分为一区段124A、一区段124B、一区段124C、一区段124D、一区段124E、一区段124F、一区段124G以及一区段124H。每个区段124A～124H为定义于相邻分割点122之间的目标轮廓114的一部份。本发明可使用任何合适的方法沿着目标轮廓114放置分割点122。
再次回到图3，于操作340，计算微影方法300根据一校正图产生用于至少一集成电路特征的一偏于规则轮廓。上述程序通常被称为集成电路设计布局的基于规则的重新定位(rule-based retargeting)，其有效地校正于计算微影方法300期间所使用的任何光学邻近校正模型。基于规则的重新定位通常于例如当基于模型的光学邻近校正技术无法为进阶技术节点(advanced technology node)提供足够的制程操作范围(process window)时执行。透过根据一或多个基于集成电路图案的所分类的规则来调整(修正)目标轮廓可产生偏于规则轮廓。这些规则可补偿各种条件，例如散焦条件、曝光条件(能量偏差)、与成像一掩模图案(通常为经光学邻近校正的集成电路图案)相关的掩模条件(掩模偏差)、蚀刻条件(蚀刻偏差)、其它条件或者其组合等无法被OPC模型所撷取的条件，从而改善集成电路图案的可印刷性。上述规则亦可改善制程操作范围(例如IC指标的一分布(例如关键尺寸(CD)、常态化图像指数斜率(normalized image log slope,NILS)及/或掩模关键尺寸的错误(掩模误差增强因子(Mask Error Enhancement Factor,MEEF)))，以符合一制程条件范围的集成电路规格要求。举例来说，尽管孤立的线段通常具有比密集的线段更小的制程操作范围，而透过观察可得知增加孤立的线段的尺寸可扩大制程操作范围。因此，规则可定义如何修正孤立的线段的目标轮廓以产生一偏于规则轮廓，使其产生一较大的孤立的线段，从而改善制程操作范围。
于一些示例中，计算微影方法300可使用一规则表来产生偏于规则轮廓。规则表可储存规则。于一些示例中，透过对目标轮廓应用一数学函数及/或逻辑运算来产生偏于规则轮廓。上述数学函数可包括一埃尔米特多项式(Hermite polynomial)、一贝兹曲线(Beziercurve)、一拉格朗日插值法(Lagrange polynomial)、一高斯函数、一发散函数(divergencefunction)、一贝塞尔函数(Bessel function)、其它合适的数学函数或者其组合。
于一些示例中，透过基于用于集成电路图案分类的一或多个规则选择性地偏置(bias)或者移动目标轮廓的每个区段(于操作330产生)来产生偏于规则轮廓。举例来说，于第5C图中，透过根据考虑一反射率校正图(例如校正图400)的各种规则偏置(bias)区段124A～124H以产生用于集成电路特征112的一偏于规则轮廓142。如第5C图所示，区段124A～124H根据各种规则从其原始位置向外移动，从而扩大集成电路图案112的一轮廓。扩大集成电路特征112的轮廓可协助补偿比较缺乏光学反射的一区域，上述区域来自位于一底层且对应于集成电路特征112。相反地，若底层中的对应区域因其外形而产生比其它区域更多的光学反射，则可能会缩小集成电路特征112的轮廓。
再次回到图3，于操作350，计算微影方法300继续透过规则设置或者计算用于目标轮廓(或者偏于规则轮廓)的目标点。于一些示例中，至少一目标点被分配给每个分离区段，使得目标点于沿着目标轮廓(或者偏于规则轮廓)的位置处间隔开。一目标放置模型可预测经过光学邻近校正过程(在此被称为一预测的光学邻近校正轮廓)后的集成电路特征的一轮廓的一位置，使得目标点可产生于沿着与集成电路图案相关的一轮廓的位置，以更近似于一光学邻近校正轮廓。
图5D是显示根据本发明的各种实施例所述的经过目标放置过程后的集成电路特征(例如集成电路特征112)的示意性俯视图。于图5D中，目标点沿着偏于规则轮廓142放置，尽管本发明一些实施例已考虑目标点沿着目标轮廓114放置的执行。于一些示例中，目标点152A、目标点152B和/或目标点152C更可根据目标放置规则和/或目标放置模型产生。
于操作370，计算微影方法300产生包括具有光学邻近校正轮廓的经光学邻近校正后的(OPCed)集成电路特征的经光学邻近校正后的集成电路设计布局(亦被称为一修改的集成电路设计布局)。光学邻近校正轮廓定义经光学邻近校正后的(或者修改的)集成电路特征的一周长。光学邻近校正轮廓根据简易型模型(compact model)(有时称为基于模型的光学邻近校正)和/或规则(称为基于规则的光学邻近校正)来修改(例如调整大小、形状重塑和/或重新定位)至少一个集成电路特征的形状，从而于微影制程后，最后晶片特征表现增强的解析度以及精确度。特别的是，光学邻近校正修改对应于集成电路特征(例如目标轮廓114或者偏于规则轮廓142)的轮廓以产生光学邻近校正轮廓。图5E是显示根据本发明各种实施例所述的一集成电路特征(例如集成电路特征112)经过光学邻近校正过程后变成一修改的集成电路特征160的示意性俯视图。于图5E中，光学邻近校正修改偏于规则轮廓142(或者目标轮廓114(在未使用偏于规则轮廓的情况下，例如于某些基于模型的光学邻近校正过程中))，借此产生定义修改的集成电路特征160的光学邻近校正轮廓162。特别的是，光学邻近校正会偏移区段124A～124H的相对位置(例如单独地正向偏移或者负向偏移)。
基于规则的光学邻近校正根据一组事先定义的光学邻近校正规则(于一些示例中，其取决于区段的大小、形状和/或环境)偏移至少一集成电路特征的多个区段。相比之下，基于模型的光学邻近校正根据位于一目标轮廓以及一预测的集成电路轮廓之间的目标点的误差(deviation)偏移多个区段。预测的集成电路轮廓可透过模拟基于光学邻近校正模型的微影制程来产生，且该微影制程用以曝光具有包括集成电路特征的一掩模图案的一掩模，其中掩模图案的图像被转移至一晶片(例如投影晶片图像50)。透过使用考虑一校正图的光学邻近校正规则和/或光学邻近校正模型来执行光学邻近校正，计算微影方法300可根据地形信息(包括当前层信息以及底层信息)进行补偿以优化光学邻近校正轮廓。
于一些示例中，光学邻近校正可将辅助特征(assistant feature,AF)(例如散射条、对线及/或锤头线)增加至集成电路图案。于一些示例中，光学邻近校正使集成电路图案失真(distort)以平衡图像强度，例如移除部份的集成电路图案以减少曝光过度的区域并将辅助特征增加至集成电路图案以增强曝光不足的区域。于一些示例中，辅助特征补偿由不同密度的周围几何形状所引起的线宽差异。于一些示例中，辅助特征可防止线端缩短及/或线端圆化。于一些示例中，光学邻近校正可进一步地修正集成电路图案以校正电子束邻近效应及/或执行其它优化特征。
于操作380，计算微影方法300继续使用经光学邻近校正后的集成电路设计布局(例如包括修改的集成电路特征160)模拟一微影制程。举例来说，微影制程模拟透过对包括具有光学邻近校正轮廓(例如集成电路图案112的光学邻近校正轮廓162)的一掩模图案的一掩模进行曝光来预测于晶片上成像的集成电路图案的一轮廓(称为预测的集成电路轮廓)，其中上述光学邻近校正轮廓具有已知的预测微影制程条件。微影制程模拟可使用由制造集成电路装置的集成电路制造商25所相关的实际(历史)制程数据产生各种LPC模型(或规则)加以执行。制程数据可包括与IC制造周期的各种过程相关的处理条件、与用于制造集成电路的工具相关的条件及/或制造程序的其它方面。微影制程模拟考虑各种因素，例如图像对比度、焦深、掩模误差灵敏度、其它合适的因素或者其组合。于一些示例中，掩模资料准备模块40可执行微影制程检查44以于操作380产生预测的集成电路轮廓。
计算微影方法300接着进入操作385，透过将预测轮廓与目标轮廓(或者偏于规则的轮廓)进行比较。上述过程有时被称为OPC评估(evaluation)。举例来说，计算微影方法300评估介于预测的集成电路轮廓上的点(a)与目标点(b)(例如目标点152A)之间的偏差，以确定预测的集成电路轮廓是否符合目标轮廓(或者偏于规则的轮廓)，从而通过OPC评估。于一些示例中，当介于预测的集成电路轮廓以及目标点之间的距离达到一阀值距离标准(例如介于预测的集成电路轮廓以及目标点之间的距离范围被认为是可接受的)时，预测的集成电路轮廓符合目标轮廓(或规则偏置的轮廓)。于一些示例中，计算微影方法300旨在最小化用以定义预测轮廓与目标点之间的差异(例如一边缘布置错误函数(edge placementerror,EPE))的成本函数(cost function)。若预测的集成电路轮廓符合目标轮廓(或者偏于规则的轮廓)，则计算微影方法300进入操作390。反之，若预测的IC轮廓不符合目标轮廓(或者偏于规则的轮廓)，则计算微影方法300回到操作370，于光学邻近校正集成电路设计布局上执行另一光学邻近校正。因此，因此，操作370、操作380以及操作385为叠代程序，以产生经光学邻近校正的集成电路设计布局。于一些示例中，操作170、操作180以及操作185会修正集成电路图案的轮廓直到目标点以及预测轮廓之间的距离位于可接受的距离范围内。上述的范围可为既定的误差范围。
于操作390，计算微影方法300提供用于制造掩模(例如掩模202)的经修改的集成电路设计布局。掩模可透过使用经光学邻近校正的集成电路设计布局来制造，其中掩模包括与经光学邻近校正的集成电路图案所对应的掩模图案。举例来说，掩模图案的轮廓对应于集成电路图案的光学邻近校正轮廓(例如集成电路图案112的光学邻近校正轮廓162)。举例来说，IC制造系统10的掩模公司20可使用经光学邻近校正的集成电路设计布局来形成图案化掩模层以执行前述图1所述的掩模制造程序。
于制造掩模后可执行其它处理步骤。举例来说，于操作395，计算微影方法300可使用掩模(掩模202)于晶片(例如基板210)上执行微影制程，以于正被处理的当前层中(例如图案化堆叠230)形成对应于集成电路特征(例如集成电路特征112)的一最后晶片特征。举例来说，IC制造系统10的IC制造商25可使用掩模来执行前面图1所详述的晶片制造程序，以形成最后晶片特征。于一些示例中，微影系统执行微影制程以使晶片材料层图案化成具有最后晶片图案，其中最后晶片图案对应于集成电路设计布局的目标图案。
如上所述，一光学邻近校正过程可为基于规则的或者基于模型的，以及本发明的地形补偿技术可使用任何一种方法运作。于计算微影方法300中，光学邻近校正过程于操作340补偿底层的地形信息，其根据一校正图产生基于规则轮廓。图6为使用基于模型的光学邻近校正过程的另一计算微影方法600的流程图。方法600与方法300具有许多相似的处，因此方法300的各种实施例适用于方法600。为了简单说明，仅仅进一步地描述较明显的差异。
不同于计算微影方法300的操作310的根据底层的地形信息产生校正图，于一些示例中，由于地形信息作为一光学邻近校正模型的数学条件，因此计算微影方法600可不使用上述的校正图。此外，于操作320接收具有集成电路特征(例如集成电路特征112)的集成电路设计布局以及于操作330将集成电路特征的目标轮廓剖析为分离的区段后，计算微影方法600与计算微影方法300执行不同的操作。具体而言，不同于根据校正图产生基于规则轮廓的计算微影方法300，于操作346，计算微影方法600产生具有用于根据底层的地形信息进行补偿的一目标放置模型。因此，于一些示例中，可不使用校正图。值得注意的是，计算微影方法600仍然可产生基于规则轮廓，但使用不同的地形信息。
于一些示例中，于操作346，计算微影方法600可辨识模型F1以及F2，其分别说明光刻胶层(例如光刻胶层236)的地形以及一或多个底层(例如底层220)的地形。对于模型F1而言，计算微影方法600可辨识模型参数(单位)(i)，其中m为模型参数的数量，以及i为1～m的整数(例如，i＝1,2,…,m)。对于模型F2而言，计算微影方法600可辨识模型参数(单位)(j)，其中n为模型参数的数量，以及j为1～n的整数(例如，i＝1,2,…,n)。于一些示例中，可根据一集成电路设计布局、一待制造的集成电路装置、当前层信息、底层信息、其它合适的辨识基准或者其组合来辨识模型和/或模型参数。于一些示例中，模型F1以及F2由以下算式表示：
其中fk(x)表示被设计为模拟一特定物理效应的数学函数，以及ck表示与数学函数相关的一参数。值得注意的是，对于模型F1以及F2，每个函数fk(x)和/或参数ck可能不相同。
于操作356，计算微影方法600根据所产生的目标放置模型设定目标(或者偏于规则)轮廓的目标点。由于模型F1以及F2将于设定目标点时进行组合，因此F1以及F2亦可被视为是一个具有额外条件的模型，以补偿底层的光学效应。利用模型F1以及F2，计算微影方法600可执行额外的步骤，例如所产生模型的模型拟合以及精确度分析，以选择最佳预测光学邻近校正轮廓的位置的模型。于一些示例中，对于每个模型而言，实施统计拟合(statistical fitting)技术(或者方法)以产生参数(ck)的值。于一些示例中，模型以及对应的参数被设计为最小化(或者消除)预测的光学邻近校正轮廓(由模型所预测的)与目标光学邻近校正轮廓(例如基于历史数据和/或模拟数据所预期的光学邻近校正轮廓)。于一些示例中，模型拟合实现最小二乘法拟合(squares fitting)技术，尽管本发明实施例考虑任何合适的模型拟合技术。
图7是显示另一计算微影方法700的流程图，相较于计算微影方法300以及600，该方法于较后面的阶段补偿底层的地形。方法700与方法300具有许多相似的处，因此方法的各种实施例300适用于方法700。为了简单说明，仅仅进一步地描述较明显的差异。
不同于计算微影方法300的于操作310于一偏于规则轮廓中补偿底层的地形信息，且不同于计算微影方法600的于操作346于一目标放置模型中补偿上述地形信息(其判断目标点)，计算微影方法700于一光学邻近校正轮廓中补偿上述地形信息。具体而言，于操作347，计算微影方法700根据规则(但不考虑任何校正图)产生集成电路特征的一偏于规则轮廓。于操作377，计算微影方法700根据一校正图(例如图4的校正图400)产生一修改的集成电路特征。修改后的集成电路特征由光学邻近校正轮廓所定义。因此，于计算微影方法700中，随着光学邻近校正轮廓的产生同时(concurrently or simultaneously)补偿底层(以及一些示例中的当前层)的地形信息。
透过根据底层的地形信息补偿底层的地形，本发明的计算微影方法(例如方法300、600以及700)可优化集成电路设计布局的光学邻近校正过程。举例来说，透过考虑来自于一曝光区域上具有不均匀地形的一底层的光学反射，可改善光学邻近校正的精确度，使得最后晶片特征更接近于被设计用于在上层中制造的原始集成电路特征。可减少集成电路制造的复杂性以及成本，并可于光学邻近校正过程中补偿不想要的堆叠效应。于一些示例中，若底层的补偿够精确，则可移除底部抗反射层(例如底部抗反射层232)，这将降低制造的复杂性、时间以及成本。值得注意的是，本发明所公开的不同实施例提供不同的优点，并于所有实施例中不一定需要某些特定的优点。
图8为根据本发明各种实施例所述的掩模优化系统800的简化操作图。掩模优化系统800可由图1的集成电路制造系统10执行。于一些示例中，掩模公司20执行掩模优化系统800，其中掩模优化系统800可用以执行与图1的掩模资料准备模块40相关的功能，掩模优化系统300包括集成以执行各种操作及/或功能的硬体以及软体以执行如本发明所述的计算微影技术的功能。于一些示例中，计算微影方法300、600以及700可以软体指令的方式执行于掩模优化系统800上，使得掩模优化系统800可优化经光学邻近校正的集成电路设计布局。为了清楚说明，图8已被简化以更佳地理解本发明实施例的发明构思。可于掩模优化系统800中增加额外的特征，并可针对掩模优化系统800的另一实施例替换或者移除下述的一些特征。
掩模优化系统800包括通讯耦接至一系统存储器804、一大容量储存装置806以及一通讯模块808的一处理器802。系统存储器804为处理器802提供非暂时的计算机可读储存器以便于由处理器802执行计算机指令。系统存储器804的示例包括随机存取存储器(RAM)装置(例如一动态随机存取存储器(DRAM)、同步随机存取存储器(SDRAM)、固态存储器装置及/或各种其它储存装置。电脑程式、指令以及数据储存于大容量储存装置806上。大容量储存装置806的示例包括硬碟、光碟、磁碟、固态储存装置及/或各种其它大容量储存装置。通讯模块808可用以与IC制造实体的各种组件(例如IC制造系统10的设计公司15、掩模公司20以及IC制造商25)通讯信息。于图6中，通讯模块808允许掩模优化系统300与一掩模制造系统(例如电子束微影系统)以及一晶片制造系统(例如光学微影系统)进行通讯。通讯模块808包括用于便于掩模优化系统300与IC制造实体进行通讯的可包含乙太网路卡、802.11WiFi装置、蜂巢式数据无线电装置(cellular data radio)及/或其它通讯装置。
掩模优化系统800更包括一集成电路设计布局模块820、一集成电路图案剖析模块825、一IC数据收集模块830、一IC制造资料库835、一地形补偿模块840、一重定向模块845、一目标放置模型模块850、一目标放置规则模块855、一OPC模块860以及一微影制程检查模块865，其通讯耦接以执行一掩模优化处理(例如计算微影方法300、600以及700)。于操作中，集成电路设计布局模块820接收定义一目标图案(例如接收自设计公司15)的一集成电路设计布局，并准备用于一掩模优化处理的集成电路设计布局。IC数据收集模块830用于收集、储存以及维护IC制造数据，例如与掩模公司20相关的掩模制造程序的数据以及与IC制造商25相关的晶片制造程序。IC制造数据可储存于IC制造资料库835。于一些示例中，IC数据收集模块830分析所收集的IC制造数据。于一些示例中，分析所收集的IC制造数据可包括过滤出低品质的IC制造数据(例如被认为不可靠的数据)及/或将制造数据合并为有用的统计IC制造信息(例如平均)。于一些示例中，为了说明的目的，所收集的IC制造数据包括电子束模糊信息(e-beam blur information)、光刻胶特性信息(例如于显影制程后与光刻胶图案相关的临界尺寸)、蚀刻偏置信息(例如蚀刻制程后晶片图案的临界尺寸)及/或其它有用的IC制造数据。于一些示例中，收集的IC制造数据包括OPC数据，例如于掩模优化过程期间所产生的光学邻近校正轮廓。
地形补偿模块840用以判断并根据底层的地形信息进行补偿(例如参考计算微影方法300的操作305、310以及340所述，参考计算微影方法600的操作305以及操作346所述，以及参考计算微影方法700的操作305、310以及377所述)。重定向模块8455用以产生集成电路设计布局的集成电路图案的偏于规则轮廓，例如参考计算微影方法300的操作340所述。目标布置模型模块850用以产生目标布置模型，以及目标放置规则模块855用以产生目标放置规则。目标放置模型模块850和/或目标放置规则模块855可使用IC制造数据来产生例如由IC制造资料库835所储存的目标放置模型。目标放置模型模块850及/或目标放置规则模块855可将目标布局模型(例如一资料库(未显示))储存于一储存组件中。于一些示例中，目标放置模型模块850执行计算微影方法600的各种操作(例如参考操作346以及356所述的操作)以优化目标点的放置。OPC模块860用以使用由目标布置模块850和/或目标规则放置模块855所产生的目标点来产生经光学邻近校正的集成电路设计布局(例如参考计算微影方法300的操作370所述)。OPC模块860亦用以产生OPC规则和/或OPC模型。OPC模块860可使用IC制造数据来产生由例如IC制造数据库835所储存的OPC规则和/或OPC模型。OPC模块860可将OPC规则和/或OPC模型储存例如资料库(未显示)。LPC模块865用以根据经光学邻近校正的集成电路设计布局来产生集成电路设计布局的集成电路特征的预测轮廓(例如参考计算微影方法300的操作380所述)。于一些示例中，掩模优化系统800更包括掩模分割模块(未显示)，其用以根据经光学邻近校正的集成电路设计布局(其对应于优化的目标轮廓)所定义的掩模图案来产生掩模照射地图(例如透过将经光学邻近校正的集成电路特征分割成掩模区域(掩模多边形))。掩模照射地图定义每个掩模区域的曝光信息(例如曝光剂量)。于另一示例中，可移除掩模分割模块，使得掩模优化系统800产生掩模公司20直接使用的掩模照射地图。
因此，本发明一些实施例提供根据底层的地形信息进行补偿的计算微影方法。于一些实施例中，一种集成电路制造方法包括接收包括一集成电路特征的一集成电路设计布局，其中集成电路特征指定透过辐射对设置于一基板上的一光刻胶的一部份进行选择性地曝光的一掩模特征。方法更包括判断设置于基板上且介于光刻胶以及基板之间的一底层的地形信息。接着，对集成电路特征执行一光学邻近校正过程，以产生一修改的集成电路特征，其中执行光学邻近校正过程包括使用底层的地形信息来补偿被导引至光刻胶的部份的一辐射量，从而使光刻胶的部份曝光于一辐射目标剂量。最后，提供包括修改的集成电路特征一修改的集成电路设计布局，以根据修改的集成电路特征制造一掩模。
根据本发明一些实施例，其中底层的地形信息包括：将辐射导引至光刻胶的底层的一区域的一全域座标；以及来自一群组的一要素，群组包括：区域的一图案密度、区域的折射率信息、区域的吸收信息以及区域的厚度信息。根据本发明一些实施例，光学邻近校正过程更补偿位于光刻胶的一区域中的一图案密度，其中上述区域位于光刻胶的部份的一周围且用以将辐射导引至光刻胶的部份的一区域。根据本发明一些实施例，方法更包括产生一校正图，校正图透过横跨光刻胶的底层来映射朝向光刻胶的辐射，并且校正图考虑底层的地形信息以及光刻胶的区域中的图案密度。于光学邻近校正过程使用校正图来产生修改的集成电路特征。根据本发明一些实施例，执行光学邻近校正过程更包括：剖析集成电路特征以产生多个特征区段；根据特征区段产生集成电路特征的一偏于规则轮廓；沿着偏于规则轮廓设置集成电路特征的多个目标点；以及根据目标点产生修改的集成电路特征的一光学邻近校正轮廓。根据本发明一些实施例，偏于规则轮廓为根据说明底层的地形信息的一校正图所产生。根据本发明一些实施例，光学邻近校正轮廓为根据说明底层的地形信息的一校正图所产生。根据本发明一些实施例，执行光学邻近校正过程更包括：设定集成电路特征的多个目标点，其中设定目标点的步骤包括使用底层的地形信息补偿导引至光刻胶的部份的辐射量；以及使用目标点产生定义修改的集成电路特征的一周围的一光学邻近校正轮廓。
于另一些实施例中，一种掩模优化方法包括接收包括一集成电路特征的一集成电路设计布局，其中集成电路特征用以被制造于设置于一基板上的一光刻胶层的一选取部份中。根据补偿来自一底层的光学反射的一校正图，产生集成电路特征的一偏于规则轮廓，其中底层设置于基版上的光刻胶层以及基板之间。沿着偏于规则轮廓计算集成电路特征的多个目标点。根据目标点产生一修改的集成电路特征，上述修改的集成电路特征具有一光学邻近修正轮廓。掩模优化方法提供包括上述修改的集成电路特征的一修改的集成电路设计布局，以根据上述修改的集成电路设计布局制造一掩模。
根据本发明一些实施例，掩模优化方法更包括于产生集成电路特征的偏于规则轮廓之前产生校正图。产生校正图的步骤包括使用以下因子来补偿来自底层的光学反射：位于底层中的一区域的全域座标，其中底层中的区域用以将辐射导引朝向光刻胶层的上述选取部份；以及位于底层中的区域的一图案密度。根据本发明一些实施例，其中产生校正图的步骤更包括使用以下信息来补偿来自底层的光学反射：位于底层中的区域的折射率信息；位于底层中的上述区域的吸收信息；以及位于底层中的区域的厚度信息。根据本发明一些实施例，来自底层的光学反射于校正图中被表示为关键尺寸补偿值。根据本发明一些实施例，体电路特征为一第一集成电路特征、偏于规则轮廓为一第一偏于规则轮廓、以及底层中的区域为具有一第一图案密度的一第一区域。集成电路设计布局更包括与第一集成电路特征基本上类似的一第二集成电路特征。其中，掩模优化方法更包括根据校正图产生第二集成电路特征的一第二偏于规则轮廓。校正图更补偿来自底层中的一第二区域的光学反射。根据与上述第一图案密度不同的一第二图案密度，上述第二偏于规则轮廓与上述第一偏于规则轮廓不同。根据本发明一些实施例，掩模优化方法更包括于根据多个图案区段产生集成电路特征的偏于规则轮廓之前，剖析集成电路特征以产生图案区段。集成电路特征的目标点为基于一目标放置规则所计算出。根据本发明一些实施例，底层为一第一底层，光刻胶层位于一第二底层上，以及校正图更补偿来自第二底层的光学反射。根据本发明一些实施例，掩模优化方法更包括使用掩模于基板上执行一微影制程，以形成与光刻胶层中的集成电路特征相对应的一最后晶片特征。光刻胶层与底层至少透过一中间层分隔开，且校正图并不补偿来自中间层的光学反射。根据本发明一些实施例，透过位于中间层之下且位于底层之上的一底部抗反射层将光刻胶层进一步地与底层分隔开，以及校正图并不补偿来自底部抗反射层的光学反射。根据本发明一些实施例，掩模优化方法更包括于提供用于制造掩模的修改的集成电路设计布局之前，模拟微影制程。模拟上述微影制程的步骤包括使用叠代计算过程来减小目标点与位于光学邻近校正轮廓上的对应点的目的差值，直到差值落入一既定公差范围内。
于另一些实施例中，一种集成电路系统包括一处理器以及通讯地耦接至处理器的一通讯模块，通讯模块用以接收包括一集成电路特征的一集成电路设计布局。集成电路特征被制造于设置于一基板上的一第一层的一部份中。集成电路系统更包括一非暂态电脑可读取储存器，通讯地耦接至处理器，并包括由处理器所执行的指令。指令包括：用于判断设置于第一层以及基板之间的基板上的一第二层的地形信息的指令；以及用于对集成电路特征执行一光学邻近校正过程，以产生具有一光学邻近校正轮廓的一修改的集成电路特征的指令。产生修改的集成电路特征的步骤用以根据第二层的地形信息进行补偿。根据本发明一些实施例，第二层的地形信息包括以下因子：位于第二层中的一区域的全域座标，其中位于第二层中的区域用以将辐射反射朝向第一层的部份；位于第二层中的区域的一图案密度；位于第二层中的区域的折射率信息；位于第二层中的区域的吸收信息；以及位于第二层中的区域的厚度信息。
前述的实施例或者示例已概述本发明的特征，本领域技术人员可更佳地理解本发明的一个实施例。本领域技术人员必须理解的是，他们可轻易地使用本发明作为用于设计或者修正其它过程以及结构以实施相同的目的及/或者执行本发明所介绍的实施例或者示例的相同优点。本领域技术人员可理解的是，上述等效构造并未脱离本发明的精神以及范围，并且可于不脱离本发明的精神以及范围进行各种改变、替换以及更改。

Claims (1)

1.一种集成电路制造方法，包括：
接收包括一集成电路特征的一集成电路设计布局，上述集成电路特征指定一掩模特征，上述掩模特征透过将辐射对设置于一基板上的一光刻胶的一部份进行选择性地曝光；
判断设置于上述基板上且介于上述光刻胶以及上述基板之间的一底层的地形信息；
对上述集成电路特征执行一光学邻近校正过程，以产生一修改的集成电路特征，其中执行上述光学邻近校正过程包括使用上述底层的上述地形信息来补偿被导引至上述光刻胶的上述部份的一辐射量，从而使得上述光刻胶的上述部份曝光于一辐射目标剂量；以及
提供包括上述修改的集成电路特征的一修改的集成电路设计布局，以根据上述修改的集成电路设计布局制造一掩模。
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