CN109417029A - 对被处理体进行处理的方法 - Google Patents

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Abstract

一实施方式所涉及的方法(MT)提供一种在有机膜等的加工中能够进行图案形状的控制的技术。成为一实施方式的方法(MT)的应用对象的晶片(W)具备被蚀刻层(EL)、有机膜(OL)及掩模(ALM),有机膜(OL)由第1区域(VL1)与第2区域(VL2)构成,掩模(ALM)设置于第1区域(VL1)上,第1区域(VL1)设置于第2区域(VL2)上,第2区域(VL2)设置于被蚀刻层(EL)上。方法(MT)中,在收容有晶片(W)的处理容器(12)内生成包含氮气的气体的等离子体而对第1区域(VL1)进行蚀刻直至到达第2区域(VL2),从第1区域(VL1)形成掩模(OLM1),在掩模(OLM1)的侧面(SF)保形形成保护膜(SX),且对第2区域(VL2)进行蚀刻直至到达被蚀刻层(EL),从第2区域(VL2)形成掩模(OLM2)。

Description

对被处理体进行处理的方法
技术领域
本发明的实施方式涉及一种对被处理体进行处理的方法。
背景技术
在半导体器件等电子器件的制造工艺中,有时使用等离子体处理装置进行被处理体的等离子体处理,作为等离子体处理的一种,有等离子体蚀刻。用于等离子体蚀刻的抗蚀剂掩模通过光刻技术形成,形成于被蚀刻层的图案的极限尺寸取决于通过光刻技术形成的抗蚀剂掩模的析像度。然而,抗蚀剂掩模的析像度具有析像极限。对电子器件的高集成化的要求愈发提高,要求形成比抗蚀剂掩模的析像极限小的尺寸的图案。因此,如专利文献1中所记载的那样,提出了通过在抗蚀剂掩模上形成硅氧化膜,调整该抗蚀剂掩模的尺寸,并缩小由该抗蚀剂掩模提供的开口的宽度的技术。
现有技术文献
专利文献
专利文献1:日本特开2004-80033号公报
发明内容
发明要解决的技术课题
另一方面,通过近年来伴随电子器件的高集成化的微细化,在被处理体上的图案形成中,要求高精度的最小线宽(CD:Critical Dimension,临界尺寸)的控制。并且,从电子器件的量产性的观点出发,还要求长期稳定的最小线宽的再现性等。尤其在进行层叠结构中包含的例如有机膜等的加工的情况下,有无法维持有机膜等的图案形状而在该加工前后产生CD的变化的情况。因此,期望在有机膜等的加工中实现能够控制图案形状的技术。
用于解决技术课题的手段
在一方式中,提供一种对被处理体进行处理的方法。被处理体具备被蚀刻层、设置于被蚀刻层上的有机膜和设置于有机膜上的掩模,有机膜由第1区域与第2区域构成,掩模设置于第1区域上,第1区域设置于第2区域上,第2区域设置于被蚀刻层上。该方法具备:在收容有被处理体的等离子体处理装置的处理容器内,生成第1气体的等离子体,使用等离子体与掩模对第1区域进行蚀刻直至到达第2区域,并在第1区域的侧面保形形成保护膜的工序(称为工序a);及使用保护膜维持第1区域的形状,并且对第2区域进行蚀刻直至到达被蚀刻层的工序(称为工序b)。
在上述方法中,对有机膜进行蚀刻的工序分为二个工序(工序a中包含的工序)及工序b。在对有机膜进行蚀刻的第一工序(工序a中包含的工序)中,通过第1气体的等离子体对有机膜中的第1区域进行蚀刻,在第1区域的侧面预先形成保护膜(工序a),此后,在对有机膜进行蚀刻的第二工序b中,使用第1区域与保护膜维持第1区域的形状,并且对有机膜中的剩余的第2区域进行蚀刻直至到达被蚀刻层。如此,在有机膜的蚀刻中,在工序b中,通过保护膜能抑制第1区域的宽度因蚀刻所致的减少,因此在工序b中可将第2区域的宽度与第1区域的宽度独立进行控制。即,能够独立地控制有机膜的Top CD(与第1区域的上端的宽度对应)与Bottom CD(与第2区域的宽度对应)。
在一实施方式中,第1气体可包含氢气与氮气。如此,通过包含氢气与氮气的第1气体的等离子体,对有机膜的蚀刻可垂直性良好地进行,从而可抑制由蚀刻导致的图案宽度的变动。
在一实施方式中,保护膜可以为氧化膜。如此,由于保护膜为氧化膜,因此在对第2区域进行相对于氧化膜为高选择比的蚀刻的情况下,可良好地控制对第2区域的蚀刻量(尤其沿被蚀刻层的表面的方向上的蚀刻量)。
在一实施方式中,工序a通过反复执行序列而可在第1区域的侧面保形形成保护膜,所述序列包括以下工序:对第1区域进行蚀刻直至到达第2区域之后,将第2气体供给至处理容器内的工序(称为工序c);在执行工序c之后,吹扫处理容器内的空间的工序(称为工序d);在执行工序d之后,在处理容器内生成第3气体的等离子体的工序(称为工序e);及在执行工序e之后,吹扫处理容器内的空间的工序。而且,工序c可能不生成第2气体的等离子体。如此,工序a通过与ALD(Atomic Layer Deposition,原子层沉积)法相同的方法,在第1区域的侧面保形形成保护膜,因此可提高对第1区域的保护强度,并且能够以均匀的膜厚形成保护第1区域的保护膜。
在一实施方式中,第2气体可包含氨基硅烷类气体。如此,由于第2气体包含氨基硅烷类气体,因此通过工序c而沿第1区域的侧面等的原子层在第1区域等上形成硅的反应前体。
在一实施方式中,第2气体可包含单氨基硅烷。因此,使用包含单氨基硅烷的第2气体可在工序c中进行硅的反应前体的形成。
在一实施方式中,第2气体中所含的氨基硅烷类气体可包含具有1~3个硅原子的氨基硅烷。第2气体中所含的氨基硅烷类气体可包含具有1~3个氨基的氨基硅烷。如此,对于第2气体中所含的氨基硅烷类气体,能够使用具有1~3个硅原子的氨基硅烷。并且,对于第2气体中所含的氨基硅烷类气体,能够使用具有1~3个氨基的氨基硅烷。
在一实施方式中,第3气体可包含氧原子。例如,第3气体可包含二氧化碳气体或氧气。如此,由于第3气体包含氧原子,因此在工序e中,通过该氧原子与设置于第1区域等上的硅的反应前体键合,可在第1区域等上保形形成氧化硅的保护膜。另外,在第3气体为二氧化碳气体的情况下,由于第3气体包含碳原子,因此可通过该碳原子抑制氧原子对第1区域等的腐蚀。
在一实施方式中,工序a可还包含以下工序:在反复执行序列之后,在处理容器内生成第4气体的等离子体,且使用等离子体除去通过反复执行序列而形成于第2区域的表面的膜。而且,第4气体可包含氟。如此,使用含氟的第4气体的等离子体对通过反复执行序列而形成的膜各向异性地进行蚀刻,可选择地除去形成于第2区域的表面的膜,因此在该除去之后,能够对第2区域进行蚀刻。
在一实施方式中,工序b在处理容器内生成第5气体的等离子体,且可使用等离子体、第1区域及保护膜对第2区域进行蚀刻。如此,在工序b中,可使用第5气体的等离子体进行第2区域的蚀刻。
在一实施方式中,工序b可包含处理容器内的压力成为第1压力的期间、及在该期间之后处理容器内的压力成为第2压力的期间。而且,可使第2压力高于第1压力。如此,在工序b中,能够通过增加处理容器内的压力,而在沿着被蚀刻层的表面的方向推进对第2区域的蚀刻。因此,在工序b中能够适当地控制第2区域的宽度。
在一实施方式中,第5气体包含氧气。如此,由于第5气体包含氧气,因此可良好地对有机膜进行蚀刻,尤其对沿着被蚀刻层的表面的方向的有机膜进行蚀刻。
在一实施方式中,工序a可还具备以下工序:在对第1区域进行蚀刻直至到达第2区域之后、并在第1区域的侧面保形形成保护膜之前,通过在处理容器内生成等离子体并对设置于处理容器的上部电极施加负直流电压,由此对第1区域照射二次电子。如此,在工序a中,对第1区域进行蚀刻直至到达第2区域之后,对第1区域照射二次电子,因此能够在保护膜形成之前对第1区域进行改质,从而能够抑制由后续工序导致的第1区域的损伤。
在一实施方式中,在执行工序b之前,第2区域的厚度为10nm以上且20nm以下。如此,若第2区域的厚度为10nm以上且20nm以下,则在工序b中可良好地调节第2区域的宽度。
发明效果
如上所述,可实现一种在有机膜等的加工中可进行图案形状的控制的技术。
附图说明
图1是表示一实施方式所涉及的方法的一部分的流程图。
图2是表示等离子体处理装置的一例的图。
图3包含(a)部、(b)部、(c)部、(d)部及(e)部,图3的(a)部是表示实施图1所示的主要工序之前的被处理体的状态的剖视图,图3的(b)部~(e)部是表示实施图1所示的主要工序之后的被处理体的状态的剖视图。
图4包含(a)部、(b)部及(c)部,图4的(a)部~(c)部示意性地表示通过执行图1所示的序列而形成膜的状况。
具体实施方式
以下,参考附图对各种实施方式详细地进行说明。另外,在各附图中对于相同或相当的部分标注相同的符号。
图1是表示一实施方式的方法的流程图。图1所示的一实施方式的方法MT是对被处理体(以下,有时称为「晶片」)进行处理的方法。如图1所示,方法MT具备工序ST1~ST4、序列SQ、工序ST6~ST8。序列SQ具备工序ST5a~ST5d。并且,一实施方式的方法MT能够使用单一的等离子体处理装置(后述的等离子体处理装置10)来执行,但也能根据方法MT的各工序使用多个等离子体处理装置10。
图2是表示等离子体处理装置的一例的图。图2中概略地表示在对被处理体进行处理的方法的各种实施方式中能够利用的等离子体处理装置10的剖面结构。如图2所示,等离子体处理装置10是电容耦合型等离子体蚀刻装置。
等离子体处理装置10具备:处理容器12、排气口12e、搬入搬出口12g、支承部14、载置台PD、直流电源22、开关23、制冷剂流路24、配管26a、配管26b、上部电极30、绝缘性屏蔽部件32、电极板34、气体喷出孔34a、电极支承体36、气体扩散室36a、气体流通孔36b、气体导入口36c、气体供给管38、气源组40、阀组42、流量控制器组45、沉积挡板46、排气板48、排气装置50、排气管52、闸阀54、第1高频电源62、第2高频电源64、整合器66、整合器68、电源70、控制部Cnt、聚焦环FR、加热器电源HP、加热器HT。载置台PD具备静电吸盘ESC、下部电极LE。下部电极LE具备第1板18a、第2板18b。处理容器12划分处理空间Sp。
处理容器12具有大致圆筒形状。处理容器12例如由铝构成。处理容器12的内壁面实施阳极氧化处理。处理容器12安全接地。
支承部14在处理容器12的内侧设置于处理容器12的底部上。支承部14具备大致圆筒状的形状。支承部14例如由绝缘材料构成。构成支承部14的绝缘材料如石英那样可包含氧。支承部14在处理容器12内从处理容器12的底部沿铅直方向延伸。
载置台PD设置于处理容器12内。载置台PD由支承部14支承。载置台PD在载置台PD的上表面保持晶片W。晶片W是被处理体。载置台PD具有下部电极LE及静电吸盘ESC。
下部电极LE包含第1板18a及第2板18b。第1板18a及第2板18b例如由铝等金属构成。第1板18a及第2板18b具备大致圆盘状的形状。第2板18b设置于第1板18a上。第2板18b与第1板18a电连接。
静电吸盘ESC设置于第2板18b上。静电吸盘ESC具有在一对绝缘层之间、或一对绝缘片材之间配置有导电膜的电极的结构。直流电源22经由开关23而与静电吸盘ESC的电极电连接。静电吸盘ESC通过由来自直流电源22的直流电压所产生的库伦力等静电力而吸附晶片W。由此,静电吸盘ESC能够保持晶片W。
聚焦环FR以围绕晶片W的边缘及静电吸盘ESC的方式配置于第2板18b的周缘部上。聚焦环FR为了提高蚀刻的均匀性而设置。聚焦环FR由根据蚀刻对象的膜的材料而适当选择的材料构成,例如可由石英构成。
制冷剂流路24设置于第2板18b的内部。制冷剂流路24构成温度调节机构。对制冷剂流路24从设置于处理容器12的外部的冷冻器单元经由配管26a而供给制冷剂。被供给至制冷剂流路24的制冷剂经由配管26b返回至冷冻器单元。如此,以使制冷剂循环的方式供给至制冷剂流路24。通过控制该制冷剂的温度而控制由静电吸盘ESC支承的晶片W的温度。气体供给线28将来自传热气体供给机构的传热气体、例如He气供给至静电吸盘ESC的上表面与晶片W的背面之间。
加热器HT是加热元件。加热器HT例如被埋入至第2板18b内。加热器电源HP连接于加热器HT。通过从加热器电源HP对加热器HT供给电力而调整载置台PD的温度,并且,调整载置于该载置台PD上的晶片W的温度。另外,加热器HT可内置于静电吸盘ESC中。
上部电极30在载置台PD的上方,与载置台PD对向配置。下部电极LE与上部电极30大致相互平行地设置。在上部电极30与下部电极LE之间提供处理空间Sp。处理空间Sp是用于对晶片W进行等离子体处理的空间区域。
上部电极30经由绝缘性屏蔽部件32而支承于处理容器12的上部。绝缘性屏蔽部件32由绝缘材料构成,例如石英那样可包含氧。上部电极30可包含电极板34及电极支承体36。电极板34面向处理空间Sp。电极板34具备多个气体喷出孔34a。在一实施方式中,电极板34可由硅构成。在另一实施方式中,电极板34可由氧化硅构成。
电极支承体36装卸自如地支承电极板34,例如可由铝等导电性材料构成。电极支承体36可具有水冷结构。气体扩散室36a设置于电极支承体36的内部。多个气体流通孔36b分别与气体喷出孔34a连通。多个气体流通孔36b分别从气体扩散室36a向下方(朝向载置台PD侧)延伸。
气体导入口36c对气体扩散室36a导入处理气体。气体导入口36c设置于电极支承体36。气体供给管38连接于气体导入口36c。
气源组40经由阀组42及流量控制器组45而连接于气体供给管38。气源组40具有多个气体源。多个气体源可包含氨基硅烷类气体源、氧气源、氢气源、氮气源、二氧化碳气体源、氟化碳气体源及稀有气体源。作为氨基硅烷类气体(后述的第2气体G1中所含的气体),能够使用氨基的数量较少的分子结构的气体,例如可使用单氨基硅烷(H3-Si-R(R为包含有机且可被取代的氨基))。上述氨基硅烷类气体(后述的第2气体G1中所含的气体)能够包含可具有1~3个硅原子的氨基硅烷,或能够包含具有1~3个氨基的氨基硅烷。具有1~3个硅原子的氨基硅烷可以为具有1~3个氨基的单硅烷(单氨基硅烷)、具有1~3个氨基的二硅烷或具有1~3个氨基的三硅烷。并且,上述氨基硅烷可具有可被取代的氨基。并且,上述氨基可被甲基、乙基、丙基及丁基中的任一个取代。并且,上述的甲基、乙基、丙基或丁基可被卤素取代。作为氟化碳气体,可使用CF4气体、C4F6气体、C4F8气体等任意的氟化碳气体。并且,作为稀有气体,可使用He气、Ar气体等任意的稀有气体。
阀组42包含多个阀。流量控制器组45包含质量流量控制器等多个流量控制器。气源组40的多个气体源分别经由阀组42的对应的阀及流量控制器组45的对应的流量控制器而连接于气体供给管38。因此,等离子体处理装置10能够将来自气源组40的多个气体源中所选择的一种以上的气体源的气体以经个别调整后的流量而供给至处理容器12内。并且,在等离子体处理装置10中,沿处理容器12的内壁装卸自如地设置有沉积挡板46。沉积挡板46也设置于支承部14的外周。沉积挡板46防止蚀刻副产物(沉淀物)附着于处理容器12,可通过将Y2O3等陶瓷被覆于铝材而构成。沉积挡板除Y2O3以外,例如还可由石英那样的包含氧的材料构成。
排气板48设置于处理容器12的底部侧、且支承部14与处理容器12的侧壁之间。排气板48例如可通过将Y2O3等陶瓷被覆于铝材而构成。排气口12e在排气板48的下方设置于处理容器12。排气装置50经由排气管52而连接于排气口12e。排气装置50具有涡轮分子泵等真空泵,能够将处理容器12内的空间减压至所期望的真空度。搬入搬出口12g是晶片W的搬入搬出口。搬入搬出口12g设置于处理容器12的侧壁。搬入搬出口12g能够通过闸阀54而开闭。
第1高频电源62是产生等离子体生成用第1高频电力的电源,其产生27~100[MHz]的频率、在一例中为40[MHz]的高频电力。第1高频电源62经由整合器66连接于上部电极30。整合器66是用以使第1高频电源62的输出阻抗与负载侧(下部电极LE侧)的输入阻抗整合的电路。另外,第1高频电源62也能够经由整合器66连接于下部电极LE。
第2高频电源64是产生用以将离子引入至晶片W的第2高频电力、即高频偏压电力的电源,其产生400[kHz]~40.68[MHz]的范围内的频率、在一例中为3.2[MHz]的高频偏压电力。第2高频电源64经由整合器68连接于下部电极LE。整合器68是用以使第2高频电源64的输出阻抗与负载侧(下部电极LE侧)的输入阻抗整合的电路。并且,电源70连接于上部电极30。电源70将用以向电极板34引入存在于处理空间Sp内的正离子的电压施加至上部电极30。在一例中,电源70是产生负直流电压的直流电源。若此种电压从电源70施加至上部电极30,则存在于处理空间Sp的正离子与电极板34碰撞。由此,从电极板34释放出二次电子和/或硅。
控制部Cnt是具备处理器、存储部、输入装置、显示装置等的电脑,其控制等离子体处理装置10的各部。具体而言,控制部Cnt连接于阀组42、流量控制器组45、排气装置50、第1高频电源62、整合器66、第2高频电源64、整合器68、电源70、加热器电源HP及冷冻器单元。
控制部Cnt根据基于所输入的配方的程序而工作,发送控制信号。通过来自控制部Cnt的控制信号,能够控制从气源组供给的气体的选择及流量、排气装置50的排气、来自第1高频电源62及第2高频电源64的电力供给、来自电源70的电压施加、加热器电源HP的电力供给、和来自冷冻器单元的制冷剂流量及制冷剂温度。另外,本说明书中公开的对被处理体进行处理的方法(图1所示的方法MT)的各工序可通过利用控制部Cnt的控制使等离子体处理装置10的各部工作而执行。
其次,参考图1详细地说明一实施方式所涉及的方法MT。在以下的说明中,参考图1及图2的同时参考图3、图4。图3的(a)部是表示实施图1所示的主要工序之前的被处理体的状态的剖视图。图3的(b)部~(e)部是表示实施图1所示的主要工序之后的被处理体的状态的剖视图。图4的(a)部~(c)部示意性地表示通过执行图1所示的序列而形成膜的情况。
在工序ST1中,准备图3的(a)部所示的晶片W作为图2所示的晶片W。工序ST1中,准备图3的(a)部所示的晶片W,晶片W收容于等离子体处理装置10的处理容器12内,并载置于载置台PD上。如图3的(a)部所示,在工序ST1中准备的晶片W具有基板SB、被蚀刻层EL、有机膜OL、防反射膜AL及掩模MK1。
被蚀刻层EL设置于基板SB上。被蚀刻层EL是由对有机膜OL选择性地蚀刻的材料构成的层,且使用绝缘膜。被蚀刻层EL例如可由氧化硅(SiO2)构成。另外,被蚀刻层EL能够由多晶硅、氮化硅(SiN)等其他材料构成。
有机膜OL设置于被蚀刻层EL上。有机膜OL例如可以为包含碳或硅的层,且可以为SOH(旋入式硬质掩模)层。有机膜OL只要为能够对后述的保护膜SX的材料(硅氧化膜)进行选择性蚀刻的材料,则并不限于上述的SOH。例如,作为有机膜OL的材料,除上述SOH之外,还可以为SiN、多晶硅、非晶硅等。防反射膜AL是包含硅的防反射膜,且设置于有机膜OL上。
另外,在以下的说明中,为方便起见,将有机膜OL分为第1区域VL1与第2区域VL2。即,有机膜OL设为由第1区域VL1与第2区域VL2构成。第1区域VL1与第2区域VL2的交界面并非物理面而是假想面。第1区域VL1与第2区域VL2由相同的材料组成,且沿晶片W的表面延伸。第2区域VL2的厚度LM例如为10[nm]以上且20[nm]以下的程度。掩模MK1设置于第1区域VL1上,第1区域VL1设置于第2区域VL2上,第2区域VL2设置于被蚀刻层EL上。
掩模MK1设置于防反射膜AL上。掩模MK1是由抗蚀剂材料构成的抗蚀剂掩模,且通过利用光刻技术而抗蚀剂层被图案化而制作。掩模MK1部分地覆盖防反射膜AL。掩模MK1划分使防反射膜AL部分地露出的开口(图案)。掩模MK1的图案例如是线与空间图案。掩模MK1能够具有提供俯视观察时为圆形开口的图案。或掩模MK1能够具有提供俯视观察时为椭圆形状的开口的图案。
在工序ST1之后的工序ST2中,对防反射膜AL进行蚀刻。具体而言,从气源组40的多个气体源中所选择的气体源作为包含氟化碳气体的处理气体供给至处理容器12内。然后,从第1高频电源62供给高频电力。从第2高频电源64供给高频偏压电力。通过使排气装置50工作而将处理容器12内的空间的压力设定为规定的压力。由此,生成包含氟化碳气体的处理气体的等离子体。所生成的等离子体中的包含氟的活性种对防反射膜AL的全部区域中的从掩模MK1露出的区域进行蚀刻。由此,从防反射膜AL形成掩模ALM。掩模ALM在对有机膜OL的蚀刻中被用作掩模。
在工序ST2之后的工序ST3中,在收容有晶片W的等离子体处理装置10的处理容器12内生成第1气体的等离子体,使用该等离子体与掩模ALM对第1区域VL1进行蚀刻直至到达第2区域VL2,从第1区域VL1形成掩模OLM1。具体而言,从气源组40的多个气体源中所选择的气体源将包含氢气与氮气的第1气体作为处理气体供给至处理容器12内。然后,从第1高频电源62供给高频电力。从第2高频电源64供给高频偏压电力。通过使排气装置50工作而将处理容器12内的压力设定为规定的压力。如上所述,在处理容器12的处理空间Sp内生成第1气体的等离子体。所生成的等离子体中的氢的活性种即氢自由基对有机膜OL的全部区域中的从在工序ST2中由防反射膜AL所形成的掩模ALM露出的区域进行蚀刻。
在工序ST3中,如图3的(b)部所示,对有机膜OL中的第1区域VL1进行蚀刻,即,从有机膜OL与被蚀刻层EL的界面(被蚀刻层EL的表面FC)对有机膜OL进行蚀刻直至达到厚度LM。换句话说,在工序ST3中,以使厚度LM的膜残留的方式,即以使第2区域VL2残留的方式对有机膜OL进行蚀刻。通过工序ST3,掩模OLM1与有机膜OL1由有机膜OL形成。有机膜OL1是在有机膜OL中的工序ST3中未被蚀刻而残留的部分,且为有机膜OL的第2区域VL2。有机膜OL1设置于被蚀刻层EL的表面FC上。有机膜OL1具有厚度LM。掩模OLM1设置于有机膜OL1上。掩模ALM及掩模OLM1在对有机膜OL1的蚀刻中被用作掩模。并且,通过包含氢气与氮气的第1气体,可良好地兼顾有机膜OL的第1区域VL1的侧面的保护与对有机膜OL的蚀刻,因此通过工序ST3可良好地实现从有机膜OL的第1区域VL1形成的掩模OLM1的垂直性。
在工序ST3之后的工序ST4中,关于在掩模OLM1的侧面SF保形形成保护膜SX的一系列工序(从工序ST3至工序ST7的一系列工序),在对有机膜OL的第1区域VL1进行蚀刻直至到达第2区域VL2之后(工序ST3之后),且在掩模OLM1的侧面SF保形形成保护膜SX之前,在处理容器12内产生等离子体并对设置于处理容器12的上部电极30施加负直流电压,由此对掩模ALM的表面与掩模OLM1的侧面SF照射二次电子,形成氧化硅的保护膜。另外,方法MT也能够在执行工序ST3之后,不执行工序ST4而执行工序ST5a(序列SQ)。
在工序ST4之后,在图1所示的方法MT中,执行序列SQ一次以上。在执行工序ST4之后,从序列SQ开始起至后述工序ST7为止的一系列工序是在掩模OLM1的侧面SF保形形成保护膜SX的工序。序列SQ包含工序ST5a、工序ST5b、工序ST5c及工序ST5d。
首先,在工序ST5a中,对处理容器12内导入包含硅的第2气体G1。第2气体G1包含氨基硅烷类气体。从气源组40的多个气体源中所选择的气体源中,将第2气体G1供给至处理容器12内。第2气体G1可使用单氨基硅烷(H3-Si-R(R为氨基))作为氨基硅烷类气体。在工序ST5a中,不生成第2气体G1的等离子体。
如图4的(a)部所示,第2气体G1的分子作为反应前体而附着于晶片W的表面。第2气体G1的分子(单氨基硅烷)通过基于化学键合的化学吸附而附着于晶片W的表面,未使用等离子体。另外,只要在该温度范围内能够通过化学键合而附着于表面且包含硅,则也能够利用除单氨基硅烷以外的气体。
对于第2气体G1选择单氨基硅烷类气体的理由起因于:单氨基硅烷具有有比较高的电负性且具有极性的分子结构,由此可比较容易地进行化学吸附。通过第2气体G1的分子附着于晶片W的表面而形成的层Ly1因该附着为化学吸附而成为接近于单分子层(单层)的状态。单氨基硅烷的氨基(R)越小,则吸附于晶片W表面的分子的分子结构也越小,因此因分子的大小而导致的空间位阻得以降低,由此,第2气体G1的分子能够均匀地吸附于晶片W的表面,且层Ly1可以以均匀的膜厚形成于晶片W的表面。例如,通过第2气体G1中所含的单氨基硅烷(H3-Si-R)与晶片W表面的OH基反应而形成反应前体H3-Si-O,由此,形成H3-Si-O的单分子层即层Ly1。因此,反应前体的层Ly1可以以均匀的膜厚保形形成于晶片W的表面而不依赖于晶片W的图案密度。
在工序ST5a之后的工序ST5b中,吹扫处理容器12内的空间。具体而言,在工序ST5a中供给的第2气体G1被排气。在工序ST5b中,可以将氮气等不活泼气体作为吹扫气体而供给至处理容器12。即,工序ST5b的吹扫可以为使不活泼气体流向处理容器12内的气体吹扫、或通过抽真空进行的吹扫中的任一种。工序ST5b中,也可除去过剩地附着于晶片W上的分子。根据以上所述,反应前体的层Ly1成为极薄的单分子层。
在工序ST5b之后的工序ST5c中,在处理容器12内生成第3气体的等离子体P1。具体而言,从气源组40的多个气体源中所选择的气体源中,将包含二氧化碳气体的第3气体供给至处理容器12内。第3气体除二氧化碳气体之外,还可以为包含氧原子的其他气体,例如也可以为氧气。然后,从第1高频电源62供给高频电力。该情况下,也能够施加第2高频电源64的偏压电力。并且,也能够不使用第1高频电源62而仅使用第2高频电源64来生成等离子体。通过使排气装置50工作而将处理容器12内的空间的压力设定为规定的压力。
如上所述通过执行工序ST5a而附着于晶片W的表面的分子(构成层Ly1的单分子层的分子)包含硅与氢的键。硅与氢的键合能量低于硅与氧的键合能量。因此,如图4的(b)部所示,若生成包含二氧化碳气体的第3气体的等离子体P1,则生成氧的活性种、例如氧自由基,构成层Ly1的单分子层的分子的氢被氧取代,如图4的(c)部所示,形成硅氧化膜即层Ly2作为单分子层。
在工序ST5c之后的工序ST5d中,吹扫处理容器12内的空间。具体而言,在工序ST5c中供给的第3气体被排气。在工序ST5d中,可以将氮气等不活泼气体作为吹扫气体而供给至处理容器12。即,工序ST5d的吹扫可以为使不活泼气体流向处理容器12内的气体吹扫或通过抽真空进行的吹扫中的任一种。
在以上说明的序列SQ中,在工序ST5b中进行吹扫,且在工序ST5b之后的工序ST5c中,构成层Ly1的分子的氢被氧取代。因此,与ALD法相同地,通过执行1次序列SQ,能够将硅氧化膜的层Ly2以薄且均匀的膜厚保形形成于晶片W的表面上(尤其在掩模OLM1的侧面SF上),而不依赖于掩模MK1的图案的疏密。
在序列SQ之后的工序ST6中,判定是否结束序列SQ的执行。具体而言,在工序ST6中,判定序列SQ的执行次数是否达到了规定次数。序列SQ的执行次数的确定,确定了形成于图3的(c)部所示的晶片W上(尤其掩模OLM1的侧面SF上)的硅氧化膜的保护膜SX的厚度。即,根据通过执行1次序列SQ而形成的硅氧化膜的膜厚与序列SQ的执行次数之积,实质性地确定最终形成于晶片W上的保护膜SX的厚度。因此,根据形成于晶片W上的保护膜SX的所期望的厚度来设定序列SQ的执行次数。
在工序ST6中当判定序列SQ的执行次数未达到规定次数的情况下(工序ST6:否),再次重复执行序列SQ。另一方面,在工序ST6中当判定序列SQ的执行次数达到规定次数的情况下(工序ST6:是),结束序列SQ的执行。由此,如图3的(c)部所示,在晶片W的表面上(尤其在掩模OLM1的侧面SF上)形成硅氧化膜的保护膜SX。即,序列SQ的执行次数只反复规定次数,由此将具有规定的膜厚的保护膜SX可以以均匀的厚度保形形成于晶片W的表面(尤其掩模OLM1的侧面SF)而无关于掩模MK1的图案的疏密。序列SQ的执行次数越少,则掩模OLM1的侧面SF的保护膜SX的厚度越减少。并且,掩模OLM1的侧面SF的保护膜SX的厚度从掩模OLM1的上端(设置有掩模ALM的侧的掩模OLM1的一端)向掩模OLM1的下端(设置有有机膜OL1的侧的掩模OLM1的另一端)减少。
如图3的(c)部所示,保护膜SX包含区域R1、区域R2及区域R3。区域R3是在掩模ALM的侧面上及掩模OLM1的侧面SF上沿各侧面延伸的区域。区域R3从通过工序ST3形成的有机膜OL1的表面延伸至区域R1的下侧。区域R1在掩模ALM的上表面上及区域R3上延伸。区域R2在与其邻接的区域R3之间且在工序ST3所形成的有机膜OL1的表面上延伸。如上所述,通过反复执行序列SQ而与ALD法相同地形成保护膜SX,因此无关于掩模MK1的图案的疏密,区域R1、区域R2及区域R3的各自的膜厚成为彼此大致相等的膜厚。
在“工序ST6:是”之后的工序ST7中,对保护膜SX进行蚀刻(回蚀)以除去区域R1及区域R2。在工序ST7中,反复执行序列SQ之后在处理容器12内生成第4气体的等离子体,并使用该等离子体除去(回蚀)通过反复执行序列SQ而尤其在第2区域VL2的表面形成的膜(保护膜SX的区域R2)。在工序ST7中,保护膜SX的区域R2被除去,且区域R1也被除去。为了除去区域R1及区域R2,需要各向异性的蚀刻条件。因此,在工序ST7中,从气源组40的多个气体源中所选择的气体源中,将包含含有氟的第4气体的处理气体供给至处理容器12内。第4气体是包含氟的气体,例如可以为氟化碳气体。然后,从第1高频电源62供给高频电力。从第2高频电源64供给高频偏压电力。通过使排气装置50工作而将处理容器12内的空间的压力设定为规定的压力。由此,生成氟化碳气体的等离子体。将所生成的等离子体中的包含氟的活性种通过高频偏压电力而朝铅直方向引入,由此对区域R1及区域R2优先进行蚀刻。其结果是,如图3的(d)部所示,通过选择性地除去区域R1及区域R2而残留的区域R3、及掩模OLM1而形成掩模MK2。掩模MK2包含区域R3及掩模OLM1的同时可还包含掩模ALM。掩模MK2在对有机膜OL的第2区域VL2的蚀刻中被用作掩模。
在工序ST7之后的工序ST8中,使用掩模MK2维持掩模OLM1的形状,并对第2区域VL2进行蚀刻直至到达被蚀刻层EL,从第2区域VL2形成掩模OLM2。在工序ST8的第2区域VL2的蚀刻中,在处理容器12内生成第5气体的等离子体,使用该等离子体与掩模MK2(包含掩模OLM1及区域R3)对第2区域VL2进行蚀刻。工序ST8包含工序ST8a及工序ST8b。工序ST8中,首先在工序ST7之后执行工序ST8a,且在工序ST8a之后执行工序ST8b。具体而言,在工序ST8a与工序ST8b的任一工序中,均从气源组40的多个气体源中所选择的气体源中将包含氧气的第5气体作为处理气体而供给至处理容器12内。从第1高频电源62供给高频电力。从第2高频电源64供给高频偏压电力。由此,生成第5气体的等离子体。然后,通过使排气装置50工作而将处理容器12内的空间的压力设定为与工序ST8a及工序ST8b分别对应的规定的压力。
工序ST8a的工艺条件与工序ST8b的工艺条件的不同点仅是处理容器12内的空间的压力及处理时间。工序ST8a的执行期间为处理容器12内的压力成为第1压力的期间,工序ST8b的执行期间为在工序ST8a的执行期间之后处理容器12内的压力成为第2压力的期间。在工序ST8b中设定的处理容器12内的空间的第2压力高于工序ST8a中设定的处理容器12内的空间的第1压力。如图3的(e)所示,通过处理容器12内的空间的压力较高的工序ST8b能够在维持掩模OLM1的宽度PM1的状态下控制掩模OLM2的宽度PM2。工序ST8b的处理时间能够根据由工序ST8形成的掩模OLM2的宽度调节,例如,可与工序ST8a的处理时间相等,或可比工序ST8a的处理时间长。若工序ST8b的处理时间增加,则掩模OLM2的宽度减少。
如图3的(e)部所示,通过工序ST8对有机膜OL1进行蚀刻直至到达被蚀刻层EL的表面FC,从有机膜OL1形成掩模OLM2。掩模OLM2设置于被蚀刻层EL的表面FC,且在掩模OLM2上设置有掩模OLM1。掩模OLM2设置于掩模OLM1与被蚀刻层EL之间。掩模ALM、掩模OLM1及掩模OLM2在对被蚀刻层EL的蚀刻中被用作掩模。
以下,示出工序ST2~工序ST4、工序ST5a、工序ST5c、工序ST7、工序ST8a、工序ST8b及序列SQ的各自的主要工艺条件的实施例。
<工序ST2>
·处理容器12内的压力[mTorr]:50[mTorr]
·第1高频电源62的高频电力的值[W]:500[W]
·第2高频电源64的高频电力的值[W]:300[W]
·电源70的直流电压的值[V]:0[V]
·处理气体:CF4气体
·处理气体的流量[sccm]:600[sccm]
·处理时间[s]:28[s]
<工序ST3>
·处理容器12内的压力[mTorr]:20[mTorr]
·第1高频电源62的高频电力的值[W]:500[W]
·第2高频电源64的高频电力的值[W]:400[W]
·电源70的直流电压的值[V]:0[V]
·处理气体(第1气体):N2/H2气体
·处理气体的流量[sccm]:(N2气体)200[sccm],(H2气体)200[sccm]
·处理时间[s]:40[s]
<工序ST4>
·处理容器12内的压力[mTorr]:50[mTorr]
·第1高频电源62的高频电力的值[W]:300[W]
·第2高频电源64的高频电力的值[W]:0[W]
·电源70的直流电压的值[V]:-900[V]
·处理气体:H2气体/Ar气体
·处理气体的流量[sccm]:(H2气体)100[sccm],(Ar气体)800[sccm]
·处理时间[s]:60[s]
<工序ST5a>
·处理容器12内的压力[mTorr]:100[mTorr]
·第1高频电源62的高频电力的值[W]:0[W]
·第2高频电源64的高频电力的值[W]:0[W]
·电源70的直流电压的值[V]:0[V]
·处理气体(第2气体):单氨基硅烷(H3-Si-R(R为氨基)
·处理气体的流量[sccm]:50[sccm]
·处理时间[s]:15[s]
<工序ST5c>
·处理容器12内的压力[mTorr]:200[mTorr]
·第1高频电源62的高频电力的值[W]:300[W],10[kHz],占空比50
·第2高频电源64的高频电力的值[W]:0[W]
·电源70的直流电压的值[V]:0[V]
·处理气体:CO2气体
·处理气体的流量[sccm]:300[sccm]
·处理时间[s]:5[s]
另外,在工序ST5c中,在执行上述工艺条件下进行的处理之前,执行以下的处理。
·处理容器12内的压力[mTorr]:0[mTorr]
·第1高频电源62的高频电力的值[W]:0[W]
·第2高频电源64的高频电力的值[W]:0[W]
·电源70的直流电压的值[V]:0[V]
·处理气体(第3气体):CO2气体
·处理气体的流量[sccm]:300[sccm]
·处理时间[s]:10[s]
<工序ST7>
·处理容器12内的压力[mTorr]:20[mTorr]
·第1高频电源62的高频电力的值[W]:100[W]
·第2高频电源64的高频电力的值[W]:100[W]
·电源70的直流电压的值[V]:0[V]
·处理气体:CF4/Ar气体
·处理气体的流量[sccm]:(CF4气体)50[sccm],(Ar气体)300[sccm]
·处理时间[s]:25[s]
<工序ST8a>
·处理容器12内的压力[mTorr](第1压力):20[mTorr]
·第1高频电源62的高频电力的值[W]:300[W]
·第2高频电源64的高频电力的值[W]:0[W]
·电源70的直流电压的值[V]:0[V]
·处理气体(第5气体):O2气体
·处理气体的流量[sccm]:1000[sccm]
·处理时间[s]:40[s]
<工序ST8b>
·处理容器12内的压力[mTorr](第2压力):60[mTorr]
·第1高频电源62的高频电力的值[W]:300[W]
·第2高频电源64的高频电力的值[W]:0[W]
·电源70的直流电压的值[V]:0[V]
·处理气体(第5气体):O2气体
·处理气体的流量[sccm]:1000[sccm]
·处理时间[s]:30[s]
<序列SQ>
·反复次数:10次
如以上所说明,在方法MT中,对有机膜OL进行蚀刻的工序分为两个工序ST3及工序ST8。在对有机膜OL进行蚀刻的第一工序ST3中,通过第1气体的等离子体对有机膜OL中的第1区域VL1进行蚀刻,在掩模OLM1的侧面SF预先形成保护膜SX(从序列SQ至工序ST7),此后,在对有机膜OL进行蚀刻的第二工序ST8中,使用掩模OLM1与保护膜SX维持掩模OLM1的形状,并对有机膜OL中剩余的第2区域VL2进行蚀刻直至到达被蚀刻层EL。如此,在有机膜OL的蚀刻中,在工序ST8中,通过保护膜SX可抑制掩模OLM1的宽度PM1因蚀刻而减少,因此在工序ST8中可将掩模OLM2的宽度PM2与掩模OLM1的宽度PM1独立地进行控制。即,能够独立地控制有机膜OL的Top CD(与掩模OLM1的宽度PM1对应)与Bottom CD(与掩模OLM2的宽度PM2对应)。
另外,通过包含氢气与氮气的第1气体的等离子体,可对有机膜OL垂直性良好地进行蚀刻,由此,可抑制由蚀刻导致的图案宽度的变动。
另外,保护膜SX为氧化膜,因此在对第2区域VL2进行相对于氧化膜为高选择比的蚀刻的情况下,可良好地控制对第2区域VL2的蚀刻量(尤其沿被蚀刻层EL的表面FC的方向上的蚀刻量)。
另外,关于从序列SQ至工序ST7为止的一系列工序,通过与ALD(Atomic LayerDeposition,原子层沉积)法相同的方法而在掩模OLM1的侧面SF保形形成保护膜SX,因此对掩模OLM1的保护强度得以提高,并能够以均匀的膜厚形成对掩模OLM1进行保护的保护膜SX。
另外,第2气体包含氨基硅烷类气体,因此通过工序ST5a而沿掩模OLM1的侧面SF等的原子层在掩模OLM1等上形成硅的反应前体。
另外,使用包含单氨基硅烷的第2气体,在工序ST5a中可进行硅的反应前体的形成。
另外,对于第2气体中所含的氨基硅烷类气体,能够使用具有1~3个硅原子的氨基硅烷。另外,对于第2气体中所含的氨基硅烷类气体,能够使用具有1~3个氨基的氨基硅烷。
另外,第3气体包含氧原子,因此在工序6c中,该氧原子与设置于掩模OLM1等上的硅的反应前体键合,由此可在掩模OLM1等上保形形成氧化硅的保护膜(保护膜SX)。另外,在第3气体为二氧化碳气体的情况下,由于第3气体包含碳原子,因此可由该碳原子抑制氧原子对掩模OLM1等的腐蚀。
另外,对通过反复执行序列SQ而形成的膜的蚀刻可使用包含氟的第4气体的等离子体各向异性地进行,形成于第2区域VL2的表面的膜(保护膜SX的区域R2)可被选择性地除去,因此在该除去之后,能够对第2区域VL2进行蚀刻。
另外,在工序ST7中,可使用第5气体的等离子体进行第2区域VL2的蚀刻。
另外,在工序ST8中,通过增加处理容器12内的压力,能够在沿着被蚀刻层EL的表面FC的方向推进对第2区域VL2的蚀刻。因此,在工序ST8中能够合适地控制掩模OLM2的宽度PM2。
另外,第5气体包含氧气,因此可良好地进行对有机膜OL的蚀刻,尤其对沿着被蚀刻层EL的表面FC的方向上的有机膜OL(尤其第2区域VL2)的蚀刻。
另外,在工序ST4中,对第1区域VL1进行蚀刻直至到达第2区域VL2,在形成掩模OLM1之后对掩模OLM1(第1区域VL1)照射二次电子,因此能够在保护膜SX形成之前对掩模OLM1进行改质,能够抑制由后续工序导致的掩模OLM1的损伤。
另外,若在执行工序ST8之前第2区域VL2的厚度为10[nm]以上且20[nm]以下,则在工序ST8中可良好地调节掩模OLM2的宽度PM2。
以上,在优选的实施方式中图示且说明了本发明的原理,但本领域技术人员应认识到,本发明可在不脱离上述原理的情况下对配置及详情进行变更。本发明并非限定于本实施方式所公开的特定的构成。因此,对源于权利要求书及其精神范围的所有修改及变更请求权利。
符号说明
10等离子体处理装置,12处理容器,12e排气口,12g搬入搬出口,14支承部,18a第1板,18b第2板,22直流电源,23开关,24制冷剂流路,26a配管,26b配管,28气体供给线,30上部电极,32绝缘性屏蔽部件,34电极板,34a气体喷出孔,36电极支承体,36a气体扩散室,36b气体流通孔,36c气体导入口,38气体供给管,40气源组,42阀组,45流量控制器组,46沉积挡板,48排气板,50排气装置,52排气管,54闸阀,62第1高频电源,64第2高频电源,66整合器,68整合器,70电源,AL防反射膜,ALM掩模,Cnt控制部,EL被蚀刻层,ESC静电吸盘,FC表面,FR聚焦环,G1第2气体,HP加热器电源,HT加热器,LE下部电极,LM厚度,Ly1层,Ly2层,MK1掩模,MK2掩模,MT方法,OL有机膜,OL1有机膜,OLM1掩模,OLM2掩模,P1等离子体,PD载置台,PM1宽度,PM2宽度,R1区域,R2区域,R3区域,SB基板,SF侧面,Sp处理空间,SQ序列,SX保护膜,VL1第1区域,VL2第2区域,W晶片。

Claims (16)

1.一种方法,其是对被处理体进行处理的方法,其中,
该被处理体具备被蚀刻层、设置于该被蚀刻层上的有机膜和设置于该有机膜上的掩模,该有机膜由第1区域与第2区域构成,该掩模设置于该第1区域上,该第1区域设置于该第2区域上,该第2区域设置于该被蚀刻层上,
该方法具备:
在收容有所述被处理体的等离子体处理装置的处理容器内,生成第1气体的等离子体,使用该等离子体与所述掩模对所述第1区域进行蚀刻直至到达所述第2区域,并在该第1区域的侧面保形形成保护膜的工序;及
使用所述保护膜维持所述第1区域的形状,并且对所述第2区域进行蚀刻直至到达所述被蚀刻层的工序。
2.根据权利要求1所述的方法,其中,
所述第1气体包含氢气与氮气。
3.根据权利要求1或2所述的方法,其中,
所述保护膜为氧化膜。
4.根据权利要求1~3中任一项所述的方法,其中,
保形形成所述保护膜的所述工序在对所述第1区域进行蚀刻直至到达所述第2区域之后,
通过反复执行序列,在所述第1区域的所述侧面保形形成所述保护膜,所述序列包括以下工序:
将第2气体供给至所述处理容器内的工序;
在执行供给所述第2气体的所述工序之后,吹扫所述处理容器内的空间的工序;
在执行吹扫所述空间的所述工序之后,在所述处理容器内生成第3气体的等离子体的工序;及
在执行生成所述第3气体的等离子体的所述工序之后,吹扫所述处理容器内的空间的工序;
供给所述第2气体的所述工序不生成该第2气体的等离子体。
5.根据权利要求4所述的方法,其中,
所述第2气体包含氨基硅烷类气体。
6.根据权利要求5所述的方法,其中,
所述第2气体包含单氨基硅烷。
7.根据权利要求5所述的方法,其中,
所述第2气体中所含的氨基硅烷类气体包含具有1~3个硅原子的氨基硅烷。
8.根据权利要求5或7所述的方法,其中,
所述第2气体中所含的氨基硅烷类气体包含具有1~3个氨基的氨基硅烷。
9.根据权利要求4~8中任一项所述的方法,其中,
所述第3气体包含氧原子。
10.根据权利要求9所述的方法,其中,
所述第3气体包含二氧化碳气体或氧气。
11.根据权利要求4~10中任一项所述的方法,其中,
保形形成所述保护膜的所述工序还包含以下工序:
在反复执行所述序列之后,在所述处理容器内生成第4气体的等离子体,且使用该等离子体除去通过反复执行该序列而形成于所述第2区域的表面的膜,
所述第4气体包含氟。
12.根据权利要求1~11中任一项所述的方法,其中,
对所述第2区域进行蚀刻的所述工序是在所述处理容器内生成第5气体的等离子体,并使用该等离子体、所述第1区域及所述保护膜对所述第2区域进行蚀刻。
13.根据权利要求12所述的方法,其中,
对所述第2区域进行蚀刻的所述工序包含:
所述处理容器内的压力成为第1压力的期间;及在该期间之后,该处理容器内的压力成为第2压力的期间,
所述第2压力高于所述第1压力。
14.根据权利要求12或13所述的方法,其中,
所述第5气体包含氧气。
15.根据权利要求1~14中任一项所述的方法,其中,
保形形成所述保护膜的所述工序具备以下工序:在对所述第1区域进行蚀刻直至到达所述第2区域之后、且在该第1区域的所述侧面保形形成该保护膜之前,通过在所述处理容器内产生等离子体并对设置于该处理容器的上部电极施加负直流电压,而对所述第1区域照射二次电子。
16.根据权利要求1~15中任一项所述的方法,其中,
在执行对所述第2区域进行蚀刻的所述工序之前,该第2区域的厚度为10nm以上且20nm以下。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725062A (zh) * 2019-03-20 2020-09-29 东京毅力科创株式会社 膜的蚀刻方法和等离子体处理装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6757624B2 (ja) * 2016-08-12 2020-09-23 東京エレクトロン株式会社 被処理体を処理する方法
JP6811202B2 (ja) * 2018-04-17 2021-01-13 東京エレクトロン株式会社 エッチングする方法及びプラズマ処理装置
US10340136B1 (en) * 2018-07-19 2019-07-02 Lam Research Corporation Minimization of carbon loss in ALD SiO2 deposition on hardmask films

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4845048A (en) * 1986-06-12 1989-07-04 Matsushita Electric Industrial Co., Ltd. Method of fabricating semiconductor device
US20080047932A1 (en) * 2006-08-25 2008-02-28 Canon Kabushiki Kaisha Production process of structure
US20100130015A1 (en) * 2007-06-08 2010-05-27 Tokyo Electron Limited Patterning method

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480610B1 (ko) 2002-08-09 2005-03-31 삼성전자주식회사 실리콘 산화막을 이용한 미세 패턴 형성방법
JP4878434B2 (ja) 2004-09-22 2012-02-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4982457B2 (ja) 2008-09-11 2012-07-25 信越化学工業株式会社 パターン形成方法
JP2011233878A (ja) 2010-04-09 2011-11-17 Elpida Memory Inc 半導体装置の製造方法
US9142451B2 (en) * 2013-09-16 2015-09-22 Globalfoundries Inc. Reduced capacitance interlayer structures and fabrication methods
US9543158B2 (en) * 2014-12-04 2017-01-10 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9760008B2 (en) * 2013-12-05 2017-09-12 Tokyo Electron Limited Direct current superposition freeze
JP2015111607A (ja) * 2013-12-06 2015-06-18 大日本印刷株式会社 パターン形成方法
JP6757624B2 (ja) * 2016-08-12 2020-09-23 東京エレクトロン株式会社 被処理体を処理する方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4845048A (en) * 1986-06-12 1989-07-04 Matsushita Electric Industrial Co., Ltd. Method of fabricating semiconductor device
US20080047932A1 (en) * 2006-08-25 2008-02-28 Canon Kabushiki Kaisha Production process of structure
US20100130015A1 (en) * 2007-06-08 2010-05-27 Tokyo Electron Limited Patterning method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725062A (zh) * 2019-03-20 2020-09-29 东京毅力科创株式会社 膜的蚀刻方法和等离子体处理装置
CN111725062B (zh) * 2019-03-20 2024-04-05 东京毅力科创株式会社 膜的蚀刻方法和等离子体处理装置

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