CN109155521A - 用于氮化镓装置的过电压保护和短路承受 - Google Patents

用于氮化镓装置的过电压保护和短路承受 Download PDF

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Abstract

所描述实例包含方法、集成电路(110)和开关电路(100)，所述开关电路包含驱动器电路(116)和硅晶体管或其它电流源电路(102)，所述硅晶体管或其它电流源电路与氮化镓GaN或其它高电子迁移率第一晶体管(101)耦合。驱动器(116)在第一模式中操作以将控制电压信号(GC1)递送到所述第一晶体管(101)，且在第二模式中响应于检测到的与所述第一晶体管(101)相关联的过电压条件而操作以控制所述电流源电路(102)以从所述第一晶体管(101)传导汇点电流(12)以影响控制电压以至少部分地接通所述第一晶体管(101)。

Description

用于氮化镓装置的过电压保护和短路承受
技术领域
本发明大体上涉及开关电路和用于切换装置的过电压保护。
背景技术
高电子迁移率晶体管(HEMT)由于低接通状态电阻(例如，RDSON)而正在变成用于高效率切换电源、放大器和其它开关电路的有吸引力的解决方案。与常规的硅切换晶体管相比，氮化镓(GaN)、氮化铝镓(AlGaN)、碳化硅(SiC)和其它HEMT具体来说在高频率下带来电力电路中的较高输出功率、较小的大小和高效率。然而，这些技术还在开发的早期阶段，且一般没有取代硅解决方案。虽然较适合高电压电力转换应用，但GaN晶体管如果被偏置为击穿则容易损坏，因为当前GaN晶体管并不具有与许多硅功率FET相称的固有雪崩能力。此外，一些硅FET也并不具有固有雪崩能力。并且，许多开关电路应用需要承受短路条件的能力，且当前GaN制造技术并不提供充分的短路承受能力。并入GaN或低固有雪崩能力硅晶体管的一个技术是具有过量的击穿电压裕量的过度设计装置，使得晶体管从不被驱动为击穿。此方法是代价高的，且可能使系统经受过量的电压，所述过量的电压原本会通过硅开关设计进行箝位。
发明内容
所描述实例开关电路包含驱动器和与氮化镓或其它晶体管耦合的电流源电路，以及驱动器电路。在第一模式中，所述驱动器电路将控制电压信号递送到第一晶体管。在第二模式中，响应于检测到的与第一晶体管相关联的过电压条件，所述驱动器电路控制电流源电路以从第一晶体管传导汇点电流以接通第一晶体管。电流源促进以受控方式将所述过电压条件放电。在某些实例中，所述驱动器响应于检测到的过电流条件而操作以控制电流源以从第一晶体管传导电流以限制第一晶体管中的电流，从而实现开关电路的短路承受能力而无对第一晶体管的永久性损坏。电流源在某些实例中是以共源共栅配置与第一晶体管耦合的第二晶体管。第二晶体管在某些实例中连同驱动器电路和过电压感测电路一起制造于硅裸片中。在其它实例中，第二晶体管也可以连同第一晶体管一起以单片方式制造，或者第一和第二晶体管可与驱动器电路以单片方式集成。在第二模式中，驱动器提供控制电压信号以在饱和模式中操作第二晶体管以从第一晶体管传导汇点电流且影响处于共源共栅配置的第一晶体管的栅极-源极控制电压以至少部分地接通第一晶体管。驱动器电路在某些实例中响应于过电压条件而实施第二晶体管的模拟或数字控制，且根据与第一晶体管相关联的过电压的量来控制第二晶体管。所描述实例可以半桥式或其它高侧/低侧电力转换器配置使用以促进使用GaN或其它晶体管开关用于高效率系统，同时提供过电压和短路承受能力。
附图说明
图1是包含氮化镓高电子迁移率晶体管和集成电路的开关电路的示意图，所述集成电路包含驱动器和低电压硅晶体管。
图2是用于控制实施于图1的集成电路中的开关电路的过程的流程图。
图3是说明图1的集成电路中的低电压硅晶体管的操作的输出特性图。
图4是具有提供数字控制的交错多栅极配置的实例低电压硅晶体管的简化局部俯视平面图。
图5是使用高和低侧氮化镓晶体管以及对应驱动器集成电路的半桥式电力电路的示意图，其形成具有过电压和过电流保护的DC-DC功率转换器。
图6是用于感测图1的集成电路中的过电压条件的电路的局部示意图。
图7是用于感测图1的集成电路中的过电压的另一实例电路的局部示意图。
图8是说明图1的开关电路中的低电压硅晶体管的实例过电压波形以及对应的模拟和数字栅极控制曲线的波形图。
图9是包含高和低侧氮化镓晶体管以及驱动器集成电路以使用低侧晶体管用于过电压和过电流保护的实例半桥式开关电路的示意图。
具体实施方式
在图式中，相同参考数字贯穿全文指代相同元件，且各种特征不必按比例绘制。在本说明书中，术语“包含”、“具有”、“带有”或其变化形式以类似于术语“包括”的方式是包含性的，且因此应被解译为意味着“包含但不限于...”。并且，术语“耦合”包含间接或直接电连接或其组合。举例来说，如果第一装置耦合到第二装置或与第二装置耦合，那么所述连接可以是经由一或多个介入装置及连接的直接电连接或间接电连接。
图1示出开关电路100，其包含第一晶体管101，所述第一晶体管与第二晶体管102串联耦合以形成第一电路节点104(例如，供应电压节点)与第二电路节点106(例如，接地节点GND或高侧配置中的开关节点)之间的开关电路。第一晶体管101在一个实例中是氮化镓晶体管(例如GaN、AlGaN等)。在其它实例中，第一晶体管101可为硅(Si)碳化硅(SiC)晶体管或其它FET。第二晶体管102在此实例中是低电压硅晶体管，其提供电流源以响应于检测到过电压和/或过电流条件而从第一晶体管101到第二电路节点106选择性传导汇点电流I2。在所说明实例中，包含第二晶体管102的电流源连同过电压感测电路112和驱动器电路116一起制造于集成电路(IC)110中。驱动器电路116在多个模式中操作第一晶体管101和第二晶体管102以提供正常切换操作以及针对过电压和/或过电流条件的保护。在其它情况下，第二晶体管102和驱动器电路110可以单片方式制造于与第一晶体管101相同的衬底上，例如所有晶体管为Si、GaN或SiC。在一个实例中，驱动器电路116在第一模式(例如，正常模式)、响应于检测到的与第一晶体管101相关联的过电压条件的第二模式(过电压)以及响应于检测到的开关电路100中的过电流条件的第三模式(过电流)中操作。过电压感测电路112在一个实例中感测第一电路节点104的电压，且当所感测电压超过阈值电平时在线114上选择性提供过电压检测信号O-V作为对驱动器电路116的输入。过电压检测信号O-V致使驱动器电路116响应于检测到的过电压条件而在第二模式中操作。驱动器电路116通过第二晶体管102的选择性操作实施过电压/过电流保护以在第一电路节点104与第二电路节点106之间实施与第一晶体管101串联的电流源，如在下文进一步描述。
开关电路100在一个实例中可为双裸片组件，其包含GaN裸片以形成第一晶体管101且包含硅裸片以形成包含驱动器电路116、过电压感测电路112和包含第二晶体管102的电流源的IC 110。开关电路100可为单个双裸片产品，具有用于第一电路节点104和第二电路节点106的合适电连接以及对驱动器电路116的驱动信号输入108，以便从外部控制器(未图示)接收驱动信号DRV。在其它实施方案中，驱动器IC 110可为用于与连接的HEMT晶体管101一起使用的单独产品。IC 110具有用于与外部电路电互连的若干衬垫或引脚。IC 110在一个实例中包含第一引脚或衬垫131以用于与第一晶体管101的第一源极端子S1的电耦合(例如，直接或间接电连接)，且第二衬垫132从驱动器电路116的输出118到第一晶体管101的第一栅极控制端子G1传达第一栅极控制电压信号GC1。IC 110还包含衬垫134以允许到第一晶体管101的漏极端子D1的电连接，以及到第一开关电路节点104的电连接。IC 110在此实例中包含衬垫135以允许驱动器电路116从外部电路接收驱动信号DRV，且IC 110包含用于连接到供应电压VDD的正供应电压衬垫136，以及用于连接到供应参考节点COM的共同连接衬垫137。并且，IC 110包含用于连接到开关电路接地节点106(GND)的衬垫138。在另一实例中，IC 110可以单片方式包含第一晶体管101，具体来说在高电压硅、GaN或SiC IC过程中，以形成单裸片芯片。
开关电路100可在任何合适的电力电子电路中配置，例如半桥或全桥切换电路、多相反相器等，以实施电力转换系统。在一个实例中，如在下文描述的图5中所图示，一对开关电路100可与彼此、与接合开关电路100的切换节点、与电感器组合而串联连接以形成DC-DC转换器电路或半桥转换器以驱动负载。用于每一此类开关电路100的驱动信号输入108可具备用于对应高侧或低侧切换的脉宽调制控制信号DRV以提供DC-DC转换。在其它实例中，多个开关电路100可互连以形成单相或多相反相器，以通过提供到个别开关电路100的对应脉宽调制DRV信号驱动AC负载。
在图1中的第一晶体管101是GaN场效应晶体管(FET)，其第一漏极端子D1连接到第一电路节点104，第一源极端子S1经由IC 110的第一衬垫131连接到第二晶体管102，且第一控制端子(例如，栅极)G1经由IC衬垫132连接以从驱动器电路116接收第一栅极控制信号GC1。驱动器电路116在一个实例中在第一(例如，正常)模式中根据在输入108处接收的DRV信号提供控制信号GC1以用于第一晶体管101的受控切换。在某些实施方案中，驱动器电路116在第二(例如，过电压)模式中继续根据DRV信号提供GC1信号。在其它实施方案中，驱动器电路116在第二模式中提供信号GC1以将第一栅极端子G1的电压设定为恒定电压(例如0V)。在一个实例中，驱动器电路116响应于检测到的与第一晶体管101相关联的过电压条件而在第二模式中操作以在饱和模式中控制第二晶体管102作为电流源操作，以从第一源极端子S1到第二电路节点106传导汇点电流I2。从第一源极端子S1吸收电流I2的电流源102的受控操作致使第一晶体管101自我调整第一栅极-源极电压Vgs1，以控制在第一晶体管101中流动的电流I1匹配于在电流源晶体管102中流动的电流I2。以此方式，电流源晶体管102的受控操作影响栅极-源极控制电压Vgs1以至少部分地接通第一晶体管101。
在其它实例中，驱动器电路116在第一模式中根据DRV信号将一或多个第二控制电压信号GC2(例如，在图1的实例中的GC2a和GC2b)沿着对应线120a和120b提供到第二晶体管102，同时在开关电路100的正常切换操作期间保持GC1信号以在第一晶体管101的栅极G1处提供恒定电压。在此方面，第一和第二晶体管102可作为安全共源共栅配置操作或在第一(例如，正常)操作模式期间作为传统的共源共栅组合操作。
第二晶体管102在此实例中是低电压硅FET晶体管，其形成于IC 110的硅裸片中以实施与第一晶体管101串联的受控电流源。在此情况下，第二晶体管102包含与第一源极端子S1耦合的第二漏极端子D2、与第二电路节点106耦合的第二源极端子S2，以及一或多个第二控制端子(例如，栅极端子)G2。第二漏极端子D2经由线124和第一衬垫131连接到第一晶体管101的源极端子S1。驱动器电路116连接到浮动节点124，从而将第一晶体管101的源极S1连接到第二晶体管102的漏极D2以用于检测与开关电路100相关联的短路条件。
在第二和第三模式中，驱动器电路116将第二控制电压信号GC2递送到栅极G2以接通第二晶体管102，以从第一源极端子S1到第二电路节点106传导汇点电流I2电流以限制在第一晶体管101中流动的电流I1。在某些实例中，驱动器电路116根据与第一晶体管101相关联的过电压的量提供控制电压信号GC2。举例来说，驱动器电路116可在第二模式中将单个信号GC2提供到第二晶体管102的单个栅极作为模拟电压信号，其具有根据与第一晶体管101相关联的过电压的量而控制的振幅。在其它实例中，多个第二晶体管102可在第一晶体管101与第二电路节点106之间彼此并联连接，且驱动器电路116将个别栅极控制信号提供到第二晶体管102的栅极控制端子以便实施数字控制以设定汇点电流I2。在其它实例中，如在下文结合图2进一步所描述，第二晶体管102包含多个栅极控制结构，其可在某些实施方案中彼此交错以用于改进的热学热散布。在此类实例中，驱动器电路116提供单独控制信号(例如，在图1中的GC2a和GC2b；图4中的CG2a、GC2b和GC2c)以根据与第一晶体管101相关联的过电压的量实施汇点电流I2的数字控制。在某些实施例中，驱动电路116在第一操作模式期间在线性模式中操作第二晶体管102以将第二晶体管102的接通状态阻抗(例如，RDSON)设定为用于正常操作的低值，且在饱和模式中操作一或多个第二晶体管102以在第二和第三操作模式中实施电流源以解决开关电路100中的过电压和/或过电流条件。
参看图2和3，图2示出在一个实例中用于操作可实施于IC 110中的开关电路的过程或方法200，且图3说明曲线图300，其包含展示第二晶体管102的线性和饱和区操作的曲线301-306。在一个可能实施方案中，在图1中的驱动器和过电压/过电流保护电路116包含可编程或另外的合适逻辑以实施图2的过程200。
在第一模式中在202实施正常模式操作，其中驱动器电路116根据DRV信号递送信号GC1以控制第一晶体管(例如，GaN)。在此实例中，驱动器电路116提供第二控制信号或信号GC2以将Vgs2设定为相对高的第一预定值。在一个实施例中，所述预定值经设定以在线性区中驱动第二晶体管102(Si FET)以提供最小或相对低RDSON以提供第一晶体管101与第二电路节点106之间的低阻抗。这在正常操作中最小化第二晶体管102的功率消耗，进而促进开关电路100的高效操作。在此实例中，第一晶体管101根据DRV信号充当电路开关，且电路节点104与106之间的开关电路电压降的大部分是当开关101断开时跨越第一晶体管101。因此，在某些实例中，第二晶体管102可为低电压硅晶体管，且第一晶体管101经设计以适应其中采用开关电路101的电力转换系统或其它主机系统的预期操作电压和电流。
在另一实例中在第一(正常)模式中在202，驱动器电路116提供控制信号GC1以将第一晶体管栅极G1接地(或将栅极G1的电压设定为例如参考其源极或在图1中的切换节点131的另一恒定电压)，且电路116提供控制信号或信号GC2以便根据DRV信号控制第二晶体管102。
在204做出关于是否已感测或检测到过电压条件的确定。在一个实例中，过电压感测电路112测量或感测第一电路节点104(例如，第一晶体管101的漏极D1)处的电压，且在图2中在204将节点104处的电压与阈值电压(未图示)进行比较。举例来说，过电压感测电路112在一个实例中确定跨越第一晶体管101的电压是否大于阈值。如果过电压条件不存在(在204处为否)，那么驱动器电路116在208确定是否已检测到过电流条件。如果未检测到过电压或过电流条件(在204和208处为否)，那么驱动器电路116如上文所描述在202继续正常操作。
如果检测到与第一晶体管101相关联的过电压条件(在204处为是)，那么驱动器电路116在206在第二模式中操作。在一个实例中，响应于来自感测电路112的过电压检测信号O-V，驱动器电路116在206通过提供信号GC2而控制电流源以致使晶体管102从第一晶体管101到第二电路节点106传导非零汇点电流I2。此受控汇点电流I2影响电压Vgs1且致使第一晶体管101至少部分地接通。在一个实例中在206，驱动器电路116使用模拟或数字控制根据与第一晶体管101相关联的过电压的量控制晶体管电流源102。在一个实例中，驱动器电路116在206经由信号GC1将栅极电压设定为零或另一恒定值以控制第一晶体管101。在其它实例中，驱动器电路116在第二模式中根据DRV信号继续递送栅极控制信号GC1。
图3中的曲线图300示出曲线301-306，其对应于用于第二晶体管102的操作的线性和饱和模式或区中的不同栅极-源极电压Vgs2。在某些实例中，驱动器电路116提供一或多个栅极控制信号GC2以在第一模式中在202将线性区中的晶体管102的栅极-源极电压Vgs2控制在根据所需低接通状态电阻(例如，低RDSON)设定的第一预定值。举例来说，驱动器电路116在第一正常模式操作中可以在图3的线性区中具有相当高斜率的相对低漏极-源极电压VD2S2提供对应于曲线306的栅极-源极，同时第一晶体管101(图1)根据DRV信号操作。曲线305、304、303、302和301对应于晶体管102的连续较低栅极-源极电压Vgs2。在第二模式中，响应于检测到的过电压条件，驱动器电路116(在一个实例中)降低第二栅极控制信号或信号GC2，以便在沿着曲线303的饱和区中在较低栅极-源极电压(例如，Vgs2)操作第二晶体管102。在第二模式中在饱和区中操作有利地控制第二晶体管102作为电流源以从第一晶体管101的源极S1吸收电流I2。这促进过电压条件的放电，其中汇点电流I2影响第一晶体管栅极-源极电压Vgs1，致使第一晶体管101自我调整其操作以传导相同量的电流(例如，I1近似等于I2)。以此方式，驱动器电路116通过将第二晶体管102的栅极电压设定为对应于饱和区中的所需接通电流I2的较低第二预定电压而控制过电压放电电流的量。
返回到图2中的过程200，驱动器电路116在204继续监测来自过电压感测电路112的过电压检测信号O-V，且在过电压条件保持的同时继续在第二模式中的操作。如果过电压条件已清除(在204处为否)，那么过电压感测电路112中断信号O-V，且驱动器电路116在208确定是否检测到过电流条件。在一个实例中，驱动器电路116比较在节点104和124处的电压以确定是否已检测到短路条件，从而指示开关电路100中的过电流条件。在另一实例中，比较节点124与138之间的电压。在一个实例中的此确定对应于确定电流I1是否超过图3的曲线图300中示出的阈值电流ITH。如果为否(在208处为否)，那么过程200返回到如上文所描述在202在第一模式中的正常操作。
如果已检测到过电流条件(在208处为是)，那么驱动器电路116在第三(例如，过电流)模式中开始操作。在一个实例中，驱动器电路116在210将第一晶体管101的栅极电压设定为零或另一恒定电压。在其它实例中，驱动器电路116在210根据DRV信号继续控制第一晶体管101的栅极电压。在第三模式中，驱动器电路116将第二晶体管栅极-源极电压Vgs2控制到低第三预定电压以用于在饱和模式或区中操作晶体管102。所选择的栅极-源极电压对应于所需电流限值，在一个实施方案中例如沿着曲线305稍微高于阈值电平ITH。在某些实施方案中，驱动器电路116在210维持操作达预定时间(例如，10μs)，并且接着在212通过断开晶体管101和102两者而关断开关电路。在其它实施方案中，驱动器电路116在208继续监测过电流条件的存在或不存在。
如果过电流条件已清除(在208处为否)，那么驱动器电路116返回如上文所描述的在202的正常操作。以此方式，驱动器电路116当不存在过电压条件时检测超出阈值ITH的开关电路电流，对应于短路条件的检测。响应于检测到的过电流条件，驱动器电路116通过在饱和区中操作第二晶体管102以在共源共栅配置中操作开关电路而将开关电路100箝位在预定最大电流，且驱动器电路116可维持此最大电流操作达某一时间以允许过电流条件清除的可能性，或驱动器电路116可以在预定时间之后关断开关电路100。IC 110因此使用GaN或其它HEMT开关晶体管101实施用于开关电路100的过电流保护以满足任何所需的短路承受额定值，并且还提供雪崩操作以在过电压条件中保护晶体管101，从而促进并不固有地提供雪崩行为的切换晶体管101的使用以及适合于给定应用的短路承受能力。
还参见图4，在一个实例中，第二晶体管102是具有多栅极构造的硅FET，其允许由驱动器电路116进行数字控制。图4示出简化俯视图，其中漏极结构D2和源极结构S2形成于硅裸片或晶片中，且第一到第三导电栅极结构120a、120b和120c形成交错栅极结构G2，其上覆漏极D2与源极S2的指状物之间的沟道区。在此实例中，驱动器电路116将第一栅极控制信号GC2a、第二栅极控制信号GC2b和第三栅极控制信号GC2c分别提供到栅极结构120a、120b和120c，且驱动器电路116单独地控制施加于栅极结构120的电压。驱动器电路116在一个实例中单独地实施对施加于栅极结构120a-120c中的每一个的电压的模拟控制，且可至少部分地基于在第二操作模式中检测到的过电压的量而以个别电压提供栅极控制信号GC2a、GC2b和GC2c。在另一实例中，驱动器电路116以预定电压提供栅极控制信号GC2a、GC2b和GC\2c，且单独地驱动栅极结构120a及120b中的零个、一个或两个以实施数字控制，其中至少部分地根据在第二模式中与第一晶体管101相关联的检测到的过电压的量而实施多栅极结构120的数字或二进制致动以控制第二晶体管102的操作。驱动器电路116可实施数字控制以选择性接通或关断第二晶体管102的部分以便针对给定栅极电压控制第二晶体管102的饱和电流。举例来说，驱动器电路116接通栅极部分120a或120b中的一个以控制开关电路100的操作以在第一电流电平I1/I2实施受控电流源，且可接通另一栅极部分122以实施第二较高电流电平I1/I2。图4的实例和其它交错实施例有利地交错栅极结构部分120a及120b以减少低电压硅晶体管102的自热。以下表1示出使用例如图4中示出的不同大小的三个FET部分的数字控制方案实例。
表1
图5示出包含半桥式电力转换系统或电路500的另一实施例，其包含第一GaN晶体管101a和第二GaN晶体管101b(例如，高和低侧)以及分别在开关电路100a及100b中的对应的第一驱动器IC 110a和第二驱动器IC 110b。集成电路110a和110b个别地包含过电压感测电路112、驱动器和过电压/过电流保护电路116以及如上文结合图1所描述的低电压硅第二晶体管102。输入电压VIN连接到第一开关电路100a的第一电路节点104a，且此输入电压提供到第一IC 110a的端子134和第一开关电路100a的第一晶体管101a的漏极D1。第一开关电路100a的第一晶体管101a传导漏极-源极电流I1a，且IC 110a的内部第二晶体管如上文所描述在第一、第二和第三模式中根据来自对应驱动器电路116的控制信号操作。第一驱动器IC 110a包含经连接以从电力转换控制电路502沿着线108a接收第一驱动控制信号DRVa的端子135，且如上文所描述在第一(例如，正常)模式中根据驱动信号DRVa选择性操作第一晶体管101a或内部第二晶体管102。
与第一开关电路100a相关联的第二电路节点106a从第一驱动器IC 110a的衬垫138连接到第二开关电路100b的第一电路节点104b以形成电力转换电路500中的开关节点。输出电感器L连接于开关节点106a、104b与负载504之间。在正常操作中，不存在任何过电压或过电流条件，第一开关电路100a和第二开关电路100b分别作为高和低侧开关操作以相对于电力转换器接地节点GND提供跨越负载504的DC输出电压VOUT。
第二开关电路100b作为低侧开关操作，且包含驱动器IC 110b和第一低侧晶体管101b，所述第一低侧晶体管的漏极D1连接到开关节点104b且源极S1连接到第二驱动器IC110b的衬垫131。晶体管101b如图所示传导漏极-源极电流I1b，且第二驱动器IC 110b包含驱动器电路116和如上文结合图1所描述的内部第二晶体管102。第二驱动器IC 110b的内部第二晶体管102的源极S2通过对应衬垫138和第二电路节点106b连接到接地节点GND，如5图所示。第二开关电路100b从控制电路502沿着线108b接收第二驱动信号DRVb。
在操作中在一个实例中，控制电路502产生驱动信号DRVa和DRVb以提供开关节点106a、104b到输入电压VIN或到接地GND的替代连接，其中驱动信号DRVa和DRVb的相对接通时间调节提供到负载的输出电压VOUT。控制电路502接收表示输出电压VOUT的反馈信号且以闭环方式选择性调整驱动信号DRVa和DRVb的脉宽调制(例如，接通时间)以调节输出电压VOUT。
参看图1、5和6，图示的驱动器IC 110包含内部过电压感测或检测电路112。图6示出实例过电压感测电路112以感测与连接的第一晶体管101相关联的过电压条件。在此实例中，在用于形成集成电路110的硅裸片的N与P区之间形成的硅P-N结的雪崩能力连同电阻器电路R1、R2一起用于检测与开关电路100及其第一晶体管101相关联的过电压条件。第一电阻器R1在第一晶体管101(例如，图1)的漏极(D1)连接到第一电路节点104，且第二电阻器R2连接于R1与N型掺杂区602之间。P型掺杂区600可使用半导体主体或晶片中的任何合适的半导体制造技术形成，例如硅晶片中的P型掺杂剂的植入。N型掺杂区602可形成为植入凹孔或其它N型掺杂区602，其与P型掺杂区600具有至少一个边界或结从而形成P-N结。
在操作中，当电压VD超过与硅P-N结600/602相关联的某一雪崩阈值时，硅裸片的雪崩行为通过结的对应二极管的反向偏置而造成传导。当此雪崩电流到达由R1和R2的电阻分压器电路值设定的某一阈值时，在接合R1和R2的节点处的电压将上升到高于阈值电平。在一个实例中，过电压感测电路112包含电平移位电路604，但在某些实施例中可省略此电路604。举例来说，如果集成电路110包含具有低侧衬底电流I_sub存取的高电压结，那么不需要电平移位电路604。电路112在此实例中还包含比较器电路606，其具有第一输入(-)以直接从接合R1和R2的节点或从表示接合第一电阻器R1和第二电阻器R2的节点的电压的介入电平移位电路604接收表示过电压的量值或量的感测信号OVM。第二比较器输入(+)经连接以接收阈值电压信号VTH。比较器606的输出递送过电压检测信号O-V以当感测信号超过阈值电压信号VTH时致使驱动器电路116在第二模式中操作。电路116在某些实例中根据过电压量值信号OVM使用模拟或数字控制以实施比例模拟或数字控制。
图7示出用于感测图1和5的集成电路110中的过电压的另一实例过电压感测电路112。此实例包含连接于较低电平供应电压(例如，上文在图1中描述的VDD)与节点702之间的变阻器700(例如，金属氧化物变阻器或MOV)。在其它实例中，变阻器700可被齐纳二极管(未图示)代替。在此实例中，过电压感测电路112不需要高电压连接，而是可连接到IC 110的供应电平(例如，VDD)。在此方面，闪电或过电压尖峰的其它源将反映在VDD供应电压上，且电路112使用此尖峰来检测与相关联开关电路100中的连接晶体管101的第一晶体管101相关联的过电压条件。如图7所示，电阻器R3连接于节点702与相关联共同连接COM之间，且VDD节点上的过量电压将通过变阻器或齐纳二极管700造成传导。此电流流过电阻器R3，且造成节点702上的电压上升。电路112在此实例中进一步包含比较器电路606，其具有第一输入(-)以接收表示节点702的电压的感测或过电压量值信号OVM，具有第二输入(+)以接收阈值电压信号VTH，且具有输出以递送过电压检测信号O-V以当感测信号超过阈值电压信号VTH时致使驱动器电路116在第二模式过电压中操作。
图8示出波形或曲线图800，其说明实例过电压波形802以及对应的模拟和数字低电压晶体管栅极控制曲线804和806以控制图1的开关电路100中的第二晶体管102。在此实例中，将第一晶体管101的漏极电压VD带到示出为经按比例缩放值1.0的峰或波峰，且曲线802随时间减小以用于根据ANSI IEEE C62.41-1991瞬态过电压抗干扰实验的组合波产生器CW G1.2/50电压浪涌测试波形。在某些实例中如上文所描述，驱动器电路116响应于与第一晶体管101相关联的检测到的过电压条件以使用模拟或数字控制来控制第二晶体管102。图8中的曲线804示出使用图1中的控制信号GC2的第二栅极源极电压Vgs2的模拟控制，其中驱动器电路116至少部分地根据曲线802中示出的过电压的量随时间调整所施加栅极控制信号GC2的振幅。图8中的阶梯曲线806说明经由在图1中的控制信号GC2a和GC2b的2位数字控制实施方案，其还根据曲线802中的过电压量随时间变化。多值或数字控制有利地减少振铃，因为过电压缓解较不突然。并且，数字控制提供承受第二晶体管102的阈值电压的过程变化率的较好能力。
图9示出实例半桥式开关电路900，其包含高侧氮化镓晶体管901和低侧氮化镓晶体管902，以及控制晶体管901和902的驱动器IC 910。在此实例中，晶体管901和902两者是GaN FET或其它HEMT，其在第一电路节点104a处的输入电压VIN与在第二电路节点106b处的电力转换器接地节点GND之间彼此串联耦合。低侧晶体管902在此实例中具有交错的两元件控制栅极。中心节点接合晶体管901和902以形成经连接以通过输出电感器L驱动负载904的切换节点。IC 910沿着线908a和908b经由IC衬垫935a和936b从电力转换电路控制器906接收第一驱动控制信号DRVa和第二驱动控制信号DRVb。IC 910如上文所描述在正常或第一模式中根据驱动信号DRVa和DRVb选择性操作晶体管901和902。并且，控制电路906在一个实例中以交替方式提供驱动信号DRVa和DRVb以实施第一晶体管901和第二晶体管902的高侧和低侧操作，以便以闭环方式调节提供到负载904的输出电压VOUT。IC 910包含用于连接到供应电压VDD的衬垫935，和共同连接衬垫937。并且，衬垫932将栅极控制信号递送到第一晶体管901的栅极G1，第一衬垫933a和第二衬垫933b将一或多个栅极控制信号提供到第二晶体管902的栅极G2，且衬垫931连接到接合第一晶体管901的源极S1、第二晶体管902的漏极D2和输出电感器L的切换节点。
IC 910还包含过电压感测电路，例如上文描述的电路112，以选择性检测与开关电路900相关联的过电压条件。在一个实例中，IC 910包含衬垫934，其连接到第一晶体管901的漏极D1以感测第一晶体管901的电压且选择性检测过电压条件是否存在。响应于检测到的过电压与开关电路900相关联，IC 910通过将对应栅极控制信号提供到输出衬垫933a和933b而接通一对栅极控制端子中的一个或两个，来控制低侧晶体管902以作为电流源或电流箝位而操作。在操作中，这致使第二晶体管902响应于开关电路900中的检测到的或感测到的过电压或过电流条件而在第二模式(过电压)中和/或在第三模式(过电流)中作为受控电流源操作。以此方式，IC 910大体上如上文结合图2所描述操作以提供多模式操作，其中通过与上部或第一晶体管901成共源共栅配置作为受控电流源的第二晶体管902的操作提供过电压和/或过电流保护。
在权利要求书的范围内，对所描述实施例的修改是可能的，并且其它实施例是可能的。

Claims (21)

1.一种电路，其包括：
第一晶体管，其包含与第一电路节点耦合的第一漏极端子、第一源极端子和第一控制端子；
电流源电路，其耦合于所述第一源极端子与第二电路节点之间；以及
驱动器电路，其在第一模式中操作以将第一控制电压信号递送到所述第一控制端子，且在第二模式中响应于检测到的与所述第一晶体管相关联的过电压条件而操作以控制所述电流源电路从所述第一源极端子到所述第二电路节点传导汇点电流，以影响所述第一源极端子与所述第一控制端子之间的控制电压以至少部分地接通所述第一晶体管。
2.根据权利要求1所述的电路，其中所述第一晶体管是氮化镓GaN场效应晶体管FET。
3.根据权利要求1所述的电路，其中所述电流源电路包含第二晶体管，所述第二晶体管包含：
第二漏极端子，其与所述第一源极端子耦合，
第二源极端子，其与所述第二电路节点耦合，以及
第二控制端子；且
其中所述驱动器电路在所述第二模式中操作以将第二控制电压信号递送到所述第二控制端子以接通所述第二晶体管以从所述第一源极端子到所述第二电路节点传导所述汇点电流，以限制在所述第一晶体管中流动的第一电流。
4.根据权利要求3所述的电路，其中所述驱动器电路在所述第二模式中操作以根据与所述第一晶体管相关联的过电压的量将所述第二控制电压信号提供到所述第二控制端子。
5.根据权利要求3所述的电路，其中所述第二晶体管包含多个第二控制端子；且其中所述驱动器电路在所述第二模式中操作以使用数字控制将多个第二控制电压信号提供到所述第二控制端子以根据与所述第一晶体管相关联的过电压的量接通所述第二晶体管，以接通所述第二晶体管的一或多个子区段。
6.根据权利要求3所述的电路，其中所述驱动器电路和所述第二晶体管制造于硅裸片中，且其中所述第一晶体管使用氮化镓GaN制造于第二裸片中。
7.根据权利要求6所述的电路，其中所述硅裸片包含过电压感测电路以递送过电压检测信号，以响应于检测到与所述第一晶体管相关联的所述过电压条件而致使所述驱动器电路在所述第二模式中操作。
8.根据权利要求7所述的电路，其中所述过电压感测电路包含：
所述硅裸片的硅衬底的P型掺杂区；
N型掺杂区，其由所述硅裸片的所述衬底的所述P型掺杂区至少部分地包围；
第一和第二电阻器，其彼此串联连接于所述第一电路节点与所述N型掺杂区之间；
比较器电路，其包含第一输入以接收表示接合所述第一和第二电阻器的节点的电压的感测信号，包含第二输入以接收阈值电压信号，且包含输出以递送所述过电压检测信号以当所述感测信号超过所述阈值电压信号时致使所述驱动器电路在所述第二模式中操作。
9.根据权利要求7所述的电路，其中所述过电压感测电路包含：
变阻器或齐纳二极管，其耦合于所述硅裸片的第一电压节点与中间节点之间；
电阻器，其耦合于所述中间节点与所述硅裸片的第二电压节点之间；以及
比较器电路，其包含第一输入以接收表示所述中间节点的电压的感测信号，包含第二输入以接收阈值电压信号，且包含输出以递送所述过电压检测信号以当所述感测信号超过所述阈值电压信号时致使所述驱动器电路在所述第二模式中操作。
10.根据权利要求7所述的电路，其中所述过电压感测电路、所述驱动器电路、所述第二晶体管和所述第一晶体管是以单片方式制造。
11.根据权利要求3所述的电路，其中所述驱动器电路在所述第二模式中操作以将所述第二控制电压信号递送到所述第二控制端子以在饱和模式中操作所述第二晶体管。
12.根据权利要求3所述的电路，其中所述驱动器电路在第三模式中响应于检测到的与所述第一晶体管相关联的过电流条件而操作以将第二控制电压信号递送到所述第二控制端子以在饱和模式中操作所述第二晶体管，以从所述第一源极端子到所述第二电路节点传导所述汇点电流以限制在所述第一晶体管中流动的第一电流。
13.根据权利要求1所述的电路，其中所述驱动器电路在第三模式中响应于检测到的与所述第一晶体管相关联的过电流条件而操作以控制所述电流源电路以从所述第一源极端子到所述第二电路节点传导汇点电流以限制在所述第一晶体管中流动的第一电流。
14.一种操作开关电路的方法，所述开关电路包含连接到第一电路节点的第一晶体管以及连接于所述第一晶体管与第二电路节点之间的电流源，所述方法包括：
在第一模式中，根据驱动信号将第一控制电压信号递送到所述第一晶体管；
在所述第一模式中，控制所述电流源以在所述第一晶体管与所述第二电路节点之间提供低阻抗；
在第二模式中，响应于检测到与所述第一晶体管相关联的过电压条件，控制所述电流源以从所述第一晶体管到所述第二电路节点传导汇点电流以至少部分地接通所述第一晶体管。
15.根据权利要求14所述的方法，其进一步包括，在所述第二模式中，根据与所述第一晶体管相关联的过电压的量控制所述电流源。
16.根据权利要求14所述的方法，其进一步包括，在所述第二模式中，以数字方式控制所述电流源以接通第二晶体管的一或多个子区段。
17.根据权利要求14所述的方法，其进一步包括，在第三模式中，响应于检测到与所述第一晶体管相关联的过电流条件，控制所述电流源以从所述第一晶体管到所述第二电路节点传导所述汇点电流以限制在所述第一晶体管中流动的第一电流。
18.一种用以控制开关电路的集成电路，所述集成电路包括：
第一衬垫，其用以与所述开关电路的第一晶体管的第一源极端子电耦合；
第二衬垫，其用以将第一控制电压信号递送到所述第一晶体管的第一控制端子；
过电压感测电路，其用以响应于检测到与所述第一晶体管相关联的过电压条件而递送过电压检测信号；以及
驱动器电路，其在第一模式中操作以将所述第一控制电压信号递送到所述第二衬垫以控制所述第一晶体管，且在第二模式中响应于所述过电压检测信号而操作以控制电流源电路以从所述第一源极端子传导汇点电流以影响所述第一衬垫与所述第二衬垫之间的控制电压以至少部分地接通所述第一晶体管。
19.根据权利要求18所述的集成电路，其中所述电流源电路包含形成于所述集成电路中的第二晶体管，所述第二晶体管包含与所述第一衬垫耦合的第二漏极端子以及第二控制端子；且
其中所述驱动器电路在所述第二模式中操作以将第二控制电压信号递送到所述第二控制端子以接通所述第二晶体管，以从所述第一源极端子传导所述汇点电流以限制在所述第一晶体管中流动的第一电流。
20.根据权利要求18所述的集成电路，其中所述过电压感测电路包含：
所述集成电路的硅衬底的P型掺杂区；
N型掺杂区，其由所述集成电路的所述衬底的所述P型掺杂区至少部分地包围；
第一和第二电阻器，其彼此串联连接于所述第二衬垫与所述N型掺杂区之间；
比较器电路，其包含第一输入以接收表示接合所述第一和第二电阻器的节点的电压的感测信号，包含第二输入以接收阈值电压信号，且包含输出以递送所述过电压检测信号以当所述感测信号超过所述阈值电压信号时致使所述驱动器电路在所述第二模式中操作。
21.根据权利要求18所述的集成电路，其中所述过电压感测电路包含：
变阻器或齐纳二极管，其耦合于所述集成电路的第一电压节点与中间节点之间；
电阻器，其耦合于所述中间节点与所述集成电路的第二电压节点之间；以及
比较器电路，其包含第一输入以接收表示所述中间节点的电压的感测信号，包含第二输入以接收阈值电压信号，且包含输出以递送所述过电压检测信号以当所述感测信号超过所述阈值电压信号时致使所述驱动器电路在所述第二模式中操作。
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