JP7172005B2 - 窒化ガリウムデバイスに対する過電圧保護及び短絡回路耐性 - Google Patents

Description

本願は、全般的に、スイッチ回路、及びスイッチングデバイスに対する過電圧保護に関する。

高電子移動度トランジスタ（ＨＥＭＴ）は、低いオン状態抵抗（例えば、ＲＤＳＯＮ）に起因し、高効率スイッチング電源、アンプ、及び他のスイッチ回路に対する魅力ある解決策になってきている。従来のシリコンスイッチングトランジスタに比べ、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、炭化珪素（ＳｉＣ）、及び他のＨＥＭＴは、特に高周波数で、電力回路における、より高い出力電力、より小型のサイズ、及び高い効率を約束する。しかしながら、これらの技術は、開発の早期段階にあり、概して、シリコン解決策に取って代わってはいない。ＧａＮトランジスタは高電圧電力変換応用例に対して良好に適応するが、現在のＧａＮトランジスタが、多くのシリコン電力ＦＥＴに見合った固有のアバランシェ性能を有さないので、バイアスによるブレークダウンの際に損傷を受け易い。更に、幾つかのシリコンＦＥＴも固有のアバランシェ性能を有さない。また、多くのスイッチ回路応用例は、短絡回路状況に耐える能力を必要とし、現在のＧａＮ作製技法は充分な短絡回路耐性能力を提供しない。ＧａＮ又は低固有アバランシェ性能シリコントランジスタを組み込む１つの技法は、過剰なブレークダウン電圧マージンを備えるデバイスを過大に設計して、トランジスタがブレークダウンに駆動されることがないようにすることである。このアプローチは、コストがかさみ、システムを、さもなければシリコンスイッチ設計を用いてクランプされているはずの過剰な電圧に晒し得る。

説明される例示のスイッチ回路は、ドライバ、窒化ガリウム又は他のトランジスタと結合される電流源回路、及び駆動回路を含む。第１のモードにおいて、駆動回路は、制御電圧信号を第１のトランジスタに送出する。第２のモードにおいて、第１のトランジスタに関連する検出された過電圧状況に応答して、駆動回路は、第１のトランジスタをオンにするために第１のトランジスタからシンク電流を導通させるように電流源回路を制御する。電流源は、制御された方式で過電圧状況の放電を促進する。或る例において、ドライバは、検出された過電流状況に応答して、第１のトランジスタに対して恒久的な損傷を与えることなくスイッチ回路の短絡回路耐性能力を可能にするために、第１のトランジスタにおける電流を制限するために、第１のトランジスタから電流を導通させるように電流源を制御するように動作する。或る例において、電流源は、カスコード構成で第１のトランジスタと結合される第２のトランジスタである。或る例において、第２のトランジスタは、駆動回路及び過電圧検知回路とともにシリコンダイ内に作製される。他の例において、第２のトランジスタは第１のトランジスとともにモノリシックに作製されてもよく、或いは、
第１及び第２のトランジスタが駆動回路とモノリシックに統合され得る。第２のモードにおいて、ドライバは、第１のトランジスタを少なくとも部分的にオンにするために、第１のトランジスタからシンク電流を導通させるため及びカスコード構成の第１のトランジスタのゲートソース制御電圧に影響を与えるために、飽和モードにおいて第２のトランジスタを動作させるように制御電圧信号を提供する。或る例において、駆動回路は、過電圧状況に応答して、第２のトランジスタのアナログ又はデジタル制御を実装し、第２のトランジスタは、第１のトランジスタに関連する過電圧の量に従って制御される。説明される例は、過電圧及び短絡回路耐性能力を提供しつつ、高効率システムに対するＧａＮ又は他のトランジスタスイッチの使用を促進するように、ハーフブリッジ又は他のハイサイド／ローサイド電力変換構成で用いられ得る。

窒化ガリウム高電子移動度トランジスタと、ドライバ及び低電圧シリコントランジスタを含む集積回路とを含むスイッチ回路の概略図である。

図１の集積回路に実装されるスイッチ回路を制御するためのプロセスのフローチャートである。

図１の集積回路における低電圧シリコントランジスタの動作を図示する出力特性図である。

デジタル制御を提供するインターリーブされたマルチゲート構成を備える、例示の低電圧シリコントランジスタの簡略化された部分平面図である。

過電圧及び過電流保護を備えるＤＣ－ＤＣ電力コンバータを形成するハイサイド及びローサイド窒化ガリウムトランジスタ及び対応するドライバ集積回路を用いるハーフブリッジ電力回路の概略図である。

図１の集積回路において過電圧状況を検知するための回路の部分概略図である。

図１の集積回路において過電圧を検知するための別の例示の回路の部分概略図である。

図１のスイッチ回路における低電圧シリコントランジスタに対する例示の過電圧波形及び対応するアナログ及びデジタルゲート制御曲線を示す波形図である。

ハイサイド及びローサイド窒化ガリウムトランジスタと、ローサイドトランジスタを過電圧及び過電流保護のために用いるためのドライバ集積回路とを含む、例示のハーフブリッジスイッチ回路の概略図である。

図において、類似の参照番号は一貫して類似の要素を示し、種々の特徴は必ずしも寸法通りではない。本明細書において、用語「含む（ｉｎｃｌｕｄｉｎｇ， ｉｎｃｌｕｄｅｓ）」、「有する（ｈａｖｉｎｇ， ｈａｓ）」、「備えて（ｗｉｔｈ）」、又はそれらの変形は、用語「含む（ｃｏｍｐｒｉｓｉｎｇ）」と同様に包括的であり、従って「含むがそれに限定されない」という意味に解釈されるべきである。また、「結合する（ｃｏｕｐｌｅ）」は、間接的又は直接的な電気的接続又はそれらの組み合わせを含む。例えば、第１のデバイスが第２のデバイスに結合するか又は結合される場合、その接続は、直接的な電気的接続を介してもよく、又は１つ又は複数の介在デバイス及び接続を介して間接的に接続されてもよい。

図１は、第１の回路ノード１０４（例えば、供給電圧ノード）と第２の回路ノード１０６（例えば、接地ノードＧＮＤ、又はハイサイド構成におけるスイッチされたノード）との間でスイッチ回路を形成するように第２のトランジスタ１０２と直列に結合される第１のトランジスタ１０１を含むスイッチ回路１００を示す。一例において、第１のトランジスタ１０１は、窒化ガリウムトランジスタ（例えば、ＧａＮ、ＡｌＧａＮ等）である。他の例において、第１のトランジスタ１０１は、シリコン（Ｓｉ）炭化珪素（ＳｉＣ）トランジスタ、又は他のＦＥＴであり得る。この例において、第２のトランジスタ１０２は、過電圧及び／又は過電流状況の検出に応答して、シンク電流１２を第１のトランジスタ１０１から第２の回路ノード１０６に選択的に導通させるための電流源を提供する低電圧シリコントランジスタであり得る。図示される例において、第２のトランジスタ１０２を含む電流源は、過電圧検知回路１１２及びドライバ回路１１６とともに集積回路（ＩＣ）１１０内に作製される。ドライバ回路１１６は、第１及び第２のトランジスタ１０１及び１０２を、通常のスイッチング動作、及び過電圧及び／又は過電流状況に対する保護に備えるように、複数モードにおいて動作させる。他の例において、第２のトランジスタ１０２及びドライバ回路１１６は、第１のトランジスタ１０１の基板と同じ基板上にモノリシックに作製され得、例えば、全てのトランジスタがＳｉ、ＧａＮ、又はＳｉＣである。一例において、ドライバ回路１１６は、第１のモード（例えば、ＮＯＲＭＡＬモード）において、第１のトランジスタ１０１に関連する検出された過電圧状況に応答して第２のモード（ＯＶＥＲＶＯＬＴＡＧＥ）において、及び、スイッチング回路１００において検出された過電流状況に応答して第３のモード（ＯＶＥＲＣＵＲＲＥＮＴ）において動作する。一例において、過電圧検知回路１１２は、第１の回路ノード１０４の電圧を検知し、検知された電圧が閾値レベルを超えるとき、ドライバ回路１１６への入力としてライン１１４上に過電圧検出信号Ｏ－Ｖを選択的に提供する。過電圧検出信号Ｏ－Ｖは、検出された過電圧状況に応答して、ドライバ回路１１６を第２のモードで動作させる。ドライバ回路１１６は、これ以降に更に詳細に説明するように、第１の回路ノード１０４と第２の回路ノード１０６との間で電流源を第１のトランジスタ１０１と直列に実装するための第２のトランジスタ１０２の選択的動作によって過電圧／過電流保護を実装する。

スイッチ回路１００は、一例において、第１のトランジスタ１０１を形成するためのＧａＮダイと、ドライバ回路１１６、過電圧検知回路１１２、及び第２のトランジスタ１０２を含む電流源を含むＩＣ１１０を形成するためのシリコンダイとを含む、デュアルダイ構成要素であり得る。スイッチ回路１００は、第１の回路ノード１０４及び第２の回路ノード１０６に対する適切な電気的接続、及び外部コントローラ（図示されない）から駆動信号ＤＲＶを受信するための駆動回路要素１１６への駆動信号入力１０８を備える単一のデュアルダイ製品であり得る。他の実装において、ドライバＩＣ１１０は、接続されるＨＥＭＴトランジスタ１０１とともに用いるための個別の製品であり得る。ＩＣ１１０は、外部回路との電気的相互接続のため複数のパッド又はピンを有する。ＩＣ１１０は、一例において、第１のトランジスタ１０１の第１のソース端子Ｓ１との電気的結合（例えば、直接的又は間接的な電気的接続）のための第１のピン又はパッド１３１を含み、第２のパッド１３２が、第１のゲート制御電圧信号ＧＣ１を駆動回路１１６の出力１１８から第１のトランジスタ１０１の第１のゲート制御端子Ｇ１に搬送する。ＩＣ１１０はまた、第１のトランジスタ１０１のドレイン端子Ｄ１への電気的接続、及び第１のスイッチ回路ノード１０４への電気的接続を可能にするパッド１３４を含む。この例において、ＩＣ１１０は、駆動回路１１６に外部回路からの駆動信号ＤＲＶを受信させるパッド１３５を含み、ＩＣ１１０は、供給電圧ＶＤＤへの接続のための正の供給電圧パッド１３６、及び供給基準ノードＣＯＭへの接続のための共通接続パッド１３７を含む。また、ＩＣ１１０はスイッチ回路接地ノード１０６（ＧＮＤ）への接続のためのパッド１３８を含む。別の例において、ＩＣ１１０は、特に、単一ダイチップを形成するための高電圧シリコン、ＧａＮ、又はＳｉＣ ＩＣプロセスにおいて、第１のトランジスタ１０１をモノリシックに含み得る。

スイッチ回路１００は、電力変換システムを実装するために、ハーフ又はフルブリッジスイッチング回路、多相インバータ等の任意の適切な電力電子回路要素において構成され得る。一例において、これ以降に説明する図５において図示されるように、スイッチ回路１００のペアが互いに直列に接続され得、負荷を駆動するためＤＣ－ＤＣコンバータ回路又はハーフブリッジコンバータを形成するためにインダクタと組み合わせて、スイッチ回路１００を接合するスイッチングノードを備える。そのようなスイッチ回路１００の各々のための駆動信号入力１０８には、ＤＣ－ＤＣ変換を提供するために、対応するハイサイド又はローサイドスイッチングに対するパルス幅変調制御信号ＤＲＶが提供され得る。他の例において、複数のスイッチ回路１００が相互接続されて、単相又は多相インバータを形成し、個々のスイッチ回路１００に提供される対応するパルス幅変調ＤＲＶ信号によってＡＣ負荷を駆動するようにし得る。

図１において、第１のトランジスタ１０１は、第１の回路ノード１０４に接続される第１のドレイン端子Ｄ１、ＩＣ１１０の第１のパッド１３１を介して第２のトランジスタ１０２に接続される第１のソース端子ＳＩ、及びＩＣパッド１３２を介して駆動回路１１６から第１のゲート制御信号ＧＣ１を受信するために接続される第１の制御端子（例えば、ゲート）Ｇ１を備えるＧａＮ電界効果トランジスタ（ＦＥＴ）である。駆動回路１１６は、一例において、第１のトランジスタ１０１の制御されたスイッチングに対して、第１の（例えば、ＮＯＲＭＡＬ）モードで入力１０８において受信したＤＲＶ信号に従って制御信号ＧＣ１を提供する。或る実装において、駆動回路１１６は、第２の（例えば、ＯＶＥＲＶＯＬＴＡＧＥ）モードでＤＲＶ信号に従ってＧＣ１信号を提供し続ける。他の実装において、駆動回路１１６は、第２のモードで、第１のゲート端子Ｇ１の電圧を定電圧（例えば、０Ｖ）に設定するために信号ＧＣ１を提供する。一例において、駆動回路１１６は、第１のトランジスタ１０１に関連する検出された過電圧状況に応答して第２のモードで、シンク電流Ｉ２を第１のソース端子Ｓ１から第２の回路ノード１０６に導通させるための電流源として動作させるように、第２のトランジスタ１０２を飽和モードで制御するように動作する。第１のソース端子Ｓ１から電流Ｉ２をシンクする電流源１０２の制御された動作は、第１のトランジスタ１０１に、第１のトランジスタ１０１に流れる電流Ｉ１を電流源トランジスタ１０２に流れる電流Ｉ２に合致させるように制御するように第１のゲートソース電圧Ｖｇｓ１を自己調節させる。このように、電流源トランジスタ１０２の制御された動作は、ゲートソース制御電圧Ｖｇｓ１に影響を与えて、第１のトランジスタ１０１を少なくとも部分的にオンにする。

他の例において、駆動回路１１６は、第１のモードでＤＲＶ信号に従って、１つ又は複数の第２の制御電圧信号ＧＣ２（例えば、図１の例におけるＧＣ２ａ及びＧＣ２ｂ）を、対応するライン１２０ａ及び１２０ｂに沿って第２のトランジスタ１０２に提供し、一方、スイッチ回路１００の通常のスイッチング動作の間、第１のトランジスタ１０１のゲートＧ１において定電圧を提供するためＧＣ１信号を保持する。これに関して、第１及び第２のトランジスタ１０２は、第１の（例えば、ＮＯＲＭＡＬ）動作モードの間、セーフティカスコード構成として又は従来のカスコード組み合わせとして動作され得る。

この例において、第２のトランジスタ１０２は、制御された電流源を第１のトランジスタ１０１と直列に実装するためにＩＣ１１０のシリコンダイ内に形成される低電圧シリコンＦＥＴトランジスタである。この例において、第２のトランジスタ１０２は、第１のソース端子Ｓ１に結合される第２のドレイン端子Ｄ２、第２の回路ノード１０６に結合される第２のソース端子Ｓ２、及び１つ又は複数の第２の制御端子（例えば、ゲート端子）Ｇ２を含む。第２のドレイン端子Ｄ２は、ライン１２４及び第１のパッド１３１を介して、第１のトランジスタ１０１のソース端子Ｓ１に結合される。駆動回路１１６は、スイッチ回路１００に関連する短絡回路状況を検出するために、第１のトランジスタ１０１のソースＳ１を第２のトランジスタ１０２のドレインＤ２に接続する浮動ノード１２４に接続される。

第２及び第３のモードにおいて、駆動回路１１６は、第１のトランジスタ１０１に流れる電流Ｉ１を制限するために、シンク電流Ｉ２を第１のソース端子Ｓ１から第２の回路ノード１０６に導通させるため、第２のトランジスタ１０２をオンにするために第２の制御電圧信号ＧＣ２をゲートＧ２に送出する。或る例において、駆動回路１１６は、第１のトランジスタ１０１に関連する過電圧の量に従って制御電圧信号ＧＣ２を提供する。例えば、駆動回路１１６は、第２のモードにおいて、単一の信号ＧＣ２を、第１のトランジスタ１０１に関連する過電圧の量に従って制御される振幅を備えるアナログ電圧信号として、第２のトランジスタ１０２の単一のゲートに提供し得る。他の例において、複数の第２のトランジスタ１０２が、第１のトランジスタ１０１と第２の回路ノード１０６との間で、互いに並列に接続され得、駆動回路１１６は、シンク電流Ｉ２を設定するためのデジタル制御を実装するために、個々のゲート制御信号を第２のトランジスタ１０２のゲート制御端子に提供する。他の例において、図２に関連してこれ以降に説明するように、第２のトランジスタ１０２は複数のゲート制御構造を含み、これらの複数のゲート制御構造は、熱的熱拡散改善のため、或る実装において互いにインターリーブされ得る。そのような例において、駆動回路１１６は、第１のトランジスタ１０１に関連する過電圧の量に従ってシンク電流Ｉ２のデジタル制御を実装するために、個別の制御信号（例えば、図１におけるＧＣ２ａ及びＧＣ２ｂ、図４におけるＧＣ２ａ、ＧＣ２ｂ、及びＧＣ２ｃ）を提供する。或る実施例において、駆動回路１１６は、第２のトランジスタ１０２のオン状態インピーダンス（例えば、ＲＤＳＯＮ）を通常動作に対して低値に設定するために、第１の動作モードの間、第２のトランジスタ１０２を線形モードで動作させ、スイッチ回路１００における過電圧及び／又は過電流状況に対処するために第２及び第３の動作モードで電流源を実装するために、第２のトランジスタ（又は複数のトランジスタ）１０２を飽和モードで動作させる。

図２及び図３を参照すると、図２は、一例において、ＩＣ１１０に実装され得るスイッチ回路を動作させるためのプロセス及び方法２００を図示し、図３は第２のトランジスタ１０２の線形及び飽和領域動作を示す曲線３０１～３０６を含むグラフ３００を図示する。１つの可能な実装において、図１のドライバ及び過電圧／過電流保護回路１１６は、図２のプロセス２００を実装するために、プログラム可能又はプログラム可能ではない、適切なロジックを含む。

２０２において、通常モード動作は第１のモードで実装され、駆動回路１１６は、ＤＲＶ信号に従って第１のトランジスタ（例えば、ＧａＮ）を制御するために、信号ＧＣ１を送出する。この例において、駆動回路１１６は、Ｖｇｓ２を相対的に高い第１の所定の値に設定するために、第２の制御信号ＧＣ２を提供する。一実施例において、所定の値は、第１のトランジスタ１０１と第２の回路ノード１０６との間に低インピーダンスを提供するように、最小又は相対的に低いＲＤＳＯＮを提供するために、第２のトランジスタ１０２（Ｓｉ ＦＥＴ）を線形領域において駆動するように設定される。これは、通常動作における第２のトランジスタ１０２の電力消費を最小化し、それによって、スイッチ回路１００の高効率動作を促進する。この例において、第１のトランジスタ１０１は、ＤＲＶ信号に従って回路スイッチとして動作し、回路ノード１０４と回路ノード１０６との間のスイッチ回路電圧降下の大部分は、スイッチ１０１がオフのときに第１のトランジスタ１０１を横切る。従って、或る例において、第２のトランジスタ１０２は低電圧シリコントランジスタであり得、第１のトランジスタ１０１は、スイッチ回路１０１が用いられる電力変換システム又は他のホストシステムの予期される動作電圧及び電流に適応するように設計される。

第１の（ＮＯＲＭＡＬ）モードにおける別の例では、２０２において、駆動回路１１６は、第１のトランジスタゲートＧ１を接地させるため（又はゲートＧ１の電圧を、その電源又は図１におけるスイッチングノード１３１を基準にする等、別の定電圧に設定するため）制御信号ＧＣ１を提供し、回路１１６は、ＤＲＶ信号に従って第２のトランジスタ１０２を制御するために制御信号ＧＣ２を提供する。

２０４において、過電圧状況が検知又は検出されたか否かに関する判断がなされる。一例において、過電圧検知回路１１２は、第１の回路ノード１０４（例えば、第１のトランジスタ１０１のドレインＤ１）において電圧を測定又は検知し、図２における２０４において、ノード１０４における電圧を閾値電圧（図示されない）と比較する。例えば、過電圧検知回路１１２は、一例において、第１のトランジスタ１０１を横切る電圧が閾値より大きいか否かを判定する。過電圧状況が存在しない（２０４においてＮＯである）場合、駆動回路１１６は過電流状況が検出されたか否かを２０８において判定する。過電圧又は過電流状況が検出されない（２０４及び２０８においてＮＯである）場合、駆動回路１１６は、上述したように２０２において通常動作を継続する。

第１のトランジスタ１０１に関連する過電圧状況が検出された（２０４においてＹＥＳである）場合、駆動回路１１６は、２０６において第２のモードで動作する。一例において、検知回路１１２からの過電圧検出信号Ｏ－Ｖに応答して、駆動回路１１６は、トランジスタ１０２に非ゼロのシンク電流Ｉ２を第１のトランジスタ１０１から第２の回路ノード１０６に導通させるために、２０６において、信号ＧＣ２を提供することによって電流源を制御する。この制御されたシンク電流Ｉ２は、電圧Ｖｇｓ１に影響を与え、第１のトランジスタ１０１を少なくとも部分的にオンにする。２０６における一例において、駆動回路１１６は、アナログ又はデジタル制御を用いて、第１のトランジスタ１０１に関連する過電圧の量に従ってトランジスタ電流源１０２を制御する。一例において、駆動回路１１６は、２０６において、第１のトランジスタ１０１を制御するために信号ＧＣ１を介してゲート電圧をゼロ又は別の定電圧に設定する。他の例において、駆動回路１１６は、第２のモードにおいてＤＲＶ信号に従ってゲート制御信号ＧＣ１を送出することを継続する。

図３において、グラフ３００は、第２のトランジスタ１０２の動作のための、線形及び飽和モード又は領域における異なるゲートソース電圧Ｖｇｓ２に対応する曲線３０１～３０６を示す。或る例において、駆動回路１１６は、２０２において、第１のモードにおいて線形領域におけるトランジスタ１０２のゲートソース電圧Ｖｇｓ２を、所望の低いオン状態抵抗（例えば、低ＲＤＳＯＮ）に従って設定された第１の所定の値で制御するために、１つ又は複数のゲート制御信号ＧＣ２を提供する。例えば、第１の通常モード動作において駆動回路１１６は、図３の線形領域においてかなり高い傾斜を有する相対的に低いドレイン－ソース電圧ＶＤ２Ｓ２で曲線３０６に対応するゲートソースを提供し得、一方、第１のトランジスタ１０１（図１）はＤＲＶ信号に従って動作される。曲線３０５、３０４、３０３、３０２、及び３０１は、トランジスタ１０２の順次低くなるゲートソース電圧Ｖｇｓ２に対応する。検出された過電圧状況に応答して、第２のモードにおいて、駆動回路１１６（一例において）は、第２のトランジスタ１０２を曲線３０３に沿って飽和領域において一層低いゲートソース電圧（例えば、Ｖｇｓ２）で動作させるために、第２のゲート制御信号ＧＣ２を低下させる。飽和領域における第２のモードでの動作は、有利にも、第２のトランジスタ１０２を、第１のトランジスタ１０１のソースＳ１から電流Ｉ２をシンクするための電流源として制御する。これは過電圧状況の放電を促進し、その際、シンク電流Ｉ２が第１のトランジスタゲートソース電圧Ｖｇｓ１に影響し、第１のトランジスタ１０１に、同量の電流（例えば、Ｉ１はＩ２にほぼ等しい）を導通させるようにその動作を自己調節させる。このようにして、駆動回路１１６は、第２のトランジスタ１０２のゲート電圧を、飽和領域における所望のオン電流Ｉ２に対応する一層低い第２の所定の電圧に設定することによって、過電圧放電電流の量を制御する。

図２におけるプロセス２００に戻ると、駆動回路１１６は、２０４において、過電圧検知回路１１２からの過電圧検出信号Ｏ－Ｖの監視を継続し、過電圧状況が残存する間、第２のモードで動作し続ける。過電圧状況がクリアされると（２０４においてＮＯであると）、過電圧検知回路１１２は信号Ｏ－Ｖをシャットダウンし、駆動回路１１６は、２０８において、過電流状況が検出されるか否かを判定する。一例において、駆動回路１１６は、ノード１０４及び１２４における電圧を比較して、スイッチ回路１００における過電流状況を示す短絡回路状況が検出されたか否かを判定する。別の例において、ノード１２４とノード１３８との間の電圧が比較される。一例において、この判定は、電流Ｉ１が図３のグラフに示される閾値電流ＩＴＨを超えるか否かを判定することに対応する。そうでない（２０８においてＮＯである）場合、プロセス２００は、上述のように２０２において、第１のモードにおける通常動作に戻る。

過電流状況が検出された（２０８においてＹＥＳである）場合、駆動回路１１６は、第３の（例えば、ＯＶＥＲＣＵＲＲＥＮＴ）モードにおける動作を開始する。一例において、駆動回路１１６は、２１０において、第１のトランジスタ１０１のゲート電圧をゼロ又は他の定電圧に設定する。他の例において、駆動回路１１６は、２１０において、ＤＲＶ信号に従って第１のトランジスタ１０１のゲート電圧の制御を継続する。第３のモードにおいて、駆動回路１１６は、第２のトランジスタゲートソース電圧Ｖｇｓ２を、トランジスタ１０２を飽和モード又は領域において動作させるための低い第３の所定の電圧に制御する。選択されたゲートソース電圧は、１つの実装において、閾値レベルＩＴＨを僅かに上回って曲線３０５に沿うなど、所望の電流限界に対応する。或る実装において、駆動回路１１６は、２１０において、所定の時間（例えば、１０μｓ）動作を維持し、その後、２１２において、トランジスタ１０１及び１０２両方をオフにすることによってスイッチ回路をシャットダウンする。他の実装において、駆動回路１１６は、２０８において、過電流状況の有無の監視を継続する。

過電流状況がクリアされた（２０８においてＮＯである）場合、駆動回路１１６は、上述のように２０２において通常動作に戻る。このようにして、駆動回路１１６は、過電圧状況が存在しないときに、短絡回路状況の検出に対応する、閾値ＩＴＨを超えるスイッチ回路電流を検出する。検出された過電流状況に応答して、駆動回路１１６は、スイッチ回路をカスコード構成で動作させるために、第２のトランジスタ１０２を飽和領域において動作させることによって、スイッチ回路１００を所定の最大電流でクランプする。駆動回路１１６は、過電流状況のクリアリングの可能性を許容するために、或る時間、この最大電流動作を維持し得る。或いは、駆動回路１１６は、所定の時間の後、スイッチ回路１００をシャットダウンし得る。ＩＣ１１０は、このように、任意の所望の短絡回路耐性定格を満たすようにＧａＮ又は他のＨＥＭＴスイッチングトランジスタ１０１を用いて、スイッチ回路１００に対する過電流保護を実装し、また、過電圧状況におけるトランジスタ１０１を保護するためにアバランシェ動作を提供して、所与の応用例に対して適したアバランシェ挙動及び短絡回路耐性能力を本来は提供しないスイッチングトランジスタ１０１の使用を促進する。

また、図４を参照すると、一例において、第２のトランジスタ１０２は、駆動回路１１６によるデジタル制御を可能にするマルチゲート構成を備えるシリコンＦＥＴである。図４は、ドレイン構造Ｄ２及びソース構造Ｓ２がシリコンダイ又はウエハ内に形成され、第１から第３の導電ゲート構造１２０ａ、１２０ｂ、及び１２０ｃが、ドレインＤ２とソースＳ２のフィンガー間のチャネル領域に重なるインターリーブされたゲート構造Ｇ２を形成する、簡略化された平面図を示す。この例において、駆動回路１１６は、それぞれ、第１のゲート制御信号ＧＣ２ａ、第２のゲート制御信号ＧＣ２ｂ、及び第３のゲート制御信号ＧＣ２ｃをゲート構造１２０ａ、１２０ｂ、及び１２０ｃに提供し、駆動回路１１６はゲート構造１２０に印加された電圧を個別に制御する。駆動回路１１６は、一例において、ゲート構造１２０ａ～１２０ｃの各々に印加される電圧のアナログ制御を個別に実装し、ゲート制御信号ＧＣ２ａ、ＧＣ２ｂ、及びＧＣ２ｃを、第２の動作モードにおいて検出された過電圧の量に少なくとも部分的に基づいた個々の電圧で提供する。別の例において、駆動回路１１６は、ゲート制御信号ＧＣ２ａ、ＧＣ２ｂ、及びＧＣ２ｃを所定の電圧で提供し、デジタル制御を実装するために、ゲート構造１２０ａ及び１２０ｂを個別に、いずれも駆動しない、一方だけ駆動、又は両方を駆動し、その際、第２のモードにおける第１のトランジスタ１０１に関連する検出された過電圧の量に少なくとも部分的に従って第２のトランジスタ１０２の動作を制御するようにマルチゲート構造１２０のデジタル又はバイナリアクチュエーションが実装される。駆動回路１１６は、所与のゲート電圧に対して第２のトランジスタ１０２の飽和電流を制御するために、第２のトランジスタ１０２の一部を選択的にオンにする又はオフにするようにデジタル制御を実装し得る。例えば、駆動回路１１６は、第１の電流レベルＩ１／Ｉ２における制御された電流源を実装するためにスイッチ回路１００の動作を制御するためにゲート部分１２０ａ又は１２０ｂの１つをオンにし、第２の一層高い電流レベルＩ１／Ｉ２を実装するために他のゲート部分１２２をオンにし得る。図４の例及び他のインターリーブされた実施例は、低電圧シリコントランジスタ１０２の自己加熱を低減するために、ゲート構造部分１２０ａ及び１２０ｂを有利にインターリーブする。下記の表１は、図４に示されるような、異なるサイズの３つのＦＥＴ部分を用いるデジタル制御スキーム例を示す。

図５は、ハーフブリッジ電力変換システム又は回路５００を含む別の実施例を示し、それぞれ、スイッチ回路１００ａ及び１００ｂにおいて、第１及び第２の（例えば、ハイサイド及びローサイド）ＧａＮトランジスタ１０１ａ及び１０１ｂ、及び対応する第１及び第２のドライバＩＣ１１０ａ及び１１０ｂを含む。集積回路１１０ａ及び１１０ｂは、図１に関連して上述したように、個々に、過電圧検知回路１１２、ドライバ及び過電圧／過電流保護回路１１６、及び低電圧シリコン第２のトランジスタ１０２を含む。入力電圧ＶＩＮは、第１のスイッチ回路１００ａの第１の回路ノード１０４ａに接続され、この入力電圧は、第１のＩＣ１１０ａの端子１３４及び第１のスイッチ回路１００ａの第１のトランジスタ１０１ａのドレインＤ１に提供される。第１のスイッチ回路１００ａの第１のトランジスタ１０１ａはドレイン－ソース電流Ｉ１ａを導通させ、ＩＣ１１０ａの内部の第２のトランジスタは、上述のように、対応する駆動回路１１６からの制御信号に従って第１、第２、及び第３のモードで動作する。第１のドライバＩＣ１１０ａは、電力変換システム制御回路５０２からライン１０８ａに沿って第１の駆動制御信号ＤＲＶａを受信するように接続される端子１３５を含み、上述のように、第１の（例えば、ＮＯＲＭＡＬ）モードにおいて、駆動信号ＤＲＶａに従って第１のトランジスタ１０１ａ又は内部の第２のトランジスタ１０２を選択的に動作させる。

第１のスイッチ回路１００ａに関連する第２の回路ノード１０６ａが、第１のドライバＩＣ１１０ａのパッド１３８から第２のスイッチ回路１００ｂの第１の回路ノード１０４ｂに接続されて、電力変換システム回路５００におけるスイッチノードを形成する。出力インダクタＬが、スイッチノード１０６ａ、１０４ｂと負荷５０４との間に接続される。通常動作において、過電圧も過電流状況も存在しない場合、第１及び第２のスイッチ回路１００ａ及び１００ｂは、それぞれハイサイド及びローサイドスイッチとして動作されて、電力コンバータ接地ノードＧＮＤに対して負荷５０４を介して出力電圧ＶＯＵＴを提供する。

第２のスイッチ回路１００ｂは、ローサイドスイッチとして動作し、ドライバＩＣ１１０ｂと、スイッチノード１０４ｂに接続されるドレインＤ１及び第２のドライバＩＣ１１０ｂのパッド１３１に接続されるソースＳ１を備える第１のローサイドトランジスタ１０１ｂとを含む。トランジスタ１０１ｂは、図示されるようにドレインソース電流Ｉ１ｂを導通させ、第２のドライバＩＣ１１０ｂは、図１に関連して上述したように、駆動回路１１６及び内部の第２のトランジスタ１０２を含む。第２のドライバＩＣ１１０ｂの内部の第２のトランジスタ１０２のソースＳ２は、図５に示されるように、対応するパッド１３８及び第２の回路ノード１０６ｂを介して接地ノードＧＮＤに接続される。第２のスイッチ回路１００ｂは、ライン１０８ｂに沿って制御回路５０２から第２の駆動信号ＤＲＶｂを受信する。

一例における動作において、制御回路５０２は、スイッチングノード１０６ａ、１０４ｂの入力電圧ＶＩＮへの又は接地ＧＮＤへの交互の接続を提供するように信号ＤＲＶａ及びＤＲＶｂを生成し、その際、駆動信号ＤＲＶａ及びＤＲＶｂの相対的なオン時間が、負荷に提供される出力電圧ＶＯＵＴをレギュレートする。制御回路５０２は、出力電圧ＶＯＵＴを表すフィードバック信号を受信し、出力電圧ＶＯＵＴをレギュレートするために閉ループ様式で駆動信号ＤＲＶａ及びＤＲＶｂのパルス幅変調（例えば、オン時間）を選択的に調節する。

図１、図５、及び図６を参照すると、図示されたドライバＩＣ１１０は、内部過電圧検知又は検出回路１１２を含む。図６は、接続される第１のトランジスタ１０１に関連する過電圧状況を検知するための、例示の過電圧検知回路１１２を示す。この例において、集積回路１１０を形成する際に用いられるシリコンダイのＮ領域とＰ領域との間に形成されるシリコンＰＮ接合のアバランシェ性能が、それらのスイッチ回路１００及び第１のトランジスタ１０１に関連する過電圧状況を検出するために、抵抗器回路Ｒ１、Ｒ２とともに用いられる。第１の抵抗器Ｒ１は、第１のトランジスタ１０１（例えば、図１）のドレイン（Ｄ１）において第１の回路ノード１０４に接続され、第２の抵抗器Ｒ２は、Ｒ１とＮ型ドープ領域６０２との間に接続される。Ｐ型ドープ領域６００は、シリコンウエハにおけるＰ型ドーパントの注入などの、適切な半導体製造技法を用いて、半導体ボディー又はウエハに形成され得る。Ｎ型ドープ領域６０２は、ＰＮ接合を形成するＰ型ドープ領域６００との少なくとも１つの境界又は接合を有する注入されたウェル又は他のＮ型ドープ領域６０２として形成され得る。

動作において、電圧ＶＤがシリコンＰＮ接合６００／６０２に関連する或るアバランシェ閾値を超えるとき、シリコンダイのアバランシェ挙動は、接合の対応するダイオードの逆バイアスを介して導通を引き起こす。このアバランシェ電流の流れが、Ｒ１及びＲ２の抵抗分割器回路値によって設定される或る閾値に達するとき、Ｒ１及びＲ２を接合するノードにおける電圧は閾値レベルを上回って上昇する。一例において、過電圧検知回路要素１１２はレベルシフト回路６０４を含むが、この回路６０４は、或る実施例において省かれ得る。例えば、集積回路１１０が、ローサイド基板電流Ｉ＿ｓｕｂ ａｃｃｅｓｓを備える高電圧接合を含む場合、レベルシフト回路６０４は必要ない。この例において、回路１１２は更に、Ｒ１及びＲ２を接合するノードから直接又は第１及び第２の抵抗器Ｒ１及びＲ２を接合するノードの電圧を表す介在レベルシフト回路６０４から、過電圧の大きさ又は量を表す検知信号ＯＶＭを受信するための第１の入力（－）を備える比較器回路６０６を含む。第２の比較器入力（＋）は、閾値電圧信号ＶＴＨを受信するように接続される。比較器６０６の出力は、過電圧検出信号Ｏ－Ｖを送出して、検知信号が閾値電圧信号ＶＴＨを超えるときに駆動回路１１６を第２のモードで動作させる。回路１１６は、或る例において、比例アナログ又はデジタル制御を実装するために、過電圧規模信号ＯＶＭに従ってアナログ又はデジタル制御を用いる。

図７は、図１及び図５の集積回路１１０において過電圧を検知するための、別の例示の過電圧検知回路１１２を示す。この例は、一層低レベルの供給電圧（例えば、上述の図１におけるＶＤＤ）とノード７０２との間に接続されるバリスタ７００（例えば、金属酸化物バリスタ又はＭＯＶ）を含む。他の例において、バリスタ７００はツェナーダイオード（図示されない）に置き換えられ得る。この例において、過電圧検知回路１１２は、高電圧接続を必要としないが、代わりに、ＩＣ１１０の供給レベル（例えば、ＶＤＤ）に接続され得る。これに関して、雷又は過電圧スパイクのその他の源がＶＤＤ供給電圧に反射され得、回路１１２は、このスパイクを、関連するスイッチ回路１００において接続されたトランジスタ１０１の第１のトランジスタ１０１に関連する過電圧状況を検出するために用いる。図７に示されるように、ノード７０２と関連する共通接続ＣＯＭとの間に抵抗器Ｒ３が接続され、ＶＤＤノード上の過剰な電圧が、バリスタ又はツェナーダイオード７００を介して導通を引き起こす。そのような電流は、抵抗器Ｒ３を介して流れ、ノード７０２上で電圧上昇を引き起こす。この例において、回路１１２は比較器回路６０６を更に含み、比較器回路６０６は、ノード７０２の電圧を表す検知又は過電圧規模信号ＯＶＭを受信するための第１の入力（－）と、閾値電圧信号ＶＴＨを受信するための第２の入力（＋）と、検知信号が閾値電圧信号ＶＴＨを超えるとき駆動回路１１６を第２のモードＯＶＥＲＶＯＬＴＡＧＥで動作させるための過電圧検出信号Ｏ－Ｖを送出するための出力とを備える。

図８は、例示の過電圧波形８０２、及び図１のスイッチ回路１００における第２のトランジスタ１０２を制御するための対応するアナログ及びデジタル低電圧トランジスタゲート制御曲線８０４及び８０６を図示する波形又はグラフ８００を示す。この例において、第１のトランジスタ１０１のドレイン電圧ＶＤは、目盛り値１．０として示されるピーク又は頂にくるようにされ、曲線８０２は、ＡＮＳＩ ＩＥＥＥ Ｃ６２．４１－１９９１遷移過電圧耐性試験に従った合成波生成器ＣＷ Ｇ１．２／５０電圧サージ試験波形に対して時間とともに低下する。駆動回路１１６は、上述したように或る例において、アナログ又はデジタル制御を用いて第２のトランジスタ１０２を制御するために、第１のトランジスタ１０１に関連する検出された過電圧状況に応答する。図８において、曲線８０４は、図１における制御信号ＧＣ２を用いる第２のゲートソース電圧Ｖｇｓ２のアナログ制御を示し、駆動回路１１６は、印加されたゲート制御信号ＧＣ２の振幅を、曲線８０２に示される過電圧の量に少なくとも部分的に従って時間とともに調節する。図８における階段状の曲線８０６は、図１における制御信号ＧＣ２ａ及びＧＣ２ｂを介する２ビットデジタル制御実装を図示し、これも、曲線８０２における過電圧の量に従って時間とともに変化する。マルチバリュー又はデジタル制御は、過電圧緩和が急激ではなくなるのでリンギングを有利に低下させる。また、デジタル制御は、第２のトランジスタ１０２の閾値電圧のプロセスばらつきに耐える一層優れた能力を提供する。

図９は、ハイサイド及びローサイド窒化ガリウムトランジスタ９０１及び９０２、及びトランジスタ９０１及び９０２を制御するドライバＩＣ９１０を含む、例示のハーフブリッジスイッチ回路９００を示す。この例において、トランジスタ９０１及び９０２は両方ともＧａＮ ＦＥＴ又は他のＨＥＭＴであり、第１の回路ノード１０４ａにおける入力電圧ＶＩＮと第２の回路ノード１０６ｂにおける電力コンバータ接地ノードＧＮＤとの間で互いに直列に結合される。この例において、ローサイドトランジスタ９０２は、インターリーブされた２要素制御ゲートを有する。中央ノードがトランジスタ９０１と９０２を接合して、出力インダクタＬを介して負荷９０４を駆動するように接続されるスイッチングノードを形成する。ＩＣ９１０は、電力変換システム回路コントローラ制御９０６からＩＣパッド９３５ａ及び９３６ｂを介して、ライン９０８ａ及び９０８ｂに沿って、第１及び第２の駆動制御信号ＤＲＶａ及びＤＲＶｂを受信する。ＩＣ９１０は、上述のように、通常又は第１のモードにおいて、駆動信号ＤＲＶａ及びＤＲＶｂに従ってトランジスタ９０１及び９０２を選択的に動作させる。また、一例において制御回路９０６は、閉ループ様式で負荷９０４に提供された出力電圧ＶＯＵＴをレギュレートするため、駆動信号ＤＲＶａ及びＤＲＶｂを交互の様式で提供して、第１及び第２のトランジスタ９０１及び９０２のハイサイド及びローサイド動作を実装する。ＩＣ９１０は、供給電圧ＶＤＤへの接続のためのパッド９３５、及び共通接続パッド９３７を含む。また、パッド９３２が第１のトランジスタ９０１のゲートＧ１にゲート制御信号を送出し、第１及び第２のパッド９３３ａ及び９３３ｂが、１つ又は複数のゲート制御信号を第２のトランジスタ９０２のゲートＧ２に提供し、パッド９３１が、第１のトランジスタ９０１のソースＳ１と、第２のトランジスタ９０２のドレインＤ２と、出力インダクタＬとを接合するスイッチングノードに接続される。

ＩＣ９１０はまた、スイッチ回路９００に関連する過電圧状況を選択的に検出するように、上述の回路１１２等の過電圧検知回路要素を含む。一例において、ＩＣ９１０は、第１のトランジスタ９０１の電圧を検知するように第１のトランジスタ９０１のドレインＤ１に接続されるパッド９３４を含み、過電圧状況が存在するか否かを選択的に検出する。スイッチ回路９００に関連する過電圧が検出されたことに応答して、ＩＣ９１０は、対応するゲート制御信号を出力パッド９３３ａ及び９３３ｂに提供することによってペアのゲート制御端子の一方又は両方をオンにすることにより、ローサイドトランジスタ９０２を電流源又は電流クランプとして動作させるように制御する。これによって、動作において、第２のトランジスタ９０２は、スイッチ回路９００における検出又は検知された過電圧又は過電流状況に応答して、第２のモード（ＯＶＥＲＶＯＬＴＡＧＥ）及び／又は第３のモード（ＯＶＥＲＣＵＲＲＥＮＴ）で、制御された電流源として動作する。このようにして、ＩＣ９１０は、マルチモード動作を提供するため概して図２に関連して上述したように動作し、その際、過電圧及び／又は過電流保護が、上側又は第１のトランジスタ９０１を備えるカスコード構成で、制御された電流源としての第２のトランジスタ９０２の動作によって提供される。

特許請求の範囲内で、説明された実施形態における変更が可能であり、他の実施形態が可能である。

Claims (18)

1. デバイスであって、
   第１の電流端子と第２の電流端子と制御端子とを有するパワースイッチと、
   前記パワースイッチの制御端子に結合されるドライバ回路であって、
   前記第１の電流端子の過電圧状態を検出し、
   前記過電圧状態のないことに応答して前記第２の電流端子を第１の電圧にバイアスし、
   前記過電圧状態に応答して前記第２の電流端子を前記第１の電圧よりも小さい第２の電圧にバイアスし、
   前記第１の電流端子の過電流状態を検出し、
   前記過電流状態に応答して前記第２の電流端子を前記第２の電圧よりも小さい第３の電圧にバイアスする、
   ように構成される、前記ドライバ回路と、
   を含む、ドライバ。
2. 請求項１に記載のデバイスであって、
   前記パワースイッチが、前記第１の電流端子としてのドレインと、前記第２の電流端子としてのソースと、前記制御端子としてのゲートとを有するガリウム窒化物（ＧａＮ）トランジスタを含む、デバイス。
3. 請求項１に記載のデバイスであって、
   前記ドライバ回路が、ドライバ入力信号に基づいて前記制御端子に送るための制御信号を生成するように更に構成され、前記制御信号が、前記過電圧状態から独立している、デバイス。
4. 請求項１に記載のデバイスであって、
   前記ドライバ回路が、ドライバ入力信号に基づいて前記制御端子に送るための制御信号を生成するように更に構成され、前記制御信号が、前記過電圧状態と前記過電流状態とから独立している、デバイス。
5. 請求項１に記載のデバイスであって、
   前記ドライバ回路が、
   前記パワースイッチの第１の電流端子に結合される第１の電圧分圧器端子と、電圧供給端子に結合される第２の電圧分圧器端子と、前記第１及び第２の電圧分圧端子の間の第３の電圧分圧器端子とを有する電圧分圧器と、
   基準電圧端子に結合される非反転入力と、前記第３の電圧分圧器端子に結合される反転入力と、前記過電圧状態に応答して過電圧信号を生成するように構成される出力とを有する比較器と、
   を含む、過電圧感知回路を含む、デバイス。
6. デバイスであって、
   第１の電流端子と第２の電流端子と制御端子とを有するパワースイッチと、
   前記パワースイッチの第２の電流端子に結合される第１の電流端子と、グラウンド端子に結合される第２の電流端子と、制御端子とを有するトランジスタと、
   前記パワースイッチの制御端子と前記トランジスタの制御端子とに結合されるドライバ回路であって、
   前記パワースイッチの第１の電流端子の過電圧状態を検出し、
   前記過電圧状態のないことに応答して前記パワースッチの第２の電流端子を第１の電圧にバイアスし、
   前記過電圧状態に応答して前記パワースイッチの第２の電流端子を前記第１の電圧よりも小さい第２の電圧にバイアスし、
   前記過電圧状態のないことに応答して前記トランジスタを線形モードで動作させ、前記過電圧状態に応答して前記トランジスタを飽和モードで動作させる、
   ように構成される、前記ドライバ回路と、
   を含む、ドライバ。
7. 請求項６に記載のデバイスであって、
   前記パワースイッチが、前記第１の電流端子としてのドレインと、前記第２の電流端子としてのソースと、前記制御端子としてのゲートとを有する第１のガリウム窒化物（ＧａＮ）トランジスタを含み、
   前記トランジスタが、前記第１の電流端子としてのドレインと、前記第２の電流端子としてのソースと、前記制御端子としてのゲートとを有する第２のＧａＮトランジスタを含む、デバイス。
8. 請求項７に記載のデバイスであって、
   前記第１のＧａＮトランジスタと前記第２のＧａＮトランジスタとがハーフブリッジ構成に配置される、デバイス。
9. 請求項６に記載のデバイスであって、
   前記トランジスタが、前記第１の電流端子としてのドレインと、前記第２の電流端子としてのソースと、前記制御端子としてのゲートとを有する電界効果トランジスタ（ＦＥＴ）である、デバイス。
10. デバイスであって、
    第１の電流端子と第２の電流端子と制御端子とを有するパワースイッチと、
    前記パワースイッチの第２の電流端子に結合される第１の電流端子と、グラウンド端子に結合される第２の電流端子と、制御端子とを有するトランジスタと、
    前記パワースイッチの制御端子と前記トランジスタの制御端子とに結合されるドライバ回路であって、
    前記第１の電流端子の過電圧状態を検出し、
    前記過電圧状態のないことに応答して第１の電流を流すように前記第２の電流端子をバイアスし、
    前記過電圧状態に応答して前記第１の電流よりも大きい第２の電流を流すように前記第２の電流端子をバイアスし、
    前記過電圧状態のないことに応答して前記トランジスタを線形モードで動作させ、前記過電圧状態に応答して前記トランジスタを飽和モードで動作させる、
    ように構成される、前記ドライバ回路と、
    を含む、ドライバ。
11. 請求項１０に記載のデバイスであって、
    前記パワースイッチが、前記第１の電流端子としてのドレインと、前記第２の電流端子としてのソースと、前記制御端子としてのゲートとを有するガリウム窒化物（ＧａＮ）トランジスタを含む、デバイス。
12. 請求項１０に記載のデバイスであって、
    前記ドライバ回路が、ドライバ入力信号に基づいて前記制御端子に送るための制御信号を生成するように更に構成され、前記制御信号が前記過電圧状態から独立している、デバイス。
13. 請求項１０に記載のデバイスであって、
    前記パワースイッチが、前記第１の電流端子としてのドレインと、前記第２の電流端子としてのソースと、前記制御端子としてのゲートとを有する第１のガリウム窒化物（ＧａＮ）トランジスタを含む、デバイス。
14. 請求項１０に記載のデバイスであって、
    前記トランジスタが、前記第１の電流端子としてのドレインと、前記第２の電流端子としてのソースと、前記制御端子としてのゲートとを有する電界効果トランジスタ（ＦＥＴ）である、デバイス。
15. ハーフブリッジ回路であって、
    第１のドレインと第１のソースと第１のゲートとを有する第１のガリウム窒化物（ＧａＮ）スイッチと、
    前記第１のソースに結合される第２のドレインと、第２のソースと、第２のゲートとを有する第２のＧａＮスイッチと、
    前記第１及び第２のＧａＮスイッチに結合されるドライバ回路であって、
    前記第１のドレインの過電圧状態を検出し、
    前記過電圧状態のないことに応答して前記第１のソースを第１の電圧にバイアスし、
    前記過電圧に応答して前記第１のソースを前記第１の電圧よりも低い第２の電圧にバイアスする、
    ように構成される、ドライバ回路と、
    を含む、ハーフブリッジ回路。
16. 請求項１５に記載のハーフブリッジ回路であって、
    前記ドライバ回路が、ドライバ入力信号に基づいて前記第１のゲートに送るための制御信号を生成するように更に構成され、前記制御信号が前記過電圧状態から独立している、ハーフブリッジ回路。
17. 請求項１５に記載のハーフブリッジ回路であって、
    前記ドライバ回路が前記第２のゲートに結合され、
    前記ドライバ回路が、前記過電圧状態のないことに応答して前記第２のＧａＮスイッチを線形モードで動作させ、前記過電圧状態に応答して応答して前記第２のＧａＮスイッチを飽和モードで動作させるように更に構成される、ハーフブリッジ回路。
18. 請求項１５に記載のハーフブリッジ回路であって、
    第３のドレインと、第３のソースと、前記ドライバ回路に結合される第３のゲートとを有する電界効果トランジスタ（ＦＥＴ）を更に含み、
    前記ドライバ回路が、前記過電圧状態のないことに応答して前記ＦＥＴを線形モードで動作させ、前記過電圧状態に応答して応答して前記ＦＥＴを飽和モードで動作させるように更に構成される、ハーフブリッジ回路。

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