CN103681658A - 双向异质结化合物半导体保护装置及其形成方法 - Google Patents

双向异质结化合物半导体保护装置及其形成方法 Download PDF

Info

Publication number
CN103681658A
CN103681658A CN201310436970.1A CN201310436970A CN103681658A CN 103681658 A CN103681658 A CN 103681658A CN 201310436970 A CN201310436970 A CN 201310436970A CN 103681658 A CN103681658 A CN 103681658A
Authority
CN
China
Prior art keywords
grid
pattern
terminal
voltage
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310436970.1A
Other languages
English (en)
Other versions
CN103681658B (zh
Inventor
J·A·塞尔瑟多
S·帕萨萨拉希
张书云
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Analog Devices Inc
Original Assignee
Analog Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Analog Devices Inc filed Critical Analog Devices Inc
Publication of CN103681658A publication Critical patent/CN103681658A/zh
Application granted granted Critical
Publication of CN103681658B publication Critical patent/CN103681658B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本公开涉及双向异质结化合物半导体保护装置及其形成方法。包括多栅高电子迁移率晶体管(HEMT)、正向传导控制块和反向传导控制块的保护电路被布置在第一终端和第二终端之间。多栅HEMT包括明确的漏极/源极、第一耗尽模式(D-模式)栅极、第一增强模式(E-模式)栅极、第二E-模式栅极、第二D-模式栅极以及明确的源极/漏极。漏极/源极和第一D-模式栅极被连接至第一终端和源极/漏极，第二D-模式栅极被连接至第二终端。正向传导控制块在第一和第二终端之间的电压差大于正向传导触发电压时使得第二E-模式栅极导通，反向传导控制块在电压差比反向传导触发电压更负时使得第一E-模式栅极导通。

Description

双向异质结化合物半导体保护装置及其形成方法
技术领域
本发明的实施例涉及电子系统，更具体地说，涉及用于化合物半导体电路（例如，砷化镓（GaAs）电路）的保护装置。
背景技术
电子电路可能暴露至瞬间电事件，或者暴露至具有相对短持续时间、相对较快的改变电压和高功率的电信号。例如，瞬间电事件可包括电荷从物体或人向电子电路的突然释放而引起的电释放/过度静电应力（ESD/EOS）事件。瞬间电事件可能由于相对于较小面积的IC的过压情况和/或高程度的功耗而损坏集成电路（IC）。高功耗可增大电路温度，并导致大量问题，例如结损坏、金属损坏和/或表面电荷累计。
对于某些砷化镓（GaAs）或其它化合物半导体电路（例如，包括射频（RF）功放、衰减器、增益模块、多电压电路、驱动器和/或开个）来说，可能很难提供瞬间电事件保护。举例来说，传统的ESD/EOS保护装置可能具有较大的寄生电容，寄生电容可能会不利地影响电路增益、线性和/或带宽，由此可能不适于保护电路。此外，ESD/EOS保护装置的性能可能受到相对低的热导率和/或与化合物半导体技术相关的电流处理能力的限制。从而，存在对用于为化合物半导体电路提供保护的改进的保护装置和电路（例如，包括具有高电流处理能力和紧致面积的保护装置和电路）的需求。
发明内容
在一个实施例中，一种设备包括多栅高电子迁移率晶体管(HEMT)，多栅高电子迁移率晶体管包括漏极/源极、源极/漏极、第一耗尽模式(D-模式)栅极、第二D-模式栅极、第一增强模式(E-模式)栅极和第二E-模式栅极。第一E-模式栅极布置在第一和第二D-模式栅极之间，其中第二E-模式栅极布置在第一E-模式栅极和第二D-模式栅极之间。漏极/源极和第一D-模式栅极电连接至第一终端，而且源极/漏极和第二D-模式栅极电连接至第二终端。设备还包括正向传导控制块和反向传导控制块。正向传导控制块电连接在第一终端和二终端之间的配置成控制第二E-模式栅极的栅极电压。正向传导控制块被配置成正向传导控制块被配置成，在第一和第二终端之间的电压差大于正向传导触发电压时使得第二E-模式栅极导通、并且反之根据第二终端的电压来对第二E-模式栅极进行偏置。反向传导控制块电连接在第一终端和第二终端之间的配置成控制第一E-模式栅极的栅极电压。反向传导控制块被配置成，在所述电压差小于反向传导触发电压时使得第一E-模式栅极在所述电压差小于反向传导触发电压时导通、并且反之根据第一终端的电压来对第一E-模式栅极进行偏置。
在另一个实施例中，一种设备包括衬底、布置在衬底上的异质结结构、布置在异质结结构上的电连接至第一终端的漏极/源极区域、布置在异质结结构上的电连接至第二终端的源极/漏极区域、布置在异质结结构上的处于漏极/源极区域和源极/漏极区域之间的第一E-模式栅极区域、布置在异质结结构上的处于漏极/源极区域和第一E-模式栅极区域之间的第一D-模式栅极区域、布置在异质结结构上的处于源极/漏极区域和第一E-模式栅极区域之间的第二增强模式（E-模式）栅极区域、布置在异质结结构上的处于源极/漏极区域和第二E-模式栅极区域之间的第二D-模式栅极区域、正向传导控制块以及反向传导控制块。第一D-模式栅极区域电连接至第一终端，第二D-模式栅极区域电连接至第二终端。正向传导控制块电连接在第一终端和第二终端之间并被配置成控制第二E-模式栅极区域的电压。反向传导控制块电连接在第一终端和第二终端之间并被配置成控制第一E-模式栅极区域的电压。
在另一个实施例中，提供了一种制作化合物半导体双向保护装置的方法。该方法包括：在衬底上形成异质结结构；在异质结结构上形成漏极/源极区域；在异质结结构上形成源极/漏极区域；在异质结结构上形成第一E-模式栅极区域；在异质结结构上形成第一D-模式栅极区域；在异质结结构上形成第二E-模式栅极区域；在异质结结构上形成第二D-模式栅极区域；形成正向传导控制块；以及形成反向传导控制块。第一E-模式栅极区域处于漏极/源极区域和源极/漏极区域之间，第一D-模式栅极区域处于漏极/源极区域和第一E-模式栅极区域之间。此外，第二E-模式栅极区域处于源极/漏极区域和第一E-模式栅极区域之间，第二D-模式栅极区域处于源极/漏极区域和第二E-模式栅极区域之间。正向传导控制块包括有与漏极/源极区域和第一D-模式栅极区域电连接的第一终端、与源极/漏极区域和第二D-模式栅极区域电连接的第二终端、以及与第二E-模式栅极区域电连接的控制终端。反向传导控制块包括有与漏极/源极区域和第一D-模式栅极区域电连接的第一终端、与源极/漏极区域和第二D-模式栅极区域电连接的第二终端、以及与第一E-模式栅极区域电连接的控制终端。
在另一个实施例中，一种设备包括多栅HEMT，多栅HEMT包括漏极/源极、源极/漏极、第一E-模式栅极、第二E-模式栅极、正向传导控制块以及反向传导控制块。第一E-模式栅极被布置在漏极/源极和第二E-模式栅极之间，第二E-模式栅极被布置在第一E-模式栅极和源极/漏极之间。漏极/源极电连接至第一终端，源极/漏极电连接至第二终端。正向传导控制块电连接在第一终端和第二终端之间并被配置成控制第二E-模式栅极的栅极电压。正向传导控制块被配置成在第一和第二终端之间的电压差大于正向传导触发电压时使得第二E-模式栅极导通、并反之根据第二终端的电压来对第二E-模式栅极进行配置。反向传导控制块电连接在第一终端和第二终端之间并被配置成控制第一E-模式栅极的栅极电压。反向传导控制块被配置成在所述电压差小于反向传导触发电压时使得第一E-模式栅极导通、并反之根据第一终端的电压来对第一E-模式栅极进行配置。
附图说明
图1是双向阻挡电压异质结化合物半导体保护装置的一个实施例的电路图。
图2是根据一个实施例的实现了图1的双向阻挡电压异质结化合物半导体保护电路的化合物半导体保护装置的截面图。
图3是根据另一实施例的实现了图1的双向阻挡电压异质结化合物半导体保护电路的化合物半导体保护装置。
图4A是双向阻挡电压异质结化合物半导体保护电路的另一实施例的电路图。
图4B是双向阻挡电压异质结化合物半导体保护电路的又另一实施例的电路图。
图5是针对图1的双向阻挡电压异质结化合物半导体保护电路的一个实例的电压电流对比图。
图6是根据一个实施例的实现了图1的多栅高电子迁移率晶体管（HEMT）的化合物半导体保护装置的平面图。
具体实施方式
以下对具体实施例的详细描述代表了本发明特定实施例的各种说明。但是，本发明可按照权利要求所限定和覆盖的多种不同方式来实现。在说明书中，对附图标记了参考标号，其中类似的参考标号表示相同或者功能类似的元素。
提供了双向异质结化合物半导体保护装置及其形成方法。在具体实施方式中，保护电路被布置在第一终端和第二终端之间，并包括多栅高电子迁移率晶体管(HEMT)、正向传导控制块以及反向传导控制块。多栅HEMT包括漏极/源极、第一耗尽模式(D-模式)栅极、第一增强模式(E-模式)栅极、第二E-模式栅极、第二D-模式栅极以及源极/漏极。多栅HEMT耦接在第一和第二终端之间，其中漏极/源极和第一D-模式栅极耦接至第一终端，源极/漏极和第二D-模式栅极耦接至第二终端。正向传导控制块在第一和第二终端之间的电压差大于正向传导触发电压时将激活电压提供给第二E-模式栅极，并反之根据第二终端的电压对第二E-模式栅极进行偏置。此外，反向传导控制块在第一和第二终端之间的电压差小于反向传导触发电压时将激活电压提供给第一E-模式栅极，并反之根据第一终端的电压对第一E-模式栅极进行偏置。
在与大于反向触发激活电压但小于正向触发激活电压的第一和第二终端之间的电压差相关的正常操作条件期间，正向和反向传导控制块在高阻抗状态下操作保护电路。然而，当第一和第二终端之间的电压差大于正向激活触发电压时或者当第一和第二终端之间的电压差小于反向激活触发电压时，正向和反向传导控制块在用于提供瞬态电事件保护的低阻抗状态下操作保护电路。
正向和反向传导控制块可单独地变成提供期望的正向和反向传导触发电压以便能提供期望的保护特性。正向和反向传导触发电压可以是对称的或者非对称的，并可包括高或低的阻挡电压电平。保护电路可呈现快速激活时间、小面积以及低寄生电容。
图1是双向阻挡电压异质结化合物半导体保护电路10的一个实施例的电路图。保护电路10包括正向传导控制块5、反向传导控制块6以及多栅高电子迁移率晶体管(HEMT)9。多栅HEMT 9包括漏极/源极区域7、源极/漏极区域8、第一耗尽模式(D-模式)栅极1、第二D-模式栅极2、第一增强模式(E-模式)栅极3、和第二E-模式栅极4。如图1所示，保护电路10被电连接在第一终端N1和第二终端N2之间。
正向传导控制块5包括电连接至第一终端N1的第一输入、电连接至第二终端N2的第二输入、以及电连接至第二E-模式栅极4的控制输出。反向传导控制块6包括电连接至第一终端N1的第一输入、第二终端N2的第二输入、以及电连接至第一E-模式栅极3的控制输出。漏极/源极7和第一D-模式栅极1电连接至第一终端N1，源极/漏极8和第二D-模式栅极2电连接至第二终端N2。
多栅HEMT 9可双向操作，并且漏极/源极7和源极/漏极8作为漏极或源极的操作可取决于第一和第二终端N1、N2的电压情况。例如，当第一终端N1的电压大于第二终端N2的电压时，多栅HEMT 9的漏极/源极7作为漏极，而多栅HEMT 9的源极/漏极8作为源极。相反，当第一终端N1的电压小于第二终端N2的电压时，多栅HEMT 9的漏极/源极7作为源极，多栅HEMT 9的源极/漏极8作为漏极。
第一和第二D-模式栅极1，2为耗尽模式或正常导通栅极，其阈值电压小于或者大约等于0V。相反，第一和第二E-模式栅极3、4为增强模式或正常截至栅极，其阈值电压大于大约0V。在一个实施例中，第一和第二D-模式栅极1、2具有大约-1.0V至大约-2.0的范围内的阈值电压，并且第一和第二E-模式栅极3、4具有大约0.3V至大约0.5V的范围内的阈值电压。
第一和第二D-模式栅极1、2分别耦接至漏极/源极区域7和源极/漏极区域8。由于第一和第二D-模式栅极1、2是正常导通或耗尽模式的结构，在该配置中连接第一和第二D-模式栅极1、2可用来将第一D-模式栅极1和第一E-模式栅极3之间的沟道的第一部分偏置成大约等于第一终端N1的电压，并且将第二D-模式栅极2和第二E-模式栅极4之间的沟道的第二部分偏置成大约等于第二终端N2的电压。
多栅HEMT 9可以是任何合适的高电子迁移率晶体管，例如砷化镓（GaAs）、磷化铟（InP）或氮化镓（GaN）HEMT。本领域技术人员将理解到，HEMT还可以指的是调制掺杂场效应晶体管（MODFET）或异质结场效应晶体管（HFET）。在一个实施例中，多栅HEMT 9是假立方晶形高电子迁移率晶体管（pHEMT）。
第一和第二终端N1、N2可在正常的电路操作条件期间在定义的电压范围内操作，例如，与集成电路设计和/或规范相关的操作范围。在具体实施方式中，正常的电路操作条件可与大约+15V和大约15V之间的第一终端N1和第二终端N2之间的电压差相关。然而，本领域普通技术人员可以容易地确定其它适当的操作电压条件。
在一个实施例中，第一终端N1连接至IC的第一信号焊盘，第二终端N2连接至IC的第二信号焊盘。然而，其它实施方式也是可行的，例如其中第一终端N1连接至高电位供电而第二终端N2连接至低电位供电的配置、其中第一终端N1连接至高电位或低电位供电而第二终端N2连接至信号焊盘的配置、或者其中第一终端N1连接至信号焊盘而第二终端N2连接至高电位或低电位供电的配置。
正向传导控制块5在第一终端N1和第二终端N2之间的电压差小于正向传导控制块5的正向传导触发电压时将第二E-模式栅极4偏置成等于或接近第二终端N2的电压。然而，在第一和第二终端N1，N2之间的电压差大于正向传导触发电压，正向传导控制块5可通过将激活电压提供给第二E-模式栅极4来使得第二E-模式栅极4导通，足以提供经由HEMT的沟道的在第二E-模式栅极4下的传导路径。
此外，反向传导控制块6在第一终端N1和第二终端N2之间的电压差大于反向传导控制块6的反向传导触发电压时将第一E-模式栅极3偏置成等于或接近第一终端N1的电压。然而，在第一和第二终端N1，N2之间的电压差小于反向传导触发电压，反向传导控制块6可通过提供激活电压给第一E-模式栅极3来使得第一E-模式栅极3导通。
按照这样的方式配置正向和反向传导控制块5，6，使保护电路10在与大于反向触发激活电压但是小于正向触发激活电压的第一和第二终端N1，N2之间的电压差相关的正常操作期间，处于高阻抗或关断状态。然而，当第一和第二终端N1，N2之间的电压差大于正向激活触发电压或者当第一和第二终端N1，N2之间的电压差小于反向激活触发电压时，保护电路10可转换至低阻抗或导通状态。因此，保护电路10可用来针对瞬间电事件保护与第一和/或第二终端N1、N2相连的电路，例如，由于用户接触而造成的或者由于制造商在定义的应力条件下测试IC稳健性而产生的过压和/或电压不足事件。
当第一和第二终端N1，N2之间的电压差为正但是小于正向传导触发电压时，正向传导控制块5可通过使第二E-模式栅极4偏置以使得第二E-模式栅极4和源极/漏极8之间的电压差小于第二E-模式栅极4阈值电压，来使得第二E-模式栅极4截止。因此，即使第一E-模式栅极3可以在第一和第二终端N1，N2之间的电压差为正时导通，正向传导控制块5可将沟道处于第二E-模式栅极4下的部分保持为阻挡或未导通状态，直到第一和第二终端N1，N2之间的电压差大于正向传导触发电压。
类似地，当第一和第二终端N1，N2之间的电压差为负但是大于反向传导触发电压时，反向传导控制块6可通过使第一E-模式栅极3偏置以使得第一E-模式栅极3和漏极/源极7之间的电压差小于第一E-模式栅极3的阈值电压，来使得第一E-模式栅极3截止。因此，即使第二E-模式栅极4在第一和第二终端N1，N2之间的电压差为负时可导通，反向传导控制块6可将沟道处于第一E-模式栅极3下的部分保持为未导通或关断状态，直到第一和第二终端N1，N2之间的电压差小于反向传导触发电压。
因此，正向传导控制块5可用来控制保护电路的正向激活触发电压，反向传导控制块6可用来控制保护电路的反向激活触发电压。正向和反向激活触发电压可分别激活用于特定应用的整个保护特征，包括包括高和/或低的正或负的阻挡电压的非对称特征。在一个实施例中，正向传导触发电压被选择为处于大约5V至大约15V的范围内，反向传导触发电压被选择为处于大约-5V至大约-15V的范围内。然而，本领域普通技术人员将很容易想到其它电压，例如取决于系统和/或工艺约束的的电压。
虽然多栅HEMT 9被图示为包括四个栅极，但是多栅HEMT 9可被修改成包括其它栅极。此外，在具体实施方式中，可省略第一D-模式栅极1和/或第二D-模式栅极2。
图2是根据一个实施例的实现了图1的双向阻挡电压异质结化合物半导体保护装置10的化合物半导体保护装置20的截面图。保护装置20包括有砷化镓（GaAs）衬底21、异质结结构22、漏极/源极区域26、源极/漏极区域27、第一D-模式栅极区域35a、第二D-模式栅极区域35b、第一E-模式栅极区域36a、第二E-模式栅极区域36b、背侧导体39、正向传导控制块45、反向传导控制块46、第一终端N1以及第二终端N2。
异质结结构22包括布置在GaAs衬底21上的铟砷化镓（InGaAs）层23、布置在InGaAs层23上的隔离物层24以及布置在隔离物层24上的n型砷化铝镓（n-AlGaAs）层25。漏极/源极区域26被布置在异质结结构22上并包括有第一n型GaAs区域30a、布置在第一n型GaAs区域30a上的第一高掺杂n型GaAs区域31a以及布置在第一高掺杂n型GaAs区域31a上的第一接触区域32a。此外，源极/漏极区域27被布置在与漏极/源极区域26邻接的异质结结构22上，并包括有第二n型GaAs区域30b、布置在第二n型GaAs区域30b上的第二高掺杂n型GaAs区域31b以及布置在第二高掺杂n型GaAs区域31b上的第二接触区域32b。在所示的配置中，第一和第二高掺杂n型GaAs区域31a，31b具有比第一和第二掺杂的n型GaAs区域30a，30b更高的掺杂浓度。
第一E-模式栅极区域36a被布置在漏极/源极区域26和源极/漏极区域27之间的异质结结构22上。此外，第二E-模式栅极区域36b被布置在第一D-模式栅极区域35a和源极/漏极区域2之间的异质结结构22上。此外，第一D-模式栅极区域35a被布置在第一E-模式栅极区域36a和漏极/源极区域26之间的异质结结构22上。而且，第二D-模式栅极区域35b被布置在第二E-模式栅极区域36b和源极/漏极区域27之间的异质结结构22上。在具体实施方式中，第一和第二D-模式栅极区域35a、35b以及第一和第二E-模式栅极区域36a、36b包括金属。例如，在一个实施例示例中，第一和第二D-模式栅极区域35a、35b以及第一和第二E-模式栅极区域36a、36b包括镍（Ni）、金（Au）、钛（Ti）或铂（Pt）中的至少一种。技术人员将理解的是，与HEMT的栅极相关的金属半导体结可作为金属半导体或肖特基二极管结构。
GaAs衬底21可以是具有相对低的掺杂浓度的本征衬底。在具体实施方式中，GaAs衬底21可具有相对薄的衬底厚度，例如大约0.5μm至大约1μm的范围内的厚度。将GaAs衬底21配置成相对较薄有助于形成穿过晶圆的通孔（TWV），其可用来将在GaAs衬底21上制造的晶体管或其它电路连接至背侧导体39。虽然已经描述了具体的掺杂浓度和厚度，但是本领域普通技术人员将很容易确定其它适当的值。
异质结结构22、漏极/源极区域26、源极/漏极区域27、第一D-模式栅极区域35a、第二D-模式栅极区域35b、第一E-模式栅极区域36a和第二E-模式栅极区域36b操作作为一个多栅HEMT。例如，技术人员将理解的是，电子从n-AlGaAs层25扩散至InGaAs层23中，可造成在InGaAs层23内形成二维电子气（2DEG）区域或沟道。通过控制第一D-模式栅极区域35a、第二D-模式栅极区域35b、第一E-模式栅极区域36a和第二E-模式栅极区域36b的栅极电压，可以改变或者变化2DEG区域的导电性。
在一个实施例中，n-AlGaAs层25具有大约300nm至大约500nm的范围内的厚度，以及大约1×1018原子/cm3至大约9×1018原子/cm3的范围内的掺杂浓度。InGaAs层23可被配置成具有相对较低的掺杂浓度以便通过避免与掺杂杂质的碰撞来提高电子迁移率。例如，在一个实施例中，InGaAs层23具有大约5nm至大约15nm的范围内的厚度，以及小于大约1×1018原子/cm3的掺杂浓度。隔离物层24可有助于减少InGaAs层23与n-AlGaAs层25的界面之间的与各层的不同晶格常数相关的界面陷阱或缺陷。在一个实施例中，隔离物层24包括有AlGaAs的层，厚度为大约3nm至大约6nm。在具体实施方式中，可利用外延生长工艺来形成异质结结构22的一个或多个层。虽然已经描述了具体的掺杂浓度和厚度，但是本领域普通技术人员将很容易确定其它适当的值。
背侧导体39被布置成在GaAs衬底21与异质结结构22相对的侧邻接GaAs衬底21。可利用低电平或接地电源来对背侧导体39进行电偏置，GaAs衬底21中形成的TWV可用来提供电路和接地电源之间的电连接。例如，在一个实施例中，第二终端N2利用一个或多个TWV电连接至背侧导体39。在具体实施方式中，背侧导体39包括金（Au）或铜（Cu）中的至少一种。虽然背侧导体39被图示为单层，但是背侧导体39可包括多个子层，例如，包括种子和/或遮挡子层。
在图示的配置中，漏极/源极区域26是一个明确的漏极/源极区域，源极/漏极区域27是一个明确的源极/漏极区域。然而，图示的多HEMT晶体管在功能上的操作类似于第一D-模式HEMT、第一E-模式HEMT、第二E-模式HEMT和第二D-模式HEMT的一系列组合。从而，在具体实施方式中，2DEG区域的处于第一D-模式栅极区域35a和第一E-模式栅极区域36a之间的第一部分可操作作为第一本征源极/漏极区域，2DEG区域的处于第一E-模式栅极区域36a和第二E-模式栅极区域36b之间的第二部分可操作作为本征漏极/源极区域，2DEG区域的处于第二E-模式栅极区域36b和第二D-模式栅极区域35b之间的第三部分可操作作为第二本征源极/漏极区域。
虽然已经在GaAs工艺的情况下说明了保护装置20，但是此处的指教可应用至其它化合物半导体技术，例如，包括氮化镓（GaN）和磷化铟（InP）技术。
漏极/源极区域26和第一D-模式栅极区域35a电连接至第一终端N1，源极/漏极区域27和第二D-模式栅极区域35b电连接至第二终端N2。此外，正向传导控制块45包括电连接至第一终端N1的第一输入、电连接至第二终端N2的第二输入、以及电连接至第二E-模式栅极区域36b的控制输出。此外，反向传导控制块46包括电连接至第一终端N1的第一输入、电连接至第二终端N2的第二输入、以及电连接至第一E-模式栅极区域36a的控制输出。
图示的正向传导控制块45包括第一限流电路51和正向触发控制电路52。第一限流电路51包括第一限流电阻器53，正向触发控制电路52包括第一反向击穿二极管54和第一二极管55。第一限流电阻器53电连接在第二E-模式栅极区域36b和第二终端N2之间。第一反向击穿二极管54包括电连接至第一终端N1的负极，二极管55包括电连接至第二E-模式栅极区域36b的负极以及电连接至第一反向击穿二极管54的正极的正极。
图示的反向传导控制块46包括第二限流电路61和反向触发控制电路62。第二限流电路61包括第二限流电阻器63，反向触发控制电路62包括第二反向击穿二极管64和第二二极管65。第二限流电阻器63电连接在第一E-模式栅极区域36和第一终端N1之间。第二反向击穿二极管64包括电连接至第二终端N2的负极，第二二极管65包括电连接至第一E-模式栅极区域36a的负极以及电连接至第二反向击穿二极管64的正极的正极。
第一和第二反向击穿二极管54、64可用来提供相对较大的参考击穿电压，从而利用适用于特定高电压应用的相对较高的双向阻挡电压配置了保护装置。在具体实施方式中，反向击穿二极管54、64可以是齐纳二极管或配置成模拟齐纳二极管或类似于齐纳二极管操作的另一基于二极管的结构。例如，在一些实施方式中，第一反向击穿二极管54和/或第二反向击穿二极管64可包括反向偏置二极管，其被掺杂或配置成提供期望的电流处理能力和/或反向击穿参考电压。然而，其它配置也是可行的，包括其中第一反向击穿二极管54和/或第二反向击穿二极管64包括布置成提供期望反向击穿参考电压的一系列正向偏置肖特基二极管的组合的实施方式。利用结二极管和/或肖特基二极管有助于提供定制的及可控的反向击穿参考电压，即使保护装置是在其中不容易获得齐纳二极管的相对低成本的工艺中制造出来的。
从而，第一和第二反向击穿二极管54，64可被用来分别利用相对较高的正向和反向激活触发电压配置保护装置20。将保护装置配置成包括一个或多个反向击穿二极管，或者其它高击穿电压组件在高阻挡电压应用中可能是有用的，例如其中正向激活触发电压大于高电平供电电压和/或反向激活触发电压小于低电平供电电压的实施方式。
第一限流电阻器53可被用来在第一和第二终端N1，N2之间的电压差小于正向触发控制电路52的正向传导触发电压时将第二E-模式栅极区域36b的电压偏置为大约等于第二终端N2的电压。类似地，第二限流电阻器63可被用来在第一和第二终端N1，N2之间的电压差大于反向触发控制电路62的反向传导触发电压时将第一E-模式栅极区域的电压偏置大约等于第一终端N1的电压。在一个实施例中，第一和第二限流电阻器53、63中的每一个的电阻都被选择为介于大约5kΩ至大约50kΩ的范围内。然而，本领域普通技术人员将很容易确定其它适当的电阻值。
保护装置20可用于提供在第一和第二终端N1，N2之间接收的过压以及电压不足事件两者的保护。
例如，响应于过压情况，正向触发控制电路52可在第一终端N1的电压比第二终端N2的电压高出正向传导控制块45的正向传导触发电压时传导正向触发电流。正向触发电流可增大第二E-模式栅极区域36b和源极/漏极区域27之间的电压差，并激活第二E-模式栅极区域36b下的2DEG区域。此外，正向触发电流的一部分可流经第一限流电路51，这可进一步有助于增大第二E-模式栅极区域36b和源极/漏极区域27之间的电压差。从而，可响应于过压情况，在第一和第二终端N1，N2之间提供低阻抗的正向导通路径。正向传导路径包括从第一终端N1经由漏极/源极区域26和InGaAs层23的2DEG区域到达第二终端N2的第一电流路径。此外，在足够高的栅极电压下，第一D-模式栅极区域35a和n-AlGaAs层25之间的金属半导体或肖特基二极管结构可变成正向偏置，并提供处于第一和第二终端N1、N2之间的经由n-AlGaAs层25的第二电流路径。
此外，响应于电压不足的情况，反向触发控制电路62可在第一终端N1的电压比第二终端N2的电压小反向传导触发电压时传导反向触发电流。反向触发电流可增大第一E-模式栅极区域36a和漏极/源极区域26之间的电压差。此外，反向触发电流的一部分可流经第二限流电路61，这可进一步增大第一E-模式栅极区域36a与漏极/源极区域26之间的电压差。从而，响应于电压不足事件，可在第一和第二终端N1，N2之间提供低阻抗的反向导通路径。低阻抗的反向导通路径可包括通过2DEG区域经由源极/漏极区域27的第一电流通道以及通过n-AlGaAs层25经由与第二D-模式栅极区域35b相关的肖特基二极管的第二电流通道。
虽然第一和第二限流电路51，61的一种实施方式已经被图示在图2中，但是其它实施方式也是可行的，例如，包括其中利用有源器件来实现限流电阻器的配置和/或其中限流电阻器被省略或与其它限流元件组合使用的配置。此外，虽然已经图示了正向和反向触发控制电路52，62的一种适当实施方式，其它实施方式也是可行的。例如，一个或多个二极管和/或其它结构可串行连接或者反之被配置成实现具有期望值的正向和反向传导触发电压。
图3是根据另一实施例的实现了图1的双向阻挡电压异质结化合物半导体保护电路10的化合物半导体保护装置70。
图3的保护装置70类似于图2的保护装置20，除了保护装置70包括正向和反向触发控制电路的不同实现方式。例如，图3的正向传导控制块74包括正向触发控制电路82，正向触发控制电路82包括二极管83，二极管83具有电连接至第一终端N1的正极以及电连接至第二E-模式栅极区域36b的负极。此外，图3的反向传导控制块75包括反向触发控制电路92，反向触发控制电路92包括在第一E-模式栅极区域36a和第二终端N2之间串行电连接的第一至第三二极管93-95。第一二极管93包括电连接至第一E-模式栅极区域36a的负极以及电连接至第二二极管94的负极的正极，第三二极管95包括电连接至第二终端N2的正极以及电连接至第二二极管94的正极的负极。
不同于图2的保护装置20，图3的保护装置70不包括第一和第二反向击穿二极管54，64。省略第一和第二反向击穿二极管54，64可有助于提供分别具有相对较低的正向和反向激活触发电压的保护装置20。例如，图示的正向触发控制电路82包括单个二极管83，由此正向触发激活触发电压可以是大约二极管正向电压降。提供选择正向触发控制电路82和反向触发控制电路92中的二极管的数量，可实现期望的正向激活触发电压和反向激活触发电压。
虽然已经图示了正向和反向触发控制电路的一种实施方式，但是可以使用正向和反向触发控制电路的其它实施方式。例如，正向触发控制电路82可包括附加的二极管或被配置成实现期望的正向激活触发电压的其它元件。类似地，反向触发控制电路92可包括更多或更小的二极管或被配置成实现期望的反向激活触发电压的其它元件。
图4A是双向阻挡电压异质结化合物半导体保护电路100的另一实施例的电路图。保护电路100包括正向和反向传导控制块5，6和多栅HEMT 109。多栅HEMT 109包括漏极/源极区域107、源极/漏极区域108、第一E-模式栅极103和第二E-模式栅极104。第一E-模式栅极103介于漏极/源极区域107和第二E-模式栅极104之间，第二E-模式栅极104介于第一E-模式栅极103和源极/漏极区域108之间。如图4A所示，漏极/源极区域107电连接至第一终端N1，源极/漏极区域108电连接至第二终端N2。此外，正向传导控制块5电连接在第一和第二终端N1，N2之间，并被配置成控制第二E-模式栅极104的电压。而且，反向传导控制块6电连接在第一和第二终端N1，N2之间，并被配置成控制第一E-模式栅极103的电压。
按照与之前针对图1描述的方式相类似的方式，图4A的保护电路100可具有分别被正向和反向传导控制块5，6控制的正向和反向激活触发电压。然而，不同于图1的保护电路，图4A的保护电路100省略了第一和第二D-模式栅极区域1，2。由于第一和第二D-模式栅极区域1，2可具有在高电压下操作作为电流通道的相关的金属半导体或肖特基二极管结构，省略第一和第二D-模式栅极区域1，2可相对于图1的保护电路10的电流处理能力，降低图4A的保护电路100的电流处理能力。然而，可利用比图1的保护电路100更简单的制作工艺来制造图4的保护电路100，因此保护电路100可具有降低的成本和/或改进的产率。
图4B是双向阻挡电压异质结化合物半导体保护电路110的另一实施例的电路图。保护电路110包括正向和反向传导控制块5，6以及多栅HEMT 119。多栅HEMT 119包括漏极/源极区域117、源极/漏极区域118、第一E-模式栅极113、第二E-模式栅极114、第三E-模式栅极115、和第四E-模式栅极116。图4B的保护电路110类似于图1的保护电路10，除了图4B的保护电路110图示出其中图1的第一和第二D-模式栅极1，2已经分别被第三和第四E-模式栅极115，116代替的配置。按照这样的方式来配置保护电路110可降低保护装置的电流处理能力。例如，在过压或电压不足的情况下，图1的多栅HEMT 9的沟道或2DEG区域的电导率可大于图4B的多栅HEMT 119的沟道的电导率。然而，图4B的多栅HEMT 119可被制造而不需要形成耗尽模式栅极，由此可相对于图1的多栅HEMT 9以更低的成本和/或更高的产率进行制造。
图5是针对图1的双向阻挡电压异质结化合物半导体保护电路10的一个实例的电压电流对比图200。电压通过水平轴表示，电流通过垂直轴表示。图200图示了针对图1的保护电路10的配置的电流对电压的响应，其中正向传导触发电压已经被配置为大约+12V，并且其中反向传导触发电压已经被配置为大约-12V。然而，正向和反向传导触发电压可被配置为其它值（包括具有不对称电压幅值的触发电压），从而实现适合于具体应用的期望的保护特性。
图6是根据一个实施例的实现了图1的多栅HEMT 9的化合物半导体保护装置300的平面图。保护装置300包括漏极/源极区域26、源极/漏极区域27、第一和第二D-模式栅极区域35a，35b、第一和第二E-模式栅极区域36a，36b、第一下部金属（METAL1）区域301、第二METAL1区域302、第一上部金属（METAL2）区域303以及第二METAL2区域304。化合物半导体保护装置300被制造在衬底上，例如GaAs衬底，并可包括其它结构或特征（例如，异质结结构，接触区域，通孔，和/或其它金属区域）。技术人员将理解的是，出于简洁的目的，这些细节已经从图中省略。
漏极/源极区域26和源极/漏极区域27被布置成在列中彼此邻接，其中每个漏极/源极区域26布置在两个相邻的源极/漏极区域27之间。在图示配置中，漏极/源极区域26和源极/漏极区域27的每一个都具有宽度d1，在具体实施方式中例如可以处于大约50μm至大约1000μm的范围内。然而，本领域普通技术人员将很容易想到其它适当的区域宽度。虽然图6图示了采用三个漏极/源极区域26和四个源极/漏极区域27的配置，但是保护装置300可包括更多或更少的漏极/源极区域26和/或源极/漏极区域27。例如，在一个实施例中，漏极/源极区域26和源极/漏极区域27的总数被选择为处于大约2至大约24的范围内。
第一和第二D-模式栅极区域35a，35b以及第一和第二E-模式栅极区域36a，36b已经被实现为在漏极/源极区域26和源极/漏极区域27之间宛转或转折的迂回形的结构。如图6所示，第一和第二E-模式栅极区域36a，36b具有宽度d2，第一和第二D-模式栅极区域35a，35b具有宽度d3。在一个实施例中，第一和第二D-模式栅极区域35a、35b的宽度d3被选择为比第一和第二E-模式栅极区域36a，36b的宽度d2大大约2倍至大约5倍。然而，其它配置也是可行的。此外，虽然图6图示了其中D-模式栅极区域具有匹配宽度并且E-模式栅极区域具有匹配宽度的配置，但是在其它实施方式中D-模式和E-模式栅极宽度可以是不对称的。
第一METAL1区域301已经被配置为提供第一D-模式栅极区域35a的不同部分之间的电连接。例如，图示的第一D-模式栅极区域35a是迂回形的，并包括具有边缘部分的转折，并且第一METAL1区域301已经被用来电连接与器件的第一侧或左侧相关的边缘部分。按照这种方式连接第一METAL1区域301可降低第一D-模式栅极区域35a的电阻，从而有助于器件均匀地传导电流。在具体实施方式中，第一METAL2区域303被布置在并电连接至第一METAL1区域301的至少一部分上，从而进一步减低栅极电阻并促进均匀的电流传导。如图6所示，第一METAL1区域301的部分已经被配置成在第一D-模式栅极区域35a的转折之间延伸并电接触漏极/源极区域26。第一METAL1区域301和/或第一METAL2区域303可操作作为保护装置300的第一终端N1。
第二METAL1区域302已经被配置为提供与器件的第二侧或右侧相关的第二D-模式栅极区域35b的不同部分之间的电连接。此外，第二METAL1区域302的部分已经被配置成在第二D-模式栅极区域35b的转折之间延伸并电接触源极/漏极区域27。在具体实施方式中，第二METAL2区域304被布置在并电连接第二METAL1区域302的至少一部分上。第二METAL1区域302和/或第二METAL2区域304可操作作为保护装置300的第二终端N2。
保护装置300的其它细节可类似于之前参考图1-3描述的那样。虽然保护装置300图示了用于化合物半导体保护装置的适当布局的一种实施方式，但是也可以采用其它实施方式。
本文使用的诸如“上”、“下”、“上方”等之类的术语指的是附图所示定位的器件，并且应该进行相应的解释。还应该理解的是，由于半导体器件（例如晶体管）内的区域是通过利用不同杂质对半导体材料的不同部分进行掺杂或使杂质的浓度不同来进行定义的，所以不同区域之间的具体物理边界可能不会实际存在于完成的器件中，相反，区域可能从一个转换成另一个。附图所示的一些边界具有这样的类型，并且仅仅为了方便读者而被图示为突变结构。在上述实施例中，p型区域可包括p型半导体材料，例如硼，作为掺杂物。而且，n型区域可包括n型半导体材料，例如磷，作为掺杂物。技术人员将构想出上述区域中的掺杂物的各种浓度。
应用
采用上述保护方案的装置可实施在各种电子装置和接口应用中。电子装置的示例可包括但不限于消费电子产品、消费电子产品的部分、电子测试设备、高稳健性工业及汽车应用等。电子装置的示例还可包括光网或其它通信网络的电路。消费电子产品可包括但不限于移动电话、电话、电视机、计算机监视器、计算机、手持计算机、个人数字助理（PDA）、汽车、车辆引擎管理控制器、传输控制器、安全带控制器、防锁死刹车系统控制器、摄像录像机、相机、数码相机、编写存储芯片、清洗器、干燥器、清洗器/干燥器、复印机、传真机、扫描器、多功能外围设备等。而且，电子装置可包括未完工的产品，包括用于工业、医疗和汽车应用的产品。
前述说明以及权利要求可表示被“连接”或“耦接”在一起的元素或特征。就此处的使用而言，除非相反地明确说明，否则“连接”指的是一个元素/特征直接或间接连接至另一元素/特征，并且并非必须是机械的。类似地，除非相反地明确说明，否则“耦接”指的是一个元素/特征直接或间接耦接至另一元素/特征，并且并非必须是机械的。因此，虽然附图所示的各种方案描绘了元素和组件的示例配置，但是其它的插入元素、装置、特征或组件可出现在实际实施例中（假设所示电路的功能不会受到不利的影响）。
虽然已经针对具体实施例描述了本发明，但是对于本领域普通技术人员而言显而易见的其它实施例，包括不提供前述所有特征和优势的实施例，也包含在本发明的范围内。而且，上述各种实施例可组合以提供进一步的实施例。而且，一个实施例中示出的具体特征也可并入其它实施例。从而，本发明的范围仅仅由所附权利要求所限定。

Claims (22)

1.一种设备，包括：
多栅高电子迁移率晶体管（HEMT），包括漏极/源极、源极/漏极、第一耗尽模式（D-模式）栅极、第二D-模式栅极、第一增强模式（E-模式）栅极以及第二E-模式栅极，其中第一E-模式栅极布置在第一和第二D-模式栅极之间，其中第二E-模式栅极布置在第一E-模式栅极和第二D-模式栅极之间，其中漏极/源极和第一D-模式栅极电连接至第一终端，而且其中源极/漏极和第二D-模式栅极电连接至第二终端；
电连接在第一终端和二终端之间的配置成控制第二E-模式栅极的栅极电压的正向传导控制块，其中正向传导控制块被配置成，在第一和第二终端之间的电压差大于正向传导触发电压时使得第二E-模式栅极导通、并且反之根据第二终端的电压来对第二E-模式栅极进行偏置；以及
电连接在第一终端和第二终端之间的配置成控制第一E-模式栅极的栅极电压的反向传导控制块，其中反向传导控制块被配置成，在所述电压差小于反向传导触发电压时使得第一E-模式栅极在所述电压差小于反向传导触发电压时导通、并且反之根据第一终端的电压来对第一E-模式栅极进行偏置。
2.根据权利要求1所述的设备，其中正向传导控制块被配置成在所述电压差为正但是小于正向传导触发电压时使得第二E-模式栅极截止，其中反向传导控制块被配置成在所述电压差为负但是大于反向传导触发电压时使得第一E-模式栅极截止。
3.根据权利要求1所述的设备，其中正向传导控制块被配置成在所述电压差小于正向传导触发电压时将第二E-模式栅极的电压控制为大约等于第二终端的电压，其中反向传导控制块被配置成在所述电压差大于反向传导触发电压时将第一E-模式栅极控制为大约等于第一终端的电压。
4.根据权利要求1所述的设备，其中正向传导控制块包括连接在第二E-模式栅极和第二终端之间的第一限流电路以及连接在第一终端和第二E-模式栅极之间的正向触发控制电路，其中正向触发控制电路被配置成在所述电压差大于正向传导触发电压时传导正向触发电流以便将第一激活电压提供给第二E-模式栅极。
5.根据权利要求4所述的设备，其中反向传导控制块包括连接在第一E-模式栅极和第一终端之间的第二限流电路以及连接在第二终端和第一E-模式栅极之间的反向触发控制电路，其中反向触发控制电路被配置成在所述电压差小于反向传导触发电压时传导反向触发电流以便将第二激活电压提供给第一E-模式栅极。
6.根据权利要求5所述的设备，其中正向触发电流的至少一部分被配置成在第一终端的电压比第二终端的电压高出正向传导触发电压时流经第一限流电路，其中反向触发电流的至少一部分被配置成在第二终端的电压比第一终端的电压高出反向传导触发电压时流经第二限流电路。
7.根据权利要求5所述的设备，其中第一限流电路包括第一电阻器，其中第二限流电路包括第二电阻器。
8.根据权利要求5所述的设备，其中正向触发控制电路包括在第一终端和第二E-模式栅极之间串行电连接的一个或多个二极管，其中正向传导控制块的一个或多个二极管在第二终端的电压超过第一终端的电压时被反向偏置，其中反向触发控制电路包括在第二终端和第一E-模式栅极之间串行电连接的一个或多个二极管，其中反向传导控制块的一个或多个二极管在第一终端的电压超过第二终端的电压时被反向偏置。
9.根据权利要求5所述的设备，其中正向触发控制电路包括第一反向击穿二极管和第一二极管，其中第一反向击穿二极管包括电连接至第一终端的负极，其中第一二极管包括电连接至第二E-模式栅极的负极以及电连接至第一反向击穿二极管的正极的正极，其中反向触发控制电路包括第二反向击穿二极管和第二二极管，其中第二反向击穿二极管包括电连接至第二终端的负极，其中第二二极管包括电连接至第一E-模式栅极的负极以及电连接至第二反向击穿二极管的正极的正极。
10.根据权利要求9所述的设备，其中第一和第二反向击穿二极管包括与第一终端电连接的负极，其中第一二极管包括与E-模式栅极电连接的负极和与反向击穿二极管的正极电连接的正极。
11.根据权利要求1所述的设备，其中正向传导触发电压和反向传导触发电压具有不同的电压幅值。
12.根据权利要求1所述的设备，其中多栅HEMT是假立方晶形高电子迁移率晶体管（pHEMT）。
13.一种设备，包括：
衬底；
布置在衬底上的异质结结构；
布置在异质结结构上的电连接至第一终端的漏极/源极区域；
布置在异质结结构上的电连接至第二终端的源极/漏极区域；
布置在异质结结构上的处于漏极/源极区域和源极/漏极区域之间的第一增强模式（E-模式）栅极区域；
布置在异质结结构上的处于漏极/源极区域和第一E-模式栅极区域之间的第一耗尽模式（D-模式）栅极区域，其中第一D-模式栅极区域电连接至第一终端；
布置在异质结结构上的处于源极/漏极区域和第一E-模式栅极区域之间的第二增强模式（E-模式）栅极区域；
布置在异质结结构上的处于源极/漏极区域和第二E-模式栅极区域之间的第二D-模式栅极区域，其中第二D-模式栅极区域电连接至第二终端；
电连接在第一终端和第二终端之间并被配置成控制第二E-模式栅极区域的电压的正向传导控制块；以及
电连接在第一终端和第二终端之间并被配置成控制第一E-模式栅极区域的电压的反向传导控制块。
14.根据权利要求13所述的设备，其中异质结结构包括铟砷化镓区域和n型砷化铝镓区域。
15.根据权利要求13所述的设备，其中异质结结构包括布置在第一D-模式栅极区域、第一E-模式栅极区域、第二E-模式栅极区域和第二D-模式栅极区域下的二维电子气(2DEG)区域。
16.根据权利要求13所述的设备，其中正向传导控制块包括电连接在第二E-模式栅极区域和第二终端之间的第一限流电路以及电连接在第一终端和第二E-模式栅极区域之间的正向触发控制电路，其中反向传导控制块包括电连接在第一E-模式栅极区域和第一终端之间的第二限流电路以及电连接在第二终端和第一E-模式栅极区域之间的反向触发控制电路。
17.根据权利要求13所述的设备，还包括第一信号焊盘和背侧导体，其中第一终端电连接至第一信号焊盘，其中第二终端电连接至背侧导体。
18.根据权利要求13所述的设备，其中第一和第二D-模式栅极区域的宽度比第一和第二E-模式栅极区域的宽度大大约2倍至大约5倍。
19.根据权利要求13所述的设备，其中衬底包括砷化镓。
20.一种制作化合物半导体双向保护装置的方法，该方法包括：
在衬底上形成异质结结构；
在异质结结构上形成漏极/源极区域；
在异质结结构上形成源极/漏极区域；
在异质结结构上形成第一增强模式（E-模式）栅极区域，其中第一E-模式栅极区域处于漏极/源极区域和源极/漏极区域之间；
在异质结结构上形成第一耗尽模式（D-模式）栅极区域，其中第一D-模式栅极区域处于漏极/源极区域和第一E-模式栅极区域之间；
在异质结结构上形成第二E-模式栅极区域，其中第二E-模式栅极区域处于源极/漏极区域和第一E-模式栅极区域之间；
在异质结结构上形成第二D-模式栅极区域，其中第二D-模式栅极区域处于源极/漏极区域和第二E-模式栅极区域之间；
形成正向传导控制块，其中正向传导控制块包括有与漏极/源极区域和第一D-模式栅极区域电连接的第一终端、与源极/漏极区域和第二D-模式栅极区域电连接的第二终端、以及与第二E-模式栅极区域电连接的控制终端；以及
形成反向传导控制块，其中反向传导控制块包括有与漏极/源极区域和第一D-模式栅极区域电连接的第一终端、与源极/漏极区域和第二D-模式栅极区域电连接的第二终端、以及与第一E-模式栅极区域电连接的控制终端。
21.一种设备，包括：
多栅高电子迁移率晶体管(HEMT)，包括漏极/源极、源极/漏极、第一增强模式(E-模式)栅极和第二E-模式栅极，其中第一E-模式栅极被布置在漏极/源极和第二E-模式栅极之间，其中第二E-模式栅极被布置在第一E-模式栅极和源极/漏极之间，其中漏极/源极电连接至第一终端，其中源极/漏极电连接至第二终端；
电连接在第一终端和第二终端之间并被配置成控制第二E-模式栅极的栅极电压的正向传导控制块，其中正向传导控制块被配置成在第一和第二终端之间的电压差大于正向传导触发电压时使得第二E-模式栅极导通、并反之根据第二终端的电压来对第二E-模式栅极进行配置；以及
电连接在第一终端和第二终端之间并被配置成控制第一E-模式栅极的栅极电压的反向传导控制块，其中反向传导控制块被配置成在所述电压差小于反向传导触发电压时使得第一E-模式栅极导通、并反之根据第一终端的电压来对第一E-模式栅极进行配置。
22.根据权利要求21所述的设备，还包括第三E-模式栅极和第四E-模式栅极，其中第三E-模式栅极被布置在漏极/源极和第一E-模式栅极之间并电连接至第一终端，其中第四E-模式栅极被布置在第二E-模式栅极和源极/漏极之间并电连接至第二终端。
CN201310436970.1A 2012-09-24 2013-09-24 双向异质结化合物半导体保护装置及其形成方法 Active CN103681658B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/625,577 2012-09-24
US13/625,577 US9184098B2 (en) 2012-09-24 2012-09-24 Bidirectional heterojunction compound semiconductor protection devices and methods of forming the same

Publications (2)

Publication Number Publication Date
CN103681658A true CN103681658A (zh) 2014-03-26
CN103681658B CN103681658B (zh) 2017-01-04

Family

ID=50235475

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310436970.1A Active CN103681658B (zh) 2012-09-24 2013-09-24 双向异质结化合物半导体保护装置及其形成方法

Country Status (3)

Country Link
US (1) US9184098B2 (zh)
CN (1) CN103681658B (zh)
DE (1) DE102013109834B4 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107924938A (zh) * 2015-06-16 2018-04-17 泰戈尔技术股份有限公司 高性能射频开关
CN109155521A (zh) * 2016-06-15 2019-01-04 德州仪器公司 用于氮化镓装置的过电压保护和短路承受
CN110098183A (zh) * 2018-01-31 2019-08-06 台湾积体电路制造股份有限公司 静电放电保护电路和半导体电路
CN110783401B (zh) * 2018-07-25 2023-07-25 维西埃-硅化物公司 高电子迁移率晶体管esd保护结构

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8970998B2 (en) * 2012-12-31 2015-03-03 Win Semiconductors Corp. Compound semiconductor ESD protection devices
US8964342B2 (en) * 2012-12-31 2015-02-24 Win Semiconductors Corp. Compound semiconductor ESD protection devices
US9064704B2 (en) * 2013-02-15 2015-06-23 Win Semiconductors Corp. Integrated circuits with ESD protection devices
CN103346406B (zh) * 2013-05-20 2015-04-29 电子科技大学 基于高电子迁移率晶体管太赫兹波空间外部调制器
US10158029B2 (en) 2016-02-23 2018-12-18 Analog Devices, Inc. Apparatus and methods for robust overstress protection in compound semiconductor circuit applications
US10199369B2 (en) 2016-03-04 2019-02-05 Analog Devices, Inc. Apparatus and methods for actively-controlled transient overstress protection with false condition shutdown
US10177566B2 (en) 2016-06-21 2019-01-08 Analog Devices, Inc. Apparatus and methods for actively-controlled trigger and latch release thyristor
US10734806B2 (en) 2016-07-21 2020-08-04 Analog Devices, Inc. High voltage clamps with transient activation and activation release control
US20180026029A1 (en) * 2016-07-21 2018-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated ESD Protection Circuit for GaN Based Device
US10861845B2 (en) 2016-12-06 2020-12-08 Analog Devices, Inc. Active interface resistance modulation switch
US10319714B2 (en) 2017-01-24 2019-06-11 Analog Devices, Inc. Drain-extended metal-oxide-semiconductor bipolar switch for electrical overstress protection
US10404059B2 (en) 2017-02-09 2019-09-03 Analog Devices, Inc. Distributed switches to suppress transient electrical overstress-induced latch-up
US10608431B2 (en) 2017-10-26 2020-03-31 Analog Devices, Inc. Silicon controlled rectifier dynamic triggering and shutdown via control signal amplification
FR3085791B1 (fr) * 2018-09-11 2022-11-11 Commissariat Energie Atomique Transistor bidirectionnel a heterojonction a faible resistance a l’etat passant
US11387648B2 (en) 2019-01-10 2022-07-12 Analog Devices International Unlimited Company Electrical overstress protection with low leakage current for high voltage tolerant high speed interfaces
US11552190B2 (en) 2019-12-12 2023-01-10 Analog Devices International Unlimited Company High voltage double-diffused metal oxide semiconductor transistor with isolated parasitic bipolar junction transistor region
WO2023278194A1 (en) * 2021-06-28 2023-01-05 Enphase Energy, Inc. Gallium nitride bi-directional high electron mobility transistor substrate voltage management circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037830A (en) * 1998-05-08 2000-03-14 University Of Massachusetts Lowell Tailored field in multigate FETS
US20060197129A1 (en) * 2005-03-03 2006-09-07 Triquint Semiconductor, Inc. Buried and bulk channel finFET and method of making the same
CN101359686A (zh) * 2007-08-03 2009-02-04 香港科技大学 可靠的常关型ⅲ-氮化物有源器件结构及相关方法和系统
CN101410985A (zh) * 2006-03-29 2009-04-15 克里公司 高效率和/或高功率密度宽带隙晶体管

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE33584E (en) * 1979-12-28 1991-05-07 Fujitsu Limited High electron mobility single heterojunction semiconductor devices
JPH0714853A (ja) * 1993-06-18 1995-01-17 Fujitsu Ltd シリコン基板上の化合物半導体装置とその製造方法
JP2009087962A (ja) * 2007-09-27 2009-04-23 Panasonic Corp 保護回路及び半導体集積回路
US8159003B2 (en) * 2007-11-26 2012-04-17 International Rectifier Corporation III-nitride wafer and devices formed in a III-nitride wafer
JP5439725B2 (ja) * 2008-02-20 2014-03-12 サンケン電気株式会社 半導体スイッチング装置
JPWO2011064955A1 (ja) * 2009-11-30 2013-04-11 パナソニック株式会社 双方向スイッチ
US9171963B2 (en) * 2011-04-11 2015-10-27 University Of Central Florida Research Foundation, Inc. Electrostatic discharge shunting circuit
US9728532B2 (en) 2011-04-13 2017-08-08 Qorvo Us, Inc. Clamp based ESD protection circuits
US8723227B2 (en) * 2012-09-24 2014-05-13 Analog Devices, Inc. Heterojunction compound semiconductor protection clamps and methods of forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037830A (en) * 1998-05-08 2000-03-14 University Of Massachusetts Lowell Tailored field in multigate FETS
US20060197129A1 (en) * 2005-03-03 2006-09-07 Triquint Semiconductor, Inc. Buried and bulk channel finFET and method of making the same
CN101410985A (zh) * 2006-03-29 2009-04-15 克里公司 高效率和/或高功率密度宽带隙晶体管
CN101359686A (zh) * 2007-08-03 2009-02-04 香港科技大学 可靠的常关型ⅲ-氮化物有源器件结构及相关方法和系统

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107924938A (zh) * 2015-06-16 2018-04-17 泰戈尔技术股份有限公司 高性能射频开关
CN107924938B (zh) * 2015-06-16 2019-08-09 泰戈尔技术股份有限公司 高性能射频开关
CN109155521A (zh) * 2016-06-15 2019-01-04 德州仪器公司 用于氮化镓装置的过电压保护和短路承受
US11088534B2 (en) 2016-06-15 2021-08-10 Texas Instruments Incorporated Overvoltage protection and short-circuit withstanding for gallium nitride devices
CN110098183A (zh) * 2018-01-31 2019-08-06 台湾积体电路制造股份有限公司 静电放电保护电路和半导体电路
US10978445B2 (en) 2018-01-31 2021-04-13 Taiwan Semiconductor Manufacturing Company Ltd. Electrostatic discharge protection circuit and semiconductor circuit
CN110098183B (zh) * 2018-01-31 2021-09-07 台湾积体电路制造股份有限公司 静电放电保护电路和半导体电路
CN110783401B (zh) * 2018-07-25 2023-07-25 维西埃-硅化物公司 高电子迁移率晶体管esd保护结构

Also Published As

Publication number Publication date
DE102013109834B4 (de) 2018-01-11
US9184098B2 (en) 2015-11-10
CN103681658B (zh) 2017-01-04
US20140084347A1 (en) 2014-03-27
DE102013109834A1 (de) 2014-03-27

Similar Documents

Publication Publication Date Title
CN103681658A (zh) 双向异质结化合物半导体保护装置及其形成方法
CN103681657A (zh) 异质结化合物半导体保护夹及其形成方法
US9704853B2 (en) Semiconductor device and driver circuit with an active device and isolation structure interconnected through a resistor circuit, and method of manufacture thereof
EP2992555B1 (en) Compact electrostatic discharge (esd) protection structure
CN114023738B (zh) 静电防护电路及电子装置
US20150092307A1 (en) On Chip Reverse Polarity Protection Compliant with ISO and ESD Requirements
DE102015119349B4 (de) Intelligenter halbleiterschalter
DE102013004464A1 (de) Gate-überspannungsschutz für verbindungshalbleitertransistoren
CN102593121B (zh) 半导体装置
KR20080106951A (ko) 분리 다이오드 소자를 갖는 ｅｓｄ 보호 회로 및 방법
CN112740498A (zh) 电子装置和静电放电保护电路
US20230009740A1 (en) ESD Clamp Circuit For Low Leakage Applications
JP6183996B2 (ja) ダイオード回路を通じて相互接続されるドレインおよび分離構造体を有する半導体デバイスおよびドライバ回路ならびにその製造方法
EP2731144A2 (en) Semiconductor device and driver circuit with an active device and isolation structure interconnected through a resistor circuit, and method of manufacture thereof
CN112470403A (zh) 包括晶体管和二极管的电路和器件
US20040070029A1 (en) Low voltage transient voltage suppressor and method of making
EP0305935A2 (en) VDD load dump protection circuit
US8188568B2 (en) Semiconductor integrated circuit
US20200321432A1 (en) Semiconductor device, semiconductor apparatus and method of manufacturing the same
US8080832B1 (en) Semiconductor device for electrostatic discharge protection
US6144066A (en) Protection of the logic well of a component including an integrated MOS power transistor
US8217460B2 (en) Semiconductor device with electrostatic protection device
US10867988B2 (en) Integrated ESD enhancement circuit for SOI device
US9698139B1 (en) Integrated circuits with electrostatic discharge protection
CN105322934A (zh) 智能半导体开关

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant