CN109155304A - 半导体装置的制造方法和半导体装置的制造装置 - Google Patents

半导体装置的制造方法和半导体装置的制造装置 Download PDF

Info

Publication number
CN109155304A
CN109155304A CN201780032694.9A CN201780032694A CN109155304A CN 109155304 A CN109155304 A CN 109155304A CN 201780032694 A CN201780032694 A CN 201780032694A CN 109155304 A CN109155304 A CN 109155304A
Authority
CN
China
Prior art keywords
provisional configuration
semiconductor chip
bonding agent
semiconductor
configuration body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201780032694.9A
Other languages
English (en)
Other versions
CN109155304B (zh
Inventor
朝日昇
仁村将次
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toray Engineering Co Ltd
Original Assignee
Toray Engineering Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toray Engineering Co Ltd filed Critical Toray Engineering Co Ltd
Publication of CN109155304A publication Critical patent/CN109155304A/zh
Application granted granted Critical
Publication of CN109155304B publication Critical patent/CN109155304B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

课题在于提高半导体装置制造中的生产率。具体而言，构成为具有如下的工序：使形成在临时基板上所配置的半导体芯片(54)的第1主面上的电极焊盘(55)与形成在新的半导体芯片(4)的第2主面上的凸起(5)对置并借助第1粘接剂(7)进行临时配置而得到多个临时配置体(8)；然后对临时配置体(8)中的半导体芯片(4)与半导体芯片(54)的位置偏移进行检查，将位置偏移在规定的范围内的临时配置体(8)确定为选择临时配置体；将一部分的选择临时配置体从临时基板分离并使其重叠在临时基板上所残留的选择临时配置体上，借助第2粘接剂(107)进行临时配置而得到多层临时配置体(108)；然后进行连接工序，一并对多层临时配置体(108)中的各半导体芯片进行加热、加压而将半导体芯片间的凸起与电极焊盘电连接，并且使半导体芯片间的第1和第2粘接剂硬化。

Description

半导体装置的制造方法和半导体装置的制造装置
技术领域
本发明涉及提高生产率的半导体装置的制造方法和半导体装置的制造装置。
背景技术
近年来，不断开发将半导体芯片直接安装在基板上的技术和使半导体芯片彼此层叠而提高安装密度的技术。
在专利文献1中记载了如下的结构：在对多个半导体芯片进行临时压接而层叠之后，一并进行正式压接，从而减少半导体芯片暴露于高温的次数。
现有技术文献
专利文献
专利文献1：日本特开2012-222038号公报
发明内容
发明所要解决的课题
但是，在专利文献1记载的结构中，即使在临时压接时产生了位置偏移的问题，也会直接进入到正式压接工序，因此存在成品率较差、生产率降低的问题。
本发明的课题在于解决上述问题点，提高半导体装置制造中的生产率。
用于解决课题的手段
为了解决上述课题，本发明提供半导体装置的制造方法，将半导体芯片多层层叠而制造半导体装置，其特征在于，
在各半导体芯片的第1主面上形成有电极焊盘，在第2主面上形成有凸起，
该半导体装置的制造方法具有如下的工序：
(A)配置工序，使第1主面朝上而将多个半导体芯片配置在临时基板上；
(B)临时配置工序，得到多个临时配置体，该临时配置体是使形成在新的半导体芯片的第2主面上的凸起与形成在配置在所述临时基板上的半导体芯片的第1主面上的电极焊盘对置并借助第1粘接剂进行临时配置而成的；
(C)检查工序，对所述临时配置体中的新的半导体芯片的凸起和与该凸起对置的所述电极焊盘的位置偏移进行检查，将具有所述位置偏移在规定的范围内的新的半导体芯片的临时配置体确定为选择临时配置体；
(D)多层临时配置工序，得到多层临时配置体，该多层临时配置体是将一部分的所述选择临时配置体从所述临时基板分离，使形成在该分离的选择临时配置体的最下层的半导体芯片的第2主面上的凸起与形成在所述临时基板上的选择临时配置体中的最上层的半导体芯片的第1主面上的电极焊盘对置并借助第2粘接剂进行临时配置而成的；以及
(E)连接工序，一并对所述多层临时配置体中的各半导体芯片进行加热、加压而将半导体芯片间的凸起与电极焊盘电连接，并且使半导体芯片间的所述第1粘接剂和所述第2粘接剂硬化。
根据该结构，能够对不存在位置偏移的半导体芯片进行层叠，能够提高半导体装置制造中的生产率。
也可以是，该制造方法在所述检查工序(C)与所述多层临时配置工序(D)之间具有如下的(C1)位置修正工序：若存在所述位置偏移不在规定的范围内的新的半导体芯片，则使该新的半导体芯片移动而进行位置修正并将该临时配置体认定为选择临时配置体。
根据该结构，能够消除位置偏移而使半导体芯片彼此连接，能够提高半导体装置制造中的生产率。
也可以是，所述第1粘接剂为热硬化性的非导电性粘接膜，在所述位置修正工序(C1)中，加热至所述第1粘接剂发生软化的温度而使所述位置偏移不在规定的范围内的新的半导体芯片移动。
根据该结构，能够容易地对半导体芯片的位置进行修正。
另外，为了解决上述课题，本发明提供半导体装置的制造装置，其将多个半导体芯片层叠而将形成在上层的半导体芯片的第2主面上的凸起与形成在下层的半导体芯片的第1主面上的电极焊盘电连接，其特征在于，该半导体装置的制造装置具有：吸附喷嘴，其对半导体芯片进行吸附而临时配置在临时基板上所配置的半导体芯片上；拍摄装置，其透过半导体芯片彼此而拍摄透视图像；压接头，其对所述半导体芯片彼此进行加热、加压而将所述凸起与所对置的所述电极焊盘电连接，并且使半导体芯片间的粘接剂硬化；以及控制部，其对所述吸附喷嘴、所述拍摄装置以及所述压接头进行控制，所述控制部具有：临时配置处理部，其对所述吸附喷嘴进行控制从而借助第1粘接剂使所述凸起与所述电极焊盘对置而形成临时配置体；检查处理部，其根据所述拍摄装置所拍摄的图像，对所述临时配置体中的各半导体芯片间的位置偏移进行检查，将具有所述位置偏移在规定的范围内的半导体芯片的临时配置体确定为选择临时配置体；多层临时配置处理部，其对所述吸附喷嘴进行控制从而借助第2粘接剂将一部分的所述选择临时配置体层叠在所述临时基板上的选择临时配置体上而形成多层临时配置体；以及连接处理部，其对所述压接头进行控制从而将所述多层临时配置体中的所述凸起与所述电极焊盘电连接，并且使所述第1粘接剂和所述第2粘接剂硬化。
根据该结构，能够对不存在位置偏移的半导体芯片进行层叠，能够提高半导体装置制造中的生产率。
发明效果
根据本发明的半导体装置的制造方法和半导体装置的制造装置，能够对不存在位置偏移的半导体芯片进行层叠，能够提高半导体装置制造中的生产率。
附图说明
图1是对本发明的实施例1中的半导体芯片的临时配置工序进行说明的图。
图2是对本发明的实施例1中的检查工序进行说明的图。
图3是对本发明的实施例1中的多层临时配置工序进行说明的图。
图4是对本发明的实施例1中的连接工序进行说明的图。
图5是对本发明的实施例1中的半导体装置的制造装置进行说明的图。
图6是对本发明中的粘接剂的温度-粘度特性进行说明的图。
图7是对本发明的实施例2中的位置修正工序进行说明的图。
图8是对柱状凸起的结构进行说明的图。
具体实施方式
实施例1
参照图1～图6、图8对本发明的实施例1进行说明。图1是对本发明的实施例1中的半导体芯片的临时配置工序进行说明的图。图2是对本发明的实施例1中的检查工序进行说明的图。图3是对本发明的实施例1中的多层临时配置工序进行说明的图。图4是对本发明的实施例1中的连接工序进行说明的图。图5是对本发明的实施例1中的半导体装置的制造装置进行说明的图。图6是对本发明中的粘接剂的温度-粘度特性进行说明的图。图8是对柱状凸起的结构进行说明的图。
(作为基础的半导体芯片的准备)
如图1所示，将多个半导体芯片54按照其第2主面朝下的方式预先配置在临时基板上。临时基板只要是在后续工序中半导体芯片54容易分离的表面状态的基板即可，可以根据工序的情况适当选择。例如可以使用硅基板或环氧玻璃基板，可以为在板材或载台上粘贴脱模纸的基板，也可以使用具有吸附功能的载台。半导体芯片54是由小片的硅构成的半导体芯片，在其第2主面上形成至少前端由焊料构成的凸起55。在实施例1中，使用由Sn-Ag构成的焊料。另外，图1～图4中的凸起5绘制成圆形，但优选在铜柱5P的前端形成有焊料5S的凸起，将其结构示于图8。从半导体芯片54的第2主面中的凸起55至相反的一面的第1主面设置有未图示的贯通电极，在该贯通电极的第1主面侧设置有电极焊盘56，由此第1主面的电极焊盘56经由贯通电极而与第2主面的凸起55电连接。另外，电极焊盘56的位置与凸起55的位置仅在Z方向上不同，X、Y的位置坐标相同。
(半导体装置的制造装置)
参照图5对本发明的实施例1中的半导体装置的制造装置30进行说明。半导体装置的制造装置30包含控制部20、由X射线传感器构成的拍摄装置11、X射线源12、显示器TV 14、移动单元15、吸附喷嘴16以及压接头13。控制部20具有检查处理部21、临时配置处理部22、多层临时配置处理部23以及连接处理部24。移动单元15具有吸附喷嘴16，构成为能够使该吸附喷嘴16在X、Y、Z方向上移动，并且在内部包含加热器而能够进行加热。另外，压接头13也构成为能够在X、Y、Z方向上移动，并且能够利用加热器进行加热。
由X射线源12产生的X射线入射至所层叠的半导体芯片，利用拍摄装置11对透过的X射线进行拍摄，从而得到凸起与电极焊盘的透视图像。将所拍摄的透视图像输入至控制部20中的检查处理部21来实施图像处理，从而对半导体芯片54的电极焊盘56的位置和半导体芯片4的凸起5的位置(参照图1、图2)进行测量，识别出半导体芯片54与半导体芯片4的位置偏移，并对该位置偏移是否在预先确定的规定的范围进行判断。另外，拍摄装置11所拍摄的透视图像能够利用显示器TV 14进行显示。
临时配置处理部22对后述的临时配置工序进行控制。即，对移动单元15和吸附喷嘴16进行控制，将半导体芯片4从容器等中取出，按照半导体芯片54的电极焊盘56与半导体芯片4的凸起5对置的方式进行对位，从而如图1那样进行临时配置。
多层临时配置处理部23对后述的多层临时配置工序进行控制，将具有位置偏移在规定的范围内的半导体芯片4的临时配置体8中的一部分的临时配置体8利用吸附喷嘴16进行吸附而从临时基板上分离，借助第2粘接剂107层叠于残留在临时基板上的具有位置偏移在规定的范围内的半导体芯片8的其他临时配置体8上，形成多层临时配置体108。
连接处理部24对后述的连接工序进行控制。即，对压接头13进行驱动控制，对临时配置体8进行加压而将半导体芯片4的凸起5与半导体芯片54的电极焊盘56电连接，并且将第1粘接剂7和第2粘接剂107加热至硬化温度而使它们硬化。
实施例1中的半导体装置的制造方法依序进行临时配置工序、检查工序、多层临时配置工序、连接工序。
(临时配置工序)
首先对临时配置工序进行说明。如图1所示，在临时配置工序中，借助第1粘接剂7按照使半导体芯片4的凸起5与半导体芯片54的电极焊盘56对置的方式进行定位而进行临时配置。半导体芯片4也是与半导体芯片54同样的结构，从第2主面的凸起5至相反的一面的第1主面设置有未图示的贯通电极，在该贯通电极的第1主面侧设置有电极焊盘6，由此第1主面的电极焊盘6经由贯通电极而与第2主面的凸起5电连接。另外，电极焊盘6的位置与凸起5的位置仅在Z方向上不同，X、Y的位置坐标相同。第1粘接剂7为热硬化性的非导电性粘接膜(NCF)，按照在半导体芯片4的第2主面中内包凸起5的方式预先进行层叠。在临时配置工序中，对半导体芯片4进行加热、加压而将其临时配置在半导体芯片54上，但按照半导体芯片4的凸起5不与半导体芯片54的电极焊盘56接触的方式具有间隙地进行临时配置。从半导体芯片4的凸起5的前端至半导体芯片54的电极焊盘56的表面的间隙优选为1μm～5μm，更优选为1μm～3μm。
该值是实验求出的值，若使间隙比该值窄，或使凸起5与电极焊盘56接触，则当在后述的连接工序中使二者连接时，有可能在凸起5-电极焊盘56之间残留第1粘接剂7。另外，若使间隙比该值宽，则当在连接工序中对半导体芯片4进行加压时，半导体芯片4有可能滑动而产生位置偏移，在品质上成为重大的问题。
如图6所示，第1粘接剂7的粘度根据其温度而变动。具体而言，作为热硬化性的非导电性粘接膜(NCF)的第1粘接剂7在小于由其特性决定的基准温度Ts的温度区域中不会发生硬化且示出粘度随着温度上升而可逆地降低即软化的性质，并且当温度降低时，粘度增高。另一方面，在基准温度Ts以上的温度区域中发生硬化且示出粘度随着温度上升而不可逆地增高的性质。即，一旦加热至基准温度Ts以上，则即使温度降低，粘度也不会降低而是处于硬化状态。
因此，在临时配置工序中，将第1粘接剂7加热至小于基准温度Ts的温度且为粘接剂7发生软化的温度，从而对半导体芯片4进行临时配置。然后通过搁置，第1粘接剂7的温度下降，粘度增高，从而能够防止半导体芯片4发生位置偏移。
在临时配置工序中，借助第1粘接剂7将多个半导体芯片4临时配置在半导体芯片54上而形成多个临时配置体8。具体而言，通过移动单元15使吸附喷嘴16移动而对收纳在容器等中的半导体芯片4的第1主面进行吸附。然后，使吸附喷嘴16移动至半导体芯片54的上方，在使半导体芯片54的电极焊盘56与利用吸附喷嘴16吸附的半导体芯片4的凸起5对置之后，使吸附喷嘴16靠近半导体芯片54的电极焊盘56而进行加热、加压从而将半导体芯片4临时配置在半导体芯片54上。这里，如上所述，半导体芯片4的凸起5与半导体芯片54的电极焊盘56之间的间隙预先限制在上述的范围内。另外，若预先利用CCD相机等拍摄装置对层叠半导体芯片4前的半导体芯片54的电极焊盘56的位置进行拍摄而对位置进行测量并存储，则能够准确地进行层叠。
(检查工序)
若形成了多个临时配置体8，则接下来实施检查工序。参照图2对检查工序进行说明。在检查工序中，对半导体芯片54的电极焊盘56与半导体芯片4的电极焊盘6的位置偏移进行检查，将具有位置偏移在规定的范围内的半导体芯片4的临时配置体8确定为选择临时配置体。具体而言，拍摄装置11对来自X射线源12的X射线进行拍摄，从而拍摄出半导体芯片4的凸起5与半导体芯片54的电极焊盘56的透视图像。将拍摄图像输入至检查处理部21。检查处理部21根据拍摄图像，由半导体芯片54的电极焊盘56的位置和半导体芯片4的凸起5的位置，计算出各临时配置体8中的半导体芯片4的位置偏移。并且，对计算出的位置偏移是否在预先确定的规定的范围内进行判断，将具有在规定的范围内的半导体芯片4的临时配置体8确定为选择临时配置体。
另外，在实施例1中，构成为使用由X射线传感器构成的拍摄装置11和X射线源12来拍摄半导体芯片54的电极焊盘56与半导体芯片4的凸起5的透视图像，但并不限于此，可以根据装置结构的情况适当选择。例如在临时基板使用硅基板的情况下，也可以设置红外线传感器作为拍摄装置，使来自红外线源的红外线透过临时配置体8而拍摄出半导体芯片54的电极焊盘56与半导体芯片4的凸起5的透视图像，也可以使用CCD相机或CMOS传感器等对层叠半导体芯片4前的半导体芯片54的电极焊盘56的位置进行测量、存储，在层叠了半导体芯片4之后，利用CCD相机或CMOS传感器等对该半导体芯片4的电极焊盘6进行拍摄而对二者的位置偏移进行检查。
(多层临时配置工序)
参照图3对多层临时配置工序进行说明。利用吸附喷嘴16对在上述的检查工序中确定的选择临时配置体中的一部分的选择临时配置体进行吸附而从临时基板上分离，借助第2粘接剂107层叠于残留在临时基板上的其他选择临时配置体而形成多层临时配置体108。具体而言，利用吸附喷嘴16对一部分的选择临时配置体中的半导体芯片4的第1主面进行吸附保持而将选择临时配置体从临时基板上分离，借助第2粘接剂107层叠于残留在临时基板上的其他选择临时配置体的半导体芯片4的第1主面而形成多层临时配置体108。此时，按照使利用吸附喷嘴16进行吸附的选择临时配置体的最下层的半导体芯片54的凸起55与残留在临时基板上的选择临时配置体的最上层的半导体芯片4的电极焊盘6对置的方式进行层叠。对于第2粘接剂107，在层叠之前，利用未图示的涂布喷嘴将液态的热硬化性粘接剂涂布于吸附/分离的选择临时配置体的半导体芯片54的第2主面、或残留在临时基板上的选择临时配置体的半导体芯片4的第1主面。
另外，在实施例1中，使第2粘接剂107为液态的粘接剂，但并不限于此，可以适当地选择。例如可以为与第1粘接剂7同样的热硬化性的非导电性粘接膜(NCF)。
另外，可以在形成了多层临时配置体108之后，对各选择临时配置体彼此的位置偏移进行检查。由此，能够按照防止选择临时配置体彼此的位置偏移的方式形成多层临时配置体108。具体而言，与上述的检查工序同样地，拍摄装置11对来自X射线源12的X射线进行拍摄，从而拍摄出上层的选择临时配置体中的凸起5与下层的选择临时配置体中的电极焊盘56的透视图像。将拍摄图像输入至检查处理部21。检查处理部21根据拍摄图像，由上层的选择临时配置体中的凸起5与下层的选择临时配置体中的电极焊盘56计算出各选择临时配置体中的位置偏移。并且，对计算出的位置偏移是否在预先确定的规定的范围进行判断。
(连接工序)
参照图4对连接工序进行说明。在连接工序中，对临时基板上的位置偏移在规定的范围内的多层临时配置体108中的最上层的半导体芯片4进行加压而使各层的凸起与所对置的电极焊盘接触从而进行电连接，并且将第1粘接剂7和第2粘接剂107加热至基准温度Ts以上而使它们硬化。具体而言，使压接头13移动至各多层临时配置体108的上方，接着使压接头13靠近多层临时配置体108，对最上层的半导体芯片4进行加热、加压而能够进行连接工序。
该连接工序需要10秒左右的时间，因此可以使用具有包含多个多层临时配置体108的面积的压接头同时对多个多层临时配置体108进行加热、加压。
另外，通过重复进行临时配置工序和检查工序，能够制造多层层叠半导体芯片4而成的临时配置体。在该情况下，在多层临时配置工序中，利用吸附喷嘴16对多层的临时配置体进行吸附保持并使其层叠于其他的临时配置体。
另外，可以构成为在检查工序之后，利用吸附喷嘴16对位置偏移不在规定的范围内的半导体芯片4进行吸附而从临时配置体8分离，对该临时配置体8进行修正。在将半导体芯片4从临时配置体8分离的情况下，当将第1粘接剂7加热至小于基准温度Ts的温度且发生软化的温度而使粘度降低时，能够容易地进行分离。
这样，在实施例1中，提供半导体装置的制造方法，将半导体芯片多层层叠而制造半导体装置，其特征在于，
在各半导体芯片的第1主面上形成有电极焊盘，在第2主面上形成有凸起，
该半导体装置的制造方法具有如下的工序：
(A)配置工序，使第1主面朝上而将多个半导体芯片配置在临时基板上；
(B)临时配置工序，得到多个临时配置体，该临时配置体是使形成在新的半导体芯片的第2主面上的凸起与形成在配置在所述临时基板上的半导体芯片的第1主面上的电极焊盘对置并借助第1粘接剂进行临时配置而成的；
(C)检查工序，对所述临时配置体中的新的半导体芯片的凸起和与该凸起对置的所述电极焊盘的位置偏移进行检查，将具有所述位置偏移在规定的范围内的新的半导体芯片的临时配置体确定为选择临时配置体；
(D)多层临时配置工序，得到多层临时配置体，该多层临时配置体是将一部分的所述选择临时配置体从所述临时基板分离，使形成在该分离的选择临时配置体的最下层的半导体芯片的第2主面上的凸起与形成在所述临时基板上的选择临时配置体中的最上层的半导体芯片的第1主面上的电极焊盘对置并借助第2粘接剂进行临时配置而成的；以及
(E)连接工序，一并对所述多层临时配置体中的各半导体芯片进行加热、加压而将半导体芯片间的凸起与电极焊盘电连接，并且使半导体芯片间的所述第1粘接剂和所述第2粘接剂硬化，
根据该半导体装置的制造方法，能够对不存在位置偏移的半导体芯片进行层叠，能够提高半导体装置制造中的生产率。
另外，提供半导体装置的制造装置，其将多个半导体芯片层叠而将形成在上层的半导体芯片的第2主面上的凸起与形成在下层的半导体芯片的第1主面上的电极焊盘电连接，其特征在于，该半导体装置的制造装置具有：
吸附喷嘴，其对半导体芯片进行吸附而临时配置在临时基板上所配置的半导体芯片上；
拍摄装置，其透过半导体芯片彼此而拍摄透视图像；
压接头，其对所述半导体芯片彼此进行加热、加压而将所述凸起与所对置的所述电极焊盘电连接，并且使半导体芯片间的粘接剂硬化；以及
控制部，其对所述吸附喷嘴、所述拍摄装置以及所述压接头进行控制，
所述控制部具有：
临时配置处理部，其对所述吸附喷嘴进行控制从而借助第1粘接剂使所述凸起与所述电极焊盘对置而形成临时配置体；
检查处理部，其根据所述拍摄装置所拍摄的图像，对所述临时配置体中的各半导体芯片间的位置偏移进行检查，将具有所述位置偏移在规定的范围内的半导体芯片的临时配置体确定为选择临时配置体；
多层临时配置处理部，其对所述吸附喷嘴进行控制从而借助第2粘接剂将一部分的所述选择临时配置体层叠在所述临时基板上的选择临时配置体上而形成多层临时配置体；以及
连接处理部，其对所述压接头进行控制从而将所述多层临时配置体中的所述凸起与所述电极焊盘电连接，并且使所述第1粘接剂和所述第2粘接剂硬化，根据该半导体装置的制造装置，能够对不存在位置偏移的半导体芯片进行层叠，能够提高半导体装置制造中的生产率。
实施例2
本发明的实施例2增加了位置修正工序，为了消除位置偏移不在规定的范围内的半导体芯片4的位置偏移，使其移动而进行位置修正，在这点上与实施例1不同。
实施例2中的半导体装置的制造方法依照临时配置工序、检查工序、位置修正工序、多层临时配置工序和连接工序的顺序实施各工序。其中，临时配置工序、检查工序、多层临时配置工序以及连接工序与实施例1相同，因此省略了说明。另外，实施例2中的半导体装置的制造装置的结构与实施例1相同，因此省略了说明。
(位置修正工序)
参照图7对实施例2中的位置修正工序进行说明。若在上述的实施例1中的检查工序中发现了位置偏移不在规定的范围内的半导体芯片4(即发生了位置偏移的半导体芯片4)，则为了消除该半导体芯片4的位置偏移而实施位置修正工序对其位置进行修正。并且，将具有进行了位置修正的半导体芯片4的临时配置体认定为选择临时配置体。具体而言，使用与在上述的临时配置工序及多层临时配置工序中使用的吸附喷嘴和移动单元相同的吸附喷嘴16和移动单元15来实施。即，利用吸附喷嘴16对发生了位置偏移的半导体芯片4的第1主面进行吸附保持，在该状态下通过移动单元15使其在X、Y方向上向位置偏移的反方向移动。在该位置修正工序中，将第1粘接剂7加热至小于基准温度Ts的温度且为发生软化的温度，从而使半导体芯片104移动。并且，在位置修正后通过搁置，第1粘接剂7的温度下降，粘度增高，从而能够防止半导体芯片4发生位置偏移。
另外，在实施例2中，使用与在临时配置工序及多层临时配置工序中使用的吸附喷嘴和移动单元相同的吸附喷嘴16和移动单元15来实施位置修正工序，但并不限于此，可以根据装置结构的情况适当变更。例如也可以另外设置与在临时配置工序及多层临时配置工序中使用的吸附喷嘴和移动单元不同的吸附喷嘴和移动单元来实施。
在位置修正工序中进行位置修正并被认定的选择临时配置体也被用于接下来的多层临时配置工序中的分离或层叠而形成多层临时配置体108。此时，可以对所层叠的多层临时配置体中的选择临时配置体是否存在位置偏移进行检查。若存在位置偏移，则可以与上述的位置修正工序同样地，为了消除该位置偏移而使上层的选择临时配置体在X、Y方向上移动。由此，能够形成不存在位置偏移的多层临时配置体108。在该情况下，将第2粘接剂107加热至小于基准温度Ts的温度且发生软化的温度而使半导体芯片104移动。
另外，图7中的凸起绘制成圆形，但优选使用在铜柱5P的前端形成有焊料5S的凸起来作为凸起(参照图8)。
这样，在实施例2中，通过实施位置修正工序，能够消除位置偏移而使半导体芯片彼此连接，能够提高半导体装置制造中的生产率。
产业上的可利用性
本发明中的半导体装置的制造方法和半导体装置的制造装置能够广泛应用于对半导体芯片进行层叠的领域。
标号说明
4：半导体芯片；5：凸起；6：电极焊盘；7：粘接剂；8：临时配置体；11：拍摄装置；13：压接头；14：显示器TV；15：移动单元；16：吸附喷嘴；20：控制部；21：检查处理部；22：临时配置处理部；23：多层临时配置处理部；24：连接处理部；30：半导体装置的制造装置；54：半导体芯片；55：凸起；56：电极焊盘；107：粘接剂；108：多层临时配置体。

Claims (4)

1.一种半导体装置的制造方法，将半导体芯片多层层叠而制造半导体装置，其特征在于，
在各半导体芯片的第1主面上形成有电极焊盘，在第2主面上形成有凸起，
该半导体装置的制造方法具有如下的工序：
(A)配置工序，使第1主面朝上而将多个半导体芯片配置在临时基板上；
(B)临时配置工序，得到多个临时配置体，该临时配置体是使形成在新的半导体芯片的第2主面上的凸起与形成在所述临时基板上所配置的半导体芯片的第1主面上的电极焊盘对置并借助第1粘接剂进行临时配置而成的；
(C)检查工序，对所述临时配置体中的新的半导体芯片的凸起和与该凸起对置的所述电极焊盘的位置偏移进行检查，将具有所述位置偏移在规定的范围内的新的半导体芯片的临时配置体确定为选择临时配置体；
(D)多层临时配置工序，得到多层临时配置体，该多层临时配置体是将一部分的所述选择临时配置体从所述临时基板分离，使形成在该分离的选择临时配置体的最下层的半导体芯片的第2主面上的凸起与形成在所述临时基板上的选择临时配置体中的最上层的半导体芯片的第1主面上的电极焊盘对置并借助第2粘接剂进行临时配置而成的；以及
(E)连接工序，一并对所述多层临时配置体中的各半导体芯片进行加热、加压而将半导体芯片间的凸起与电极焊盘电连接，并且使半导体芯片间的所述第1粘接剂和所述第2粘接剂硬化。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，
该制造方法在所述检查工序(C)与所述多层临时配置工序(D)之间具有如下的(C1)位置修正工序：若存在所述位置偏移不在规定的范围内的新的半导体芯片，则使该新的半导体芯片移动而进行位置修正并将该临时配置体认定为选择临时配置体。
3.根据权利要求2所述的半导体装置的制造方法，其特征在于，
所述第1粘接剂为热硬化性的非导电性粘接膜，在所述位置修正工序(C1)中，加热至所述第1粘接剂发生软化的温度而使所述位置偏移不在规定的范围内的新的半导体芯片移动。
4.一种半导体装置的制造装置，其将多个半导体芯片层叠而将形成在上层的半导体芯片的第2主面上的凸起与形成在下层的半导体芯片的第1主面上的电极焊盘电连接，其特征在于，
该半导体装置的制造装置具有：
吸附喷嘴，其对半导体芯片进行吸附而临时配置在临时基板上所配置的半导体芯片上；
拍摄装置，其透过半导体芯片彼此而拍摄透视图像；
压接头，其对所述半导体芯片彼此进行加热、加压而将所述凸起与所对置的所述电极焊盘电连接，并且使半导体芯片间的粘接剂硬化；以及
控制部，其对所述吸附喷嘴、所述拍摄装置以及所述压接头进行控制，
所述控制部具有：
临时配置处理部，其对所述吸附喷嘴进行控制从而借助第1粘接剂使所述凸起与所述电极焊盘对置而形成临时配置体；
检查处理部，其根据所述拍摄装置所拍摄的图像，对所述临时配置体中的各半导体芯片间的位置偏移进行检查，将具有所述位置偏移在规定的范围内的半导体芯片的临时配置体确定为选择临时配置体；
多层临时配置处理部，其对所述吸附喷嘴进行控制从而借助第2粘接剂将一部分的所述选择临时配置体层叠在所述临时基板上的选择临时配置体上而形成多层临时配置体；以及
连接处理部，其对所述压接头进行控制从而将所述多层临时配置体中的所述凸起与所述电极焊盘电连接，并且使所述第1粘接剂和所述第2粘接剂硬化。
CN201780032694.9A 2016-03-30 2017-03-21 半导体装置的制造方法和半导体装置的制造装置 Active CN109155304B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016-067398 2016-03-30
JP2016067398A JP6688543B2 (ja) 2016-03-30 2016-03-30 半導体装置の製造方法及び半導体装置の製造装置
PCT/JP2017/011088 WO2017169944A1 (ja) 2016-03-30 2017-03-21 半導体装置の製造方法及び半導体装置の製造装置

Publications (2)

Publication Number Publication Date
CN109155304A true CN109155304A (zh) 2019-01-04
CN109155304B CN109155304B (zh) 2021-10-22

Family

ID=59964958

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780032694.9A Active CN109155304B (zh) 2016-03-30 2017-03-21 半导体装置的制造方法和半导体装置的制造装置

Country Status (4)

Country Link
JP (1) JP6688543B2 (zh)
KR (1) KR102196325B1 (zh)
CN (1) CN109155304B (zh)
WO (1) WO2017169944A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113013307A (zh) * 2021-03-01 2021-06-22 东莞市中麒光电技术有限公司 一种显示模块故障芯片修复方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6349539B2 (ja) * 2016-09-30 2018-07-04 株式会社新川 半導体装置の製造方法および実装装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1577841A (zh) * 2003-07-04 2005-02-09 松下电器产业株式会社 芯片层叠型半导体装置及其制造方法
US20070023136A1 (en) * 2005-07-29 2007-02-01 Priewasser Karl H Method for processing a semiconductor wafer
JP2008177215A (ja) * 2007-01-16 2008-07-31 Sharp Corp 基板貼り合わせ方法および基板貼り合わせ装置
JP2012186295A (ja) * 2011-03-04 2012-09-27 Toshiba Corp 積層型半導体装置の製造方法
US20120287263A1 (en) * 2009-11-16 2012-11-15 Rudolph Technologies, Inc. Infrared inspection of bonded substrates
CN104145328A (zh) * 2012-03-07 2014-11-12 东丽株式会社 半导体装置的制造方法及半导体装置的制造装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3822043B2 (ja) * 2000-09-25 2006-09-13 太陽誘電株式会社 チップ部品組立体の製造方法
JP4824327B2 (ja) * 2005-03-16 2011-11-30 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP2012222038A (ja) * 2011-04-05 2012-11-12 Elpida Memory Inc 半導体装置の製造方法
US9123830B2 (en) * 2011-11-11 2015-09-01 Sumitomo Bakelite Co., Ltd. Manufacturing method for semiconductor device
JP2015095499A (ja) * 2013-11-11 2015-05-18 東レ株式会社 半導体装置の製造方法
US9673166B2 (en) * 2013-11-27 2017-06-06 Toray Engineering Co., Ltd. Three-dimensional mounting method and three-dimensional mounting device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1577841A (zh) * 2003-07-04 2005-02-09 松下电器产业株式会社 芯片层叠型半导体装置及其制造方法
US20070023136A1 (en) * 2005-07-29 2007-02-01 Priewasser Karl H Method for processing a semiconductor wafer
JP2008177215A (ja) * 2007-01-16 2008-07-31 Sharp Corp 基板貼り合わせ方法および基板貼り合わせ装置
US20120287263A1 (en) * 2009-11-16 2012-11-15 Rudolph Technologies, Inc. Infrared inspection of bonded substrates
JP2012186295A (ja) * 2011-03-04 2012-09-27 Toshiba Corp 積層型半導体装置の製造方法
CN104145328A (zh) * 2012-03-07 2014-11-12 东丽株式会社 半导体装置的制造方法及半导体装置的制造装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113013307A (zh) * 2021-03-01 2021-06-22 东莞市中麒光电技术有限公司 一种显示模块故障芯片修复方法

Also Published As

Publication number Publication date
JP2017183457A (ja) 2017-10-05
WO2017169944A1 (ja) 2017-10-05
KR102196325B1 (ko) 2020-12-29
CN109155304B (zh) 2021-10-22
JP6688543B2 (ja) 2020-04-28
KR20180128412A (ko) 2018-12-03

Similar Documents

Publication Publication Date Title
CN109155261A (zh) 半导体装置的制造方法和制造装置
KR101890934B1 (ko) 픽셀형 led 공정
KR101245356B1 (ko) 플립 칩 본더의 가압 헤드
US10134704B2 (en) Thermocompression for semiconductor chip assembly
KR20140078541A (ko) 패키지 구조 및 패키지 방법
CN104078372B (zh) 半导体装置的制造方法
CN109155304A (zh) 半导体装置的制造方法和半导体装置的制造装置
JP6140531B2 (ja) 半導体チップ接合装置および半導体チップ接合方法
US20130175324A1 (en) Thermal compression head for flip chip bonding
KR20120090202A (ko) 반도체 패키지 제조용 스테이지 블럭
CN109637699B (zh) 异方性导电膜制造方法及其设备
KR20150042842A (ko) 전자 부품 실장 장치 및 전자 부품의 제조 방법
JP6179843B2 (ja) 実装装置及び実装方法
JP3092585B2 (ja) 半導体チップ吸着用ツール及び該ツールを用いた半導体装置の製造方法
JP2016058542A (ja) チップと基板との接合方法、チップと基板との仮接合装置、チップ実装システム
US20110115099A1 (en) Flip-chip underfill
JP2007287834A (ja) 電子部品の実装方法および装置
JP2001338946A (ja) チップ実装方法
JP6789791B2 (ja) 半導体装置の製造装置および製造方法
JP7317354B2 (ja) 実装装置
JP5512723B2 (ja) 電子部品の実装方法および装置
TWI460776B (zh) 應用於晶圓的銅柱焊料的製造方法及其設備
JP7023700B2 (ja) 実装装置及び実装方法
KR101909109B1 (ko) 반도체 디바이스의 제조 방법
JPH09232385A (ja) 電子部品接合方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant