JP2017183457A - 半導体装置の製造方法及び半導体装置の製造装置 - Google Patents
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Abstract
Description
各半導体チップの第1主面には電極パッドが形成され第2主面にはバンプが形成されており、
(A)第1主面を上にして、複数の半導体チップを仮基板上に配置する配置工程、と
(B)新たな半導体チップの第2主面に形成されたバンプと、前記仮基板上に配置された半導体チップの第1主面に形成された電極パッドとを対向させ、第1の接着剤を介して仮配置した仮配置体を複数得る仮配置工程、と
(C)前記仮配置体における新たな半導体チップのバンプと、当該バンプと対向する前記電極パッドとの位置ズレを検査し、前記位置ズレが所定の範囲である新たな半導体チップを有する仮配置体を選択仮配置体として特定する検査工程、と
(D)一部の前記選択仮配置体を前記仮基板より分離し、この分離した選択仮配置体の最下層の半導体チップの第2主面に形成されたバンプと前記仮基板上の選択仮配置体における最上層の半導体チップの第1主面に形成された電極パッドとを対向させ、第2の接着剤を介して仮配置した多段仮配置体を得る多段仮配置工程、と
(E)前記多段仮配置体における各半導体チップを一括して、加熱、加圧して半導体チップ間のバンプと電極パッドとを電気的に接続するとともに、半導体チップ間の前記第1の接着剤及び前記第2の接着剤を硬化させる接続工程、と
を備えたことを特徴とする半導体装置の製造方法を提供するものである。
図1に示すように、複数の半導体チップ54をその第2主面を下にして、仮基板の上に配置しておく。仮基板は、後工程で半導体チップ54が分離しやすい表面状態のものであればよく、適宜、工程の都合により選択できる。例えば、シリコン基板やガラエポ基板を用いてもよいし、板材やステージに離型紙を貼りつけたものでもよいし、吸着機能のあるステージを用いてもよい。半導体チップ54は、小片のシリコンからなる半導体チップであり、その第2主面には少なくとも先端がはんだからなるバンプ55が形成されている。実施例1においては、Sn−Agからなるはんだが用いられている。なお、図1〜図4におけるバンプ5は丸く描いているが、好ましくは、銅ピラー5Pの先端にはんだ5Sが形成されているものであり、その構成を図8に示す。半導体チップ54の第2主面におけるバンプ55から反対面の第1主面まで図示しない貫通電極が設けられ、この貫通電極の第1主面側には電極パッド56が設けられており、これによって、第1主面の電極パッド56は、貫通電極を介して第2主面のバンプ55に電気的に接続されている。また、電極パッド56の位置とバンプ55の位置とはZ方向に異なっているのみであって、X、Yの位置座標は同一である。
本発明の実施例1における半導体装置の製造装置30について、図5を参照して説明する。半導体装置の製造装置30は、制御部20、X線センサからなる撮像装置11、X線源12、モニタTV14、移動手段15、吸着ノズル16、及び圧着ヘッド13を含んでいる。制御部20は、検査処理部21、仮配置処理部22、多段仮配置処理部23、及び接続処理部24を備えている。移動手段15は、吸着ノズル16を有して、この吸着ノズル16をX、Y、Z方向に移動可能に構成されるとともに、内部にヒータを含んでいて加熱することが可能となっている。また、圧着ヘッド13もX,Y、Z方向に移動可能に構成されているとともに、ヒータにより加熱することができる。
最初に、仮配置工程について説明する。図1に示すように仮配置工程では、第1の接着剤7を介して、半導体チップ4のバンプ5と半導体チップ54の電極パッド56とを対向させるように位置決めして仮配置する。半導体チップ4も半導体チップ54と同様の構成であり、第2主面のバンプ5から反対面の第1主面まで図示しない貫通電極が設けられ、この貫通電極の第1主面側には電極パッド6が設けられており、これによって、第1主面の電極パッド6は、貫通電極を介して第2主面のバンプ5に電気的に接続されている。また、電極パッド6の位置とバンプ5の位置とはZ方向に異なっているのみであって、X、Yの位置座標は同一である。第1の接着剤7は、熱硬化性の非導電性接着フィルム(NCF)であり、予め半導体チップ4の第2主面にバンプ5を内包するようにラミネートされている。仮配置工程では、半導体チップ4が加熱、加圧して半導体チップ54に仮配置されるが、半導体チップ54の電極パッド56に半導体チップ4のバンプ5が接触しないように間隙を有して仮配置される。半導体チップ4のバンプ5の先端から半導体チップ54の電極パッド56の表面までの間隙は1〜5μmが好ましく、より好ましくは1〜3μmである。
複数の仮配置体8を形成したら、次は、検査工程を実施する。図2を参照しながら、検査工程を説明する。検査工程では、半導体チップ54の電極パッド56と半導体チップ4の電極パッド6との位置ズレを検査し、位置ズレが所定の範囲にある半導体チップ4を有する仮配置体8を選択仮配置体として特定する。具体的には、撮像装置11がX線源12からのX線を撮像することにより、半導体チップ4のバンプ5と半導体チップ54の電極パッド56との透視画像を撮像する。撮像画像は、検査処理部21に入力される。検査処理部21は、撮像画像から半導体チップ54の電極パッド56の位置と、半導体チップ4のバンプ5の位置とから、各仮配置体8における半導体チップ4の位置ズレを算出する。そして算出した位置ズレが予め定めた所定の範囲であるか否かを判断し、所定の範囲にある半導体チップ4を有する仮配置体8を選択仮配置体として特定する。
図3を参照しながら、多段仮配置工程を説明する。前述した検査工程で特定した選択仮配置体のうち、一部の選択仮配置体を吸着ノズル16で吸着して仮基板上から分離し、仮基板上に残っている別の選択仮置体に第2の接着剤107を介して積層し多段仮配置体108を形成する。具体的には、吸着ノズル16で一部の選択仮配置体における半導体チップ4の第1主面を吸着保持して選択仮配置体を仮基板から分離し、仮基板上に残っている別の選択仮配置体の半導体チップ4の第1主面に第2の接着剤107を介して積層して多段仮配置体108を形成する。その際、吸着ノズル16で吸着している選択仮配置体の最下層の半導体チップ54のバンプ55と仮基板上に残っている選択仮配置体の最上層の半導体チップ4の電極パッド6とを対向させるように積層する。第2の接着剤107は、積層の前に、図示しない塗布ノズルで液状の熱硬化性接着剤を吸着・分離した選択仮配置体の半導体チップ54の第2主面、又は仮基板上に残っている選択仮配置体の半導体チップ4の第1主面に塗布する。
図4を参照しながら、接続工程を説明する。接続工程では、仮基板上の位置ズレが所定の範囲である多段仮配置体108における最上層の半導体チップ4を加圧して、各層のバンプを対向する電極パッドに接触させて電気的に接続するとともに、第1の接着剤7及び第2の接着剤107を基準温度Ts以上に加熱して硬化させる。具体的には、圧着ヘッド13を各多段仮配置体108の上方まで移動させ、次に圧着ヘッド13を多段仮配置体108に近づけ、最上層の半導体チップ4を加熱、加圧することにより行うことができる。
各半導体チップの第1主面には電極パッドが形成され第2主面にはバンプが形成されており、
(A)第1主面を上にして、複数の半導体チップを仮基板上に配置する配置工程、と
(B)新たな半導体チップの第2主面に形成されたバンプと、前記仮基板上に配置された半導体チップの第1主面に形成された電極パッドとを対向させ、第1の接着剤を介して仮配置した仮配置体を複数得る仮配置工程、と
(C)前記仮配置体における新たな半導体チップのバンプと、当該バンプと対向する前記電極パッドとの位置ズレを検査し、前記位置ズレが所定の範囲である新たな半導体チップを有する仮配置体を選択仮配置体として特定する検査工程、と
(D)一部の前記選択仮配置体を前記仮基板より分離し、この分離した選択仮配置体の最下層の半導体チップの第2主面に形成されたバンプと前記仮基板上の選択仮配置体における最上層の半導体チップの第1主面に形成された電極パッドとを対向させ、第2の接着剤を介して仮配置した多段仮配置体を得る多段仮配置工程、と
(E)前記多段仮配置体における各半導体チップを一括して、加熱、加圧して半導体チップ間のバンプと電極パッドとを電気的に接続するとともに、半導体チップ間の前記第1の接着剤及び前記第2の接着剤を硬化させる接続工程、と
を備えたことを特徴とする半導体装置の製造方法により、位置ズレのない半導体チップを積層することができ、半導体装置製造における生産性を向上させることができる。
半導体チップを吸着して仮基板上に配置された半導体チップに仮配置する吸着ノズルと、
半導体チップ同士を透過させて透視画像を撮像する撮像装置と、
前記半導体チップ同士を加熱、加圧して前記バンプと対向する前記電極パッドとを電気的に接続するとともに、半導体チップ間の接着剤を硬化させる圧着ヘッドと、
前記吸着ノズル、前記撮像装置、及び前記圧着ヘッドを制御する制御部と、を備え、
前記制御部は、
前記吸着ノズルを制御して、第1の接着剤を介して前記バンプと前記電極パッドとを対向させて仮配置体を形成する仮配置処理部と、
前記撮像装置が撮像した画像に基づいて、前記仮配置体における各半導体チップ間の位置ズレを検査し、前記位置ズレが所定の範囲にある半導体チップを有する仮配置体を選択仮配置体として特定する検査処理部と、
前記吸着ノズルを制御して、一部の前記選択仮配置体を前記仮基板上の選択仮配置体に第2の接着剤を介して積層して多段仮配置体を形成する多段仮配置処理部と、
前記圧着ヘッドを制御して、前記多段仮配置体における前記バンプと前記電極パッドとを電気的に接続するとともに前記第1の接着剤及び前記第2の接着剤を硬化させる接続処理部と、を有したことを特徴とする半導体装置の製造装置により、位置ズレのない半導体チップを積層することができ、半導体装置製造における生産性を向上させることができる。
図7を参照しながら、実施例2における位置修正工程を説明する。前述した実施例1における検査工程で、位置ズレが所定の範囲にない半導体チップ4、すなわち、位置ズレした半導体チップ4が発見されれば、当該半導体チップ4の位置ズレを解消すべく、位置修正工程を実施してその位置を修正する。そして、位置修正した半導体チップ4を有する仮配置体を選択仮配置体として認定する。具体的には、前述した仮配置工程や多段仮配置工程で使用したものと同じ吸着ノズル16と移動手段15とを用いて実施する。つまり、吸着ノズル16で位置ズレした半導体チップ4の第1主面を吸着保持したまま、位置ズレの逆向きに移動手段15により、X、Y方向へ移動させる。この位置修正工程では、第1の接着剤7を基準温度Ts未満の温度であり軟化する温度に加熱して半導体チップ104を移動させる。そして、位置修正後、放置することにより、第1の接着剤7の温度が下がって粘度が高くなり半導体チップ4が位置ズレすることを防止できる。
Claims (4)
- 半導体チップを多段に積層して半導体装置を製造する半導体装置の製造方法であって、
各半導体チップの第1主面には電極パッドが形成され第2主面にはバンプが形成されており、
(A)第1主面を上にして、複数の半導体チップを仮基板上に配置する配置工程、と
(B)新たな半導体チップの第2主面に形成されたバンプと、前記仮基板上に配置された半導体チップの第1主面に形成された電極パッドとを対向させ、第1の接着剤を介して仮配置した仮配置体を複数得る仮配置工程、と
(C)前記仮配置体における新たな半導体チップのバンプと、当該バンプと対向する前記電極パッドとの位置ズレを検査し、前記位置ズレが所定の範囲である新たな半導体チップを有する仮配置体を選択仮配置体として特定する検査工程、と
(D)一部の前記選択仮配置体を前記仮基板より分離し、この分離した選択仮配置体の最下層の半導体チップの第2主面に形成されたバンプと前記仮基板上の選択仮配置体における最上層の半導体チップの第1主面に形成された電極パッドとを対向させ、第2の接着剤を介して仮配置した多段仮配置体を得る多段仮配置工程、と
(E)前記多段仮配置体における各半導体チップを一括して、加熱、加圧して半導体チップ間のバンプと電極パッドとを電気的に接続するとともに、半導体チップ間の前記第1の接着剤及び前記第2の接着剤を硬化させる接続工程、と
を備えたことを特徴とする半導体装置の製造方法。 - 前記検査工程(C)と前記多段仮配置工程(D)との間に、
(C1)前記位置ズレが所定の範囲にない新たな半導体チップがあれば、当該新たな半導体チップを移動させて位置修正し、当該仮配置体を選択仮配置体として認定する位置修正工程を備えたことを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第1の接着剤は熱硬化性の非導電性接着フィルムであり、前記位置修正工程(C1)においては、前記第1の接着剤が軟化する温度に加熱して、前記位置ズレが所定の範囲にない新たな半導体チップを移動させることを特徴とする請求項2に記載の半導体装置の製造方法。
- 複数の半導体チップを積層して、上層の半導体チップの第2主面に形成されたバンプと、下層の半導体チップの第1主面に形成された電極パッドとを電気的に接続する半導体装置の製造装置であって、
半導体チップを吸着して仮基板上に配置された半導体チップに仮配置する吸着ノズルと、
半導体チップ同士を透過させて透視画像を撮像する撮像装置と、
前記半導体チップ同士を加熱、加圧して前記バンプと対向する前記電極パッドとを電気的に接続するとともに、半導体チップ間の接着剤を硬化させる圧着ヘッドと、
前記吸着ノズル、前記撮像装置、及び前記圧着ヘッドを制御する制御部と、を備え、
前記制御部は、
前記吸着ノズルを制御して、第1の接着剤を介して前記バンプと前記電極パッドとを対向させて仮配置体を形成する仮配置処理部と、
前記撮像装置が撮像した画像に基づいて、前記仮配置体における各半導体チップ間の位置ズレを検査し、前記位置ズレが所定の範囲にある半導体チップを有する仮配置体を選択仮配置体として特定する検査処理部と、
前記吸着ノズルを制御して、一部の前記選択仮配置体を前記仮基板上の選択仮配置体に第2の接着剤を介して積層して多段仮配置体を形成する多段仮配置処理部と、
前記圧着ヘッドを制御して、前記多段仮配置体における前記バンプと前記電極パッドとを電気的に接続するとともに前記第1の接着剤及び前記第2の接着剤を硬化させる接続処理部と、を有したことを特徴とする半導体装置の製造装置。
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WO2018062482A1 (ja) * | 2016-09-30 | 2018-04-05 | 株式会社新川 | 半導体装置の製造方法および実装装置 |
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006261264A (ja) * | 2005-03-16 | 2006-09-28 | Oki Electric Ind Co Ltd | チップの積層方法及びその方法を使用した半導体装置の製造方法 |
JP2012222038A (ja) * | 2011-04-05 | 2012-11-12 | Elpida Memory Inc | 半導体装置の製造方法 |
JP2013225642A (ja) * | 2011-11-11 | 2013-10-31 | Sumitomo Bakelite Co Ltd | 半導体装置の製造方法 |
JP2015095499A (ja) * | 2013-11-11 | 2015-05-18 | 東レ株式会社 | 半導体装置の製造方法 |
WO2015079991A1 (ja) * | 2013-11-27 | 2015-06-04 | 東レエンジニアリング株式会社 | 3次元実装方法および3次元実装装置 |
Family Cites Families (7)
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---|---|---|---|---|
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JP3718205B2 (ja) * | 2003-07-04 | 2005-11-24 | 松下電器産業株式会社 | チップ積層型半導体装置およびその製造方法 |
JP2007036143A (ja) * | 2005-07-29 | 2007-02-08 | Disco Abrasive Syst Ltd | 半導体ウエーハの加工方法 |
JP2008177215A (ja) * | 2007-01-16 | 2008-07-31 | Sharp Corp | 基板貼り合わせ方法および基板貼り合わせ装置 |
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CN104145328A (zh) * | 2012-03-07 | 2014-11-12 | 东丽株式会社 | 半导体装置的制造方法及半导体装置的制造装置 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006261264A (ja) * | 2005-03-16 | 2006-09-28 | Oki Electric Ind Co Ltd | チップの積層方法及びその方法を使用した半導体装置の製造方法 |
JP2012222038A (ja) * | 2011-04-05 | 2012-11-12 | Elpida Memory Inc | 半導体装置の製造方法 |
JP2013225642A (ja) * | 2011-11-11 | 2013-10-31 | Sumitomo Bakelite Co Ltd | 半導体装置の製造方法 |
JP2015095499A (ja) * | 2013-11-11 | 2015-05-18 | 東レ株式会社 | 半導体装置の製造方法 |
WO2015079991A1 (ja) * | 2013-11-27 | 2015-06-04 | 東レエンジニアリング株式会社 | 3次元実装方法および3次元実装装置 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018062482A1 (ja) * | 2016-09-30 | 2018-04-05 | 株式会社新川 | 半導体装置の製造方法および実装装置 |
JP2018060825A (ja) * | 2016-09-30 | 2018-04-12 | 株式会社新川 | 半導体装置の製造方法および実装装置 |
KR20190051070A (ko) * | 2016-09-30 | 2019-05-14 | 가부시키가이샤 신가와 | 반도체 장치의 제조 방법 및 실장 장치 |
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