CN109148270B - 成膜方法、存储介质和成膜系统 - Google Patents

成膜方法、存储介质和成膜系统 Download PDF

Info

Publication number
CN109148270B
CN109148270B CN201810628226.4A CN201810628226A CN109148270B CN 109148270 B CN109148270 B CN 109148270B CN 201810628226 A CN201810628226 A CN 201810628226A CN 109148270 B CN109148270 B CN 109148270B
Authority
CN
China
Prior art keywords
film
coating
wafer
irregularities
resist film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810628226.4A
Other languages
English (en)
Other versions
CN109148270A (zh
Inventor
吉原健太郎
吉田勇一
柴田直树
吉原孝介
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN109148270A publication Critical patent/CN109148270A/zh
Application granted granted Critical
Publication of CN109148270B publication Critical patent/CN109148270B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B05SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05DPROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D3/00Pretreatment of surfaces to which liquids or other fluent materials are to be applied; After-treatment of applied coatings, e.g. intermediate treating of an applied coating preparatory to subsequent applications of liquids or other fluent materials
    • B05D3/10Pretreatment of surfaces to which liquids or other fluent materials are to be applied; After-treatment of applied coatings, e.g. intermediate treating of an applied coating preparatory to subsequent applications of liquids or other fluent materials by other chemical means
    • B05D3/107Post-treatment of applied coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B05SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05CAPPARATUS FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05C5/00Apparatus in which liquid or other fluent material is projected, poured or allowed to flow on to the surface of the work
    • B05C5/002Apparatus in which liquid or other fluent material is projected, poured or allowed to flow on to the surface of the work the work consisting of separate articles
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B05SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05DPROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D1/00Processes for applying liquids or other fluent materials
    • B05D1/002Processes for applying liquids or other fluent materials the substrate being rotated
    • B05D1/005Spin coating
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B05SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05DPROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D3/00Pretreatment of surfaces to which liquids or other fluent materials are to be applied; After-treatment of applied coatings, e.g. intermediate treating of an applied coating preparatory to subsequent applications of liquids or other fluent materials
    • B05D3/06Pretreatment of surfaces to which liquids or other fluent materials are to be applied; After-treatment of applied coatings, e.g. intermediate treating of an applied coating preparatory to subsequent applications of liquids or other fluent materials by exposure to radiation
    • B05D3/061Pretreatment of surfaces to which liquids or other fluent materials are to be applied; After-treatment of applied coatings, e.g. intermediate treating of an applied coating preparatory to subsequent applications of liquids or other fluent materials by exposure to radiation using U.V.
    • B05D3/065After-treatment
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16Coating processes; Apparatus therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02307Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a liquid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31058After-treatment of organic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/6715Apparatus for applying a liquid, a resin, an ink or the like
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/20Changing the shape of the active layer in the devices, e.g. patterning
    • H10K71/231Changing the shape of the active layer in the devices, e.g. patterning by etching of existing layers
    • H10K71/233Changing the shape of the active layer in the devices, e.g. patterning by etching of existing layers by photolithographic etching
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K99/00Subject matter not provided for in other groups of this subclass

Abstract

本发明提供一种在通过规定图案使表面形成有凹凸的基板上形成涂敷膜的成膜方法和成膜系统,该成膜方法是在通过规定图案使表面形成有凹凸的晶片(W)上涂敷抗蚀液,形成抗蚀膜的方法,其包括:在晶片的表面上涂敷涂敷液,形成表面上的抗蚀膜的凹凸的深度(H2)为规定值以下的比抗蚀膜(R)的目标膜厚厚的抗蚀膜(R)即厚膜(R′)的步骤;和除去厚膜(R′)的表面,形成目标膜厚的抗蚀膜(R)的步骤。由此,能够形成膜厚的面内均匀性高的涂敷膜。

Description

成膜方法、存储介质和成膜系统
技术领域
本发明涉及在通过规定的图案使表面形成有凹凸的基板上涂敷涂敷液而形成涂敷膜的成膜方法、存储介质和成膜系统。
背景技术
在多层构造的半导体器件的制造工艺的光刻步骤中,例如依次进行对半导体晶片(以下记为“晶片”。)上供给涂敷液而形成抗蚀膜等的涂敷处理、将抗蚀膜曝光成规定图案的曝光处理、对曝光后的抗蚀膜进行显影的显影处理等,在晶片上形成规定的抗蚀剂图案。以该抗蚀剂图案为掩模,进行晶片的蚀刻处理,之后进行抗蚀膜的除去处理等,在晶片上形成规定图案。这样反复多次进行在规定层形成规定图案的步骤,能够制造多层构造的半导体器件。
在这样地反复在晶片上形成规定图案的情况下,且利用抗蚀膜的膜厚和图案形成的凹凸的间距或深度为nm级别的情况下,在第n层形成规定图案之后,为了在第(n+1)层适当地形成规定图案,需要使第(n+1)层的抗蚀膜以其表面变得平坦的方式形成。并且,为此需要使抗蚀液的涂敷面为平坦的。
因此,在现有技术中,在晶片上的规定图案上形成SOC(Spin On Carbon,旋涂碳)膜、SOG(Spin On Glass,旋涂玻璃)膜等的有机膜,使该有机膜的表面即抗蚀液的涂敷面平坦化(参照专利文献1)。
在专利文献1的成膜系统中,在通过规定的图案使表面形成有凹凸的基板上涂敷有机材料后,对该有机材料进行热处理,在基板上形成有机膜,然后,对有机膜进行紫外线照射处理,除去有机膜的表面直到上述凹凸的凸部的表面露出为止。之后,通过再次进行有机材料的涂敷等,使有机膜的表面平坦化。
现有技术文献
专利文献
专利文献1:日本特开2014-165252号公报
发明内容
发明想要解决的技术问题
但是,作为多层构造的半导体器件,近年来3D NAND闪存等的三维叠层构造的半导体器件正在产品化。如图17所示,3D NAND型的半导体器件的制造工序中的晶片W,通过规定图案在表面形成有凹凸,具体来讲,通过规定图案在表面形成n级的阶梯状的凸部M。另外,形成在上述晶片W上的凹凸的间距(具体来讲凹部N的宽度D)和凸部M的宽度为几百μm级别,凹凸的深度H为几μm级别。即,3D NAND型的制造所用的晶片W形成凸部M和凹部N的宽度大且凹部N的纵横比低的凹凸。在3D NAND型的半导体器件的制造工序中,在形成了n级的阶梯状的凸部M之后,为了形成第(n+1)级而在凹部N形成规定图案时,在晶片W的表面上形成抗蚀膜R,对晶片W的表面的凹部N上的抗蚀膜R进行曝光等。形成有上述那样的级别的间距和深度的凹凸的晶片W的抗蚀膜的膜厚优选为几μm。
但是,在具有上述那样的大级别的间距和深度的凹凸的表面,通过旋转涂敷来形成几μm的膜厚的抗蚀膜R时,不仅在抗蚀膜R的表面生成凹凸,还存在以下问题。即,几μm级别的大的凹凸成为障碍壁,抗蚀液在旋转涂敷时难以向外侧扩展,因此,抗蚀膜R的膜厚从晶片W的中心部向外周逐渐减少,换言之,抗蚀膜R的膜厚在晶片W的径向上变得不均匀。这样一来,形成在晶片W的凹部N的图案的CD(Critical Dimension,临界尺寸)在晶片W的面内变得不均匀。
通过使用专利文献1公开的技术,能够减轻抗蚀膜R的表面的凹凸,但是无法提高抗蚀膜R的膜厚的均匀性。另外,在3D NAND型的半导体器件的制造工序中的晶片W那样的级别的凹凸形成在晶片表面的情况下,与晶片W上的抗蚀膜R的表面的凹凸相比,该抗蚀膜的膜厚的面内不均匀性对于形成在晶片W的凹部N中的图案的CD的影响更大。
此外,在表面具有上述那样的大的级别的间距和深度的凹凸的晶片W的情况下,在抗蚀液的旋转涂敷时,如果使转速下降至例如10~50rpm,则也能够获得均匀的膜厚的抗蚀膜R,但是,如果使转速降低到该程度时,生产能力降低,对生产性产生影响。
本发明是鉴于上述问题而完成的,其目的在于在通过规定图案使表面形成有凹凸的基板上形成涂敷膜的成膜方法和成膜系统中,能够不降低生产性地形成膜厚的面内均匀性高的涂敷膜。
用于解决技术问题的技术方案
为了解决上述问题,本发明提供一种成膜方法,其在表面形成有凹凸的基板上涂敷涂敷液而形成涂敷膜,其中上述凹凸通过规定的图案形成,上述成膜方法的特征在于,包括:在上述基板的表面上涂敷上述涂敷液,形成厚膜的步骤,其中上述厚膜是上述表面上的上述涂敷膜的凹凸的深度为规定值以下的比上述涂敷膜的目标膜厚厚的上述涂敷膜;和除去上述厚膜的表面,形成上述目标膜厚的涂敷膜的步骤。
优选上述厚膜的膜厚为上述涂敷膜的上述目标膜厚的1.5倍以上。
进一步优选上述厚膜的膜厚为上述涂敷膜的上述目标膜厚的1.8倍以上。
根据本发明的另一方面,提供一种计算可读取的存储介质,其存储有程序,该程序在控制成膜系统的控制部的计算机上运行,使该成膜系统实施上述的成膜方法。
另外,本发明的另一方面提供一种成膜系统,其在表面形成有凹凸的基板上涂敷涂敷液而形成涂敷膜,其中上述凹凸通过规定的图案形成,上述成膜系统的特征在于,包括:涂敷处理装置,其在上述基板上进行涂敷液的涂敷处理,形成上述涂敷膜;表面处理装置,其进行使上述涂敷膜的表面变质的表面处理;显影装置,其对上述表面处理后的上述涂敷膜进行显影处理;和控制部,其控制上述涂敷处理装置,使得通过上述涂敷处理形成厚膜,其中上述厚膜是上述表面上的上述涂敷膜的凹凸的深度为规定值以下的比上述涂敷膜的目标膜厚厚的上述涂敷膜,并且,控制上述表面处理装置和上述显影装置,使得通过上述表面处理和上述显影处理,除去上述厚膜的表面,形成上述目标膜厚的上述涂敷膜。
优选上述表面处理装置是作为上述表面处理进行对上述涂敷膜的表面涂敷酸的酸处理的酸处理装置。
优选上述表面处理装置是作为上述表面处理进行对上述涂敷膜照射紫外线的紫外线照射处理的紫外线处理装置。
发明的效果
根据本发明,在表面形成有凹凸的基板上,能够不降低生产性地形成面内均匀性高的涂敷膜。因此,能够提高形成在晶片的凹部中的图案的CD的面内均匀性。
附图说明
图1是说明本发明的发明人检讨所使用的晶片的图。
图2是表示位于晶片的凹部的中央部上的抗蚀膜的膜厚和晶片上的该膜厚的检测位置的关系的图。
图3是表示抗蚀膜的膜厚和抗蚀膜的凹凸的深度的关系的图。
图4是表示本发明的第一实施方式的作为成膜系统的基板处理系统的概略结构的平面图。
图5是表示本发明的第一实施方式的作为成膜系统的基板处理系统的概略结构的主视图。
图6是表示本发明的第一实施方式的作为成膜系统的基板处理系统的概略结构的后视图。
图7是表示酸处理装置的概略结构的纵截面图。
图8是表示酸处理装置的概略结构的横截面图。
图9是表示抗蚀膜的成膜处理的各步骤中的晶片的状态的示意图。
图10是表示对于使用了酸和显影液的除去处理后的抗蚀膜,是否能够基于图案曝光和显影来进行图案形成的确认试验结果的图。
图11是进行抗蚀膜的涂敷处理和酸处理的装置的另一例的说明图。
图12是表示本发明的第二实施方式的作为成膜系统的基板处理系统的概略结构的主视图。
图13是表示本发明的第二实施方式的作为成膜系统的基板处理系统的概略结构的后视图。
图14是表示紫外线处理装置的概略结构的纵截面图。
图15是表示紫外线处理装置的概略结构的横截面图。
图16是表示对于使用了紫外线和显影液的除去处理后的抗蚀膜,是否也能够基于图案曝光和显影来进行图案形成的确认试验结果的图。
图17是表示3D NAND型的半导体器件的制造工序中的晶片的一个例子的示意图。
附图标记说明
1 基板处理系统(成膜系统)
6 控制部
30 显影处理装置
31 涂敷处理装置
32 酸处理装置
33 显影处理装置
40 热处理装置
42 紫外线处理装置。
具体实施方式
对于在3D NAND型的半导体器件的制造工序中的晶片的情况下,涂敷膜或抗蚀膜的膜厚在面内变得不均匀,本发明的发明人考虑这受到在为了形成涂敷膜而将涂敷液旋转涂敷时施加于涂敷液的离心力的影响较大。因此,研究降低旋转涂敷时的晶片的转速。
于是,如图1所示,在表面具有凹凸的晶片W上,改变抗蚀膜R的旋转涂敷时的转速,具体来讲改变抗蚀膜的干燥时的转速,形成抗蚀膜,其中该凹凸的凸部A的宽度D1为2800μm,凹部B的宽度D2为200μm,凹凸的深度H为7.0μm。接着,在多个位置检测抗蚀膜R的膜厚。此外,使用的抗蚀液是MUV抗蚀液,其粘度为100cP。
图2是表示位于晶片W的凹部B的中央部上的抗蚀膜的膜厚与晶片W上的该膜厚的检测位置的关系的图。各检测位置位于将晶片W的中心与外周端的规定位置连结的直线上。此外,各检测位置间的距离相等。另外,图2的横轴表示检测位置,数字越小表示越靠近晶片W的中心的检测位置,纵轴表示被检测的膜厚。
如图2所示,抗蚀膜干燥时的转速为通常的转速即1500rpm时,抗蚀膜的膜厚为7μm以下,较小,但是向外侧去逐渐变小,在面内不均匀。对此,抗蚀膜干燥时的转速为较慢的500rpm的情况下,抗蚀膜的膜厚为该抗蚀膜的目标膜厚即7μm的1.8倍以上,即大约14μm,较大,但是在面内变得均匀。
另外,在成为抗蚀膜R的基底的晶片W的表面形成有图1的凹凸的情况下,在抗蚀膜R的表面也形成有凹凸。于是,对在与上述相同的条件下形成抗蚀膜R,对抗蚀膜R的膜厚与抗蚀膜R的凹凸的深度的关系进行了研究。图3是表示上述关系的图。图3的横轴表示以晶片W的凸部的上表面为基准的该凸部上的抗蚀膜的膜厚,纵轴表示抗蚀膜的凹凸的深度(参照后述的图9的附图标记H2)。
如图3所示,晶片W的凸部上的抗蚀膜的膜厚越大,抗蚀膜的凹凸的深度越小。特别是当抗蚀膜R的膜厚为15μm以上时,抗蚀膜R的凹凸的深度为6μm以下。
如上所示,在具有3D NAND型的半导体器件的制造工序中的晶片那样的形状的凹凸,即凸部和凹部的宽度大且凹部的纵横比低的凹凸形成于晶片W的表面的情况下,与该抗蚀膜的目标膜厚相比,形成的抗蚀膜的膜厚为1.8倍以上,较大时,该膜厚在面内变得均匀,并且,随着抗蚀膜的膜厚变大,抗蚀膜的表面的凹凸减轻。
但是,当抗蚀膜的膜厚较大时,即使对该抗蚀膜以规定图案进行曝光和显影,也无法在晶片W的凹部B获得适当的形状的抗蚀膜。
以下的本发明的实施方式是基于上述的研究结果而完成的。
以下说明本发明的实施方式。此外,在本说明书和附图中,对于实质上具有相同功能结构的要素标注相同的附图标记,并省略重复的说明。
(第一实施方式)
图4是表示第一实施方式的作为成膜系统的基板处理系统1的内部结构的概略的说明图。图5和图6分布是表示基板处理系统1的内部结构的概略的主视图和后视图。此外,以下,以基板处理系统1在作为基板的晶片W上涂敷作为涂敷液的抗蚀液,且作为涂敷膜形成抗蚀膜为例子进行说明。另外,在基板处理系统1所处理的晶片的表面预先层叠氧化硅膜(SiO2膜)等的规定的图案,形成使用图17所说明的那样的凹凸,即凸部和凹部的宽度大且凹部的纵横比(凹部的深度与凹部的宽度之比)低的凹凸。
基板处理系统1如图4所示例如具有:作为用于在与外部之间送入送出盒C的送入送出部的盒站2;具有实施抗蚀液的涂敷处理等规定处理的多个各种处理装置的处理站3;和在处理站3与相邻的曝光装置4之间进行晶片W的交接的交接站5,具有将它们连接成一体的结构。另外,基板处理系统1具有进行该基板处理系统1的控制的控制部6。
盒站2例如被分为盒送入送出部10和晶片输送部11。例如盒送入送出部10设置在基板处理系统1的Y方向的负方向(图4的左方向)侧的端部。在盒送入送出部10设置有盒载置台12。在盒载置台12上设置有多个例如4个载置板13。载置板13在水平方向的X方向(图4的上下方向)排成一列地设置。在相对于基板处理系统1的外部送入送出盒C时,能够在这些载置板13载置盒C。
如图4所示,在晶片输送部11设置有可在X方向延伸的输送路径20上移动的晶片输送装置21。晶片输送装置21可在上下方向和绕铅垂轴(θ方向)移动,能够在各载置板13上的盒C与后述的处理站3的第三区组G3的交接装置之间输送晶片W。
在处理台3设置具有各种装置的多个例如第一~第四这4个区组G1、G2、G3、G4。例如在处理台3的正面侧(图4的X方向负方向侧)设置有第一区组G1,在处理台3的背面侧(图4的X方向正方向侧)设置有第二区组G2。另外,在处理台3的载盒台2侧(图4的Y方向负方向侧)设置有第三区组G3,在处理台3的交接站5侧(图4的Y方向正方向侧)设置有第四区组G4。
在第一区组G1,如图5所示从下方起依次配置有多个液处理装置,例如:显影处理装置30、涂敷处理装置31、酸处理装置32、其他显影处理装置33。显影处理装置30利用显影液对由曝光装置4曝光的晶片W进行显影。涂敷处理装置31向晶片W上涂敷抗蚀液,形成抗蚀膜。酸处理装置32是进行使抗蚀膜的表面变质为可溶于显影液的状态“表面处理”的“表面处理装置”的一个例子,作为“表面处理”,进行向晶片W的抗蚀膜的表面涂敷酸的酸处理。其他显影处理装置33进行由酸处理装置32进行表面处理后的抗蚀膜的显影处理,除去该抗蚀膜的表面。
例如显影处理装置30、涂敷处理装置31、酸处理装置32、其他显影处理装置33分别在水平方向上排列配置3个。另外,这些显影处理装置30、涂敷处理装置31、酸处理装置32、其他显影处理装置33的数量和配置能够任意选择。
在这些显影处理装置30、涂敷处理装置31、酸处理装置32、其他显影处理装置33中,进行例如在晶片W上涂敷规定的处理液的旋转涂敷。在旋转涂敷中,例如从涂敷喷嘴向晶片W上排出涂敷液,并且使晶片W旋转,使处理液在晶片W的表面扩散。另外,以后叙述酸处理装置32的结构。
在第二区组G2中,例如如图6所示在上下方向和水平方向上排列设置有进行晶片W的加热或冷却等的热处理的热处理装置40、用于提高抗蚀液与晶片W的固接性的粘附装置41。该热处理装置40、粘附装置41的数量和配置也能够任意选择。
在第三区组G3设置有多个交接装置50。另外,在第四区组G4也设置有多个交接装置60。
如图4所示,在由第一区组G1~第四区组G4包围的区域形成有晶片输送区域D。在晶片输送区域D例如配置有晶片输送装置70。
在晶片输送装置70具有例如可在Y方向、前后方向、θ方向和上下方向上移动的输送臂70a。晶片输送装置70能够在晶片输送区域D内移动,向周围的第一区组G1、第二区组G2、第三区组G3和第四区组G4内的规定装置输送晶片W。晶片输送装置70例如如图6所示上下配置有多个,例如能够向各区组G1~G4的相同程度的高度的规定装置输送晶片W。
此外,在晶片输送区域D中设置有在第三区组G3与第四区组G4之间直线地输送晶片W的往复输送装置71。
往复输送装置71例如可在图6的Y方向上直线移动。往复输送装置71能够在支承晶片W的状态下在Y方向上移动,在相同程度的高度的第三区组G3的交接装置50与第四区组G4的交接装置60之间输送晶片W。
如图4所示,在第三区组G3的X方向正方向侧设置有晶片输送装置72。晶片输送装置72具有例如可在前后方向、θ方向和上下方向移动的输送臂72a。晶片输送装置72能够在支承晶片W的状态下上下移动,向第三区组G3内的各交接装置50输送晶片W。
在交接站5设置有晶片输送装置73和交接装置74。晶片输送装置73具有例如可在Y方向、θ方向和上下方向移动的输送臂73a。晶片输送装置73例如能够用输送臂73a支承晶片W,在与第四区组G4内的各交接装置60、交接装置74和曝光装置4之间输送晶片W。
上述的控制部6是计算机,具有程序存储部(未图示)。在程序存储部存储有程序,该程序控制上述的各种处理装置和输送装置等的驱动系统的动作,控制基板处理系统1中的包括成膜处理的晶片W的处理。此外,上述程序例如存储于计算机可读取的硬盘(HD)、软盘(FD)、光盘(CD)、磁光盘(MO)、存储卡等计算机可读取的存储介质H中,可以从该存储介质H安装到控制部6。
接着,说明上述酸处理装置32的结构。图7和图8分别是表示酸处理装置32的概略结构的纵截面图和横截面图。
作为使抗蚀膜的表面变质为可溶于显影液的状态的“表面处理”,酸处理装置32进行在晶片W的抗蚀膜的表面涂敷酸的酸处理,如图7和图8所示,具有内部可密封的处理容器100。在处理容器100的晶片输送装置70侧的侧面形成有晶片W的送入送出口(未图示),在该送入送出口设置有开闭闸阀(未图示)。
在处理容器100内的中央部设置有保持晶片W并使其旋转的旋转吸盘110。旋转吸盘110具有水平的上表面,在该上表面设置有例如吸引晶片W的吸引口(未图示)。通过来自该吸引口的吸引,能够将晶片W吸附保持在旋转吸盘110上。
在旋转吸盘110的下方设置有例如具有电动机等的吸盘驱动部111。旋转吸盘110能够通过吸盘驱动部111以规定的速度旋转。另外,在吸盘驱动部111设置有例如气缸等的升降驱动源,可使旋转吸盘110自由升降。
在旋转吸盘110的周围设置有接收并回收从晶片W飞散或落下的液体的杯体112。在杯体112的下表面连接有用于排出回收的液体的排出管113和对杯体112内的气氛进行抽真空来排气的排气管114。
如图8所示,在杯体112的X方向负方向(图8中的下方向)侧形成有沿Y方向(图8中的左右方向)延伸的导轨120。导轨120从例如杯体112的Y方向负方向(图8中的左方向)侧的外方形成至Y方向正方向(图8中的右方向)侧的外方。在导轨120安装有臂121。
如图7和图8所示,在臂121支承有将作为涂敷液的酸供给到晶片W上的涂敷喷嘴122。臂121通过图8所示的喷嘴驱动部123,在导轨120上自由移动。由此,涂敷喷嘴122能够从在杯体112的Y方向正方向侧的外方设置的待机部124移动到杯体112内的晶片W的中心部上方,并且,能够在该晶片W上在晶片W的径向移动。另外,臂121通过喷嘴驱动部123自由升降,能够调节涂敷喷嘴122的高度。
如图7所示,涂敷喷嘴122连接有对该涂敷喷嘴122供给酸的供给管125。供给管125与在内部存积酸的酸供给源126连通。另外,在供给管125设置有包含控制酸的流动的阀和流量调节部等的供给设备组127。
此外,显影处理装置30、涂敷处理装置31、其他显影处理装置33的结构与上述的酸处理装置32的结构相同。但是,在显影处理装置30、涂敷处理装置31、其他显影处理装置33和酸处理装置32中,从涂敷喷嘴供给的涂敷液不同。另外,在显影处理装置30中,除了作为涂敷液的显影液之外,还存在涂敷清洗液的情况,在涂敷处理装置31中,除了抗蚀液之外,还存在涂敷预湿液的情况。在这些情况下,在各液处理装置中,按每种涂敷液具有涂敷喷嘴和驱动该涂敷喷嘴的驱动部等。
接着,说明使用基板处理系统1进行的包含目标膜厚的抗蚀膜的成膜处理的晶片处理。图9是表示成膜处理的各步骤中的晶片W的状态的示意图。此外,在基板处理系统1处理的晶片W的表面,如图17所示,预先通过SiO2膜等的规定的图案形成有凹凸。另外,抗蚀膜的目标膜厚和晶片W的表面的凹凸的深度均设为7μm。
在使用基板处理系统1进行的晶片处理中,首先,通过晶片输送装置21,从盒载置台12上的盒C取出晶片W,并将其输送到处理站3的交接装置50。
接着,晶片W由晶片输送装置70输送到第二区组G2的热处理装置40,进行温度调节处理。之后,晶片W由晶片输送装置70输送到涂敷处理装置31。在涂敷处理装置31中,晶片W的表面被旋转涂敷抗蚀液,如图9的(A)所示,形成有抗蚀膜R。本实施方式中的抗蚀液例如能够使用MUV抗蚀剂、KrF抗蚀剂、ArF抗蚀剂等,其粘度是所谓的中粘度,具体来说90~1000cP。
通过涂敷处理装置31,形成具有膜厚比抗蚀膜R的目标膜厚厚的抗蚀膜R。以下,将由涂敷处理装置31形成的抗蚀膜R称为厚膜R′。厚膜R′的膜厚为抗蚀膜R的目标膜厚的1.5倍以上,优选为1.8倍以上。此外,膜厚的基准点(起算点)是晶片W的表面的凸部A的上表面。当这样形成厚膜R′时,在晶片W的面内膜厚均匀。
另外,在由涂敷处理装置31形成的厚膜R′的基底即晶片W的表面形成有凹凸,因此,在厚膜R′自身的表面也形成有凹凸。但是,通过增加上述那样的膜厚,厚膜R′的表面的凹凸的深度H2为规定值以下,例如作为基底的晶片W的凹凸的深度的0.9倍以下。
换言之,通过涂敷处理装置31,形成上述凹凸的深度H2为规定值以下的比抗蚀膜R的目标膜厚厚的涂敷膜即厚膜R′。
此外,为了形成厚膜R′,在涂敷处理装置31中,晶片W的转速特别是抗蚀液停止供给后的抗蚀液的干燥步骤中的晶片W的转速设为低速。具体来讲,干燥步骤中的晶片的转速为300~750rpm。该干燥步骤的时间是30~90秒。
之后,晶片W被输送到热处理装置40,进行预烘培处理。
接着,晶片W被输送到酸处理装置32。送入到酸处理装置32中的晶片W一边旋转,一边如图9的(B)所示从涂敷喷嘴122被供给酸S。被供给的酸S因离心力而扩散到厚膜R′的整个表面,如图9的(C)所示,该厚膜R′的上部R1被变质为相对于显影液可溶的状态。具体来讲,位于厚膜R′的上部的聚合物被脱保护,更具体来讲,上述保护基因酸S而变为使聚合物相对于显影液变得可溶的显影可溶极性基。
之后,晶片W被输送到热处理装置40,进行热处理。通过该热处理促进厚膜R′的上部的变质即厚膜R′的上部中的聚合物的脱保护。
接着,晶片W被输送到显影处理装置33进行显影处理。显影处理装置33中的显影液能够使用与显影处理装置30相同的显影液,例如是四甲基氢氧化铵(TMAH)。通过显影处理装置33,如图9的(C)和图9的(D)所示,将厚膜R′的上部R1的被变质的部分除去,形成目标膜厚的抗蚀膜R。基于上述的酸处理的脱保护在晶片W的面内均匀地进行。因此,酸处理前的抗蚀膜R即厚膜R′如上所述膜厚在面内变得均匀,当其表面的凹凸的深度小时,酸处理及显影处理后的目标膜厚的抗蚀膜R的膜厚也在面内变得均匀,其表面的凹凸的深度变小,即变得平坦。
此外,在厚膜R′的上部R1的除去处理即回蚀处理通过酸处理及显影处理进行的情况下,可以通过反复多次这些处理来获得上述目标膜厚的抗蚀膜R。另外,通过一次除去处理来除去的量,可以通过涂敷的酸的浓度和量来进行调整。
接着,晶片W被输送到曝光装置4,用规定的图案进行曝光处理。
接着,晶片W被输送到热处理装置40,进行曝光后烘培处理。之后,晶片W被输送到显影处理装置30进行显影处理。显影处理结束后,晶片W被输送到热处理装置40进行后烘培处理。接着,晶片W被输送到载置板13上的盒C,基板处理系统1中的基板处理结束。
本实施方式中,在表面具有凸部和凹部的宽度大且凹部的纵横比低的凹凸的晶片上,形成其膜厚在面内均匀的厚膜,并回蚀至目标膜厚,所以能够按目标膜厚在面内形成均匀的抗蚀膜。因此,在将该抗蚀膜作为蚀刻掩模,例如在晶片W的上述凹凸的凹部形成图案的情况下,能够使该图案的CD在面内变得均匀。
另外,在本实施方式中形成的抗蚀膜的表面的凹凸的深度小,即抗蚀膜变得平坦,因此能够提高上述图案各自的CD。
并且,在本实施方式中,抗蚀液的旋转涂敷时的转速低,需要回蚀处理,但是,与使转速下降至10~50rpm的情况相比,能够使生产能力几乎不受影响。
此外,在基底的晶片W的凹凸的深度或抗蚀膜的凹凸的深度为μm级别的情况下,抗蚀膜的膜厚如图17所示在晶片W的同一凹部上在径向的两端变得不均匀时,在上述两端的一端成为散焦。而在本实施方式中形成的抗蚀膜的膜厚在上述两端大致相同,因此,在图案曝光时曝光的光的散焦不会在同一凹部的上述两端产生。因此能够形成适当形状的上述图案。
(确认试验)
图10是表示对于使用了酸和显影液的除去处理后的抗蚀膜,是否能够基于图案曝光和显影来进行图案形成的确认试验结果的图,表示图案形成后的抗蚀膜R的截面。
在确认试验中,在裸硅晶片W′上形成9.5μm的厚膜R′,通过酸和显影液将抗蚀膜回蚀至6μm后,进行图案曝光和显影处理以形成剩余宽度5μm、相差间隔1μm的沟槽图案。此外,使用的抗蚀液是粘度为171cP的KrF抗蚀液,其涂敷量是6.0ml。并且,在形成抗蚀膜时使用环己烷作为预湿稀释剂。另外,使用的酸是包含全氟辛酸的TARC(Top Anti-ReflectiveCoating,顶部抗反射涂层)药液,基于酸和显影液进行的回蚀通过反复三次而得到上述膜厚的抗蚀膜。
在确认试验中,如图10所示能够在抗蚀膜R形成良好形状的沟槽图案。
该确认试验是对裸硅晶片W′即表面为平坦的晶片′上的抗蚀膜进行的,但是认为在具有凸部及凹部的宽度大且凹部的纵横比低的凹凸的晶片上也能够得到同样的结果。
图11是在本实施方式的基板处理系统中,进行抗蚀膜的涂敷处理和酸处理的装置的另一例的说明图,表示回收抗蚀液等的杯体112的截面。
在上述的例子中,利用不同的装置进行了抗蚀膜的涂敷处理和酸处理,但是也可以利用相同的装置进行上述涂敷处理和酸处理这两个处理。
在这样地利用相同装置进行的情况下,该装置优选具有图11所示的回收伴随晶片W的旋转而飞散的抗蚀膜和酸这两者的杯体112。杯体112具有:覆盖比晶片W靠外侧的区域的侧方和上部的杯体主体112a;和相对于该杯体主体112a即晶片W可在上下方向移动的可动杯体112b。在该杯体112中,例如在酸处理时通过使可动杯体112b上升,而使从旋转的晶片W飞散的酸通过可动杯体112b的下侧,导入到杯体主体112a的内侧流路112c中来进行回收。另外,在杯体112中,在抗蚀液的涂敷处理时通过使可动杯体112b下降,而使从旋转的晶片W飞散的抗蚀液通过可动杯体112b的上侧,导入到杯体主体112a的外侧流路112d。由此,能够使酸的排液和抗蚀液的排液不混合地分别进行回收。
此外,在这样地利用相同装置来进行抗蚀膜的涂敷处理和酸处理的情况下,在涂敷处理后从该装置被送出并被热处理后,再次送入相同的装置中进行酸处理。
另外,在利用相同装置进行的处理也可以是酸处理和显影处理。
(第二实施方式)
在以上的第一实施方式中,作为使厚膜的上部变质为可溶于显影液的状态的表面处理进行了酸处理,但是在本实施方式中,作为该表面处理进行紫外线照射处理。
图12和图13是表示本发明的第二实施方式的作为成膜系统的基板处理系统1的内部概略结构的主视图和后视图。本基板系统的平面图与图4相同,故省略。
图12和图13的基板处理系统1与图4~图6的基板处理系统不同,在第一区组G1不具有酸处理装置32,作为代替,在第二区组G2具有作为表面处理装置的紫外线处理装置42。
图14和图15分别是表示紫外线处理装置42的概略结构的纵截面图和横截面图。
图14和图15的紫外线处理装置42,作为使抗蚀膜的表面变质为可溶于显影液的状态的“表面处理”,进行对晶片W的抗蚀膜的表面照射紫外线的紫外线照射处理,且具有内部可封闭的处理容器130。在处理容器130的晶片输送装置73侧的侧面形成有晶片W的送入送出口(未图示),在该送入送出口设置有开闭闸阀(未图示)。
在处理容器130的顶面形成有向该处理容器130的内部供给例如不活泼气体的气体供给口131。气体供给口131连接有与气体供给源132连通的气体供给管133。在气体供给管133设置有包括控制不活泼性气体的流动的阀和流量调节部等的供给设备组134。
此外,也可以不向处理容器130内供给特定的气体,而使该处理容器130的内部为大气气氛,在该情况下,可以省略上述气体供给口131、气体供给源132、气体供给管133、供给设备组134。
在处理容器130的底面形成有吸引该处理容器130的内部的气氛的吸气口135。吸气口135连接有例如与真空泵等的负压产生装置136连通的吸气管137。
在处理容器130的内部设置有晶片保持部140和紫外线照射部141。紫外线照射部141配置在晶片保持部140的上方。
晶片保持部140包括:用于载置晶片W的圆盘状的载置台150;收纳载置台150并保持载置台150的外周部的环状的保持部件151;包围该保持部件151的外周并经由该保持部件151保持载置台150的大致筒状的支撑环152。
在载置台150的下方例如设置有三根用于从下方支承晶片W并使其升降的升降销160。升降销160能够通过升降驱动部161上下移动。在载置台150的中央部附近,将该载置台150在厚度方向贯通的贯通孔162例如形成在三处。而且,升降销160插通贯通孔162,能够从载置台150的上表面突出。
紫外线照射部141对载置台150上的形成有抗蚀膜的晶片W照射紫外线。照射的紫外线的波长能够使用适于抗蚀膜的波长,例如248nm。此外,在图示的例子中紫外线照射部141设置成由处理容器130的顶面支承,但是,该紫外线照射部141可以设置在处理容器130的顶面所设置的玻璃窗(未图示)上。在该情况下,从紫外线照射部141照射的紫外线隔着玻璃窗进入到处理容器130的内部。
接着,参照图9说明使用图12和图13的基板处理系统1进行的晶片处理。此外,预烘培处理为止的处理与图4和图5的基板处理系统1相同,故省略其说明。
在预烘培处理后,晶片W被输送到紫外线处理装置42。从紫外线照射部141对被送入到紫外线处理装置42的晶片W上的厚膜R′的整个面照射紫外线。通过该紫外线,如图9的(C)所示,厚膜R′的上部R1变质为可溶于显影液的状态。具体来讲,位于厚膜R′的上部的聚合物因紫外线而脱保护,更具体来讲,上述保护基因紫外线而变为使聚合物相对于显影液变得可溶的显影可溶极性基。
之后,晶片W被输送到热处理装置40进行热处理。通过该热处理促进厚膜R′的上部R1的变质即厚膜R′的上部中的聚合物的脱保护。
接着,晶片W被输送到显影处理装置33进行显影处理,如图9的(C)和图9的(D)所示,厚膜R′的上部的变质部分被除去,形成目标膜厚的抗蚀膜R。基于上述的紫外线照射处理进行的脱保护在晶片W的面内均匀地进行。因此,紫外线照射处理前的抗蚀膜R即厚膜R′,其膜厚在面内变得均匀,其表面的凹凸的深度小,因此紫外线照射处理和显影处理后的目标膜厚的抗蚀膜R的膜厚也在面内变得均匀,其表面的凹凸的深度也变小,即变得平坦。
此外,厚膜R′的上部R1的除去处理中除去的量能够通过紫外线的照射量来进行调整。
接着,晶片W被输送到曝光装置4,以规定的图案进行曝光处理。
接着,晶片W被输送到热处理装置40,进行曝光后烘培处理。之后,晶片W被输送到显影处理装置30进行显影处理。显影处理结束后,晶片W被输送到热处理装置40进行后烘培处理。然后,晶片W被输送到载置板13上的盒C,基板处理系统1中的基板处理结束。
本实施方式中,在表面具有凸部和凹部的宽度大且凹部的纵横比低的凹凸的晶片上,能够以目标膜厚在面内形成均匀的抗蚀膜。另外,在本实施方式中,也能够形成该抗蚀膜的表面的凹凸的深度小且在晶片W的凹部上在径向的两端使膜厚变得大致相同的抗蚀膜。
(确认试验)
图16是表示对于使用了紫外线和显影液的除去处理后的抗蚀膜,是否也能够基于图案曝光和显影来进行图案形成的确认试验结果的图,表示图案形成后的抗蚀膜R的截面。
在确认试验中,在裸硅晶片W′上形成9.5μm的厚膜R′,通过紫外线照射和显影液将抗蚀膜回蚀至6μm后,进行图案曝光和显影处理以形成剩余宽度5μm、相差间隔1μm的沟槽图案。此外,使用的抗蚀液是粘度为171cP的KrF抗蚀液,其涂敷量是6.0ml。并且,在形成抗蚀膜时使用环己烷作为预湿稀释剂。此外,紫外线的照射量是120J/m2
在确认试验中,如图16所示能够在抗蚀膜形成良好形状的沟槽图案。
该确认试验是对裸硅晶片W′即表面为平坦的晶片′上的抗蚀膜进行的,但是认为在具有凸部及凹部的宽度大且凹部的纵横比低的凹凸的晶片上也能够得到同样的结果。
此外,以上的说明中,回蚀所使用的显影处理装置33设置在处理站3,但是在处理站3没有空间的情况等,也可以设置在交接站5。
在以上的说明中,厚膜R′的膜厚为抗蚀膜R的目标膜厚的1.5倍以上,优选为1.8倍。另外,该厚膜R′的膜厚为晶片W的凹凸的深度的1.5倍以上,优选为1.8倍。
另外,在以上的实施方式中成为抗蚀膜的形成对象的晶片是满足以下的条件的晶片。即,是具有凹凸的晶片,其中该凹凸的凹部的深度与凹部的宽度之比即纵横比为0.0002~0.8。在该晶片的凹部的深度为1~8μm,凹凸的凸部和凹部的宽度为10~5000μm的情况下,在现有的一般方法中,抗蚀膜在晶片面内的膜厚变得不均匀,但是,根据本实施方式,能够在晶片面内获得均匀的膜。
以上,参照附图对本发明的优选实施方式进行了说明,但是本发明不限于该例。对于本领域技术人员而言,能够在权利要求书所记载的思想的范畴内想到各种的变形例或修改例,它们当然也属于本发明的技术范围。
工业上的可利用性
本发明能够应用于在表面形成有凹凸的晶片上形成抗蚀膜等的涂敷膜的技术中,其中该凹凸的凸部的高度为几μm,凸部和凹部的宽度大且凹部的纵横比低。

Claims (7)

1.一种成膜方法,其在表面形成有凹凸的基板上涂敷涂敷液而形成涂敷膜,其中所述凹凸通过规定的图案形成,所述成膜方法的特征在于,包括:
在所述基板的表面上涂敷所述涂敷液,形成厚膜的步骤,其中所述厚膜是所述表面上的所述涂敷膜的凹凸的深度为规定值以下的比所述涂敷膜的目标膜厚厚的所述涂敷膜;
使所述厚膜的整个表面均匀地变质的步骤;和
除去变质了的所述厚膜的表面,形成所述目标膜厚的涂敷膜的步骤,
形成所述厚膜之前的所述基板的表面的凹凸的纵横比为0.0002~0.8,且凹部的深度为1~8μm。
2.如权利要求1所述的成膜方法,其特征在于:
所述厚膜的膜厚为所述涂敷膜的所述目标膜厚的1.5倍以上。
3.如权利要求2所述的成膜方法,其特征在于:
所述厚膜的膜厚为所述涂敷膜的所述目标膜厚的1.8倍以上。
4.如权利要求1~3中任一项所述的成膜方法,其特征在于:
所述厚膜的表面的凹凸的深度比形成该膜厚之前的所述基板的表面的凹凸的深度小。
5.一种成膜方法,其在表面形成有凹凸的基板上涂敷涂敷液而形成涂敷膜,其中所述凹凸通过规定的图案形成,所述成膜方法的特征在于,包括:
在所述基板的表面上涂敷所述涂敷液,形成厚膜的步骤,其中所述厚膜是所述表面上的所述涂敷膜的凹凸的深度为规定值以下的比所述涂敷膜的目标膜厚厚的所述涂敷膜;
使所述厚膜的整个表面均匀地变质的步骤;和
除去变质了的所述厚膜的表面,形成所述目标膜厚的涂敷膜的步骤,
在使所述厚膜变质的步骤中,通过对所述厚膜进行酸的涂敷来使所述厚膜的整个表面均匀地变质。
6.一种计算机可读取的存储介质,其特征在于:
存储有程序,该程序在控制成膜系统的控制部的计算机上运行,使该成膜系统实施权利要求1~5中任一项所述的成膜方法。
7.一种成膜系统,其在表面形成有凹凸的基板上涂敷涂敷液而形成涂敷膜,其中所述凹凸通过规定的图案形成,所述成膜系统的特征在于,包括:
涂敷处理装置,其在所述基板上进行涂敷液的涂敷处理,形成所述涂敷膜;
表面处理装置,其进行使所述涂敷膜的表面变质的表面处理;
显影装置,其对所述表面处理后的所述涂敷膜进行显影处理;和
控制部,其控制所述涂敷处理装置以使得通过所述涂敷处理形成厚膜,其中所述厚膜是所述表面上的所述涂敷膜的凹凸的深度为规定值以下的比所述涂敷膜的目标膜厚厚的所述涂敷膜,并且,控制所述表面处理装置以使得通过所述表面处理来使所述厚膜的整个表面均匀地变质,控制所述显影装置以使得通过所述显影处理,除去变质了的所述厚膜的表面,形成所述目标膜厚的所述涂敷膜,
所述表面处理装置是酸处理装置,其进行的所述表面处理是对所述涂敷膜的表面涂敷酸的酸处理。
CN201810628226.4A 2017-06-19 2018-06-19 成膜方法、存储介质和成膜系统 Active CN109148270B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017119627A JP7001374B2 (ja) 2017-06-19 2017-06-19 成膜方法、記憶媒体及び成膜システム
JP2017-119627 2017-06-19

Publications (2)

Publication Number Publication Date
CN109148270A CN109148270A (zh) 2019-01-04
CN109148270B true CN109148270B (zh) 2023-11-03

Family

ID=64656508

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810628226.4A Active CN109148270B (zh) 2017-06-19 2018-06-19 成膜方法、存储介质和成膜系统

Country Status (4)

Country Link
US (1) US11141758B2 (zh)
JP (1) JP7001374B2 (zh)
KR (1) KR102573014B1 (zh)
CN (1) CN109148270B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102139605B1 (ko) * 2018-11-06 2020-08-12 세메스 주식회사 기판 처리 방법 및 기판 처리 장치
JP7336276B2 (ja) * 2019-06-25 2023-08-31 東京エレクトロン株式会社 塗布膜形成方法及び塗布膜形成装置

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6054439A (ja) * 1983-09-05 1985-03-28 Nec Corp 表面平坦化法
JPH09167753A (ja) * 1995-08-14 1997-06-24 Toshiba Corp 半導体基板の表面の平坦化方法とその装置
JPH09321043A (ja) * 1996-05-28 1997-12-12 Toshiba Corp 半導体装置の製造方法
JP2000357738A (ja) * 1999-06-16 2000-12-26 Nippon Telegr & Teleph Corp <Ntt> 配線構造の製造方法
JP2002014477A (ja) * 2000-06-28 2002-01-18 Nec Corp 基板表面の平坦化方法
JP2008177403A (ja) * 2007-01-19 2008-07-31 Tokyo Electron Ltd 塗布処理装置及び基板処理システム
JP2008243923A (ja) * 2007-03-26 2008-10-09 Fujifilm Corp レジストの剥離方法
JP2008263038A (ja) * 2007-04-11 2008-10-30 Canon Inc パターン形成方法および電子デバイスの製造方法
CN101556435A (zh) * 2008-04-11 2009-10-14 Hoya株式会社 掩模坯料的制造方法以及光掩模的制造方法
TW201140650A (en) * 2010-02-09 2011-11-16 Toshiba Kk Pattern formation method
WO2014049915A1 (ja) * 2012-09-26 2014-04-03 シャープ株式会社 基板処理装置および基板処理方法、半導体装置の製造方法
WO2015141706A1 (ja) * 2014-03-18 2015-09-24 Hoya株式会社 現像促進層を有するレジスト層付ブランク

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4767695A (en) * 1984-10-29 1988-08-30 American Telephone And Telegraph Company, At&T Bell Laboratories Nonplanar lithography and devices formed thereby
US5204288A (en) * 1988-11-10 1993-04-20 Applied Materials, Inc. Method for planarizing an integrated circuit structure using low melting inorganic material
JP2518435B2 (ja) * 1990-01-29 1996-07-24 ヤマハ株式会社 多層配線形成法
US5182624A (en) * 1990-08-08 1993-01-26 Minnesota Mining And Manufacturing Company Solid state electromagnetic radiation detector fet array
US5250472A (en) * 1992-09-03 1993-10-05 Industrial Technology Research Institute Spin-on-glass integration planarization having siloxane partial etchback and silicate processes
JP4564186B2 (ja) * 2001-02-16 2010-10-20 株式会社東芝 パターン形成方法
US7390739B2 (en) * 2005-05-18 2008-06-24 Lazovsky David E Formation of a masking layer on a dielectric region to facilitate formation of a capping layer on electrically conductive regions separated by the dielectric region
JP5442224B2 (ja) * 2007-07-23 2014-03-12 株式会社半導体エネルギー研究所 Soi基板の製造方法
KR20110034012A (ko) * 2008-07-10 2011-04-04 스미또모 가가꾸 가부시키가이샤 레지스트 처리 방법
JP5023128B2 (ja) * 2009-10-07 2012-09-12 東京エレクトロン株式会社 塗布現像装置及び塗布現像方法
US8241981B1 (en) * 2011-01-31 2012-08-14 International Business Machines Corporation Method of fabricating a deep trench (DT) metal-insulator-metal (MIM) capacitor
US8649153B2 (en) * 2011-04-28 2014-02-11 International Business Machines Corporation Tapered via and MIM capacitor
JP5944132B2 (ja) * 2011-10-05 2016-07-05 株式会社Screenセミコンダクターソリューションズ 塗布方法および塗布装置
CN104170056B (zh) * 2012-03-12 2017-07-21 旭化成株式会社 模具、抗蚀剂积层体及其制造方法以及凹凸结构体
JP5934665B2 (ja) * 2013-02-22 2016-06-15 東京エレクトロン株式会社 成膜方法、プログラム、コンピュータ記憶媒体及び成膜システム
JP6277952B2 (ja) * 2014-12-26 2018-02-14 東京エレクトロン株式会社 基板処理方法、記憶媒体及び加熱装置

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6054439A (ja) * 1983-09-05 1985-03-28 Nec Corp 表面平坦化法
JPH09167753A (ja) * 1995-08-14 1997-06-24 Toshiba Corp 半導体基板の表面の平坦化方法とその装置
JPH09321043A (ja) * 1996-05-28 1997-12-12 Toshiba Corp 半導体装置の製造方法
JP2000357738A (ja) * 1999-06-16 2000-12-26 Nippon Telegr & Teleph Corp <Ntt> 配線構造の製造方法
JP2002014477A (ja) * 2000-06-28 2002-01-18 Nec Corp 基板表面の平坦化方法
JP2008177403A (ja) * 2007-01-19 2008-07-31 Tokyo Electron Ltd 塗布処理装置及び基板処理システム
JP2008243923A (ja) * 2007-03-26 2008-10-09 Fujifilm Corp レジストの剥離方法
JP2008263038A (ja) * 2007-04-11 2008-10-30 Canon Inc パターン形成方法および電子デバイスの製造方法
CN101556435A (zh) * 2008-04-11 2009-10-14 Hoya株式会社 掩模坯料的制造方法以及光掩模的制造方法
TW201140650A (en) * 2010-02-09 2011-11-16 Toshiba Kk Pattern formation method
WO2014049915A1 (ja) * 2012-09-26 2014-04-03 シャープ株式会社 基板処理装置および基板処理方法、半導体装置の製造方法
WO2015141706A1 (ja) * 2014-03-18 2015-09-24 Hoya株式会社 現像促進層を有するレジスト層付ブランク

Also Published As

Publication number Publication date
JP7001374B2 (ja) 2022-02-04
JP2019004108A (ja) 2019-01-10
CN109148270A (zh) 2019-01-04
KR102573014B1 (ko) 2023-08-30
US11141758B2 (en) 2021-10-12
KR20180138139A (ko) 2018-12-28
US20180361428A1 (en) 2018-12-20

Similar Documents

Publication Publication Date Title
JP5014811B2 (ja) 基板の処理方法
US11443964B2 (en) Substrate processing apparatus and substrate processing system
US8318247B2 (en) Coating treatment method, coating treatment apparatus, and computer-readable storage medium
KR20180065914A (ko) 기판 처리 방법 및 열처리 장치
JP4937772B2 (ja) 基板の処理方法
US8163469B2 (en) Coating and developing apparatus, coating and developing method, and storage medium
US7479190B2 (en) Coating treatment apparatus and coating treatment method
WO2004109779A1 (ja) 基板の処理膜の表面荒れを改善する方法及び基板の処理装置
CN110088880B (zh) 涂敷处理方法、计算机存储介质和涂敷处理装置
US8168378B2 (en) Substrate treatment system, substrate treatment method, and computer readable storage medium
KR20160065757A (ko) 현상 처리 방법, 컴퓨터 기억 매체 및 현상 처리 장치
CN109148270B (zh) 成膜方法、存储介质和成膜系统
US7901149B2 (en) Substrate processing method, program, computer-readable recording medium, and substrate processing system
US20220199414A1 (en) Apparatus for post exposure bake of photoresist
CN117501416A (zh) 基片处理方法和基片处理系统
TW202032281A (zh) 基板處理方法及基板處理裝置
CN115483127A (zh) 外周涂敷方法、基片处理装置和存储介质

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant