KR20180138139A - 성막 방법, 저장 매체, 및 성막 시스템 - Google Patents

성막 방법, 저장 매체, 및 성막 시스템 Download PDF

Info

Publication number
KR20180138139A
KR20180138139A KR1020180064873A KR20180064873A KR20180138139A KR 20180138139 A KR20180138139 A KR 20180138139A KR 1020180064873 A KR1020180064873 A KR 1020180064873A KR 20180064873 A KR20180064873 A KR 20180064873A KR 20180138139 A KR20180138139 A KR 20180138139A
Authority
KR
South Korea
Prior art keywords
film
coating
wafer
resist film
thickness
Prior art date
Application number
KR1020180064873A
Other languages
English (en)
Other versions
KR102573014B1 (ko
Inventor
겐타로 요시하라
유이치 요시다
나오키 시바타
고우스케 요시하라
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20180138139A publication Critical patent/KR20180138139A/ko
Application granted granted Critical
Publication of KR102573014B1 publication Critical patent/KR102573014B1/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D3/00—Pretreatment of surfaces to which liquids or other fluent materials are to be applied; After-treatment of applied coatings, e.g. intermediate treating of an applied coating preparatory to subsequent applications of liquids or other fluent materials
    • B05D3/10—Pretreatment of surfaces to which liquids or other fluent materials are to be applied; After-treatment of applied coatings, e.g. intermediate treating of an applied coating preparatory to subsequent applications of liquids or other fluent materials by other chemical means
    • B05D3/107—Post-treatment of applied coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05C—APPARATUS FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05C5/00—Apparatus in which liquid or other fluent material is projected, poured or allowed to flow on to the surface of the work
    • B05C5/002—Apparatus in which liquid or other fluent material is projected, poured or allowed to flow on to the surface of the work the work consisting of separate articles
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D1/00—Processes for applying liquids or other fluent materials
    • B05D1/002—Processes for applying liquids or other fluent materials the substrate being rotated
    • B05D1/005—Spin coating
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D3/00—Pretreatment of surfaces to which liquids or other fluent materials are to be applied; After-treatment of applied coatings, e.g. intermediate treating of an applied coating preparatory to subsequent applications of liquids or other fluent materials
    • B05D3/06—Pretreatment of surfaces to which liquids or other fluent materials are to be applied; After-treatment of applied coatings, e.g. intermediate treating of an applied coating preparatory to subsequent applications of liquids or other fluent materials by exposure to radiation
    • B05D3/061—Pretreatment of surfaces to which liquids or other fluent materials are to be applied; After-treatment of applied coatings, e.g. intermediate treating of an applied coating preparatory to subsequent applications of liquids or other fluent materials by exposure to radiation using U.V.
    • B05D3/065—After-treatment
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16—Coating processes; Apparatus therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02307—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a liquid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/6715—Apparatus for applying a liquid, a resin, an ink or the like
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/20—Changing the shape of the active layer in the devices, e.g. patterning
    • H10K71/231—Changing the shape of the active layer in the devices, e.g. patterning by etching of existing layers
    • H10K71/233—Changing the shape of the active layer in the devices, e.g. patterning by etching of existing layers by photolithographic etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Materials For Photolithography (AREA)
  • Application Of Or Painting With Fluid Materials (AREA)

Abstract

본 발명은 소정의 패턴에 의해 요철이 표면에 형성된 기판 상에 도포막을 형성하는 성막 방법 및 성막 시스템에 있어서, 막두께의 면내 균일성이 높은 도포막을 형성하는 것을 과제로 한다.
본 성막 방법은, 소정의 패턴에 의해 표면에 요철이 형성된 웨이퍼(W) 상에 레지스트액을 도포하여 레지스트막을 형성하는 방법이며, 웨이퍼의 표면 상에 도포액을 도포하여, 표면 상의 레지스트막의 요철의 깊이(H2)가 소정치 이하이며 레지스트막(R)의 목표 막두께보다 두꺼운 레지스트막(R)인 후막(R')을 형성하는 공정과, 후막(R')의 표면을 제거하여, 목표 막두께의 도포막(R)을 형성하는 공정을 포함한다.

Description

성막 방법, 저장 매체, 및 성막 시스템{FILM FORMING METHOD, STORAGE MEDIUM, AND FILM FORMING SYSTEM}
본 발명은, 소정의 패턴에 의해 표면에 요철이 형성된 기판 상에 도포액을 도포하여 도포막을 형성하는 성막 방법, 기억 매체 및 성막 시스템에 관한 것이다.
다층 구조의 반도체 디바이스의 제조 프로세스에서의 포토리소그래피 공정에서는, 예컨대 반도체 웨이퍼(이하, 「웨이퍼」라고 함) 상에 도포액을 공급하여 레지스트막 등을 형성하는 도포 처리, 레지스트막을 소정의 패턴으로 노광하는 노광 처리, 노광된 레지스트막을 현상하는 현상 처리 등이 순차적으로 행해져, 웨이퍼 상에 소정의 레지스트 패턴이 형성된다. 이 레지스트 패턴을 마스크로 하여, 웨이퍼의 에칭 처리가 행해지고, 그 후 레지스트막의 제거 처리 등이 행해져, 웨이퍼 상에 소정의 패턴이 형성된다. 이와 같이 소정의 층에 소정의 패턴이 형성되는 공정이 복수회 반복하여 행해져, 다층 구조의 반도체 디바이스가 제조된다.
이와 같이 웨이퍼 상에 소정의 패턴이 반복하여 형성되는 경우이며, 레지스트막의 막두께 및 패턴에 의해 형성되는 요철의 피치나 깊이가 nm 오더인 경우, n층째에 소정의 패턴이 형성된 후에, (n+1)층째에 소정의 패턴이 적절히 형성되기 위해서는, (n+1)층째에 대한 레지스트막이, 그 표면이 평탄해지도록 형성될 필요가 있다. 또한, 그것을 위해서는 레지스트액이 도포되는 면이 평탄한 것이 필요해진다.
따라서, 종래 웨이퍼 상의 소정의 패턴 상에 SOC(Spin On Carbon)막이나 SOG(Spin On Glass)막 등의 유기막을 형성하고, 그 유기막의 표면, 즉 레지스트액의 도포면을 평탄화하는 것이 행해지고 있다(특허문헌 1 참조).
특허문헌 1의 성막 시스템에서는, 소정의 패턴에 의해 표면에 요철이 형성된 기판 상에 유기 재료를 도포한 후, 그 유기 재료를 열처리하여 기판 상에 유기막을 형성하고, 그리고, 유기막에 대하여 자외선 조사 처리를 행하여, 상기 요철의 볼록부의 표면이 노출될 때까지 유기막의 표면을 제거한다. 그 후, 유기 재료의 도포 등을 다시 행함으로써 유기막의 표면을 평탄화하고 있다.
특허문헌 1 : 일본 특허 공개 제2014-165252호 공보
그런데, 다층 구조의 반도체 디바이스로서, 최근 3D NAND 플래시메모리 등의 삼차원 적층 구조의 반도체 디바이스가 제품화되어 있다. 도 17에 나타낸 바와 같이, 3D NAND형의 반도체 디바이스의 제조 공정에서의 웨이퍼(W)에는, 소정의 패턴에 의해 요철이 표면에 형성되어 있고, 구체적으로는, 소정의 패턴에 의해 n단의 계단 형상의 볼록부(M)가 표면에 형성되어 있다. 또한, 상기 웨이퍼(W) 상에 형성되는 요철의 피치(구체적으로는 오목부(N)의 폭(D))와 볼록부(M)의 폭은, 수백 ㎛ 오더이고, 요철의 깊이(H)는 수 ㎛ 오더이다. 즉, 3D NAND형의 제조에 관한 웨이퍼(W)는 볼록부(M) 및 오목부(N)의 폭이 크고 오목부(N)의 애스펙트비가 낮은 요철이 형성되어 있다. 3D NAND형의 반도체 디바이스의 제조 공정에 있어서, n단의 계단 형상의 볼록부(M)를 형성한 후에 (n+1)단째를 형성하기 위해 오목부(N)에 소정의 패턴을 형성할 때에는, 웨이퍼(W)의 표면 상에 레지스트막(R)을 형성하고, 웨이퍼(W) 표면의 오목부(N) 상의 레지스트막(R)에 대한 노광 등이 행해진다. 전술한 바와 같은 오더의 피치 및 깊이의 요철이 형성된 웨이퍼(W)에 대한 레지스트막의 막두께는 수 ㎛가 적합하다.
그러나, 전술한 바와 같은 큰 오더의 피치 및 깊이의 요철을 갖는 표면에, 수 ㎛의 막두께의 레지스트막(R)을 회전 도포에 의해 형성하면, 레지스트막(R)의 표면에 요철이 생길 뿐만 아니라, 이하의 문제가 있다. 즉, 수 ㎛ 오더의 큰 요철이 장벽이 되어, 회전 도포시에 레지스트액이 외측으로 확산되기 어려워지기 때문에, 레지스트막(R)의 막두께가 웨이퍼(W)의 중심부로부터 외주에 걸쳐 서서히 감소되어 버려, 다시 말해서, 레지스트막(R)의 막두께가 웨이퍼(W)의 직경 방향에서 불균일해진다. 그렇게 되면, 웨이퍼(W)의 오목부(N)에 형성되는 패턴의 CD(Critical Dimension)가 웨이퍼(W)의 면내에서 불균일해져 버린다.
특허문헌 1에 개시된 기술을 이용하는 것에 의해, 레지스트막(R)의 표면의 요철을 경감할 수는 있지만, 레지스트막(R)의 막두께의 균일성을 향상시킬 수는 없다. 또한, 3D NAND형의 반도체 디바이스의 제조 공정에서의 웨이퍼(W)와 같은 오더의 요철이 웨이퍼 표면에 형성되어 있는 경우, 웨이퍼(W) 상의 레지스트막(R)의 표면의 요철보다 상기 레지스트막의 막두께의 면내 불균일성이, 웨이퍼(W)의 오목부(N)에 형성되는 패턴의 CD에 미치는 영향이 크다.
또, 전술한 바와 같은 큰 오더의 피치 및 깊이의 요철을 표면에 갖는 웨이퍼(W)의 경우도, 레지스트액의 회전 도포시에, 회전 속도를 예컨대 10∼50 rpm까지 떨어뜨리면, 균일한 막두께의 레지스트막(R)을 얻을 수는 있지만, 여기까지 회전 속도를 떨어뜨리면, 스루풋이 저하되어 생산성에 영향을 미친다.
본 발명은, 상기 사정을 감안하여 이루어진 것으로, 소정의 패턴에 의해 요철이 표면에 형성된 기판 상에 도포막을 형성하는 성막 방법 및 성막 시스템에 있어서, 막두께의 면내 균일성이 높은 도포막을, 생산성을 저하시키지 않고 형성하는 것을 목적으로 한다.
상기 과제를 해결하는 본 발명은, 소정의 패턴에 의해 표면에 요철이 형성된 기판 상에 도포액을 도포하여 도포막을 형성하는 성막 방법으로서, 상기 기판의 표면 상에 상기 도포액을 도포하여, 상기 표면 상의 상기 도포막의 요철의 깊이가 소정치 이하이며 상기 도포막의 목표 막두께보다 두꺼운 상기 도포막인 후막을 형성하는 공정과, 상기 후막의 표면을 제거하여, 상기 목표 막두께의 상기 도포막을 형성하는 공정을 포함하는 것을 특징으로 한다.
상기 후막의 막두께는 상기 도포막의 상기 목표 막두께의 1.5배 이상인 것이 바람직하다.
상기 후막의 막두께는 상기 도포막의 상기 목표 막두께의 1.8배 이상인 것이 보다 바람직하다.
다른 관점에 의한 본 발명에 의하면, 상기 성막 방법을 성막 시스템에 의해 실행시키도록, 상기 성막 시스템을 제어하는 제어부의 컴퓨터 상에서 동작하는 프로그램을 저장한 판독 가능한 컴퓨터 기억 매체가 제공된다.
또 다른 관점에 의한 본 발명은, 소정의 패턴에 의해 표면에 요철이 형성된 기판 상에 도포액을 도포하여 도포막을 형성하는 성막 시스템으로서, 상기 기판 상에 도포액의 도포 처리를 행하여, 상기 도포막을 형성하는 도포 처리 장치와, 상기 도포막의 표면을 변질시키는 표면 처리를 행하는 표면 처리 장치와, 상기 표면 처리된 상기 도포막의 현상 처리를 행하는 현상 장치와, 상기 도포 처리에 의해, 상기 기판의 표면 상의 상기 도포막의 요철의 깊이가 소정치 이하이며 상기 도포막의 목표 막두께보다 두꺼운 상기 도포막인 후막이 형성되도록, 상기 도포 처리 장치를 제어하고, 상기 표면 처리 및 상기 현상 처리에 의해, 상기 후막의 표면이 제거되어 상기 목표 막두께의 상기 도포막이 형성되도록 상기 표면 처리 장치 및 상기 현상 장치를 제어하는 제어부를 구비하는 것을 특징으로 한다.
상기 표면 처리 장치는, 상기 표면 처리로서, 상기 도포막의 표면에 산을 도포하는 산처리를 행하는 산처리 장치인 것이 바람직하다.
상기 표면 처리 장치는, 상기 표면 처리로서, 상기 도포막에 자외선을 조사하는 자외선 조사 처리를 행하는 자외선 처리 장치인 것이 바람직하다.
본 발명에 의하면, 요철이 표면에 형성된 기판 상에, 면내 균일성이 높은 도포막을, 생산성을 저하시키지 않고 형성할 수 있다. 따라서, 웨이퍼의 오목부에 형성되는 패턴의 CD의 면내 균일성을 높일 수 있다.
도 1은 본 발명자가 검토에 이용한 웨이퍼를 설명하는 도면이다.
도 2는 웨이퍼의 오목부의 중앙부 상에 위치하는 레지스트막의 막두께와, 웨이퍼 상에서의 상기 막두께의 측정 위치의 관계를 나타내는 도면이다.
도 3은 레지스트막의 막두께와, 레지스트막의 요철의 깊이의 관계를 나타내는 도면이다.
도 4는 본 발명의 제1 실시형태에 관한 성막 시스템으로서의 기판 처리 시스템의 구성의 개략을 나타내는 평면도이다.
도 5는 본 발명의 제1 실시형태에 관한 성막 시스템으로서의 기판 처리 시스템의 구성의 개략을 나타내는 정면도이다.
도 6은 본 발명의 제1 실시형태에 관한 성막 시스템으로서의 기판 처리 시스템의 구성의 개략을 나타내는 배면도이다.
도 7은 산처리 장치의 구성의 개략을 나타내는 종단면도이다.
도 8은 산처리 장치의 구성의 개략을 나타내는 횡단면도이다.
도 9는 레지스트막의 성막 처리의 각 공정에서의 웨이퍼의 상태를 나타내는 모식도이다.
도 10은 산과 현상액을 이용한 제거 처리후의 레지스트막에 대해서도, 패턴 노광과 현상에 의한 패턴 형성을 행할 수 있는지 아닌지의 확인 시험 결과를 나타내는 도면이다.
도 11은 레지스트막의 도포 처리와 산처리를 행하는 장치의 다른 예의 설명도이다.
도 12는 본 발명의 제2 실시형태에 관한 성막 시스템으로서의 기판 처리 시스템의 구성의 개략을 나타내는 정면도이다.
도 13은 본 발명의 제2 실시형태에 관한 성막 시스템으로서의 기판 처리 시스템의 구성의 개략을 나타내는 배면도이다.
도 14는 자외선 처리 장치의 구성의 개략을 나타내는 종단면도이다.
도 15는 자외선 처리 장치의 구성의 개략을 나타내는 횡단면도이다.
도 16은 자외선과 현상액을 이용한 제거 처리후의 레지스트막에 대해서도, 패턴 노광과 현상에 의한 패턴 형성을 행할 수 있는지 아닌지의 확인 시험 결과를 나타내는 도면이다.
도 17은 3D NAND형의 반도체 디바이스의 제조 공정에서의 웨이퍼의 일례를 나타내는 모식도이다.
본 발명자는, 3D NAND형의 반도체 디바이스의 제조 공정에서의 웨이퍼의 경우, 도포막/레지스트막의 막두께가 면내에서 불균일해지는 것은, 도포막을 형성하기 위해 도포액을 회전 도포할 때에 도포액에 가해지는 원심력의 영향이 크다고 생각했다. 그 때문에, 회전 도포시의 웨이퍼의 회전 속도를 떨어뜨리는 것을 검토했다.
따라서, 도 1에 나타낸 바와 같이, 볼록부(A)의 폭(D1)이 2800 ㎛, 오목부(B)의 폭(D2)이 200 ㎛, 요철의 깊이(H)가 7.0 ㎛인 요철을 표면에 갖는 웨이퍼(W)에, 레지스트막(R)의 회전 도포시의 회전수를 바꿔, 구체적으로는, 레지스트막의 건조시의 회전수를 바꿔, 레지스트막을 형성했다. 그리고, 레지스트막(R)의 막두께를 복수의 위치에서 측정했다. 또, 이용한 레지스트액은 MUV 레지스트액이며, 그 점도는 100 cP이다.
도 2는, 웨이퍼(W)의 오목부(B)의 중앙부 상에 위치하는 레지스트막의 막두께와, 웨이퍼(W) 상에서의 상기 막두께의 측정 위치의 관계를 나타내는 도면이다. 각 측정 위치는, 웨이퍼(W)의 중심과 외주 단부의 소정 위치를 연결하는 직선 상에 있다. 또, 각 측정 위치 사이의 거리는 같다. 또한, 도 2의 횡축은, 측정 위치를 나타내고, 숫자가 작을수록 웨이퍼(W)의 중심에 가까운 측정 위치인 것을 나타내고, 종축은, 측정된 막두께를 나타낸다.
도시하는 바와 같이, 레지스트막 건조시의 회전수가, 통상의 회전수인 1500 rpm이면, 레지스트막의 막두께는 7 ㎛ 이하로 작지만, 외측으로 갈수록 서서히 작아졌고, 면내에서 불균일하다. 그에 비해, 레지스트막 건조시의 회전수가, 500 rpm으로 느린 경우, 레지스트막의 막두께는 상기 레지스트막의 목표 막두께인 7 ㎛의 1.8배 이상인 약 14 ㎛로 크지만, 면내에서 균일해진다.
또한, 레지스트막(R)의 하지가 되는 웨이퍼(W)의 표면에 도 1과 같은 요철이 형성되어 있는 경우, 레지스트막(R)의 표면에도 요철이 형성된다. 따라서, 전술한 것과 동일한 조건으로 레지스트막(R)을 형성하여, 레지스트막(R)의 막두께와, 레지스트막(R)의 요철의 깊이의 관계에 관해 검토했다. 도 3은, 상기 관계를 나타내는 도면이다. 도 3의 횡축은, 웨이퍼(W)의 볼록부의 상면을 기준으로 한 상기 볼록부 상의 레지스트막의 막두께를 나타내고, 종축은, 레지스트막의 요철의 깊이(후술하는 도 9의 부호 H2 참조)를 나타낸다.
도 3에 나타낸 바와 같이, 웨이퍼(W)의 볼록부 상의 레지스트막의 막두께가 클수록, 레지스트막의 요철의 깊이가 작아진다. 특히 레지스트막(R)의 막두께가 15 ㎛ 이상이면, 레지스트막(R)의 요철의 깊이는 6 ㎛ 이하가 된다.
이상과 같이, 3D NAND형의 반도체 디바이스의 제조 공정에서의 웨이퍼와 같은 형상의 요철, 즉, 볼록부 및 오목부의 폭이 크고 오목부의 애스펙트비가 낮은 요철이 웨이퍼(W)의 표면에 형성되어 있는 경우, 상기 레지스트막의 목표 막두께보다, 형성한 레지스트막의 막두께가 1.8배 이상 크면 상기 막두께가 면내에서 균일해지고, 또한, 레지스트막의 막두께가 커짐에 따라서 레지스트막의 표면의 요철이 경감한다.
그러나, 레지스트막의 막두께가 크면, 상기 레지스트막을 소정의 패턴으로 노광하여 현상하더라도 적절한 형상의 레지스트막을 웨이퍼(W)의 오목부(B)에 얻을 수 없다.
이하의 본 발명의 실시형태는, 전술한 검토 결과를 감안한 것이다.
이하, 본 발명의 실시형태에 관해 설명한다. 또, 본 명세서 및 도면에 있어서, 실질적으로 동일한 기능 구성을 갖는 요소에는, 동일한 부호를 붙이고 중복 설명을 생략한다.
(제1 실시형태)
도 4는, 제1 실시형태에 관한 성막 시스템으로서의 기판 처리 시스템(1)의 내부 구성의 개략을 나타내는 설명도이다. 도 5 및 도 6은, 각각 기판 처리 시스템(1)의 내부 구성의 개략을 나타내는 정면도와 배면도이다. 또, 이하에서는, 기판 처리 시스템(1)이, 기판으로서의 웨이퍼(W) 상에 도포액으로서 레지스트액을 도포하여, 도포막으로서 레지스트막을 형성하는 예로 설명한다. 또한, 기판 처리 시스템(1)에서 처리되는 웨이퍼의 표면에는 미리 실리콘산화막(SiO2막) 등의 소정 패턴이 적층되어 도 17을 이용하여 설명한 바와 같은 요철, 즉, 볼록부 및 오목부의 폭이 크고 오목부의 애스펙트비(오목부의 폭에 대한 오목부의 깊이의 비)가 낮은 요철이 형성되어 있다.
기판 처리 시스템(1)은, 도 4에 나타낸 바와 같이 예컨대 외부와의 사이에서 카세트(C)가 반입 반출되는 반입 반출부로서의 카세트 스테이션(2)과, 레지스트액의 도포 처리 등의 소정의 처리를 실시하는 복수의 각종 처리 장치를 구비한 처리 스테이션(3)과, 처리 스테이션(3)에 인접하는 노광 장치(4)의 사이에서 웨이퍼(W)의 전달을 행하는 인터페이스 스테이션(5)을 일체로 접속한 구성을 갖고 있다. 또한, 기판 처리 시스템(1)은, 상기 기판 처리 시스템(1)의 제어를 행하는 제어부(6)를 갖고 있다.
카세트 스테이션(2)은, 예컨대 카세트 반입 반출부(10)와 웨이퍼 반송부(11)로 나뉘어져 있다. 예컨대 카세트 반입 반출부(10)는, 기판 처리 시스템(1)의 Y 방향 부방향(도 4의 좌측 방향)측의 단부에 설치되어 있다. 카세트 반입 반출부(10)에는 카세트 배치대(12)가 설치되어 있다. 카세트 배치대(12) 상에는, 복수, 예컨대 4개의 배치판(13)이 설치되어 있다. 배치판(13)은, 수평 방향의 X 방향(도 4의 상하 방향)으로 일렬로 나란히 설치되어 있다. 이들 배치판(13)에는, 기판 처리 시스템(1)의 외부에 대하여 카세트(C)를 반입 반출할 때에, 카세트(C)를 배치할 수 있다.
웨이퍼 반송부(11)에는, 도 4에 나타낸 바와 같이 X 방향으로 연장되는 반송로(20) 위를 이동 가능한 웨이퍼 반송 장치(21)가 설치되어 있다. 웨이퍼 반송 장치(21)는, 상하 방향 및 수직축 둘레(θ 방향)로도 이동 가능하며, 각 배치판(13) 상의 카세트(C)와, 후술하는 처리 스테이션(3)의 제3 블록(G3)의 전달 장치의 사이에서 웨이퍼(W)를 반송할 수 있다.
처리 스테이션(3)에는, 각종 장치를 구비한 복수, 예컨대 제1∼제4의 4개의 블록(G1, G2, G3, G4)이 설치되어 있다. 예컨대 처리 스테이션(3)의 정면측(도 4의 X 방향 부방향측)에는 제1 블록(G1)이 설치되고, 처리 스테이션(3)의 배면측(도 4의 X 방향 정방향측)에는 제2 블록(G2)이 설치되어 있다. 또한, 처리 스테이션(3)의 카세트 스테이션(2)측(도 4의 Y 방향 부방향측)에는 제3 블록(G3)이 설치되고, 처리 스테이션(3)의 인터페이스 스테이션(5)측(도 4의 Y 방향 정방향측)에는 제4 블록(G4)이 설치되어 있다.
제1 블록(G1)에는, 도 5에 나타낸 바와 같이 복수의 액처리 장치, 예컨대 현상 처리 장치(30), 도포 처리 장치(31), 산처리 장치(32), 별도의 현상 처리 장치(33)가 아래로부터 이 순으로 배치되어 있다. 현상 처리 장치(30)는, 노광 장치(4)에 의해 노광된 웨이퍼(W)를 현상액에 의해 현상한다. 도포 처리 장치(31)는, 웨이퍼(W) 상에 레지스트액의 도포를 행하여 레지스트막을 형성한다. 산처리 장치(32)는, 레지스트막의 표면을 현상액에 가용인 상태로 변질시키는 「표면 처리」를 행하는 「표면 처리 장치」의 일례이며, 「표면 처리」로서, 웨이퍼(W)의 레지스트막의 표면에 산을 도포하는 산처리를 행한다. 별도의 현상 처리 장치(33)는, 산처리 장치(32)에 의해 표면 처리된 레지스트막의 현상 처리를 행하여 상기 레지스트막의 표면을 제거한다.
예컨대 현상 처리 장치(30), 도포 처리 장치(31), 산처리 장치(32), 별도의 현상 처리 장치(33)는, 각각 수평 방향으로 3개 나란히 배치되어 있다. 또, 이들 현상 처리 장치(30), 도포 처리 장치(31), 산처리 장치(32), 별도의 현상 처리 장치(33)의 수나 배치는 임의로 선택할 수 있다.
이들 현상 처리 장치(30), 도포 처리 장치(31), 산처리 장치(32), 별도의 현상 처리 장치(33)에서는, 예컨대 웨이퍼(W) 상에 소정의 도포액을 도포하는 스핀 코팅이 행해진다. 스핀 코팅에서는, 예컨대 도포 노즐로부터 웨이퍼(W) 상에 도포액을 토출함과 함께, 웨이퍼(W)를 회전시켜 도포액을 웨이퍼(W)의 표면에 확산시킨다. 또, 산처리 장치(32)의 구성에 관해서는 후술한다.
예컨대 제2 블록(G2)에는, 도 6에 나타낸 바와 같이 웨이퍼(W)의 가열이나 냉각과 같은 열처리를 행하는 열처리 장치(40)나, 레지스트액과 웨이퍼(W)의 정착성을 높이기 위한 어드히젼 장치(41)가 상하 방향과 수평 방향으로 나란히 설치되어 있다. 이들 열처리 장치(40), 어드히젼 장치(41)의 수나 배치에 관해서도 임의로 선택할 수 있다.
제3 블록(G3)에는, 복수의 전달 장치(50)가 설치되어 있다. 또한, 제4 블록(G4)에도, 복수의 전달 장치(60)가 설치되어 있다.
도 4에 나타낸 바와 같이 제1 블록(G1)∼제4 블록(G4)으로 둘러싸인 영역에는, 웨이퍼 반송 영역(D)이 형성되어 있다. 웨이퍼 반송 영역(D)에는, 예컨대 웨이퍼 반송 장치(70)가 배치되어 있다.
웨이퍼 반송 장치(70)는, 예컨대 Y 방향, 전후 방향, θ 방향 및 상하 방향으로 이동 가능한 반송 아암(70a)을 갖고 있다. 웨이퍼 반송 장치(70)는, 웨이퍼 반송 영역(D) 내를 이동하여, 주위의 제1 블록(G1), 제2 블록(G2), 제3 블록(G3) 및 제4 블록(G4) 내의 소정의 장치에 웨이퍼(W)를 반송할 수 있다. 웨이퍼 반송 장치(70)는, 예컨대 도 6에 나타낸 바와 같이 상하로 복수대 배치되고, 예컨대 각 블록(G1∼G4)의 동일한 정도의 높이의 소정 장치에 웨이퍼(W)를 반송할 수 있다.
또한, 웨이퍼 반송 영역(D)에는, 제3 블록(G3)과 제4 블록(G4)의 사이에서 직선적으로 웨이퍼(W)를 반송하는 셔틀 반송 장치(71)가 설치되어 있다.
셔틀 반송 장치(71)는, 예컨대 도 6의 Y 방향으로 직선적으로 이동 가능하게 되어 있다. 셔틀 반송 장치(71)는, 웨이퍼(W)를 지지한 상태로 Y 방향으로 이동하여, 동일한 정도의 높이의 제3 블록(G3)의 전달 장치(50)와 제4 블록(G4)의 전달 장치(60)의 사이에서 웨이퍼(W)를 반송할 수 있다.
도 4에 나타낸 바와 같이 제3 블록(G3)의 X 방향 정방향측에는 웨이퍼 반송 장치(72)가 설치되어 있다. 웨이퍼 반송 장치(72)는, 예컨대 전후 방향, θ 방향 및 상하 방향으로 이동 가능한 반송 아암(72a)을 갖고 있다. 웨이퍼 반송 장치(72)는, 웨이퍼(W)를 지지한 상태로 상하로 이동하여, 제3 블록(G3) 내의 각 전달 장치(50)에 웨이퍼(W)를 반송할 수 있다.
인터페이스 스테이션(5)에는, 웨이퍼 반송 장치(73)와 전달 장치(74)가 설치되어 있다. 웨이퍼 반송 장치(73)는, 예컨대 Y 방향, θ 방향 및 상하 방향으로 이동 가능한 반송 아암(73a)을 갖고 있다. 웨이퍼 반송 장치(73)는, 예컨대 반송 아암(73a)에 웨이퍼(W)를 지지하여, 제4 블록(G4) 내의 각 전달 장치(60), 전달 장치(74) 및 노광 장치(4)의 사이에서 웨이퍼(W)를 반송할 수 있다.
전술한 제어부(6)는, 예컨대 컴퓨터이며, 프로그램 저장부(도시하지 않음)를 갖고 있다. 프로그램 저장부에는, 전술한 각종 처리 장치나 반송 장치 등의 구동계의 동작을 제어하여, 기판 처리 시스템(1)에서의 성막 처리를 포함하는 웨이퍼(W)의 처리를 제어하는 프로그램이 저장되어 있다. 또, 상기 프로그램은, 예컨대 컴퓨터 판독 가능한 하드 디스크(HD), 플렉시블 디스크(FD), 컴팩트 디스크(CD), 마그넷 옵티컬 디스크(MO), 메모리카드 등의 컴퓨터에 판독 가능한 기억 매체(H)에 기록되어 있던 것이며, 그 기억 매체(H)로부터 제어부(6)에 인스톨된 것이어도 좋다.
다음으로, 전술한 산처리 장치(32)의 구성에 관해 설명한다. 도 7 및 도 8은 각각, 산처리 장치(32)의 구성의 개략을 나타내는 종단면도 및 횡단면도이다.
산처리 장치(32)는, 레지스트막의 표면을 현상액에 가용인 상태로 변질시키는 「표면 처리」로서, 웨이퍼(W)의 레지스트막의 표면에 산을 도포하는 산처리를 행하는 것이며, 도 7 및 도 8에 나타낸 바와 같이, 내부를 밀폐 가능한 처리 용기(100)를 갖고 있다. 처리 용기(100)의 웨이퍼 반송 장치(70)측의 측면에는 웨이퍼(W)의 반입 반출구(도시하지 않음)가 형성되고, 상기 반입 반출구에는 개폐 셔터(도시하지 않음)가 설치되어 있다.
처리 용기(100) 내의 중앙부에는, 웨이퍼(W)를 유지하여 회전시키는 스핀척(110)이 설치되어 있다. 스핀척(110)은 수평한 상면을 가지며, 상기 상면에는, 예컨대 웨이퍼(W)를 흡인하는 흡인구(도시하지 않음)가 설치되어 있다. 이 흡인구로부터의 흡인에 의해, 웨이퍼(W)를 스핀척(110) 상에 흡착 유지할 수 있다.
스핀척(110)의 하측에는, 예컨대 모터 등을 구비한 척구동부(111)가 설치되어 있다. 스핀척(110)은, 척구동부(111)에 의해 소정의 속도로 회전할 수 있다. 또한, 척구동부(111)에는, 예컨대 실린더 등의 승강 구동원이 설치되어 있고, 스핀척(110)은 승강 가능하게 되어 있다.
스핀척(110)의 주위에는, 웨이퍼(W)로부터 비산 또는 낙하하는 액체를 받아서 회수하는 컵(112)이 설치되어 있다. 컵(112)의 하면에는, 회수한 액체를 배출하는 배출관(113)과, 컵(112) 내의 분위기를 진공 상태로 하여 배기하는 배기관(114)이 접속되어 있다.
도 8에 나타낸 바와 같이 컵(112)의 X 방향 부방향(도 8 중의 하방향)측에는, Y 방향(도 8 중의 좌우 방향)을 따라서 연신된 레일(120)이 형성되어 있다. 레일(120)은, 예컨대 컵(112)의 Y 방향 부방향(도 8 중의 좌측 방향)측의 외측으로부터 Y 방향 정방향(도 8 중의 우측 방향)측의 외측까지 형성되어 있다. 레일(120)에는 아암(121)이 부착되어 있다.
아암(121)에는, 도 7 및 도 8에 나타낸 바와 같이, 도포액으로서의 산을 웨이퍼(W) 상에 공급하는 도포 노즐(122)이 지지되어 있다. 아암(121)은, 도 8에 나타내는 노즐 구동부(123)에 의해 레일(120) 위를 이동할 수 있다. 이에 따라, 도포 노즐(122)은, 컵(112)의 Y 방향 정방향측의 외측에 설치된 대기부(124)로부터 컵(112) 내의 웨이퍼(W)의 중심부 상측까지 이동할 수 있고, 또한 상기 웨이퍼(W) 위를 웨이퍼(W)의 직경 방향으로 이동할 수 있다. 또한, 아암(121)은, 노즐 구동부(123)에 의해 승강 가능하며, 도포 노즐(122)의 높이를 조절할 수 있다.
도포 노즐(122)에는, 도 7에 나타낸 바와 같이 상기 도포 노즐(122)에 산을 공급하는 공급관(125)이 접속되어 있다. 공급관(125)은, 내부에 산을 저류하는 산공급원(126)에 연통해 있다. 또한, 공급관(125)에는, 산의 흐름을 제어하는 밸브나 유량 조절부 등을 포함하는 공급 기기군(127)이 설치되어 있다.
또, 현상 처리 장치(30), 도포 처리 장치(31), 별도의 현상 처리 장치(33)의 구성은, 전술한 산처리 장치(32)의 구성과 동일하다. 다만, 현상 처리 장치(30), 도포 처리 장치(31), 별도의 현상 처리 장치(33)와, 산처리 장치(32)에서는 도포 노즐로부터 공급되는 도포액은 상이하다. 또한, 현상 처리 장치(30)에서는, 도포액으로서 현상액 외에 린스액을 도포하는 경우가 있고, 도포 처리 장치(31)에서는, 레지스트액 외에 프리웨트액을 도포하는 경우가 있다. 이러한 경우는, 각 액처리 장치에 있어서, 도포액마다 도포 노즐과 상기 도포 노즐을 구동시키는 구동부 등을 갖는다.
다음으로, 기판 처리 시스템(1)을 이용한, 목표 막두께의 레지스트막의 성막 처리를 포함하는 웨이퍼 처리에 관해 설명한다. 도 9는 성막 처리의 각 공정에서의 웨이퍼(W)의 상태를 나타내는 모식도이다. 또, 기판 처리 시스템(1)에서 처리되는 웨이퍼(W)의 표면에는, 도 17에 나타낸 바와 같이 미리 SiO2막 등의 소정의 패턴에 의해 요철이 형성되어 있다. 또한, 레지스트막의 목표 막두께와 웨이퍼(W)의 표면의 요철의 깊이는 모두 7 ㎛인 것으로 한다.
기판 처리 시스템(1)을 이용한 웨이퍼 처리에서는, 우선, 웨이퍼 반송 장치(21)에 의해, 카세트 배치대(12) 상의 카세트(C)로부터 웨이퍼(W)가 취출되어, 처리 스테이션(3)의 전달 장치(50)에 반송된다.
다음으로 웨이퍼(W)는, 웨이퍼 반송 장치(70)에 의해 제2 블록(G2)의 열처리 장치(40)에 반송되어 온도 조절 처리된다. 그 후, 웨이퍼(W)는, 웨이퍼 반송 장치(70)에 의해 도포 처리 장치(31)에 반송된다. 도포 처리 장치(31)에서는, 웨이퍼(W)의 표면에 레지스트액이 회전 도포되어, 도 9의 (A)에 나타낸 바와 같이 레지스트막(R)이 형성된다. 본 실시형태에서의 레지스트액으로는, 예컨대 MUV 레지스트, KrF 레지스트, ArF 레지스트 등이 이용되고, 그 점도는 소위 중점도이며, 구체적으로는 90∼1000 cP이다.
도포 처리 장치(31)에서는, 레지스트막(R)의 목표 막두께보다 두꺼운 막두께를 갖는 레지스트막(R)이 형성된다. 이하에서는, 도포 처리 장치(31)에 의해 형성된 레지스트막(R)을 후막(R')이라고 한다. 후막(R')의 막두께는, 레지스트막(R)의 목표 막두께의 1.5배 이상, 바람직하게는 1.8배 이상이다. 또, 막두께의 기준점은 웨이퍼(W)의 표면의 볼록부(A)의 상면이다. 이와 같이 후막(R')을 형성하면 웨이퍼(W)의 면내에서 막두께가 균일해진다.
또한, 도포 처리 장치(31)에 의해 형성되는 후막(R')의 하지인 웨이퍼(W)의 표면에 요철이 형성되어 있기 때문에, 후막(R') 자체의 표면에도 요철이 형성된다. 그러나, 전술한 바와 같은 막두께를 두껍게 함으로써, 후막(R')의 표면의 요철의 깊이(H2)는 소정치 이하, 예컨대 하지인 웨이퍼(W)의 요철의 깊이의 0.9배 이하가 된다.
환언하면, 도포 처리 장치(31)에서는, 상기 요철의 깊이(H2)가 소정치 이하이며 레지스트막(R)의 목표 막두께보다 두꺼운 도포막인 후막(R')을 형성한다.
또, 후막(R')을 형성하기 위해, 도포 처리 장치(31)에서는, 웨이퍼(W)의 회전 속도, 특히 레지스트액 공급 정지후의 레지스트액의 건조 공정에서의 웨이퍼(W)의 회전 속도는 저속이 된다. 구체적으로는, 건조 공정에서의 웨이퍼의 회전 속도는 300∼750 rpm이다. 상기 건조 공정의 시간은 30∼90초이다.
그 후 웨이퍼(W)는, 열처리 장치(40)에 반송되어 프리 베이크 처리된다.
그리고, 웨이퍼(W)는, 산처리 장치(32)에 반송된다. 산처리 장치(32)에 반입된 웨이퍼(W)는, 회전되면서, 도 9의 (B)에 나타낸 바와 같이, 도포 노즐(122)로부터 산(S)이 공급된다. 공급된 산(S)은 원심력에 의해 후막(R')의 표면 전면에 확산되어, 도 9의 (C)에 나타낸 바와 같이, 상기 후막(R')의 상부(R1)가 현상액에 대하여 가용인 상태로 변질된다. 구체적으로는, 후막(R')의 상부에 위치하는 폴리머가 탈보호되고, 보다 구체적으로는, 상기 보호기가 산(S)에 의해, 현상액에 대하여 폴리머가 가용이 되는 현상 가용 극성기로 바뀐다.
그 후 웨이퍼(W)는, 열처리 장치(40)에 반송되어 열처리된다. 상기 열처리에 의해 후막(R')의 상부의 변질, 즉 후막(R')의 상부 중의 폴리머의 탈보호가 촉진된다.
이어서, 웨이퍼(W)는, 현상 처리 장치(33)에 반송되어 현상 처리된다. 현상 처리 장치(33)에서의 현상액은, 현상 처리 장치(30)의 것과 동일한 것을 이용할 수 있고, 예컨대, 테트라메틸암모늄히드록시드(TMAH)이다. 현상 처리 장치(33)에서는, 도 9의 (C) 및 도 9의 (D)에 나타낸 바와 같이, 후막(R')의 상부(R1)의 변질된 부분이 제거되고, 목표 막두께의 레지스트막(R)이 형성된다. 전술한 산처리에 의한 탈보호는 웨이퍼(W)의 면내에서 균일하게 진행된다. 그 때문에, 산처리전의 레지스트막(R), 즉 후막(R')이, 전술한 바와 같이 막두께가 면내에서 균일하고, 그 표면의 요철의 깊이가 작으면, 산처리 및 현상 처리후의 목표 막두께의 레지스트막(R)도, 막두께가 면내에서 균일해지고, 그 표면의 요철의 깊이도 작아지고, 즉 평탄해진다.
또, 후막(R')의 상부(R1)의 제거 처리, 즉 에치백 처리를 산처리 및 현상 처리로 행하는 경우, 이들 처리를 복수회 반복함으로써 상기 목표 막두께의 레지스트막(R)을 얻도록 해도 좋다. 또한, 1회의 제거 처리로 제거하는 양은, 도포하는 산의 농도나 양으로 조정할 수 있다.
다음으로, 웨이퍼(W)는 노광 장치(4)에 반송되어, 소정의 패턴으로 노광 처리된다.
다음으로, 웨이퍼(W)는 열처리 장치(40)에 반송되어, 노광후 베이크 처리된다. 그 후 웨이퍼(W)는, 현상 처리 장치(30)에 반송되어 현상 처리된다. 현상 처리 종료후, 웨이퍼(W)는 열처리 장치(40)에 반송되어, 포스트 베이크 처리된다. 그리고, 웨이퍼(W)는, 배치판(13) 상의 카세트(C)에 반송되어, 기판 처리 시스템(1)에서의 기판 처리가 완료한다.
본 실시형태에서는, 볼록부 및 오목부의 폭이 크고 오목부의 애스펙트비가 낮은 요철을 표면에 갖는 웨이퍼 상에, 그 막두께가 면내에서 균일해지는 후막을 형성하고, 목표 막두께까지 에치백하고 있기 때문에, 목표 막두께이며 면내에서 균일한 레지스트막을 형성할 수 있다. 따라서, 상기 레지스트막을 에칭 마스크로 하여 예컨대 웨이퍼(W)의 상기 요철의 오목부에 패턴을 형성한 경우, 상기 패턴의 CD를 면내에서 균일하게 할 수 있다.
또한, 본 실시형태에서 형성되는 레지스트막은, 표면의 요철의 깊이가 작기 때문에, 즉, 레지스트막이 평탄하므로, 상기 패턴 각각의 CD를 향상시킬 수 있다.
또한, 본 실시형태에서는, 레지스트액의 회전 도포시의 회전 속도는 낮아 에치백 처리가 필요로 되지만, 회전 속도를 10∼50 rpm까지 떨어뜨린 경우에 비교하면 스루풋에 거의 영향이 없다.
또, 하지의 웨이퍼(W)의 요철의 깊이나 레지스트막의 요철의 깊이가 ㎛ 오더인 경우, 레지스트막의 막두께가, 도 17에 나타낸 바와 같이, 웨이퍼(W)의 동일한 오목부 상에 있어서 직경 방향의 양끝에서 불균일하면, 상기 양끝의 한쪽에서 디포커스가 되는 경우가 있다. 그러나, 본 실시형태에서 형성되는 레지스트막의 막두께는, 상기 양끝에서 대략 동일하게 되어 있기 때문에, 패턴 노광시에 노광광의 디포커스가 동일한 오목부의 상기 양끝에서 생기지 않는다. 따라서, 적절한 형상의 상기 패턴을 형성할 수 있다.
(확인 시험)
도 10은, 산과 현상액을 이용한 제거 처리후의 레지스트막에 대해서도, 패턴 노광과 현상에 의한 패턴 형성을 행할 수 있는지 아닌지의 확인 시험 결과를 나타내는 도면이며, 패턴 형성후의 레지스트막(R)의 단면을 나타내고 있다.
확인 시험에서는, 베어 실리콘 웨이퍼(W') 상에 9.5 ㎛의 후막(R')을 형성하고, 산과 현상액에 의해 레지스트막을 6 ㎛까지 에치백한 후, 잔여폭 5 ㎛, 스킵 간격 1 ㎛의 트렌치 패턴이 형성되도록 패턴 노광 및 현상 처리를 행했다. 또, 이용한 레지스트액은 점도가 171 cP인 KrF 레지스트액이며, 그 도포량은 6.0 ml이다. 또한, 레지스트막 형성시에 시클로헥산을 프리웨트 시너로서 이용했다. 또한, 이용한 산은, 퍼플루오로옥탄산을 포함하는 TARC(Top Anti-Reflective Coating) 약액이며, 산과 현상액에 의한 에치백은 3회 반복함으로써 상기 막두께의 레지스트막을 얻었다.
확인 시험에서는, 도 10에 나타낸 바와 같이 양호한 형상의 트렌치 패턴을 레지스트막(R)에 형성할 수 있었다.
이 확인 시험은, 베어 실리콘 웨이퍼(W'), 즉 표면이 평탄한 웨이퍼(W') 상의 레지스트막에 대한 것이지만, 볼록부 및 오목부의 폭이 크고 오목부의 애스펙트비가 낮은 요철이 있는 웨이퍼 상에서도 동일한 결과를 얻을 수 있다고 생각된다.
도 11은, 본 실시형태에 관한 기판 처리 시스템에 있어서, 레지스트막의 도포 처리와 산처리를 행하는 장치의 다른 예의 설명도이며, 레지스트액 등을 회수하는 컵(112)의 단면을 나타내고 있다.
전술한 예에서는, 레지스트막의 도포 처리와 산처리를 별개의 장치로 행했지만, 상기 도포 처리와 산처리를 모두 동일한 장치로 행해도 좋다.
이와 같이 동일한 장치로 행하는 경우, 그 장치는, 도 11에 나타낸 바와 같은, 웨이퍼(W)의 회전에 따라 비산하는 레지스트막과 산을 모두 회수하는 컵(112)을 구비하는 것이 바람직하다. 컵(112)은, 웨이퍼(W)보다 외측의 영역의 측방 및 상부를 덮는 컵본체(112a)와, 상기 컵본체(112a), 즉 웨이퍼(W)에 대하여 상하 방향으로 이동 가능한 가동컵(112b)을 갖는다. 이 컵(112)에서는, 예컨대, 산처리시에 가동컵(112b)을 상승시킴으로써, 회전하는 웨이퍼(W)로부터 비산한 산을, 가동컵(112b)의 하측을 통과시키고, 컵본체(112a)의 내측 유로(112c)에 도입시켜 회수한다. 또한, 컵(112)에서는, 레지스트액의 도포 처리시에 가동컵(112b)을 하강시킴으로써, 회전하는 웨이퍼(W)로부터 비산한 레지스트액을, 가동컵(112b)의 상측을 통과시켜, 컵본체(112a)의 외측 유로(112d)에 도입시킨다. 이에 따라, 산의 배액와 레지스트액의 배액을 혼합시키지 않고 따로따로 회수할 수 있다.
또, 이와 같이 레지스트막의 도포 처리와 산처리를 동일한 장치로 행하는 경우, 도포 처리후, 그 장치로부터 반출되어 열처리되고 나서 다시 동일한 장치에 반입되어 산처리가 행해진다.
또한, 동일한 장치로 행하는 처리는, 산처리와 현상 처리이어도 좋다.
(제2 실시형태)
이상의 제1 실시형태에서는, 후막의 상부를 현상액에 가용인 상태로 변질시키는 표면 처리로서 산처리를 행했지만, 본 실시형태는, 그 표면 처리로서 자외선 조사 처리를 행하는 것이다.
도 12 및 도 13은, 본 발명의 제2 실시형태에 관한 성막 시스템으로서의 기판 처리 시스템(1)의 내부 구성의 개략을 나타내는 정면도와 배면도이다. 본 기판 시스템의 평면도는 도 4와 동일하기 때문에 생략한다.
도 12 및 도 13의 기판 처리 시스템(1)은, 도 4∼도 6의 기판 처리 시스템과는 달리, 제1 블록(G1)에 산처리 장치(32)를 구비하지 않고, 그 대신에 제2 블록(G2)에 표면 처리 장치로서의 자외선 처리 장치(42)를 구비한다.
도 14 및 도 15는 각각, 자외선 처리 장치(42)의 구성의 개략을 나타내는 종단면도 및 횡단면도이다.
도 14 및 도 15의 자외선 처리 장치(42)는, 레지스트막의 표면을 현상액에 가용인 상태로 변질시키는 「표면 처리」로서, 웨이퍼(W)의 레지스트막의 표면에 자외선을 조사하는 자외선 조사 처리를 행하는 것이며, 내부를 폐쇄 가능한 처리 용기(130)를 갖고 있다. 처리 용기(130)의 웨이퍼 반송 장치(73)측의 측면에는, 웨이퍼(W)의 반입 반출구(도시하지 않음)가 형성되고, 상기 반입 반출구에는 개폐 셔터(도시하지 않음)가 설치되어 있다.
처리 용기(130)의 천장면에는, 상기 처리 용기(130)의 내부에, 예컨대 불활성 가스를 공급하는 가스 공급구(131)가 형성되어 있다. 가스 공급구(131)에는, 가스 공급원(132)에 연통하는 가스 공급관(133)이 접속되어 있다. 가스 공급관(133)에는, 불활성 가스의 흐름을 제어하는 밸브나 유량 조절부 등을 포함하는 공급 기기군(134)이 설치되어 있다.
또, 처리 용기(130) 내에 특정한 가스를 공급하지 않고 상기 처리 용기(130)의 내부를 대기 분위기로 해도 좋고, 이러한 경우에는, 상기 가스 공급구(131), 가스 공급원(132), 가스 공급관(133), 공급 기기군(134)을 생략해도 좋다.
처리 용기(130)의 바닥면에는, 상기 처리 용기(130)의 내부 분위기를 흡인하는 흡기구(135)가 형성되어 있다. 흡기구(135)에는, 예컨대 진공 펌프 등의 부압 발생 장치(136)에 연통하는 흡입 기관(137)이 접속되어 있다.
처리 용기(130)의 내부에는, 웨이퍼 유지부(140)와 자외선 조사부(141)가 설치되어 있다. 자외선 조사부(141)는 웨이퍼 유지부(140)의 상측에 배치되어 있다.
웨이퍼 유지부(140)는, 웨이퍼(W)가 배치되는 원반형상의 배치대(150)와, 배치대(150)를 수용하여 배치대(150)의 외주부를 유지하는 고리형의 유지 부재(151)와, 그 유지 부재(151)의 외주를 둘러싸고 상기 유지 부재(151)를 통해 배치대(150)를 유지하는 대략 통형상의 서포트링(152)을 구비하고 있다.
배치대(150)의 하측에는, 웨이퍼(W)를 하측으로부터 지지하여 승강시키기 위한 승강핀(160)이 예컨대 3개 설치되어 있다. 승강핀(160)은, 승강 구동부(161)에 의해 상하 이동할 수 있다. 배치대(150)의 중앙부 부근에는, 상기 배치대(150)를 두께 방향으로 관통하는 관통 구멍(162)이 예컨대 3개소에 형성되어 있다. 그리고, 승강핀(160)은 관통 구멍(162)을 삽입 관통하고, 배치대(150)의 상면으로부터 돌출 가능하게 되어 있다.
자외선 조사부(141)는, 배치대(150) 상의 레지스트막이 형성된 웨이퍼(W)에 대하여 자외선을 조사한다. 조사하는 자외선의 파장은, 레지스트막에 적합한 것이 이용되며, 예컨대 248 nm이다. 또, 도시하는 예에 있어서 자외선 조사부(141)는 처리 용기(130)의 천장면에 지지되어 설치되어 있지만, 상기 자외선 조사부(141)는 처리 용기(130)의 천장면에 설치된 유리창(도시하지 않음) 상에 설치되어 있어도 좋다. 이러한 경우, 자외선 조사부(141)로부터 조사된 자외선은 유리창을 통해 처리 용기(130)의 내부에 진입한다.
다음으로, 도 12 및 도 13의 기판 처리 시스템(1)을 이용하여 행해지는 웨이퍼 처리에 관해 도 9를 참조하여 설명한다. 또, 프리 베이크 처리까지의 처리는 도 4 및 도 5의 기판 처리 시스템(1)과 동일하므로, 그 설명을 생략한다.
프리 베이크 처리후, 웨이퍼(W)는 자외선 처리 장치(42)에 반송된다. 자외선 처리 장치(42)에 반입된 웨이퍼(W) 상의 후막(R')의 전면에, 자외선 조사부(141)로부터 자외선이 조사된다. 이 자외선에 의해, 도 9의 (C)에 나타낸 바와 같이, 후막(R')의 상부(R1)가 현상액에 대하여 가용인 상태로 변질된다. 구체적으로는, 후막(R')의 상부에 위치하는 폴리머가 자외선에 의해 탈보호되고, 보다 구체적으로는, 상기 보호기가, 자외선에 의해 현상액에 대하여 폴리머가 가용이 되는 현상 가용 극성기로 바뀐다.
그 후 웨이퍼(W)는, 열처리 장치(40)에 반송되어 열처리된다. 상기 열처리에 의해 후막(R')의 상부(R1)의 변질, 즉 후막(R')의 상부 중의 폴리머의 탈보호가 촉진된다.
이어서, 웨이퍼(W)는, 현상 처리 장치(33)에 반송되어 현상 처리되고, 도 9의 (C) 및 도 9의 (D)에 나타낸 바와 같이, 후막(R')의 상부의 변질된 부분이 제거되어, 목표 막두께의 레지스트막(R)이 형성된다. 전술한 자외선 조사 처리에 의한 탈보호는 웨이퍼(W)의 면내에서 균일하게 진행된다. 그 때문에, 자외선 조사 처리전의 레지스트막(R), 즉 후막(R')이 그 막두께가 면내에서 균일하고, 그 표면의 요철의 깊이가 작기 때문에, 자외선 조사 처리 및 현상 처리후의 목표 막두께의 레지스트막(R)도, 막두께가 면내에서 균일해지고, 그 표면의 요철의 깊이도 작아지고, 즉 평탄해진다.
또, 후막(R')의 상부(R1)의 제거 처리로 제거하는 양은, 자외선의 조사량으로 조정할 수 있다.
다음으로 웨이퍼(W)는, 노광 장치(4)에 반송되어 소정의 패턴으로 노광 처리된다.
다음으로 웨이퍼(W)는, 열처리 장치(40)에 반송되어 노광후 베이크 처리된다. 그 후 웨이퍼(W)는, 현상 처리 장치(30)에 반송되어 현상 처리된다. 현상 처리 종료후, 웨이퍼(W)는, 열처리 장치(40)에 반송되어 포스트 베이크 처리된다. 그리고, 웨이퍼(W)는, 배치판(13) 상의 카세트(C)에 반송되어, 기판 처리 시스템(1)에서의 기판 처리가 완료한다.
본 실시형태에서는, 볼록부 및 오목부의 폭이 크고 오목부의 애스펙트비가 낮은 요철을 표면에 갖는 웨이퍼 상에, 목표 막두께이며 면내에서 균일한 레지스트막을 형성할 수 있다. 또한, 본 실시형태에서도, 상기 레지스트막의 표면의 요철의 깊이가 작고, 웨이퍼(W)의 오목부 상에 있어서 직경 방향의 양끝에서 막두께가 대략 동일하게 되어 있는 레지스트막을 형성할 수 있다.
(확인 시험)
도 16은, 자외선과 현상액을 이용한 제거 처리후의 레지스트막에 대해서도, 패턴 노광과 현상에 의한 패턴 형성을 행할 수 있는지 아닌지의 확인 시험 결과를 나타내는 도면이며, 패턴 형성후의 레지스트막(R)의 단면을 나타내고 있다.
확인 시험에서는, 베어 실리콘 웨이퍼(W') 상에 9.5 ㎛의 레지스트막(R')을 형성하고, 자외선 조사와 현상액에 의해 레지스트막을 6 ㎛까지 에치백한 후, 잔여폭 5 ㎛, 스킵 간격 1 ㎛의 트렌치 패턴이 형성되도록 패턴 노광 및 현상 처리를 행했다. 또, 이용한 레지스트는 점도가 171 cP인 KrF 레지스트이며, 그 도포량은 6.0 ml이다. 또한, 레지스트막 형성시에 시클로헥산을 프리웨트 시너로서 이용했다. 또한, 자외선의 조사량은 120 J/m2로 했다.
확인 시험에서는, 도 16에 나타낸 바와 같이 양호한 형상의 트렌치 패턴을 레지스트막에 형성할 수 있었다.
이 확인 시험은, 베어 실리콘 웨이퍼(W'), 즉 표면이 평탄한 웨이퍼(W') 상의 레지스트막에 대한 것이지만, 볼록부 및 오목부의 폭이 크고 오목부의 애스펙트비가 낮은 요철이 있는 웨이퍼 상에서도 동일한 결과를 얻을 수 있다고 생각된다.
또, 이상의 설명에서는, 에칭백에 이용하는 현상 처리 장치(33)는 처리 스테이션(3)에 설치했지만, 처리 스테이션(3)에 스페이스가 없는 경우 등에는, 인터페이스 스테이션(5)에 설치해도 좋다.
이상의 설명에서는, 후막(R')의 막두께는, 레지스트막(R)의 목표 막두께의 1.5배 이상, 바람직하게는 1.8배로 했다. 또한, 이 후막(R')의 막두께는, 웨이퍼(W)의 요철의 깊이의 1.5배 이상, 바람직하게는 1.8배로 하는 것이 좋다.
또한, 이상의 실시형태에서 레지스트막의 형성 대상으로 하는 웨이퍼는, 이하의 조건을 만족시키는 웨이퍼이다. 즉, 요철의 오목부의 폭에 대한 오목부의 깊이의 비인 애스펙트비가 0.0002∼0.8인 요철을 갖는 웨이퍼이다. 이 웨이퍼가, 오목부의 깊이가 1∼8 ㎛이고, 요철의 볼록부 및 오목부의 폭이 10∼5000 ㎛인 경우, 종래의 일반적인 방법에서는 웨이퍼 면내에서 레지스트막의 막두께가 불균일해지지만, 본 실시형태에 의하면, 웨이퍼 면내에서 균일한 막을 얻을 수 있다.
이상, 첨부 도면을 참조하면서 본 발명의 바람직한 실시형태에 관해 설명했지만, 본 발명은 이러한 예에 한정되지 않는다. 당업자라면, 특허청구범위에 기재된 사상의 범주 내에서, 각종 변경예 또는 수정예에 이를 수 있는 것은 분명하며, 이들에 관해서도 당연히 본 발명의 기술적 범위에 속하는 것으로 양해된다.
본 발명은, 볼록부의 높이가 수 ㎛이며 볼록부 및 오목부의 폭이 크고 오목부의 애스펙트비가 낮은 요철이 표면에 형성된 웨이퍼에 레지스트막 등의 도포막을 형성하는 기술에 유용하다.
1 : 기판 처리 시스템(성막 시스템)
6 : 제어부
30 : 현상 처리 장치
31 : 도포 처리 장치
32 : 산처리 장치
33 : 현상 처리 장치
40 : 열처리 장치
42 : 자외선 처리 장치

Claims (7)

  1. 미리 정해진 패턴에 의해 표면에 요철이 형성된 기판 상에 도포액을 도포하여 도포막을 형성하는 성막 방법에 있어서,
    상기 기판의 표면 상에 상기 도포액을 도포하여, 상기 표면 상의 상기 도포막의 요철의 깊이가 미리 정해진 값 이하이며 상기 도포막의 목표 막두께보다 두꺼운 상기 도포막인 후막을 형성하는 공정과,
    상기 후막의 표면을 제거하여, 상기 목표 막두께의 상기 도포막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 성막 방법.
  2. 제1항에 있어서,
    상기 후막의 막두께는 상기 도포막의 상기 목표 막두께의 1.5배 이상인 것을 특징으로 하는 성막 방법.
  3. 제2항에 있어서,
    상기 후막의 막두께는 상기 도포막의 상기 목표 막두께의 1.8배 이상인 것을 특징으로 하는 성막 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 기재된 성막 방법을 성막 시스템에 의해 실행시키도록, 상기 성막 시스템을 제어하는 제어부의 컴퓨터 상에서 동작하는 프로그램을 저장한 컴퓨터 판독 가능한 기억 매체.
  5. 미리 정해진 패턴에 의해 표면에 요철이 형성된 기판 상에 도포액을 도포하여 도포막을 형성하는 성막 시스템에 있어서,
    상기 기판 상에 도포액의 도포 처리를 행하여, 상기 도포막을 형성하는 도포 처리 장치와,
    상기 도포막의 표면을 변질시키는 표면 처리를 행하는 표면 처리 장치와,
    상기 표면 처리된 상기 도포막의 현상 처리를 행하는 현상 장치와,
    상기 도포 처리에 의해, 상기 기판의 표면 상의 상기 도포막의 요철의 깊이가 미리 정해진 값 이하이며 상기 도포막의 목표 막두께보다 두꺼운 상기 도포막인 후막이 형성되도록, 상기 도포 처리 장치를 제어하고, 상기 표면 처리 및 상기 현상 처리에 의해, 상기 후막의 표면이 제거되어 상기 목표 막두께의 상기 도포막이 형성되도록 상기 표면 처리 장치 및 상기 현상 장치를 제어하는 제어부
    를 포함하는 것을 특징으로 하는 성막 시스템.
  6. 제5항에 있어서,
    상기 표면 처리 장치는, 상기 표면 처리로서, 상기 도포막의 표면에 산을 도포하는 산처리를 행하는 산처리 장치인 것을 특징으로 하는 성막 시스템.
  7. 제5항에 있어서,
    상기 표면 처리 장치는, 상기 표면 처리로서, 상기 도포막에 자외선을 조사하는 자외선 조사 처리를 행하는 자외선 처리 장치인 것을 특징으로 하는 성막 시스템.
KR1020180064873A 2017-06-19 2018-06-05 성막 방법, 저장 매체, 및 성막 시스템 KR102573014B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2017-119627 2017-06-19
JP2017119627A JP7001374B2 (ja) 2017-06-19 2017-06-19 成膜方法、記憶媒体及び成膜システム

Publications (2)

Publication Number Publication Date
KR20180138139A true KR20180138139A (ko) 2018-12-28
KR102573014B1 KR102573014B1 (ko) 2023-08-30

Family

ID=64656508

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180064873A KR102573014B1 (ko) 2017-06-19 2018-06-05 성막 방법, 저장 매체, 및 성막 시스템

Country Status (4)

Country Link
US (1) US11141758B2 (ko)
JP (1) JP7001374B2 (ko)
KR (1) KR102573014B1 (ko)
CN (1) CN109148270B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102139605B1 (ko) * 2018-11-06 2020-08-12 세메스 주식회사 기판 처리 방법 및 기판 처리 장치
JP7336276B2 (ja) * 2019-06-25 2023-08-31 東京エレクトロン株式会社 塗布膜形成方法及び塗布膜形成装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6054439A (ja) * 1983-09-05 1985-03-28 Nec Corp 表面平坦化法
JP2002014477A (ja) * 2000-06-28 2002-01-18 Nec Corp 基板表面の平坦化方法
JP2008243923A (ja) * 2007-03-26 2008-10-09 Fujifilm Corp レジストの剥離方法
JP2014165252A (ja) 2013-02-22 2014-09-08 Tokyo Electron Ltd 成膜方法、プログラム、コンピュータ記憶媒体及び成膜システム
KR20160079691A (ko) * 2014-12-26 2016-07-06 도쿄엘렉트론가부시키가이샤 기판 처리 방법, 기억 매체 및 가열 장치

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4767695A (en) * 1984-10-29 1988-08-30 American Telephone And Telegraph Company, At&T Bell Laboratories Nonplanar lithography and devices formed thereby
US5204288A (en) * 1988-11-10 1993-04-20 Applied Materials, Inc. Method for planarizing an integrated circuit structure using low melting inorganic material
JP2518435B2 (ja) * 1990-01-29 1996-07-24 ヤマハ株式会社 多層配線形成法
US5182624A (en) * 1990-08-08 1993-01-26 Minnesota Mining And Manufacturing Company Solid state electromagnetic radiation detector fet array
US5250472A (en) * 1992-09-03 1993-10-05 Industrial Technology Research Institute Spin-on-glass integration planarization having siloxane partial etchback and silicate processes
JPH09167753A (ja) * 1995-08-14 1997-06-24 Toshiba Corp 半導体基板の表面の平坦化方法とその装置
JPH09321043A (ja) * 1996-05-28 1997-12-12 Toshiba Corp 半導体装置の製造方法
JP3705334B2 (ja) 1999-06-16 2005-10-12 日本電信電話株式会社 配線構造の製造方法
JP4564186B2 (ja) 2001-02-16 2010-10-20 株式会社東芝 パターン形成方法
US7390739B2 (en) * 2005-05-18 2008-06-24 Lazovsky David E Formation of a masking layer on a dielectric region to facilitate formation of a capping layer on electrically conductive regions separated by the dielectric region
JP4884991B2 (ja) * 2007-01-19 2012-02-29 東京エレクトロン株式会社 塗布処理装置
JP2008263038A (ja) * 2007-04-11 2008-10-30 Canon Inc パターン形成方法および電子デバイスの製造方法
JP5442224B2 (ja) * 2007-07-23 2014-03-12 株式会社半導体エネルギー研究所 Ｓｏｉ基板の製造方法
JP2009258152A (ja) * 2008-04-11 2009-11-05 Hoya Corp マスクブランクの製造方法及びフォトマスクの製造方法
KR20110034012A (ko) * 2008-07-10 2011-04-04 스미또모 가가꾸 가부시키가이샤 레지스트 처리 방법
JP5023128B2 (ja) 2009-10-07 2012-09-12 東京エレクトロン株式会社 塗布現像装置及び塗布現像方法
JP2011165855A (ja) * 2010-02-09 2011-08-25 Toshiba Corp パターン形成方法
US8241981B1 (en) * 2011-01-31 2012-08-14 International Business Machines Corporation Method of fabricating a deep trench (DT) metal-insulator-metal (MIM) capacitor
US8649153B2 (en) * 2011-04-28 2014-02-11 International Business Machines Corporation Tapered via and MIM capacitor
JP5944132B2 (ja) * 2011-10-05 2016-07-05 株式会社Ｓｃｒｅｅｎセミコンダクターソリューションズ 塗布方法および塗布装置
EP2827361A4 (en) * 2012-03-12 2015-04-15 Asahi Kasei E Materials Corp FORM, PAINT COATING AND METHOD OF MANUFACTURING THEREFOR AND MICRORELIEF STRUCTURE
WO2014049915A1 (ja) * 2012-09-26 2014-04-03 シャープ株式会社 基板処理装置および基板処理方法、半導体装置の製造方法
JP6455979B2 (ja) * 2014-03-18 2019-01-23 Hoya株式会社 レジスト層付ブランク、その製造方法、マスクブランクおよびインプリント用モールドブランク、ならびに転写用マスク、インプリント用モールドおよびそれらの製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6054439A (ja) * 1983-09-05 1985-03-28 Nec Corp 表面平坦化法
JP2002014477A (ja) * 2000-06-28 2002-01-18 Nec Corp 基板表面の平坦化方法
JP2008243923A (ja) * 2007-03-26 2008-10-09 Fujifilm Corp レジストの剥離方法
JP2014165252A (ja) 2013-02-22 2014-09-08 Tokyo Electron Ltd 成膜方法、プログラム、コンピュータ記憶媒体及び成膜システム
KR20150124950A (ko) * 2013-02-22 2015-11-06 도쿄엘렉트론가부시키가이샤 성막 방법, 컴퓨터 기억 매체 및 성막 시스템
KR20160079691A (ko) * 2014-12-26 2016-07-06 도쿄엘렉트론가부시키가이샤 기판 처리 방법, 기억 매체 및 가열 장치

Also Published As

Publication number Publication date
JP2019004108A (ja) 2019-01-10
US11141758B2 (en) 2021-10-12
US20180361428A1 (en) 2018-12-20
KR102573014B1 (ko) 2023-08-30
JP7001374B2 (ja) 2022-02-04
CN109148270B (zh) 2023-11-03
CN109148270A (zh) 2019-01-04

Similar Documents

Publication Publication Date Title
US8318247B2 (en) Coating treatment method, coating treatment apparatus, and computer-readable storage medium
JP5014811B2 (ja) 基板の処理方法
US7875420B2 (en) Method for improving surface roughness of processed film of substrate and apparatus for processing substrate
JP4805758B2 (ja) 塗布処理方法、プログラム、コンピュータ読み取り可能な記録媒体及び塗布処理装置
US8703400B2 (en) Substrate treatment method, coating treatment apparatus, and substrate treatment system
US7938587B2 (en) Substrate processing method, computer storage medium and substrate processing system
US8168378B2 (en) Substrate treatment system, substrate treatment method, and computer readable storage medium
KR20180138139A (ko) 성막 방법, 저장 매체, 및 성막 시스템
KR20170037519A (ko) 현상 처리 방법, 컴퓨터 기억 매체 및 현상 처리 장치
US10964606B2 (en) Film forming system, film forming method, and computer storage medium
JP2007214506A (ja) 基板の処理方法及びプログラム
JP7291515B2 (ja) 基板処理システム、基板処理方法、記憶媒体及び基板処理システムの制御装置
JP4319201B2 (ja) 基板の処理方法、プログラム及び基板処理システム
JP4531659B2 (ja) 塗布膜の平坦化方法及び平坦化装置
KR101387862B1 (ko) 기판의 처리 방법, 프로그램, 컴퓨터 기억매체 및 기판 처리 시스템
TWI784143B (zh) 加熱處理裝置及加熱處理方法
KR20220162057A (ko) 외주 도포 방법, 기판 처리 장치 및 기억 매체
TW202032281A (zh) 基板處理方法及基板處理裝置
TW201727705A (zh) 基板處理方法、程式及電腦記憶媒體
KR20080081595A (ko) 반도체 디바이스 제조장치의 베이크 유닛

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant