CN109065610A - 一种屏蔽栅器件 - Google Patents
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Abstract
本发明提供一种屏蔽栅器件，本发明在深槽结构中引入栅电极及设于栅电极外围的应变介质层，应变介质层会对电子电流路径所在的半导体材料区域施加压缩应力，从而增加电子的迁移率，因此，在应变介质层中会形成电子积累层，致使在正向导通过程中电子电流流经导通电阻更低的路径，降低屏蔽栅器件的导通电阻；同时，体内场板与N‑漂移区形成横向电场，体内场板中掺入的负电荷可以进一步辅助耗尽N‑漂移区，使得电场分布更趋于矩形，提高击穿电压。
Description
技术领域
本发明涉及功率半导体技术，特别涉及一种屏蔽栅器件。
背景技术
功率DMOS因其开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好等优点，在功率变换领域起到重要作用，开辟了其在10～50kHz领域的新应用。
VDMOS器件是一种采用二次扩散或者离子注入技术形成的DMOS器件，具有横向导通沟道，易于集成。但是由于其JFET区的存在，VDMOS的导通电阻较大，这就为槽栅功率器件的发展提供了机遇。Trench MOSFET采用U型沟槽，导电通道由横向变为纵向，消除了JFET区电阻，所以Trench MOSFET的导通电阻可以进一步减小。
在器件设计过程中，DMOS器件的导通电阻和击穿电压是两个非常重要的参数，减小导通电阻会降低器件的击穿电压，反之，提高击穿电压会增大器件的导通电阻，器件设计时要在这两个参数之间折中。为了优化上述参数，国内外提出了分栅(Split-gate)这一新型结构。分栅(Split-gate)结构具有控制栅电极和屏蔽栅电极，在反向耐压时，屏蔽栅电极起到“体内场板”的作用，降低漂移区的电场。因此，相比VDMOS结构，分栅(Split-gate)结构具备更低的导通电阻和更高的击穿电压。
虽然，分栅(Split-gate)结构在在优化导通电阻和击穿电压方面的效果显著，然而，近年来，逐渐激烈的市场竞争对器件的性能要求越来越高，本专业人士需要提出更多的新型结构以获得更好的导通特性及击穿电压。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有较低导通电阻和较高击穿电压的屏蔽栅器件。
为实现上述发明目的，本发明技术方案如下：
一种屏蔽栅器件，包括从下至上依次层叠设置的金属化漏极1、N+衬底2、N-漂移区3、金属化源极15；所述N+衬底2的下表面与金属化漏极1的上表面接触，所述N+衬底2的上表面与N-漂移区3的下表面接触；所述N-漂移区3的上层具有N-轻掺杂区11、P型掺杂区13、P+重掺杂区14和N+重掺杂区12，所述P+重掺杂区14和N+重掺杂区12的上表面与金属化源极15接触，所述P+重掺杂区14与N+重掺杂区12的侧面相互接触，所述N-轻掺杂区11位于N+重掺杂区12的正下方并与其相互接触，所述P型掺杂区13位于P+重掺杂区14的正下方并与其相互接触，P型掺杂区13和N-轻掺杂区11的侧面相互接触，所述N-漂移区3中还具有体内场板6和槽型栅电极，所述体内场板6沿垂直方向依次贯穿P+重掺杂区14、P型掺杂区13后延伸入N-漂移区3中，所述体内场板6的上表面与金属化源极15接触，所述体内场板6的侧面和底部被第一介质层7包围，所述体内场板6中伸入N-漂移区3的部分填充有分布均匀的负电荷；所述槽型栅电极沿垂直方向依次次贯穿N+重掺杂区12和N-轻掺杂区11后延伸入N-漂移区3中，所述槽型栅电极包括控制栅电极4、屏蔽栅电极5、栅氧化层8、第二介质层9以及应变介质层10，其中栅氧化层8的上表面与金属化源极15接触，控制栅电极4位于栅氧化层8中，所述第二介质层9位于栅氧化层8的正下方并与之接触，所述屏蔽栅电极5位于第二介质层9中，所述控制栅电极4和屏蔽栅电极5通过第二介质层9隔离，所述第二介质层9的外围设有应变介质层10，所述应变介质层10的材料具有压缩应变特性，所述应变介质层10的部分上表面与栅氧化层8的下表面接触。
作为优选方式，所述第一介质层7和第二介质层9的材料为二氧化硅。
作为优选方式，所述控制栅电极4、屏蔽栅电极5以及体内场板6的材料均为多晶硅。
作为优选方式，所述应变介质层10在槽型栅电极侧壁的厚度大于栅氧化层8在槽型栅电极侧壁的厚度。
作为优选方式，所述应变介质层10的材料为SiGe。
本发明的有益效果为：本发明在深槽结构中引入栅电极及设于栅电极外围的应变介质层，应变介质层会对电子电流路径所在的半导体材料区域施加压缩应力，从而增加电子的迁移率，因此，在应变介质层中会形成电子积累层，致使在正向导通过程中电子电流流经导通电阻更低的路径，降低屏蔽栅器件的导通电阻；同时，体内场板与N-漂移区形成横向电场，体内场板中掺入的负电荷可以进一步辅助耗尽N-漂移区，使得电场分布更趋于矩形，提高击穿电压。
附图说明
图1是本发明提供的一种屏蔽栅器件；
图2是本发明提供的一种屏蔽栅器件在外加零电压时的耗尽线的分布示意图；
图3是本发明提供的一种屏蔽栅器件在外加电压达到阈值电压时的电流路径示意图；
图4是本发明提供的一种屏蔽栅器件在承受反向击穿电压时的电场分布示意图。
其中，1为金属化漏极，2为N+衬底，3为N-漂移区，4为控制栅电极，5为屏蔽栅电极，6为体内场板，7为第一介质层，8为栅氧化层，9为第二介质层，10为应变介质层，11为N-轻掺杂区，12为N+重掺杂区，13为P型掺杂区、14为P+重掺杂区，15为金属化源极。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如图1所示，一种屏蔽栅器件，包括从下至上依次层叠设置的金属化漏极1、N+衬底2、N-漂移区3、金属化源极15；所述N+衬底2的下表面与金属化漏极1的上表面接触，所述N+衬底2的上表面与N-漂移区3的下表面接触；所述N-漂移区3的上层具有N-轻掺杂区11、P型掺杂区13、P+重掺杂区14和N+重掺杂区12，所述P+重掺杂区14和N+重掺杂区12的上表面与金属化源极15接触，所述P+重掺杂区14与N+重掺杂区12的侧面相互接触，所述N-轻掺杂区11位于N+重掺杂区12的正下方并与其相互接触，所述P型掺杂区13位于P+重掺杂区14的正下方并与其相互接触，P型掺杂区13和N-轻掺杂区11的侧面相互接触，所述N-漂移区3中还具有体内场板6和槽型栅电极，所述体内场板6沿垂直方向依次贯穿P+重掺杂区14、P型掺杂区13后延伸入N-漂移区3中，所述体内场板6的上表面与金属化源极15接触，所述体内场板6的侧面和底部被第一介质层7包围，所述体内场板6中伸入N-漂移区3的部分填充有分布均匀的负电荷；所述槽型栅电极沿垂直方向依次次贯穿N+重掺杂区12和N-轻掺杂区11后延伸入N-漂移区3中，所述槽型栅电极包括控制栅电极4、屏蔽栅电极5、栅氧化层8、第二介质层9以及应变介质层10，其中栅氧化层8的上表面与金属化源极15接触，控制栅电极4位于栅氧化层8中，所述第二介质层9位于栅氧化层8的正下方并与之接触，所述屏蔽栅电极5位于第二介质层9中，所述控制栅电极4和屏蔽栅电极5通过第二介质层9隔离，所述第二介质层9的外围设有应变介质层10，所述应变介质层10的材料具有压缩应变特性，所述应变介质层10的部分上表面与栅氧化层8的下表面接触。
进一步的，所述第一介质层7和第二介质层9的材料为二氧化硅。
进一步的，所述控制栅电极4、屏蔽栅电极5以及体内场板6的材料均为多晶硅。
进一步的，所述应变介质层10在槽型栅电极侧壁的厚度大于栅氧化层8在槽型栅电极侧壁的厚度。
进一步的，所述应变介质层10的材料为SiGe。
本发明具体的工作原理详述如下：
正向导通模式下，器件的电极连接为：控制栅电极4和金属化漏极1接正电位，金属化源极15接零电位。当控制栅电极4为零电位或所加正电压非常小时，由于P型掺杂区13的掺杂浓度大于N-轻掺杂区11的掺杂浓度，P型掺杂区13和N-轻掺杂区11构成的PN结的内建势垒使得P型掺杂区13和栅氧化层8之间的N-轻掺杂区11耗尽，电子通道被阻断，如图2所示。此时，屏蔽栅仍然处于关闭状态。
随着控制栅电极4所加正电压的增加，P型掺杂区13和N-轻掺杂区11构成的PN结的内建势垒逐渐减小，器件由关断状态向开启状态转换。由于N-轻掺杂区11的存在，器件更易开启，降低了屏蔽栅器件的阈值电压。当器件开启之后，由于N-轻掺杂区11内靠近栅氧化层8的一侧产生电子积累层，这位电流流动提供了一条低阻通道，导通电阻得到降低，此时，屏蔽栅器件导通，如图3所示，电子在金属化漏极1正电位的作用下从N+重掺杂区12流向N-轻掺杂区11；由于槽型栅电极中具有屏蔽栅电极5，故在应变介质层10中形成电子积累层，降低了应变介质层10的电阻，因此电子从N-轻掺杂区11经过应变介质层10注入N-漂移区3再达到金属化漏极1，如图3所示构成正向电流。由于应变介质层10采用在体硅上外延生长形成的SiGe合金薄膜，而SiGe合金薄膜生长在体硅材料上，可获得压缩应变特性，同时应变介质层10位于屏蔽栅器件电子电流的流动通道中，SiGe合金薄膜的压缩应变特性可以增加电子的迁移率，降低了器件的导通电阻。
反向阻断模式下，器件的电极连接为：控制栅电极4和金属化源极15接零电位，金属化漏极1接正电位。由于零偏压时P型掺杂区13和N-轻掺杂区11构成的PN结的内建势垒使得P型掺杂区13和栅氧化层8之间的N-轻掺杂区11耗尽，电子通道被阻断。当增加反向电压时，体内场板6与N-漂移区3构成横向电场，体内场板6与槽型栅电极之间的N-漂移区3首先被耗尽；当反向电压进一步增加时，耗尽区边界将向靠近金属化漏极1一侧的N-漂移区3扩展。由于体内场板6伸入N-漂移区3的部分填充有负电荷，优化了器件体内的纵向电场分布，如图4所示，提高了反向耐压。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (5)
1.一种屏蔽栅器件，其特征在于：包括从下至上依次层叠设置的金属化漏极(1)、N+衬底(2)、N-漂移区(3)、金属化源极(15)；所述N+衬底(2)的下表面与金属化漏极(1)的上表面接触，所述N+衬底(2)的上表面与N-漂移区(3)的下表面接触；所述N-漂移区(3)的上层具有N-轻掺杂区(11)、P型掺杂区(13)、P+重掺杂区(14)和N+重掺杂区(12)，所述P+重掺杂区(14)和N+重掺杂区(12)的上表面与金属化源极(15)接触，所述P+重掺杂区(14)与N+重掺杂区(12)的侧面相互接触，所述N-轻掺杂区(11)位于N+重掺杂区(12)的正下方并与其相互接触，所述P型掺杂区(13)位于P+重掺杂区(14)的正下方并与其相互接触，P型掺杂区(13)和N-轻掺杂区(11)的侧面相互接触，所述N-漂移区(3)中还具有体内场板(6)和槽型栅电极，所述体内场板(6)沿垂直方向依次贯穿P+重掺杂区(14)、P型掺杂区(13)后延伸入N-漂移区(3)中，所述体内场板(6)的上表面与金属化源极(15)接触，所述体内场板(6)的侧面和底部被第一介质层(7)包围，所述体内场板(6)中伸入N-漂移区(3)的部分填充有分布均匀的负电荷；所述槽型栅电极沿垂直方向依次次贯穿N+重掺杂区(12)和N-轻掺杂区(11)后延伸入N-漂移区(3)中，所述槽型栅电极包括控制栅电极(4)、屏蔽栅电极(5)、栅氧化层(8)、第二介质层(9)以及应变介质层(10)，其中栅氧化层(8)的上表面与金属化源极(15)接触，控制栅电极(4)位于栅氧化层(8)中，所述第二介质层(9)位于栅氧化层(8)的正下方并与之接触，所述屏蔽栅电极(5)位于第二介质层(9)中，所述控制栅电极(4)和屏蔽栅电极(5)通过第二介质层(9)隔离，所述第二介质层(9)的外围设有应变介质层(10)，所述应变介质层(10)的材料具有压缩应变特性，所述应变介质层(10)的部分上表面与栅氧化层(8)的下表面接触。
2.根据权利要求1所述的一种屏蔽栅DMOS器件，其特征在于：所述第一介质层(7)和第二介质层(9)的材料为二氧化硅。
3.根据权利要求1所述的一种屏蔽栅DMOS器件，其特征在于：所述控制栅电极(4)、屏蔽栅电极(5)以及体内场板(6)的材料均为多晶硅。
4.根据权利要求1所述的一种屏蔽栅DMOS器件，其特征在于：所述应变介质层(10)在槽型栅电极侧壁的厚度大于栅氧化层(8)在槽型栅电极侧壁的厚度。
5.根据权利要求1所述的一种屏蔽栅DMOS器件，其特征在于：所述应变介质层(10)的材料为SiGe。
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| CN110061049A (zh) * | 2019-05-07 | 2019-07-26 | 张家港凯思半导体有限公司 | 一种低功耗屏蔽栅型半导体功率器件及其制备方法 |
| CN110061049B (zh) * | 2019-05-07 | 2023-12-19 | 张家港凯思半导体有限公司 | 一种低功耗屏蔽栅型半导体功率器件及其制备方法 |
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| CN109065610B (zh) | 2021-07-27 |
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