CN108847266A - 双分离栅闪存的参考电流产生电路 - Google Patents

双分离栅闪存的参考电流产生电路 Download PDF

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Abstract

本发明公开了一种双分离栅闪存的参考电流产生电路，存储单元包括带有浮栅的第一和三栅极结构和二者间的第二栅极结构，阵列结构由多个存储单元进行行列排列而成；参考电流产生电路由两行参考存储单元组成，各参考存储单元的结构和存储单元的结构相同；第一行参考存储单元输出由一个以上的参考存储单元的第一信息存储位对应的第一参考位线电流以及第二行参考存储单元输出由一个以上的参考存储单元的第二信息存储位对应的第二参考位线电流，对各第一和二参考位线电流取平均值得到最终参考电流。本发明能减少存储单元的两个不同信息存储位受到制程工艺偏差的影响而对读取效果带来的不利影响，提高存储单元的两个不同信息存储位的读取效果的一致性。

Description

双分离栅闪存的参考电流产生电路
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种双分离栅闪存的参考电流产生电路。
背景技术
如图1所示，是现有双分离栅闪存的存储单元的结构图；各存储单元201包括：第一栅极结构104、第二栅极结构105、第三栅极结构106、第一源漏区102和第二源漏区103。
所述第一栅极结构104由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。
所述第二栅极结构105由形成于半导体衬底101表面的第三栅介质层111和多晶硅栅112组成。
所述第二栅极结构105由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。
由位于所述第一源漏区102和所述第二源漏区103之间的所述半导体衬底101组成沟道区。
所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106排列在所述第一源漏区102和所述第二源漏区103之间的所述沟道区表面上，由所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106共同控制所述沟道区表面的沟道的形成。
所述第一栅极结构104的多晶硅控制栅110连接第一控制栅极线CGa；所述第三栅极结构106的多晶硅控制栅110连接第二控制栅极线CGb；所述第二栅极结构105的多晶硅栅112连接字线WL。
所述第一栅极结构104作为第一信息存储位，所述第三栅极结构106作为第一信息存储位；所述第二栅极结构105的多晶硅栅112作为所述存储单元的选择栅(select gate)。
第一源漏区102连接到第一位线BLa，第二源漏区103连接到第二位线BLb。
如图1所示，对所述第一信息存储位进行读(Read)、编程(Program)和擦除(Erase)时存储单元201的各电极所加信号为：
读操作对应的信号为：字线WL为4.5V，第一控制栅极线CGa为0V，第二控制栅极线CGb为4.5V，第一位线BLa为0V，第二位线BLb为0.8V；位线电流由第二位线BLb输出。
编程操作对应的信号为：字线WL为1.5V，第一控制栅极线CGa为8V，第二控制栅极线CGb为5V，第一位线BLa为5V，第二位线BLb加编程电流；
擦除操作对应的信号为：字线WL为8V，第一控制栅极线CGa为-7V，第二控制栅极线CGb为-7V，第一位线BLa为0V，第二位线BLb为0V。
对所述第二信息存储位进行读(Read)、编程(Program)和擦除(Erase)时存储单元201的各电极所加信号为：
读操作对应的信号为：字线WL为4.5V，第一控制栅极线CGa为4.5V，第二控制栅极线CGb为0V，第一位线BLa为0.8V，第二位线BLb为0V；位线电流由第一位线BLa输出。
编程操作对应的信号为：字线WL为1.5V，第一控制栅极线CGa为5V，第二控制栅极线CGb为8V，第一位线BLa加编程电流，第二位线BLb为5V；
擦除操作对应的信号为：字线WL为8V，第一控制栅极线CGa为-7V，第二控制栅极线CGb为-7V，第一位线BLa为0V，第二位线BLb为0V。
由于制程原因，所述第一栅极结构104和所述第三栅极结构106不可能完全对称，会具有一定的工艺偏差，这会使得对所述第一栅极结构104的所述第一信息存储位进行读操作的位线电流和对所述第二栅极结构106的所述第二信息存储位进行读操作的位线电流并不完全一致。
如图2所示，是现有双分离栅闪存的陈列图，图2中还同时显示了参考电流产生电路；图3是图2中一个存储单元201的连线图；双分离栅闪存的阵列结构202由多个存储单元201行列排列而成，排列方式为：
同一行中的各所述存储单元201的所述第一栅极结构104的多晶硅栅都连接到对应行的第一控制栅极线CGa，图2中分别用对应行数下标的CGa表示对应行的第一控制栅极线CGa，如CGa0，CGa1直至CGam。
同一行中的各所述存储单元201的所述第三栅极结构106的多晶硅栅都连接到对应行的第二控制栅极线CGb，图2中分别用对应行数下标的CGb表示对应行的第二控制栅极线CGb，如CGb0，CGb1直至CGbm。
同一行中的各所述存储单元201的所述第二栅极结构105的多晶硅栅都连接到对应行的字线WL，图2中分别用对应行数下标的WL表示对应行的字线WL，如WL0，WL1直至WLm。
如图3所示，同一列中的各所述存储单元201的所述第一源漏区102都连接到对应列的第一位线BLa，同一列中的各所述存储单元201的所述第二源漏区103都连接到对应列的第二位线BLb。图2中各列对应的位线单独用带列下标的BL表示，如BL0，BL1，BLn-1，BLn。
各列对应的位线BL实际上分成了图3所示的两条，图2中简化为1条。现以第0列说明如下：
所述第一信息存储位读出时的源极线为所述第一位线BLa以及位线电流输出线为所述第二位线BLb，这时第0列中将以第二位线BLb作为BL0的输出。
所述第二信息存储位读出时的源极线为所述第二位线BLb以及位线电流输出线为所述第一位线BLa，这时第0列中将以第一位线BLa作为BL0的输出。
图2所示的现有结构中参考电流产生电路203a由一行参考存储单元201组成，各所述参考存储单元201的结构和所述存储单元201的结构相同。参考电流是通过对同一行中的多个如4个或8个以上的参考存储单元201的参考位线电流取平均得到。图2中显示了形成有4个参考存储单元201的参考位线的结构，参考位线分别用RBL0，RBL1，RBL2和RBL3表示。
同一行中的各所述参考存储单元201的所述第一栅极结构104的多晶硅栅都连接到对应行的第一参考控制栅极线RCGa，同一行中的各所述参考存储单元201的所述第三栅极结构106的多晶硅栅都连接到对应行的第二参考控制栅极线RCGb，同一行中的各所述参考存储单元201的所述第二栅极结构105的多晶硅栅都连接到对应行的参考字线RWL。
由于同一行中的第一参考控制栅极线RCGa、第二参考控制栅极线RCGb和参考字线RWL的取值都相同，故有：RBL0，RBL1，RBL2和RBL3输出的参考位线电流都为各同一行的所述参考存储单元201的第一信息存储位对应的参考位线电流即第二位线BLb的输出电流；或者RBL0，RBL1，RBL2和RBL3输出的参考位线电流都为各同一行的所述参考存储单元201的第二信息存储位对应的参考位线电流即第一位线BLa的输出电流。图2中显示了RBL0，RBL1，RBL2和RBL3输出的参考位线电流都为各同一行的所述参考存储单元201的第一信息存储位对应的参考位线电流。
由于制程工艺的原因使第一信息存储位和第二信息存储位并不完全对称，使得第一信息存储位对应的位线电流和第二信息存储位对应的位线电流并不完全是一致，而现有参考电流产生电路203a的参考电流仅和第一信息存储位和第二信息存储位中的一个信息存储位对应的参考位线电流相关，例如仅和第一信息存储位对应的参考位线电流相关，这时对第二信息存储位的读取操作就会带来一定的偏差，也即对不同的信息存储位的读取效果会有偏差，跟随效果不好。
发明内容
本发明所要解决的技术问题是提供一种双分离栅闪存的参考电流产生电路，能减少存储单元的两个不同信息存储位受到制程工艺偏差的影响而对读取效果带来的不利影响，提高存储单元的两个不同信息存储位的读取效果的一致性。
为解决上述技术问题，本发明提供的双分离栅闪存的参考电流产生电路中双分离栅闪存的存储单元包括：第一栅极结构、第二栅极结构、第三栅极结构、第一源漏区和第二源漏区。
所述第一栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成。
所述第二栅极结构由形成于半导体衬底表面的第三栅介质层和多晶硅栅组成。
所述第二栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成。
由位于所述第一源漏区和所述第二源漏区之间的所述半导体衬底组成沟道区。
所述第一栅极结构、所述第二栅极结构和所述第三栅极结构排列在所述第一源漏区和所述第二源漏区之间的所述沟道区表面上，由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构共同控制所述沟道区表面的沟道的形成。
所述第一栅极结构作为第一信息存储位，所述第三栅极结构作为第二信息存储位；所述第二栅极结构的多晶硅栅作为所述存储单元的选择栅。
双分离栅闪存的阵列结构由多个存储单元行列排列而成，排列方式为：
同一行中的各所述存储单元的所述第一栅极结构的多晶硅栅都连接到对应行的第一控制栅极线，同一行中的各所述存储单元的所述第三栅极结构的多晶硅栅都连接到对应行的第二控制栅极线，同一行中的各所述存储单元的所述第二栅极结构的多晶硅栅都连接到对应行的字线。
同一列中的各所述存储单元的所述第一源漏区都连接到对应列的第一位线，同一列中的各所述存储单元的所述第二源漏区都连接到对应列的第二位线；所述第一信息存储位读出时的源极线为所述第一位线以及位线电流输出线为所述第二位线；所述第二信息存储位读出时的源极线为所述第二位线以及位线电流输出线为所述第一位线。
参考电流产生电路由两行参考存储单元组成，各所述参考存储单元的结构和所述存储单元的结构相同。
同一行中的各所述参考存储单元的所述第一栅极结构的多晶硅栅都连接到对应行的第一参考控制栅极线，同一行中的各所述参考存储单元的所述第三栅极结构的多晶硅栅都连接到对应行的第二参考控制栅极线，同一行中的各所述参考存储单元的所述第二栅极结构的多晶硅栅都连接到对应行的参考字线。
两行所述参考存储单元中的第一行参考存储单元输出由一个以上的所述参考存储单元的第一信息存储位对应的第一参考位线电流取平均形成的第一平均值电流。
两行所述参考存储单元中的第二行参考存储单元输出由一个以上的所述参考存储单元的第二信息存储位对应的第二参考位线电流取平均形成的第二平均值电流。
由所述第一平均值电流和所述第二平均值电流的平均值电流作为最终参考电流。
进一步的改进是，所述第一平均值电流由2个或4个以上所述参考存储单元的第一信息存储位对应的第一参考位线电流取平均得到。
进一步的改进是，所述第二平均值电流由2个或4个以上所述参考存储单元的第二信息存储位对应的第二参考位线电流取平均得到。
进一步的改进是，所述双分离栅闪存的阵列结构中，所述第一位线由相邻的两列的所述存储单元共用，所述第二位线由相邻的两列的所述存储单元共用。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述第一源漏区和所述第二源漏区都由N+区组成，所述半导体衬底为P型掺杂。
进一步的改进是，所述浮栅为多晶硅浮栅。
进一步的改进是，所述第一栅介质层的材料为氧化层，所述第二栅介质层的材料为氧化层，所述第三栅介质层的材料为氧化层。
进一步的改进是，对应的所述存储单元读出时，所述灵敏放大器的位线电流输入端连接对应的所述位线电流输出线，所述灵敏放大器的参考电流输入端连接对应的最终参考电流。
进一步的改进是，读取所述存储单元的第一信息存储位时，所述存储单元对应行的第一控制栅极线加0V，第二控制栅极线加4.5V，字线加4.5V，所述存储单元对应列的第一位线加0V，第二位线加0.8V，所述存储单元的沟道电流从第二源漏区流向第一源漏区并形成第一信息存储位对应的第一位线电流。
进一步的改进是，读取所述存储单元的第二信息存储位时，所述存储单元对应行的第一控制栅极线加4.5V，第二控制栅极线加0V，字线加4.5V，所述存储单元对应列的第一位线加0.8V，第二位线加0V，所述存储单元的沟道电流从第一源漏区流向第二源漏区并形成第二信息存储位对应的第二位线电流。
所述第一位线电流和所述第二位线电流之间具有由所述第一栅极结构和所述第三栅极结构之间的制程偏差而产生的大小偏差。
进一步的改进是，所述第一参考位线电流等于所述第一位线电流。
进一步的改进是，所述第二参考位线电流等于所述第二位线电流。
进一步的改进是，对所述存储单元的第一信息存储位进行编程时，所述存储单元对应行的第一控制栅极线加8V，第二控制栅极线加5V，字线加1.5V，所述存储单元对应列的第一位线加5V，第二位线加编程电流。
对所述存储单元的第二信息存储位进行编程时，所述存储单元对应行的第一控制栅极线加5V，第二控制栅极线加8V，字线加1.5V，所述存储单元对应列的第一位线加编程电流，第二位线加5V。
进一步的改进是，对所述存储单元的第一信息存储位进行擦除时，所述存储单元对应行的第一控制栅极线加-7V，第二控制栅极线加-7V，字线加8V，所述存储单元对应列的第一位线加0V，第二位线加0V。
对所述存储单元的第二信息存储位进行擦除时，所述存储单元对应行的第一控制栅极线加-7V，第二控制栅极线加-7V，字线加8V，所述存储单元对应列的第一位线加0V，第二位线加0V。
本发明将参考电流产生电路设置为由两行参考存储单元组成，且在两行参考存储单元的行中各取多个参考存储单元，且两行的参考存储单元的输出的参考位线电流分别设置为一个对应于第一信息存储位对应的第一参考位线电流以及另一个对应于第二信息存储位对应的第二参考位线电流，这样能通过两行中的多个参考存储单元的参考位线电流进行平均得到最终和第一参考位线电流以及第二参考位线电流都相关的最终参考电流，克服了现有电路中最终参考位线电流仅和第一参考位线电流和第二参考位线电流中的一个相关的缺陷，是本发明能减少存储单元的两个不同信息存储位受到制程工艺偏差的影响而对读取效果带来的不利影响，提高存储单元的两个不同信息存储位的读取效果的一致性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有双分离栅闪存的存储单元的结构图；
图2是现有双分离栅闪存的陈列图；
图3是图2中一个存储单元的连线图；
图4是本发明实施例双分离栅闪存的陈列图。
具体实施方式
如图4所示，是本发明实施例双分离栅闪存的陈列图，本发明实施例双分离栅闪存的存储单元201的结构图也同样请参考图1所示，存储阵列中的一个存储单元201的连线图也同样请参考图3所示，本发明实施例双分离栅闪存的参考电流产生电路中双分离栅闪存的存储单元201包括：第一栅极结构104、第二栅极结构105、第三栅极结构106、第一源漏区102和第二源漏区103。
所述第一栅极结构104由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。
所述第二栅极结构105由形成于半导体衬底101表面的第三栅介质层111和多晶硅栅112组成。
所述第二栅极结构105由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。
由位于所述第一源漏区102和所述第二源漏区103之间的所述半导体衬底101组成沟道区。
所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106排列在所述第一源漏区102和所述第二源漏区103之间的所述沟道区表面上，由所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106共同控制所述沟道区表面的沟道的形成。
本发明实施例中，所述半导体衬底101为硅衬底。
所述第一源漏区102和所述第二源漏区103都由N+区组成，所述半导体衬底101为P型掺杂。
所述浮栅108为多晶硅浮栅108。
所述第一栅介质层107的材料为氧化层，所述第二栅介质层109的材料为氧化层，所述第三栅介质层111的材料为氧化层。
所述第一栅极结构104作为第一信息存储位，所述第三栅极结构106作为第二信息存储位；所述第二栅极结构105的多晶硅栅112作为所述存储单元201的选择栅。
所述第一栅极结构104的多晶硅控制栅110连接第一控制栅极线CGa；所述第三栅极结构106的多晶硅控制栅110连接第二控制栅极线CGb；所述第二栅极结构105的多晶硅栅112连接字线WL。
第一源漏区102连接到第一位线BLa，第二源漏区103连接到第二位线BLb。
双分离栅闪存的阵列结构202由多个存储单元201行列排列而成，排列方式为：
同一行中的各所述存储单元201的所述第一栅极结构104的多晶硅栅都连接到对应行的第一控制栅极线CGa，图4中分别用对应行数下标的CGa表示对应行的第一控制栅极线CGa，如CGa0，CGa1直至CGam。
同一行中的各所述存储单元201的所述第三栅极结构106的多晶硅栅都连接到对应行的第二控制栅极线CGb，图4中分别用对应行数下标的CGb表示对应行的第二控制栅极线CGb，如CGb0，CGb1直至CGbm。
同一行中的各所述存储单元201的所述第二栅极结构105的多晶硅栅都连接到对应行的字线WL，图4中分别用对应行数下标的WL表示对应行的字线WL，如WL0，WL1直至WLm。
如图3所示，同一列中的各所述存储单元201的所述第一源漏区102都连接到对应列的第一位线BLa，同一列中的各所述存储单元201的所述第二源漏区103都连接到对应列的第二位线BLb。图4中各列对应的位线单独用一条带列下标的BL表示，如BL0，BL1，BLn-1，BLn。
各列对应的位线BL实际上分成了图3所示的两条，图4中简化为1条。现以第0列说明如下：
所述第一信息存储位读出时的源极线为所述第一位线BLa以及位线电流输出线为所述第二位线BLb，这时第0列中将以第二位线BLb作为BL0的输出。
所述第二信息存储位读出时的源极线为所述第二位线BLb以及位线电流输出线为所述第一位线BLa，这时第0列中将以第一位线BLa作为BL0的输出。
本发明实施例中，所述双分离栅闪存的阵列结构202中，所述第一位线BLa由相邻的两列的所述存储单元201共用，所述第二位线BLb由相邻的两列的所述存储单元201共用，这样能节省位线的总数。
参考电流产生电路203：
参考电流产生电路203由两行参考存储单元201组成，各所述参考存储单元201的结构和所述存储单元的结构相同。
同一行中的各所述参考存储单元201的所述第一栅极结构104的多晶硅栅112都连接到对应行的第一参考控制栅极线RCGa，图4中分别用对应行数下标的RCGa表示对应行的第一参考控制栅极线RCGa，如RCGa0和RCGa1。
同一行中的各所述参考存储单元201的所述第三栅极结构106的多晶硅栅112都连接到对应行的第二参考控制栅极线RCGb，图4中分别用对应行数下标的RCGb表示对应行的第二参考控制栅极线RCGb，如RCGb0和RCGb1。
同一行中的各所述参考存储单元201的所述第二栅极结构105的多晶硅栅112都连接到对应行的参考字线RWL，图4中分别用对应行数下标的RWL表示对应行的参考字线RWL，如RWL0和RWL1。
两行所述参考存储单元201中的第一行参考存储单元201输出由一个以上的所述参考存储单元201的第一信息存储位对应的第一参考位线电流取平均形成的第一平均值电流。较佳为，所述第一平均值电流由2个或4个以上所述参考存储单元201的第一信息存储位对应的第一参考位线电流取平均得到。
两行所述参考存储单元201中的第二行参考存储单元201输出由一个以上的所述参考存储单元201的第二信息存储位对应的第二参考位线电流取平均形成的第二平均值电流。较佳为，所述第一平均值电流由2个或4个以上所述参考存储单元201的第一信息存储位对应的第一参考位线电流取平均得到。
图4中分别显示了两个第一行参考存储单元201和两个第二行参考存储单元201，且都对齐并形成两列，同一列的第一行参考存储单元201和第二行参考存储单元201分别连接到相同列的参考位线如图4中的RBL0和RBL1。实际上，图4中，第一行参考存储单元201中取出是所述第一信息存储位的参考位线电流，故第一行参考存储单元201是以第二位线BLb作为RBL0和RBL1的输出；第二行参考存储单元201中取出是所述第二信息存储位的参考位线电流，故第二行参考存储单元201是以第一位线BLa作为RBL0和RBL1的输出。
由所述第一平均值电流和所述第二平均值电流的平均值电流作为最终参考电流。
对应的所述存储单元201读出时，所述灵敏放大器的位线电流输入端连接对应的所述位线电流输出线，所述灵敏放大器的参考电流输入端连接对应的最终参考电流。
读取所述存储单元201的第一信息存储位时，所述存储单元201对应行的第一控制栅极线CGa加0V，第二控制栅极线CGb加4.5V，字线WL加4.5V，所述存储单元201对应列的第一位线BLa加0V，第二位线BLb加0.8V，所述存储单元201的沟道电流从第二源漏区103流向第一源漏区102并形成第一信息存储位对应的第一位线BLa电流。
读取所述存储单元201的第二信息存储位时，所述存储单元201对应行的第一控制栅极线CGa加4.5V，第二控制栅极线CGb加0V，字线WL加4.5V，所述存储单元201对应列的第一位线BLa加0.8V，第二位线BLb加0V，所述存储单元201的沟道电流从第一源漏区102流向第二源漏区103并形成第二信息存储位对应的第二位线BLb电流。
所述第一位线BLa电流和所述第二位线BLb电流之间具有由所述第一栅极结构104和所述第三栅极结构106之间的制程偏差而产生的大小偏差。本发明实施例中，由于最终参考电流同时平均了所述第一信息存储位的参考位线电流即第一参考位线电流和所述第二信息存储位的参考位线电流即第二参考位线电流，而所述第一参考位线电流等于所述第一位线BLa电流，所述第二参考位线电流等于所述第二位线BLb电流，故能够消除制程偏差对所述第一位线BLa电流和所述第二位线BLb电流产生偏差时对读取操作的影响。
对所述存储单元201的第一信息存储位进行编程时，所述存储单元201对应行的第一控制栅极线CGa加8V，第二控制栅极线CGb加5V，字线WL加1.5V，所述存储单元201对应列的第一位线BLa加5V，第二位线BLb加编程电流。
对所述存储单元201的第二信息存储位进行编程时，所述存储单元201对应行的第一控制栅极线CGa加5V，第二控制栅极线CGb加8V，字线WL加1.5V，所述存储单元201对应列的第一位线BLa加编程电流，第二位线BLb加5V。
对所述存储单元201的第一信息存储位进行擦除时，所述存储单元201对应行的第一控制栅极线CGa加-7V，第二控制栅极线CGb加-7V，字线WL加8V，所述存储单元201对应列的第一位线BLa加0V，第二位线BLb加0V。
对所述存储单元201的第二信息存储位进行擦除时，所述存储单元201对应行的第一控制栅极线CGa加-7V，第二控制栅极线CGb加-7V，字线WL加8V，所述存储单元201对应列的第一位线BLa加0V，第二位线BLb加0V。
本发明实施例将参考电流产生电路设置为由两行参考存储单元201组成，且在两行参考存储单元201的行中各取多个参考存储单元201，且两行的参考存储单元201的输出的参考位线电流分别设置为一个对应于第一信息存储位对应的第一参考位线电流以及另一个对应于第二信息存储位对应的第二参考位线电流，这样能通过两行中的多个参考存储单元201的参考位线电流进行平均得到最终和第一参考位线电流以及第二参考位线电流都相关的最终参考电流，克服了现有电路中最终参考位线电流仅和第一参考位线电流和第二参考位线电流中的一个相关的缺陷，是本发明实施例能减少存储单元201的两个不同信息存储位受到制程工艺偏差的影响而对读取效果带来的不利影响，提高存储单元201的两个不同信息存储位的读取效果的一致性。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种双分离栅闪存的参考电流产生电路，其特征在于，双分离栅闪存的存储单元包括：第一栅极结构、第二栅极结构、第三栅极结构、第一源漏区和第二源漏区；
所述第一栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；
所述第二栅极结构由形成于半导体衬底表面的第三栅介质层和多晶硅栅组成；
所述第二栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；
由位于所述第一源漏区和所述第二源漏区之间的所述半导体衬底组成沟道区；
所述第一栅极结构、所述第二栅极结构和所述第三栅极结构排列在所述第一源漏区和所述第二源漏区之间的所述沟道区表面上，由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构共同控制所述沟道区表面的沟道的形成；
所述第一栅极结构作为第一信息存储位，所述第三栅极结构作为第二信息存储位；所述第二栅极结构的多晶硅栅作为所述存储单元的选择栅；
双分离栅闪存的阵列结构由多个存储单元行列排列而成，排列方式为：
同一行中的各所述存储单元的所述第一栅极结构的多晶硅栅都连接到对应行的第一控制栅极线，同一行中的各所述存储单元的所述第三栅极结构的多晶硅栅都连接到对应行的第二控制栅极线，同一行中的各所述存储单元的所述第二栅极结构的多晶硅栅都连接到对应行的字线；
同一列中的各所述存储单元的所述第一源漏区都连接到对应列的第一位线，同一列中的各所述存储单元的所述第二源漏区都连接到对应列的第二位线；所述第一信息存储位读出时的源极线为所述第一位线以及位线电流输出线为所述第二位线；所述第二信息存储位读出时的源极线为所述第二位线以及位线电流输出线为所述第一位线；
参考电流产生电路由两行参考存储单元组成，各所述参考存储单元的结构和所述存储单元的结构相同；
同一行中的各所述参考存储单元的所述第一栅极结构的多晶硅栅都连接到对应行的第一参考控制栅极线，同一行中的各所述参考存储单元的所述第三栅极结构的多晶硅栅都连接到对应行的第二参考控制栅极线，同一行中的各所述参考存储单元的所述第二栅极结构的多晶硅栅都连接到对应行的参考字线；
两行所述参考存储单元中的第一行参考存储单元输出由一个以上的所述参考存储单元的第一信息存储位对应的第一参考位线电流取平均形成的第一平均值电流；
两行所述参考存储单元中的第二行参考存储单元输出由一个以上的所述参考存储单元的第二信息存储位对应的第二参考位线电流取平均形成的第二平均值电流；
由所述第一平均值电流和所述第二平均值电流的平均值电流作为最终参考电流。
2.如权利要求1所示的双分离栅闪存的参考电流产生电路，其特征在于：所述第一平均值电流由2个或4个以上所述参考存储单元的第一信息存储位对应的第一参考位线电流取平均得到。
3.如权利要求1所示的双分离栅闪存的参考电流产生电路，其特征在于：所述第二平均值电流由2个或4个以上所述参考存储单元的第二信息存储位对应的第二参考位线电流取平均得到。
4.如权利要求1所示的双分离栅闪存的参考电流产生电路，其特征在于：所述双分离栅闪存的阵列结构中，所述第一位线由相邻的两列的所述存储单元共用，所述第二位线由相邻的两列的所述存储单元共用。
5.如权利要求1所述的双分离栅闪存的参考电流产生电路，其特征在于：所述半导体衬底为硅衬底。
6.如权利要求2所述的双分离栅闪存的参考电流产生电路，其特征在于：所述第一源漏区和所述第二源漏区都由N+区组成，所述半导体衬底为P型掺杂。
7.如权利要求6所述的双分离栅闪存的参考电流产生电路，其特征在于：所述浮栅为多晶硅浮栅。
8.如权利要求7所述的双分离栅闪存的参考电流产生电路，其特征在于：所述第一栅介质层的材料为氧化层，所述第二栅介质层的材料为氧化层，所述第三栅介质层的材料为氧化层。
9.如权利要求1所述的双分离栅闪存的参考电流产生电路，其特征在于：对应的所述存储单元读出时，所述灵敏放大器的位线电流输入端连接对应的所述位线电流输出线，所述灵敏放大器的参考电流输入端连接对应的最终参考电流。
10.如权利要求6所述的双分离栅闪存的参考电流产生电路，其特征在于：读取所述存储单元的第一信息存储位时，所述存储单元对应行的第一控制栅极线加0V，第二控制栅极线加4.5V，字线加4.5V，所述存储单元对应列的第一位线加0V，第二位线加0.8V，所述存储单元的沟道电流从第二源漏区流向第一源漏区并形成第一信息存储位对应的第一位线电流。
11.如权利要求10所述的双分离栅闪存的参考电流产生电路，其特征在于：读取所述存储单元的第二信息存储位时，所述存储单元对应行的第一控制栅极线加4.5V，第二控制栅极线加0V，字线加4.5V，所述存储单元对应列的第一位线加0.8V，第二位线加0V，所述存储单元的沟道电流从第一源漏区流向第二源漏区并形成第二信息存储位对应的第二位线电流；
所述第一位线电流和所述第二位线电流之间具有由所述第一栅极结构和所述第三栅极结构之间的制程偏差而产生的大小偏差。
12.如权利要求11所述的双分离栅闪存的参考电流产生电路，其特征在于：所述第一参考位线电流等于所述第一位线电流。
13.如权利要求11所述的双分离栅闪存的参考电流产生电路，其特征在于：所述第二参考位线电流等于所述第二位线电流。
14.如权利要求11所述的双分离栅闪存的参考电流产生电路，其特征在于：
对所述存储单元的第一信息存储位进行编程时，所述存储单元对应行的第一控制栅极线加8V，第二控制栅极线加5V，字线加1.5V，所述存储单元对应列的第一位线加5V，第二位线加编程电流；
对所述存储单元的第二信息存储位进行编程时，所述存储单元对应行的第一控制栅极线加5V，第二控制栅极线加8V，字线加1.5V，所述存储单元对应列的第一位线加编程电流，第二位线加5V。
15.如权利要求11所述的双分离栅闪存的参考电流产生电路，其特征在于：
对所述存储单元的第一信息存储位进行擦除时，所述存储单元对应行的第一控制栅极线加-7V，第二控制栅极线加-7V，字线加8V，所述存储单元对应列的第一位线加0V，第二位线加0V；
对所述存储单元的第二信息存储位进行擦除时，所述存储单元对应行的第一控制栅极线加-7V，第二控制栅极线加-7V，字线加8V，所述存储单元对应列的第一位线加0V，第二位线加0V。
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