CN103377700B - 用于非易失性存储单元的方法和装置 - Google Patents

用于非易失性存储单元的方法和装置 Download PDF

Info

Publication number
CN103377700B
CN103377700B CN201310019946.8A CN201310019946A CN103377700B CN 103377700 B CN103377700 B CN 103377700B CN 201310019946 A CN201310019946 A CN 201310019946A CN 103377700 B CN103377700 B CN 103377700B
Authority
CN
China
Prior art keywords
memory cell
alignment
coupled
voltage
row
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310019946.8A
Other languages
English (en)
Other versions
CN103377700A (zh
Inventor
池育德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN103377700A publication Critical patent/CN103377700A/zh
Application granted granted Critical
Publication of CN103377700B publication Critical patent/CN103377700B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42348—Gate electrodes for transistors with charge trapping gate insulator with trapping site formed by at least two separated sites, e.g. multi-particles trapping site
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了非易失性存储单元和方法。在一种装置中，形成在半导体衬底的一部分中的非易失性存储单元的阵列包括：第一存储单元，具有第一位单元和第二位单元；第二存储单元，具有第三位单元和第四位单元；以及列复用器，耦合至多条列线，列线中的选定一条耦合至第一存储单元和第二存储单元的第一源极/漏极端子并且耦合至第一存储单元和第二存储单元的第二源极/漏极端子，列复用器将电压耦合至连接至对应于数据的第一存储单元的列线中的一条，并且将电压耦合至连接至对应于互补数据的第二存储单元的列线中的一条。公开了用于操作非易失性存储单元的方法。本发明还公开了用于非易失性存储单元的方法和装置。

Description

用于非易失性存储单元的方法和装置
技术领域
本发明涉及非易失性存储单元结构以及用于提供用于嵌入有逻辑电路的非易失性存储单元结构并且与先进半导体制造工艺可兼容的方法。
背景技术
用于电子电路并且尤其用于在半导体工艺中被制造为集成电路的电子电路的当前一般要求是存储器存储元件的阵列。这些元件可以设置为非易失性存储(NVM)单元。在传统NVM结构中，可以使用FLASH存储器。然而，例如，除了用于逻辑电路的先进半导体工艺之外，FLASH存储器的使用还要求半导体工艺步骤。FLASH单元要求昂贵的工艺步骤。最近，已经开发出逻辑可兼容NVM单元。这些逻辑可兼容存储单元中的一些使用浮置栅极，其中，浮置栅极使用逻辑工艺的栅电极材料和栅极氧化物形成。当用于半导体工艺的工艺节点继续按比例缩小到较小特征尺寸时，栅极氧化物厚度(Tox)也减小到不可靠地制造的可靠浮置栅极单元的点。来自存储的捕捉电荷的泄漏电流可能导致不可操作或不可靠的存储单元；即，浮置栅极单元由于泄漏可能存在误差。
使用侧壁存储的NVM单元正被使用。在这些单元中，例如，在单元形式的侧壁电介质中提供电荷捕捉层，单元包括诸如PMOS或NMOS晶体管的MOS晶体管。通过使用沟道热电子(CHE)对单元“进行编程”，可以在侧壁上的电荷捕捉电介质中捕捉电子。然而，当单个侧壁存储区用于以“每位一个单元”布置来存储位信息时，很难获得可靠操作。观察用于单元的编程和未编程电流的改变。这些改变使得难以进行可靠操作。
在另一种已知方法中，通过使用两个单元以“每位两个单元”结构存储一位信息来解决这些可靠性问题。这些可以被称为“2T”单元。在该方法中，一个单元存储期望数据，并且另一个单元以互补形式存储期望数据，即，“位”和“位条(bit bar，也称反相位)”。通过使用两条独立位线在读取循环期间从这些单元读取数据，可以通过简单地比较位线和位条位线上的电流(或相应电压)来获得自参考数据值。由于对两个单元中的一个进行编程并且对另一个未编程，所以编程和未编程状态表示所存储的逻辑“0”和所存储的逻辑“1”，两个电流不同并且可以容易地进行比较，并且可以获得非常快速的读取。
然而，使用每位两个单元有效地加倍存储数据所需的单元阵列尺寸。这些单元被认为是“2T”单元，并且当与每位一个单元或“1T”布置(每位一个晶体管)进行比较时，要求每位面积的约两倍。需要在为逻辑工艺可兼容的非易失性存储器存储单元的可靠性和密度方面进行改进；即，需要可以在先进半导体工艺中嵌入有逻辑电路的集成电路上制造的非易失性存储单元，而不需要附加步骤或昂贵工艺步骤。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种装置，包括：非易失性存储单元的阵列，形成在半导体衬底的一部分中，包括：第一存储单元，具有均用于存储对应于数据位的被捕捉电荷的第一位单元和第二位单元；第二存储单元，具有均用于存储对应于数据位的被捕捉电荷的第三位单元和第四位单元；字线，被耦合以将电压提供给所述第一存储单元和所述第二存储单元的栅极端；以及列复用器，耦合至多条列线，所选择的列线耦合至所述第一存储单元和所述第二存储单元的第一源极/漏极端以及耦合至所述第一存储单元和所述第二存储单元的第二源极/漏极端，所述列复用器被耦合以接收用于存储在所述非易失性存储单元中的数据和互补数据，所述列复用器将电压耦合至与对应于所述数据的所述第一存储单元连接的一条列线并且将电压耦合至与对应于所述互补数据的所述第二存储单元连接的一条列线。
在该装置中，所述第一存储单元和所述第二存储单元中均包括MOS晶体管。
在该装置中，所述第一位单元、所述第二位单元、所述第三位单元和所述第四位单元都包括所述MOS晶体管的侧壁存储单元。
在该装置中，所述第一位单元和所述第二位单元包括第一MOS晶体管的侧壁存储区，并且所述第三位单元和所述第四位单元包括第二MOS晶体管的侧壁存储区。
在该装置中，所述侧壁存储单元包括氮化物层。
在该装置中，所述侧壁存储单元包括氧化物-氮化物-氧化物层。
在该装置中，所述列复用器将选择线电压提供给由所述第一位单元和所述第二存储单元共享的列线。
在该装置中，存储单元的阵列包括多个存储单元，所述多个存储单元被布置为行和列，并且沿着行耦合至字线以及沿着列耦合至所述列线。
在该装置中，所述半导体衬底进一步包括逻辑电路。
在该装置中，所述逻辑电路耦合至存储单元的阵列。
根据本发明的另一方面，提供了一种方法，包括：在半导体衬底上形成非易失性存储单元的阵列，所述非易失性存储单元的阵列沿着字线布置为行并且沿着列线布置为列，每个非易失性存储单元都具有耦合至所述字线中的一条的栅极端、耦合至所述列线中的一条的第一源极/漏极端以及耦合至所述列线中的另一条的第二源极/漏极端，并且所述非易失性存储单元中的每一个都具有形成用于存储位的第一位单元和第二位单元的第一侧壁存储区和第二侧壁存储区；提供耦合至所述列线的列复用器，所述列复用器在对应于数据输入的逻辑状态的所述列线中的选定一条上提供第一电压，在对应于互补数据输入的逻辑状态的所述列线中的选定另一条上提供第二电压，并且在所述列线中的第三条上提供编程选择电压，至少第一非易失性存储单元和第二非易失性存储单元中的每个都耦合至在所述第一源极/漏极端处的所述编程选择电压，所述第一存储单元在所述第一存储单元的所述第二源极/漏极端处接收所述第一电压，并且所述第二存储单元在所述第二存储单元的所述第二源极/漏极端处接收所述第二电压；以及在耦合至所述第一非易失性存储单元和所述第二非易失性存储单元的选定行的字线上提供编程电压；其中，所述第一存储单元接收所述字线上的所述编程电压并在第一位单元中存储对应于所述数据的所述逻辑状态的电荷，并且所述第二存储单元接收所述字线上所述编程电压并在第二位单元中存储对应于所述互补数据的所述逻辑状态的电荷。
在该方法中，存储电荷包括：通过沟道热电子编程存储电荷。
在该方法中，形成所述非易失性存储单元的阵列进一步包括：在所述半导体衬底上形成均具有侧壁存储区的MOS晶体管。
在该方法中，形成所述MOS晶体管进一步包括：在所述MOS晶体管的侧壁中形成氮化物电荷捕捉区。
在该方法中，形成所述MOS晶体管进一步包括：在所述MOS晶体管的侧壁中形成氧化物-氮化物-氧化物电荷捕捉区。
该方法进一步包括：在选定行的字线上提供低电压并且在耦合至所述第一存储单元和所述第二存储单元的每条列线上提供高电压，其中，通过热空穴注入擦除所述第一存储单元和所述第二存储单元的位单元。
根据本发明的又一方面，提供了一种方法，包括：在半导体衬底上形成沿着字线布置为行且沿着列线布置为列的非易失性存储单元的阵列，所述非易失性存储单元中的每一个都具有耦合至所述字线中的一条的栅极端、耦合至所述列线中的一条的第一源极/漏极端以及耦合至所述列线中的另一条的第二源极/漏极端，所述非易失性存储单元中的每一个都具有形成用于存储位的第一位单元和第二位单元的第一侧壁存储区和第二侧壁存储区；在包括第一存储单元和第二存储单元的选定存储单元行的字线上提供读取电压，并且在耦合至所述第一存储单元和所述第二存储单元的一条或多条列线上提供选择电压；以及提供耦合至所述列线的列复用器，所述列复用器在对应于存储在所述第一存储单元中的所存储第一位的逻辑状态的选定一条列线上接收第一电流，所述列复用器在对应于存储在所述第二存储单元中的互补存储位的逻辑状态的选定另一条列线上接收第二电流。
在该方法中，提供所述列复用器进一步包括：提供被耦合以在对应的列线上接收所述第一电流和所述第二电流的比较器，并且输出对应于存储数据位的数据位。
在该方法中，提供所述非易失性存储单元的阵列进一步包括：在所述半导体衬底上提供均具有侧壁存储区的MOS晶体管。
在该方法中，所述侧壁存储区进一步包括位于形成位单元的所述侧壁存储区中的氮化物电荷捕捉区。
附图说明
为了更完整地理解本发明及其优点，现在将结合附图作进行的以下描述作为参考，其中：
图1示出了在横截面图中的存储单元实施例；
图2示出在横截面中的图1的实施例并且示出编程操作；
图3示出存储单元实施例的电路示意图；
图4示出存储单元阵列实施例的电路示意图；
图5示出存储单元阵列实施例的编程操作的电路示意图；
图6示出存储单元阵列实施例的读取操作的电路示意图；
图7示出存储单元阵列实施例的擦除操作的电路示意图；
图8示出用于存储单元阵列实施例的可选布置的电路示意图；
图9示出方法实施例的流程图；以及
图10示出集成电路实施例的平面图。
图、示意图和附图是示例性的并且不用于进行限定，但是本发明的实施例的实例被简化用于说明目的，并且不按比例绘制。
具体实施方式
以下详细地论述本优选实施例的制造和使用。然而，应该理解，本发明提供许多可以各种具体环境中实现的可应用发明思想。所论述的特定实例仅示出制造和使用本实施例的特定方式，并且没有限定实施例或所附权利要求的范围。
图1示出典型MOS晶体管型硅-氧化物-氮化物-氧化物-硅(SONOS)单元11的横截面图作为非限制性实例。在该实例中，单元11使用侧壁存储区。在形成在半导体衬底20上方的栅极介电层15上方形成栅电极13。半导体衬底可以由体硅、砷化镓、锗、硅锗或用于集成电路的其他半导体材料形成。在衬底20中的沟道区19的任一侧上示出源极/漏极区17。源极/漏极区17通常通过掺杂材料的离子注入形成并且可以通过使用热扩散进一步形成。可以使用栅极结构或栅极结构上的隔离结构自对准这些源极/漏极区17。伪隔离件可以用于对准注入。在栅电极13和栅极介电层15的任一侧上，侧壁可以由第一介电层23、第二介电层25、以及最终介电层27形成。这些层通常由不同介电材料形成，以允许选择性蚀刻工艺使材料成型。在一个实例中，第一介电层23可以是诸如SiO2的氧化物，其可以被形成为TEOS、SOG或其他。然后，形成诸如氮化硅25的氮化物层。这可以通过CVD工艺形成。形成最终氮化物层27以完成现在是ONO层的侧壁。如已知的，由氧化物包围的氮化物层(O-N-O)可以用作电荷捕捉层，并且可以存储电荷。从而，单元11中的MOS晶体管的侧壁可以存储改变单元11的操作的电荷，并且该存储的电荷可以对应于数据位。因为源极和漏极区在物理上对称，所以可以通过源极/漏极和栅极电压操作单元11，从而导致一个源极/漏极区用作“源极”区，以及另一个用作“漏极”区，并且通过反转电压和操作，可以翻转单元，以导致第一源极/漏极区为“漏极”，并且第二源极/漏极区为“源极”；以这种方式，可以在独立操作中编程、读取和擦除两个侧壁存储区。
虽然示出形成为平面MOS晶体管的MOS晶体管存储单元11，但是可以使用其他类型的晶体管存储单元，诸如，finFET晶体管。而且，半导体衬底20可以使用在绝缘体上生长的半导体材料层来实现，诸如，硅外延层或硅锗外延层。因此，可以在衬底上方的垂直层中布置存储单元11。这些布置形成这里所示的平面晶体管实例的可选实施例。
图2示出在编程操作中的图1的存储单元11。图1的参考数字再次用于相同元件。在图2中，示出沟道热电子(CHE)编程，通过在沟道区中引入电子并且将电子存储在图2的单元11的侧壁中示出。在CHE编程中，将低或地电压设置在存储单元晶体管的“源极”上。将编程电压设置在栅极上，例如，这可以是相对高电压，诸如7伏。电压设置在从源极吸引电子的“漏极”区上。在一个实例中，该电压可以约为3.5伏，但是可以使用较高和较低电压。当电子穿过沟道时，栅极和漏极上的电势足够强以导致一些电子(被称为“热”电子)“跳过”薄氧化物层23进入邻近漏极区的侧壁存储区的氮化物层25中。这些沟道热电子被捕捉并且改变存储单元11的阈值电压(Vt)。通过增加阈值电压Vt，对在侧壁区中形成的位单元在“断开”状态下进行编程用于设置在栅极上的给定读取电压。可以将该编程状态视为是逻辑“0”状态。(可选地，可以视为逻辑“1”状态)。因为当从栅极处的字线(未示出，但是以下描述)接收中间电平读取电压Vg时不产生具有较高Vt的单元，所以单元存储对应于逻辑“0”的位。
如上所述，通过反转“源极”和“漏极”电压，可以操作单元11，以将电荷存储在两个侧壁上的位单元中。在该情况下，每个存储单元11都可以在两个位单元中存储两位。然而，在实际应用中，减小了来自传统“每单元两位”存储器阵列的位读取的可靠性。
与先前方法相反，在本申请的实施例中，通过存储真实数据位(true databit)以及互补数据位来增加可靠性。而且，在实施例中，在写入操作期间同时对真实数据位和互补数据位进行编程，并且将真实数据位和互补数据位存储在两个不同存储单元的侧壁位单元中。在一个示例性实施例中，写入操作开始于擦除操作。用于要存储的每位，即，通过用于真实和互补存储节点的低阈值电压擦除选定单元进入擦除状态。编程操作完成写入操作。在该操作中，对两个存储节点中的一个进行编程，以具有高阈值电压，而其他存储节点保持在擦除状态(具有低阈值电压)。通过进行存储的数据来确定进行编程的节点，即，真实数据是“0”还是“1”逻辑值。注意，被用于表示所存储的逻辑“0”或逻辑“1”的高或低阈值电压节点的选择在某种程度上是任意的，并且在可选实施例中，可以在没有困难的情况下反转选择用于逻辑电平的阈值电压。可以添加反相器电路，以提供需要用于给定逻辑值的电压电平。以这种方式，两个存储位还可以同时被读取并且简单地进行比较，以提供“自参考”读取操作。即，读取操作不需要额定参考电压或参考电流。
从存储密度的观点看，在实施例中，每位和互补位存储在“1/2T”单元中，使得每个存储的数据都仅需要用于存储的“1T”单元。然后，每个单元的剩余一半可用于存储另一位或其互补位。通过可靠操作获得“1T”密度的高密度存储。在电学上，在读取操作期间读取两个单元，所以从电学观点看，存储是“每位两个单元”；从而增加可靠性和性能。
为了擦除存储单元11，可以使用能带间热空穴(BTBHH)注入。通过在栅极上提供低或甚至负电压，并且在漏极区处提供高电压，空穴可以注入到侧壁存储区的位单元中。然后，这些空穴与任何被捕捉电子形成电子-空穴对，因此擦除任何存储的电荷。该擦除操作将单元的阈值电压Vt降低回到其擦除状态；并且当读取电压设置在栅极上时，存储单元11中的晶体管将“导通”并且从漏极至源极导电，并且电流流过。这对应于逻辑“1”状态。单元可以基于阵列或宽行被擦除。与在FLASH型存储器件中进行的擦除相同，可以进行一次擦除多个单元用于较高布局密度(需要较少连接)并且增加布局密度，和简化行线和列线解码和布线电路。存在多种选择，诸如通过行、通过列、通过子阵列等擦除，从而形成可选实施例。
图3示出了在晶体管M1的侧壁区中具有两个位单元存储区BC0和BC1的侧壁存储单元31的示意图。该侧壁存储单元示出以上图1和图2中的存储单元11的示意性连接。字线WL耦合至存储单元31的栅极端子。标记为SL/BL0的选择或位线耦合至晶体管M1的BC0侧上的源极/漏极端子。标记为SL/BL1的第二选择或位线耦合至BC1侧上的晶体管M1的源极/漏极端子。通过以适当方式操作SL/BL线SL/BL0和SL/BL1，可以对侧壁存储单元BC0和BC1进行编程、读取和擦除。通过将合适电压设置在栅极和SL/BL线上，可以通过确定是否对位单元BC0或BC1进行编程来“读取”侧壁存储器BC0或BC1。
可以通过将中间电平栅极电压设置在字线WL上，将合适地或低电压设置在对应“源极”(根据正读取哪个位单元选择的源极/漏极区)上并且将额定位线电压设置在“漏极”(不是用于特定操作的“源极”的选定源极/漏极区是“漏极”)上来实施读取操作。在一个实例中，如果从漏极到源极的电流Id在读取操作期间流动，则没有对选定位单元进行编程(低Vt)，并且存储逻辑“1”。例如，如果在读取操作期间，漏极到源极电流不流动，则对特定位单元进行编程(高Vt)，并且存储逻辑“0”。在这些实例中，位单元被“截止”。
图4示出布置为行和列的上述存储单元31的阵列41的布局图。在该非限制性实例中，每行都具有在从0到n-1列中的多个单元“n”，并且类似地，每列都具有在行中的多个单元“n”。每个存储单元31都具有两个位单元并且从而可以存储两位数据。在实施例中，存储单元在一个侧壁存储位单元上存储位，并且在另一个侧壁存储位单元上存储不同位，但是来自一个编程循环的真实和互补数据位被存储在两个不同存储单元的侧壁存储位单元中。如以下将进一步描述的，当读取数据位时，从侧壁存储单元访问这两个互补存储位。
在图4所示，列被任意标记为SL/BL0...SL/BLn-1。用于所示标记的原因在于，在一些操作中，列线接收“选择”电压，例如，用于源极或漏极端子的电压SL。在其他操作中，列线在例如读取中接收数据电压，用于线BL或BL_的标准位线电压Vb。位线用于将数据传送至单元并且从单元接收数据。由于单元31中的每个都具有两个存储区，所以在两个侧壁区中的每个中，可以在功能上反转位线和选择线以存储两个位单元中的第一个并且然后存取另一个，一个位单元位于每个存储单元31的侧壁存储区的每个中。
图5示出编程操作或“写入”循环中的图4的阵列41。将要写入的数据作为真实和互补数据分别提供给输入缓冲器45和43。列多路选择器51通过在解码器中接收的列地址位(未示出)将用于将在循环中使用的位单元的列地址进行解码。在该实例中，选择位单元47和49以将互补数据位存储在存储器存储单元57和59的一半中。高电压“HV”设置在用于编程操作的两个存储单元57、59之间公用的一条列线上。该列线在图5中被标记为“SL”。SL线耦合至用于对每个存储单元57和59编程的“漏极”。这些存储单元还位于相同行上，并且被标记为“Vpwl(HV)”的高编程字线电压设置在耦合至存储单元57和59的栅极的字线上。以这种方式，选择用于操作的两个存储单元57和59。
写入两条位线，一个为逻辑“1”(未编程)并且一个为逻辑“0”(被编程)。两个位单元47、49中的哪一个被编程为逻辑“0”(例如，高Vt)和哪一个被编程为逻辑“1”(低Vt)取决于正被写入的特定数据。在该实例中，标记为“Data”的输入数据通过缓冲器45耦合至标记为“BL”的选定列线和存储单元59中的位单元49。如果数据是逻辑“1”，则数据缓冲器45在位线BL上输出逻辑高位线电压“Vbp”，并且相应列线接收高电压“HV”。在该情况下，在存储单元59中的晶体管的“源极”和“漏极”上存在高电压HV，并且不存在电势差，所以没有电流在沟道中流动。在该情况下，不进行编程。从而，位单元49存储逻辑“1”，对应于数据位的逻辑值“1”。
相比之下，在相同实例中，数据缓冲器43接收逻辑值Data_，其在该实例中对应于逻辑“0”，并且输出例如0V的低电压信号。标记为“BL_”的相应列线耦合至存储单元57，然后，存储单元接收低电压“LV”。该列线耦合至存储单元57的源极。从而，存储单元57中的晶体管在“源极”处具有低电压，在栅极上具有高电压HV，并且在“漏极”上具有高电压HV，从而沟道热电子从源极流到漏极，并且对位单元47进行编程。位单元47被编程，并且位单元47存储逻辑“0”。
在图5中，还使用括号中所示的电压示出相反数据写入实例，示出Data是逻辑“0”和Data_是逻辑“1”的编程循环。在这种情况下，位单元49通过写入操作进行编程，并且位单元47通过写入操作保持未被编程。
注意，可以修改图5所示的特定列线连接，并且这些修改可以形成附加可选实施例。例如，单条“选择”线的使用是用于操作阵列41的一种方法，但是在其他方法中，不同方案可以使用多条“选择”线用于编程循环。以这种方式，具有在物理上不相邻的位单元的存储单元可以用于存储两位。例如，使用不同子阵列中的单元，代替邻近和位于相同物理区域中的单元。实施例的使用包括将真实和互补位存储在两个不同存储单元的位单元存储区中，每个单元都能够将两位存储在两个位单元存储区中。在本文中描述的实例示出可以是使用布置并且连接至存储单元的方式，但是没有读取这些示意性实例以限制所附权利要求的实施例或范围。
在图5中所示的编程操作期间，注意，“选择”功能通过在存储单元57和59之间共享的列线实施。这些单元在相同行中被布置成相互邻近，使得当编程字线电压“Vpwl”将高电压设置在两个存储单元57和59的栅极端子上时，选择单元行，剩余行具有处于“0”伏的字线并且不被选择。然后，公共列线上的高电压HV“选择”用于编程的存储单元57和59。其他列设置为额定电压(Vbp)，所以用于那些器件的源极区和漏极区使得那些位单元不受影响。用于对存储单元57和59编程的有效列线上的电压对应于上述Data、Data_输入的逻辑状态，并且这些列线用作用于这种操作的“bit”和“bit_”线。
图6示出用于以上关于图5描述的位单元的读取循环。在图6中，阵列41具有上述多个存储器存储单元31，每个存储单元都具有两个位单元用于在SONOS单元的侧壁上的存储。如图5中所示，位单元47和49通过对应于被接收用于写入的数据的逻辑值的位和互补位编程。
在图6中，通过被标记为“SL”的设置在两个存储单元57和59之间的列中的公共“源极”线上的0V的选择线电压来选择包括位单元47、49的存储单元57和59。响应于对列地址字段进行解码(未示出)，通过列多路选择器51从阵列41中的列中选择该列线SL。标记为“Vrwl”的读取字线电压被设置在耦合至包括存储单元57和59的单元的行的公共字线上。该读取电压Vrwl可以根据所使用的半导体工艺从电压范围内进行选择，但是被选择为大于“低Vt”电压并且小于“高Vt”电压。选择读取字线电压，使得具有存储逻辑“1”的位单元(未编程)的存储单元导通，而具有存储逻辑“0”(被编程)的位单元的存储单元不导通。可以根据工艺节点，和在器件中使用的逻辑电平电压使用来自1至5伏的电压。
当字线将读取电压Vrwl设置在包括存储单元57和59的行中的存储单元的栅极上时，用于耦合至标记为BL和BL_的列线的存储单元57和59的“漏极”节点还设置在额定位线电压Vb处，其还可以是在1至5V之间的逻辑高电压。当存储逻辑“1”的未编程位单元(根据所存储的数据值，其是47或49)响应于读取电压Vrwl导通时，可能稍微影响该电压。这通过紧接如图所示的电压Vb的“～”符号指示。电流流经未编程位单元的晶体管中(Ids电流)，并且从而在相应位线BL或BL_上的电压Vb稍微改变。更重要的是，电流仅在两个存储单元57和59中的一个中流动。通过在比较器58处比较位线电流，可以容易地确定数据输出值“0”或“1”。在该对位线B1、BL_上使用两个互补数据位提供“自参考”数据，所以不需要参考电压或参考电流。从而，在简单电路中可靠地实现比较。数据输出缓冲器58在读取操作之后驱动输出数据。
图7示出用于阵列41中的位单元的擦除操作的一个实施例。再次，阵列41具有布置为如以上图4、图5和图6所示的行和列的多个存储单元31。在擦除操作中，使用能带间热空穴(BTBHH)注入方法。将高电压HV设置在列线上。用于擦除的选定字线(这里标记为WL)在字线上接收诸如0V的低电压。沿着该选定行的单元被标记为61。相对于漏极区中的高电压吸引热空穴，并且将在侧壁区中形成电子-空穴对，擦除所存储的电荷并且使位单元47和49恢复到擦除状态。
图8示出使用多个阵列中的单元以存储真实和互补数据位的可选实施例。在图8中，可以如上所述提供阵列41。该阵列可以将真实数据位存储在存储单元中的多个位单元中，如上所述，每个存储单元在侧壁存储区中都具有两个位单元。阵列41′是以与阵列41相同的方式形成的对称阵列，并且将互补数据位存储在存储单元的多个位单元中，每个存储单元在侧壁存储区中都具有两个位单元。在图8中，示出读取操作。读取电压Vrwl被设置在阵列41和41′的每个中的字线WL和WL′上。用于每个阵列中的列的列选择线SL和SL′设置在诸如“0”伏的低电压处，使得在每个阵列41和41′中分别选择字线WL和WL′与选择线SL和SL′的交叉点处的存储单元。读取位单元47，该位单元包含在标记为BL的列线上输出的真实数据，并且读取互补位单元47′，并且在列线BL_上输出互补数据。比较来自两个单元的电流，以确定用于输出的数据值Data Out。如上所述，基于对应于逻辑“0”或逻辑“1”的位单元中的存储数据，选定的两个互补存储单元中的仅一个具有流动的漏极电流。
其他布置是可能的。字线可以分段为子阵列部分，并且列可以以不同形式布置，其形成可选实施例。折叠和对角列和行线是可选的。实施例将真实和互补数据位存储在一对存储单元的1/2中，使得存储数据位，通过使用在每个存储单元中可用的两个位单元之一来实现“1T”存储密度。对两个位单元进行编程，并且读取两个位单元以提供非常稳定的性能。
图9示出方法实施例的流程图。在图9中，在步骤71中，接收用于在非易失性存储器阵列中存储的数据位。在步骤73中，将数据位的真实和互补形式输入到用作位线的列线，每条位线都耦合至单元列的源极/漏极端子。在步骤75中，通过将行线编程电压设置在耦合至单元行的字线上选择行单元。选择在有效行线和列线的交叉点处的两个存储单元中的每个。在步骤77中，选择线电压被设置在耦合至选定存储单元的相对源极/漏极端子的列线上。以这种方式，在一对位单元中，选择一对存储单元内的两个位单元中的每个位单元。在步骤79中，根据数据逻辑状态对位单元中的一个进行编程，并且另一个位单元保持未被编程。
在步骤81中，通过选择两个存储单元内的两个位单元并且将读取字线电压设置在耦合至每个存储单元的行线上实施读取。选择电压设置在耦合至两个存储单元中的每个的一条列线上，并且位线和互补位线耦合至耦合至两个存储单元中的每个的另一列。真实和互补数据被输出在位线上并且进行比较。比较输出对应于所存储的数据的数据值。
图10示出包括如上耦合以形成电路的逻辑电路部分85和非易失性存储器阵列41的集成电路87的框图。例如，逻辑电路85可以是微处理器、诸如ARM内核的RISC内核、诸如数字信号处理器(DSP)的功能电路、模拟数字转换器等。在一个实例中，集成电路87可以包括耦合至例如用于数据或程序存储的非易失性存储器的处理器或微处理器。因此存储单元的实施例可以在逻辑半导体工艺中形成而没有任何附加步骤或增加掩模，所以非易失性存储器41可以嵌入有逻辑电路85，以在先进逻辑工艺中提供高集成电路。
在一个实施例中，装置包括形成在半导体衬底的一部分中的非易失性存储单元的阵列，包括：第一存储单元，具有每个都用于存储对应于数据位的被捕捉电荷的第一位单元和第二位单元；具有每个都用于存储对应于数据位的捕捉电荷的第三位单元和第四位单元；字线，被耦合以将电压提供给第一存储单元和第二存储单元的栅极端子；以及列复用器，耦合至多条列线，列线中的选定一条耦合至第一存储单元和第二存储单元的第一源极/漏极端子并且耦合至第一存储单元和第二存储单元的第二源极/漏极端子，列复用器被耦合以接收用于在非易失性存储单元中的存储的数据和互补数据，列复用器将电压耦合至连接至对应于数据的第一存储单元的列线中的一条，并且将电压耦合至连接至对应于互补数据的第二存储单元的列线中的一条。
在另一个实施例中，在以上装置中，第一存储单元和第二存储单元中的每个都包括MOS晶体管。在又一个实施例中，在以上装置中，第一位单元、第二位单元、第三位单元和第四位单元包括MOS晶体管的侧壁存储单元。在又一个实施例中，以上装置的第一位单元和第二位单元包括第一MOS晶体管的侧壁存储区，并且第三位单元和第四位单元包括第二MOS晶体管的侧壁存储区。在又一个实施例中，侧壁存储单元包括氮化物层。在又一个实施例中，侧壁存储单元包括氧化物-氮化物-氧化物层。
在以上装置的又一个实施例中，列复用器将选择线电压提供给由第一存储单元和第二存储单元共享的列线。在又一个实施例中，存储单元的阵列包括布置为行和列并且沿着行耦合至字线以及沿着列耦合至列线的多个存储单元。在又一个实施例中，半导体衬底进一步包括逻辑电路。在另一个可选实施例中，在以上实施例中，逻辑电路耦合至存储单元的阵列。
在方法实施例中，方法包括：在半导体衬底上形成非易失性存储单元的阵列，非易失性存储单元的阵列沿着字线布置为行并且沿着列线布置为列，每个非易失性存储单元都具有耦合至字线中的一条的栅极端子，耦合至列线中的一条的第一源极/漏极端子，并且耦合至列线中的另一条的第二源极/漏极端子，以及每个非易失性存储单元都具有形成用于存储位的第一位单元和第二位单元的第一侧壁存储区和第二侧壁存储区；提供耦合至列线的列复用器，列复用器在对应于数据输入的逻辑状态的选定一条列线上提供第一电压，在对应于互补数据输入的逻辑状态的另一条选定列线上提供第二电压，并且在列线中的第三条列线上提供编程选择电压，至少第一非易失性存储单元和第二非易失性存储单元中的每个在第一源极/漏极端子处耦合至编程选择电压，第一存储单元在第一存储单元的第二源极/漏极端子处接收第一电压，并且第二存储单元在第二存储单元的第二源极/漏极端子处接收第二电压；以及在耦合至第一非易失性存储单元和第二非易失性存储单元的选定行的字线上提供编程电压；其中，第一存储单元接收在字线上的编程电压并且存储对应于第一位单元中的数据的逻辑状态的电荷，并且第二存储单元接收在字线上的编程电压并且存储对应于第二位单元中的互补数据的逻辑状态的电荷。
在又一个实施例中，在以上方法中，存储电荷包括通过沟道热电子编程存储电荷。在又一个实施例中，在以上方法中，形成非易失性存储单元的阵列进一步包括：在半导体衬底上形成每个均具有侧壁存储区的MOS晶体管。在又一个实施例中，在以上方法中，形成MOS晶体管进一步包括：在MOS晶体管的侧壁中形成氮化物电荷捕捉区。在又一个实施例中，在以上方法中，形成MOS晶体管进一步包括：在MOS晶体管的侧壁中形成氧化物-氮化物-氧化物电荷捕捉区。在又一个实施例中，以上方法包括：在选定行的字线上提供低电压，并且在耦合至第一存储单元和第二存储单元的每条列线上提供高电压，其中，第一存储单元和第二存储单元的位单元通过热空穴注入擦除。
在另一个实施例中，方法包括：在半导体衬底上形成沿着字线布置为行并且沿着列线布置为列的非易失性存储单元的阵列，非易失性存储单元中的每个都具有耦合至字线中的一条的栅极端子、耦合至列线中的一条的第一源极/漏极端子、以及耦合至列线中的另一条的第二源极/漏极端子，每个非易失性存储单元都具有形成用于存储位的第一位单元和第二位单元的第一侧壁存储区和第二侧壁存储区；在包括第一存储单元和第二存储单元的存储单元的选定行的字线上提供读取电压，并且在耦合至第一存储单元和第二存储单元的一条或多条列线上提供选择电压；以及提供耦合至列线的列复用器，列复用器在对应于在第一存储单元中存储的第一位的逻辑状态的列线中的选定一条上接收第一电流，列复用器在对应于存储在第二存储单元中的互补存储位的逻辑状态的另一条选定列线中的一条上接收第二电流。在又一个实施例中，方法包括：提供被耦合以在各条列线上接收第一和第二电流的比较器，并且输出对应于存储数据位的数据位。在又一个实施例中，方法进一步包括：在每个都具有侧壁存储区的半导体衬底上提供MOS晶体管。在另一个方法实施例中，提供侧壁存储区包括在形成位单元的侧壁存储区中的氮化物电荷捕捉区。
虽然已经详细地描述了本发明的典型实施例及其优点，但是应该理解，可以在不脱离如所附权利要求限定的本发明的精神和范围的情况下，在本文中作出多种改变、替换和更改。例如，本领域技术人员应该容易地理解，在保持在本发明的范围内的同时，方法可以改变。
而且，本申请的范围不旨在限于说明书中描述的方法和步骤的特定实施例。由于本领域技术人员根据本发明的本公开内容可以很容易地理解，目前存在的或者今后开发的执行与这里所述的相应实施例基本相同的功能或者完成与这里所述的相应实施例基本相同的结果的工艺或步骤可以根据本发明被利用。从而，所附权利要求旨在包括这种工艺或步骤的范围内。

Claims (10)

1.一种存储装置，包括：
非易失性存储单元的阵列，形成在半导体衬底的一部分中，包括：
第一存储单元，具有均用于存储对应于数据位的被捕捉电荷的第一位单元和第二位单元；
第二存储单元，具有均用于存储对应于数据位的被捕捉电荷的第三位单元和第四位单元；其中，所述第一存储单元包括第一MOS晶体管，所述第二存储单元包括第二MOS晶体管，所述第一位单元和所述第二位单元包括邻接所述第一MOS晶体管的第一栅极侧壁的第一侧壁存储单元，所述第三位单元和所述第四位单元包括邻接第二MOS晶体管的第二栅极侧壁的第二侧壁存储单元，所述第一侧壁存储单元包括邻接所述第一栅极侧壁的第一氧化物-氮化物-氧化物层，所述第一氧化物-氮化物-氧化物层包括从所述第一栅极的一个侧壁经所述第一栅极的顶面延伸跨越到相反侧壁上的连续层；所述第二侧壁存储单元包括邻接所述第二栅极侧壁的第二氧化物-氮化物-氧化物层，所述第二氧化物-氮化物-氧化物层包括从所述第二栅极的一个侧壁经所述第二栅极的顶面延伸跨越到相反侧壁上的连续层；
字线，被耦合以将电压提供给所述第一存储单元和所述第二存储单元的栅极端；以及
列复用器，耦合至多条列线，所选择的列线耦合至所述第一存储单元和所述第二存储单元的第一源极/漏极端以及耦合至所述第一存储单元和所述第二存储单元的第二源极/漏极端，所述列复用器被耦合以接收用于存储在所述非易失性存储单元中的数据和互补数据，所述列复用器将电压耦合至与对应于所述数据的所述第一存储单元连接的一条列线并且将电压耦合至与对应于所述互补数据的所述第二存储单元连接的一条列线。
2.根据权利要求1所述的装置，其中，所述列复用器将选择线电压提供给由所述第一位单元和所述第二存储单元共享的列线。
3.根据权利要求1所述的装置，其中，存储单元的阵列包括多个存储单元，所述多个存储单元被布置为行和列，并且沿着行耦合至字线以及沿着列耦合至所述列线。
4.根据权利要求1所述的装置，其中，所述半导体衬底进一步包括逻辑电路。
5.根据权利要求4所述的装置，其中，所述逻辑电路耦合至存储单元的阵列。
6.一种存储方法，包括：
在半导体衬底上形成非易失性存储单元的阵列，所述非易失性存储单元的阵列沿着字线布置为行并且沿着列线布置为列，每个非易失性存储单元都具有耦合至所述字线中的一条的栅极端、耦合至所述列线中的一条的第一源极/漏极端以及耦合至所述列线中的另一条的第二源极/漏极端，并且所述非易失性存储单元中的每一个都具有形成用于存储位的第一位单元和第二位单元的第一侧壁存储区和第二侧壁存储区；形成所述非易失性存储单元的阵列进一步包括在所述半导体衬底上形成均具有侧壁存储区的MOS晶体管，形成所述MOS晶体管进一步包括在所述MOS晶体管的侧壁形成氧化物-氮化物-氧化物层，所述氧化物-氮化物-氧化物层包括从所述MOS晶体管的栅极的一个侧壁经所述MOS晶体管的栅极的顶面延伸跨越到相反侧壁上的连续层；
提供耦合至所述列线的列复用器，所述列复用器在对应于数据输入的逻辑状态的所述列线中的选定一条上提供第一电压，在对应于互补数据输入的逻辑状态的所述列线中的选定另一条上提供第二电压，并且在所述列线中的第三条上提供编程选择电压，至少第一非易失性存储单元和第二非易失性存储单元中的每个都耦合至在所述第一源极/漏极端处的所述编程选择电压，第一存储单元在所述第一存储单元的所述第二源极/漏极端处接收所述第一电压，并且第二存储单元在所述第二存储单元的所述第二源极/漏极端处接收所述第二电压；以及
在耦合至所述第一非易失性存储单元和所述第二非易失性存储单元的选定行的字线上提供编程电压；
其中，所述第一存储单元接收所述字线上的所述编程电压并在第一位单元中存储对应于所述数据的所述逻辑状态的电荷，并且所述第二存储单元接收所述字线上所述编程电压并在第二位单元中存储对应于所述互补数据的所述逻辑状态的电荷。
7.根据权利要求6所述的方法，其中，存储电荷包括：通过沟道热电子编程存储电荷。
8.根据权利要求6所述的方法，进一步包括：
在选定行的字线上提供低电压并且在耦合至所述第一存储单元和所述第二存储单元的每条列线上提供高电压，其中，通过热空穴注入擦除所述第一存储单元和所述第二存储单元的位单元。
9.一种存储方法，包括：
在半导体衬底上形成沿着字线布置为行且沿着列线布置为列的非易失性存储单元的阵列，所述非易失性存储单元中的每一个都具有耦合至所述字线中的一条的栅极端、耦合至所述列线中的一条的第一源极/漏极端以及耦合至所述列线中的另一条的第二源极/漏极端，所述非易失性存储单元中的每一个都具有形成用于存储位的第一位单元和第二位单元的第一侧壁存储区和第二侧壁存储区；形成所述非易失性存储单元的阵列进一步包括在所述半导体衬底上形成均具有侧壁存储区的MOS晶体管，形成所述MOS晶体管进一步包括在所述MOS晶体管的侧壁形成氧化物-氮化物-氧化物层，所述氧化物-氮化物-氧化物层包括从所述MOS晶体管的栅极的一个侧壁经所述MOS晶体管的栅极的顶面延伸跨越到相反侧壁上的连续层；
在包括第一存储单元和第二存储单元的选定存储单元行的字线上提供读取电压，并且在耦合至所述第一存储单元和所述第二存储单元的一条或多条列线上提供选择电压；以及
提供耦合至所述列线的列复用器，所述列复用器在对应于存储在所述第一存储单元中的所存储第一位的逻辑状态的选定一条列线上接收第一电流，所述列复用器在对应于存储在所述第二存储单元中的互补存储位的逻辑状态的选定另一条列线上接收第二电流。
10.根据权利要求9所述的方法，其中，提供所述列复用器进一步包括：提供被耦合以在对应的列线上接收所述第一电流和所述第二电流的比较器，并且输出对应于存储数据位的数据位。
CN201310019946.8A 2012-04-30 2013-01-18 用于非易失性存储单元的方法和装置 Active CN103377700B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/460,487 2012-04-30
US13/460,487 US9390799B2 (en) 2012-04-30 2012-04-30 Non-volatile memory cell devices and methods, having a storage cell with two sidewall bit cells

Publications (2)

Publication Number Publication Date
CN103377700A CN103377700A (zh) 2013-10-30
CN103377700B true CN103377700B (zh) 2017-07-04

Family

ID=49462711

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310019946.8A Active CN103377700B (zh) 2012-04-30 2013-01-18 用于非易失性存储单元的方法和装置

Country Status (2)

Country Link
US (1) US9390799B2 (zh)
CN (1) CN103377700B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9355739B2 (en) * 2013-11-20 2016-05-31 Globalfoundries Inc. Bitline circuits for embedded charge trap multi-time-programmable-read-only-memory
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
CN107516544A (zh) * 2017-09-13 2017-12-26 上海华力微电子有限公司 一种嵌入式非易失存储器及其电流比较读出电路
US10283190B1 (en) * 2017-12-18 2019-05-07 Qualcomm Incorporated Transpose non-volatile (NV) memory (NVM) bit cells and related data arrays configured for row and column, transpose access operations
US11232838B2 (en) * 2020-01-24 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric FET-based content addressable memory

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07120720B2 (ja) * 1987-12-17 1995-12-20 三菱電機株式会社 不揮発性半導体記憶装置
US5615159A (en) * 1995-11-28 1997-03-25 Micron Quantum Devices, Inc. Memory system with non-volatile data storage unit and method of initializing same
US5760435A (en) * 1996-04-22 1998-06-02 Chartered Semiconductor Manufacturing, Ltd. Use of spacers as floating gates in EEPROM with doubled storage efficiency
US5949711A (en) * 1996-09-26 1999-09-07 Waferscale Integration, Inc. Dual bit memory cell
US5714412A (en) * 1996-12-02 1998-02-03 Taiwan Semiconductor Manufacturing Company, Ltd Multi-level, split-gate, flash memory cell and method of manufacture thereof
US6490200B2 (en) * 2000-03-27 2002-12-03 Sandisk Corporation Non-volatile memory with improved sensing and method therefor
US6339540B1 (en) * 2000-12-05 2002-01-15 Tower Semiconductor Ltd. Content-addressable memory for virtual ground flash architectures
US6620683B1 (en) * 2001-12-04 2003-09-16 Taiwan Semiconductor Manufacturing Company Twin-bit memory cell having shared word lines and shared bit-line contacts for electrically erasable and programmable read-only memory (EEPROM) and method of manufacturing the same
JP2004221546A (ja) * 2002-12-27 2004-08-05 Sharp Corp 半導体記憶装置及び携帯電子機器
US7129539B2 (en) * 2003-05-15 2006-10-31 Sharp Kabushiki Kaisha Semiconductor storage device and manufacturing method therefor, semiconductor device, portable electronic equipment and IC card
JP2004348809A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置及び携帯電子機器
US6847548B2 (en) * 2003-06-20 2005-01-25 Freescale Semiconductor, Inc. Memory with multiple state cells and sensing method
CN101147201B (zh) * 2005-03-28 2010-07-28 富士通微电子株式会社 非易失性半导体存储器及其读出方法、以及微处理器
US7180779B2 (en) * 2005-07-11 2007-02-20 Atmel Corporation Memory architecture with enhanced over-erase tolerant control gate scheme
JP4338692B2 (ja) * 2005-10-04 2009-10-07 シャープ株式会社 半導体記憶装置および電子機器
US7808818B2 (en) * 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
JP5311784B2 (ja) * 2006-10-11 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置
JP5754761B2 (ja) * 2008-07-22 2015-07-29 ラピスセミコンダクタ株式会社 不揮発性半導体メモリおよび不揮発性半導体メモリのデータ書込み方法
WO2010024883A1 (en) * 2008-08-25 2010-03-04 Halo Lsi, Inc Complementary reference method for high reliability trap-type non-volatile memory

Also Published As

Publication number Publication date
US9390799B2 (en) 2016-07-12
CN103377700A (zh) 2013-10-30
US20130286729A1 (en) 2013-10-31

Similar Documents

Publication Publication Date Title
US6826080B2 (en) Virtual ground nonvolatile semiconductor memory array architecture and integrated circuit structure therefor
US6731544B2 (en) Method and apparatus for multiple byte or page mode programming of a flash memory array
US9224743B2 (en) Nonvolatile memory device
US7450418B2 (en) Non-volatile memory and operating method thereof
CN103377700B (zh) 用于非易失性存储单元的方法和装置
CN204991153U (zh) 存储器单元和非易失性存储器
CN204966056U (zh) 非易失性存储器以及在半导体芯片上的集成电路
US20020167843A1 (en) Method and apparatus for multiple byte or page mode programming and reading of a flash memory array
CN109841629A (zh) 每位多单元的非易失性存储器单元
US6914825B2 (en) Semiconductor memory device having improved data retention
JP2009267185A (ja) 不揮発性半導体記憶装置
CN103681682B (zh) 双晶体管非易失性存储器单元及相关的编程和读取方法
US20150221371A1 (en) Embedded non-volatile memory with single polysilicon layer memory cells programmable through channel hot electrons and erasable through fowler-nordheim tunneling
US7813180B2 (en) Non-volatile memory devices and methods of operating the same
JP2006512776A (ja) 直列接続されたトランジスタ列を組込んだプログラマブルメモリアレイ構造およびこの構造を製造して作動させるための方法
JP2018064083A (ja) フィールドサブビットラインｎｏｒフラッシュアレイ
US7061805B2 (en) P-channel NAND flash memory and operating method thereof
US7136306B2 (en) Single bit nonvolatile memory cell and methods for programming and erasing thereof
US6914819B2 (en) Non-volatile flash memory
US6597604B2 (en) Flash memory cell array and method for programming and erasing data using the same
US7613042B2 (en) Decoding system capable of reducing sector select area overhead for flash memory
JP2010157728A (ja) 不揮発性メモリ素子及びその駆動方法
US10797063B2 (en) Single-poly nonvolatile memory unit
US20090003060A1 (en) High density NOR flash array architecture
US7339226B2 (en) Dual-level stacked flash memory cell with a MOSFET storage transistor

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant