CN108766893A - 半导体装置及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 84
- 238000011049 filling Methods 0.000 claims abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 6
- 239000010703 silicon Substances 0.000 claims abstract description 6
- 239000004020 conductor Substances 0.000 claims description 114
- 238000005530 etching Methods 0.000 claims description 34
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- 230000005611 electricity Effects 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 239000010410 layer Substances 0.000 description 281
- 239000010949 copper Substances 0.000 description 31
- 230000008569 process Effects 0.000 description 28
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 27
- 229910052802 copper Inorganic materials 0.000 description 27
- 239000013256 coordination polymer Substances 0.000 description 11
- 238000012545 processing Methods 0.000 description 10
- 230000000903 blocking effect Effects 0.000 description 9
- 239000012212 insulator Substances 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 239000004411 aluminium Substances 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000010276 construction Methods 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000036961 partial effect Effects 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910003978 SiClx Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005868 electrolysis reaction Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003472 neutralizing effect Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000005622 photoelectricity Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本公开涉及半导体装置及其制造方法。制造半导体装置的方法包括：提供第一晶片，包括：第一电连接件和第二电连接件、第一电介质层和第二电介质层、第二电介质层中的第一开口以及至少覆盖第二电介质层并填充第一开口的第三电介质层；将第二晶片接合到第一晶片；形成第一硅通孔TSV和第二TSV，第一TSV与第一电连接件的至少一部分重叠，穿过第二晶片和第三电介质层，并暴露出第二电介质层的一部分的表面，第二TSV与第一开口的至少一部分重叠，穿过第二晶片、第三电介质层及其下方的由第一开口暴露的第一电介质层，并暴露出第二电连接件的至少一部分的表面；形成分别填充第一TSV和第二TSV的第一导电插塞和第二导电插塞。
Description
技术领域
本公开涉及半导体领域，具体来说，涉及半导体装置及其制造方法。
背景技术
在制造半导体装置的过程中，在其中形成要耦合到电连接件(例如，焊盘)的导电插塞的关键硅通孔(TSV)的形成工艺中，关键TSV可能会发生偏移，这可能会导致关键TSV内的导电插塞不能耦接到相应的电连接件。此外，在由半导体装置形成的数字电路的输出信号电平转换过程中，有可能会产生很大的冲击电流，即电源噪声。因此，存在对抑制关键TSV的偏移对半导体装置的性能的影响以及减少电源噪声的新的技术的需求。
发明内容
本公开的实施例的目的之一是提供一种新型的半导体装置制造方法及所形成的半导体装置。
根据本公开的一个方面，提供了一种制造半导体装置的方法，包括以下步骤：提供第一晶片，所述第一晶片包括：在第一表面上的第一电连接件和第二电连接件，在所述第一表面上的第一电介质层和所述第一电介质层上的第二电介质层，所述第一电介质层和第二电介质层覆盖所述第一电连接件和第二电连接件，所述第二电介质层具有第一开口，以暴露出与所述第二电连接件的至少一部分重叠的所述第一电介质层的一部分的表面，以及第三电介质层，所述第三电介质层至少覆盖所述第二电介质层并填充所述第一开口；将第二晶片以与所述第三电介质层邻接的方式接合到所述第一晶片，其中所述第二晶片具有面对所述第一晶片的第一表面和与第一表面相对的第二表面；从所述第二晶片的第二表面，形成第一硅通孔TSV，该第一TSV与所述第一电连接件的至少一部分重叠，穿过所述第二晶片和所述第三电介质层，并暴露出所述第二电介质层的一部分的表面，从所述第二晶片的第二表面，形成第二TSV，所述第二TSV与所述第一开口的至少一部分重叠，穿过所述第二晶片、所述第三电介质层及其下方的由所述第一开口暴露的所述第一电介质层，并暴露出所述第二电连接件的至少一部分的表面；形成分别填充所述第一TSV和所述第二TSV的第一导电插塞和第二导电插塞。
根据本公开的另一方面，提供了一种制造半导体装置的方法，所述方法包括以下步骤：提供第一晶片，所述第一晶片包括：在第一表面上的第一电连接件和第二电连接件，在所述第一表面上的第一电介质层和所述第一电介质层上的第二电介质层，所述第一电介质层和第二电介质层覆盖所述第一电连接件和第二电连接件，所述第二电介质层具有第一开口，以暴露出与所述第二电连接件的至少一部分重叠的所述第一电介质层的一部分的表面，以及第三电介质层，所述第三电介质层至少覆盖所述第二电介质层并填充所述第一开口；形成第二开口，所述第二开口与所述第一电连接件的至少一部分重叠，穿过所述第三电介质层，并暴露出所述第二电介质层的一部分的表面，形成第三开口，所述第三开口与所述第一开口的至少一部分重叠，穿过所述第三电介质层及其下方的由所述第一开口暴露的所述第一电介质层，并暴露出所述第二电连接件的至少一部分的表面；形成分别填充所述第二开口和所述第三开口的第一导体和第二导体。
在一个或多个实施例中，所述方法还包括以下步骤：在形成所述第一导体和第二导体之后，将第二晶片以与所述第三电介质层邻接的方式接合到所述第一晶片，其中所述第二晶片具有面对所述第一晶片的第一表面和与第一表面相对的第二表面；从所述第二晶片的第二表面，形成第一穿孔和第二穿孔以分别暴露出所述第一导体的至少一部分和所述第二导体的至少一部分；形成分别填充所述第一穿孔和所述第二穿孔并分别与所述第一导体和所述第二导体电接触的第三导体和第四导体。
在本公开的又一方面，提供了一种半导体装置，所述半导体装置包括第一晶片，所述第一晶片包括：在第一表面上的第一电连接件和第二电连接件，在所述第一表面上的第一电介质层和所述第一电介质层上的第二电介质层，所述第一电介质层和第二电介质层覆盖所述第一电连接件和第二电连接件，以及第三电介质层，所述第三电介质层至少覆盖所述第二电介质层；第一穿通孔，贯穿所述第三电介质层，露出所述第二电介质层的一部分，第一穿通孔与所述第一电连接件的至少一部分重叠；第二穿通孔，贯穿所述第一至第三电介质层，露出所述第二电连接件的至少一部分的表面；以及第一导体和第二导体，所述第一导体和第二导体分别填充在所述第一穿通孔和所述第二穿通孔内，并且其中所述第二导体与所述第二电连接件电接触。
在一个或多个实施例中，所述半导体装置还包括：第二晶片，以与所述第三电介质层邻接的方式接合到所述第一晶片，所述第二晶片具有与所述第一穿通孔和所述第二穿通孔对应的第一穿孔和第二穿孔，以及第三导体和第四导体，分别填充在所述第一穿孔和所述第二穿孔内，以分别与所述第一导体和所述第二导体电接触。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得更为清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1A和图1B分别示出了根据本公开一个或多个示例性实施例的晶片的示意图，其中图1A的左侧是在晶片处理步骤之后的晶片的平面图，并且其右侧是在晶片中形成的芯片区域的放大平面图；并且图1B示出了沿着图1A中的线I-I截取的截面图。
图2是例示根据第一实施例的半导体装置的制造工艺的工艺流程图。
图3A是例示根据第二实施例的半导体装置的制造工艺的工艺流程图。
图3B是例示根据第三实施例的半导体装置的制造工艺的工艺流程图。
图4-图12是示出根据第一实施例的半导体装置的制造工艺的主要工艺步骤的截面图。
图13A-图15是示出根据第二实施例的半导体装置的制造工艺的主要工艺步骤的截面图。
图16-图20是示出根据第三实施例的半导体装置的制造工艺的主要工艺步骤的截面图。
图21示出了根据变形例的半导体装置的主要部分截面图。
注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在一些情况中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，本公开并不限于附图等所公开的位置、尺寸及范围等。
具体实施方式
下面将参照附图来详细描述本公开的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。也就是说，本文中的结构及方法是以示例性的方式示出，来说明本公开中的结构和方法的不同实施例。然而，本领域技术人员将会理解，它们仅仅说明可以用来实施的本公开的示例性方式，而不是穷尽的方式。此外，附图不必按比例绘制，一些特征可能被放大以示出具体组件的细节。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
图1A的左侧是晶片处理步骤之后的晶片的平面图，并且图1A的右侧是形成在晶片中的芯片区域的放大平面图。
如图1A中的左侧所示，在晶片(半导体晶片)SW中形成多个芯片区域CP。也就是说，通过在晶片SW的芯片区域CP中，通过以上提到的晶片处理步骤形成多个元件和布线来形成集成电路。
晶片SW由例如单晶硅(Si)制成，并且例如在平面图中形成为基本上圆形形状。晶片SW的材料不限于单晶硅，而是可以进行各种改变，并且可以使用其它半导体材料，例如碳化硅(SiC)。另外，可以使用在绝缘层之上设置了用于形成元件的半导体层的SOI(绝缘体上硅)衬底等作为晶片SW。通道SR布置在相邻的芯片区域CP之间。通道SR是相邻的芯片区域CP之间的边界区域，并具有预定宽度。
如图1A中的右侧所示，在芯片区域CP中，布置了多个电连接件，例如接合焊盘(在下文中，简称为焊盘)BP。焊盘BP是与各芯片区域CP中的集成电路电耦合的引出电极，并且在芯片区域CP的主表面中沿着芯片区域CP的外周并靠近外周布置。各焊盘BP例如由铝制成，并且例如在平面图中形成为基本上正方形形状。注意，焊盘BP的布置不限于上述的布置，并且焊盘BP可以布置在例如芯片CP的主表面的中心等处。作为使用焊盘BP的一个示例，多个焊盘中的一些焊盘可以是用于信号的焊盘，而多个焊盘中的一些焊盘可以是用于供电的焊盘。用于供电的焊盘包括用于高电位供电的焊盘和用于低于高电位供电的参考电位供电(例如，地(GND)处的0V)的焊盘。
图1B是沿着图1A中的线I-I截取的截面图。如图1B中所示，在芯片区域CP中，通过如上所述的晶片处理步骤，焊盘BP通过位于其下方的多层导电插塞PG和多层布线W电耦合到形成在衬底SUB中的上述集成电路。多个布线层W之间具有将其彼此电隔离的层间绝缘膜IL和衬里膜LF。上述集成电路中例如包括形成在衬底SUB中的多个元件，例如场效应晶体管。然而，元件不限于场效应晶体管，而是包括各种元件，并且例如可以形成诸如双极晶体管和二极管的有源元件以及诸如电容器和电感器的无源元件。在一个示例中，将具有这样的逻辑元件的晶片SW称为逻辑晶片。
在将外部电压直接施加于用于供电的焊盘BP时，在数字电路的输出电平转换过程中，可能会产生很大的冲击电流，即电源噪声。为了减少电源噪声，在用于供电的焊盘BP上形成去耦电容是种有效的方法。然而，在TSV形成去耦电容的金属绝缘体金属(MIM)结构时，关键TSV可能会发生偏移，从而导致要耦接到用于信号的焊盘BP的关键TSV内的导电插塞没有与焊盘BP电接触。
为了减少噪声及关键TSV的失准，本申请人采用自对准结构。自对准结构能够防止关键TSV失准，并且能通过控制TSV不通过用于供电的焊盘BP上的电介质层而形成去耦电容MIM结构。
(第一实施例)
图2是例示根据第一实施例的半导体装置的制造工艺的工艺流程图。图4-图12是示出根据第一实施例的半导体装置的制造工艺的主要工艺步骤的截面图。将根据图2中的步骤并参考图4至图12中的截面图来描述根据第一实施例的半导体装置的制造方法的一个示例。
在第一实施例中，首先，提供第一晶片，所述第一晶片包括：在第一表面上的第一电连接件和第二电连接件，在第一表面上的第一电介质层和第一电介质层上的第二电介质层，第一电介质层和第二电介质层覆盖第一电连接件和第二电连接件，第二电介质层具有第一开口，以暴露出与第二电连接件的至少一部分重叠的第一电介质层的一部分的表面，以及第三电介质层，第三电介质层至少覆盖所述第二电介质层并填充第一开口(图2中的步骤S21)。
在一个示例中，通过图4至图7中所示的步骤来提供第一晶片。如图4中所示，晶片(半导体晶片)400例如是图1中所示的半导体晶片SW。作为示例，在晶片400的第一表面上设有第一电连接件401和第二电连接件402，其中第一电连接件401(以下简称为第一焊盘401)例如是用于供电的焊盘，并且第二电连接件402(以下简称为第二焊盘402)例如是用于信号的焊盘。但是本领域技术人员能够理解，晶片400的第一表面上可以具有多个第一焊盘401和第二焊盘402。此外，可以根据需要对晶片400的第一表面上的多个第一焊盘401和第二焊盘402中的一部分提供第一电介质层、第二电介质层、第三电介质层和第一开口。
第一焊盘401和第二焊盘402例如可以包含铝(Al)，但可以采取：通过在包含铝的膜下布置钛膜/氮化钛膜等而形成的层叠结构；或通过进一步布置氮化钛膜作为上层而形成的层叠结构。另外，也可以在构造焊盘401和402的铝膜中添加少量的铜等。
接下来，如图5所示，通过使用CVD方法等，在晶片400的第一表面上形成第一电介质层403和第二电介质层404。第一电介质层403被配置为相对于第二电介质层404具有蚀刻选择性。例如，在一个示例中，第一电介质层403可以包括氧化物层，并且第二电介质层404可以包括氮化物层。在一个实施例中，第一电介质层403和第二电介质层404例如也可以是在晶片处理步骤之后，设置在晶片SW的表面上用于保护如图1中所示的芯片区域CP的绝缘膜。
接下来，如图6中所示，将第二电介质层404图案化，以在第二电介质层404中形成第一开口406。具体而言，首先，在第二电介质层404上形成抗蚀剂膜，然后通过使用光刻技术，将在与第二焊盘402的至少一部分重叠的区域中的抗蚀剂膜去除，从而形成如图6中所示的抗蚀剂图案405。随后，通过使用抗蚀剂图案405作为掩模来蚀刻暴露的第二电介质层404，从而形成暴露出第一电介质层403的一部分的表面的第一开口406。随后，通过灰化等方法去除抗蚀剂图案405。
随后，如图7中所示，通过CVD等方法，在第二电介质层404上形成第三电介质层407。第三电介质层407覆盖第二电介质层404并且填充第一开口406。第三电介质层407被配置为相对于第二电介质层404具有蚀刻选择性。第三电介质层407可以由与第一电介质层403相同的材料形成。在一个示例中，第三电介质层407例如可以包括氧化物层，并且还起到接合另一晶片的作用。
随后，如图8中所示，将晶片408以与第三电介质层407邻接的方式接合到晶片400(图2中的步骤S22)。晶片408具有面对晶片400的第一表面和与第一表面相对的第二表面。在一个实施例中，晶片408中除了包括逻辑电路之外，还包括感光单元(例如包括光电二极管及其上方的滤色器、微透镜等)和相应的像素电路(例如，放大晶体管、复位晶体管、传送晶体管和选择晶体管等)。因此，在一个示例中，晶片408也被称为像素晶片。
接下来，从晶片408的第二表面，形成第一TSV 409，该第一TSV409与第一焊盘401的至少一部分重叠，穿过晶片408和第三电介质层407，并暴露出第二电介质层404的一部分的表面(图2中的步骤S23)。具体而言，在一个实施例中，通过以下步骤来形成第一TSV 409。
首先，如图9A中所示，在晶片408的第二表面上形成抗蚀剂膜(未示出)，然后通过光刻工艺对抗蚀剂膜进行图案化，以使得图案化的抗蚀剂膜暴露出与第一焊盘401的至少一部分重叠的区域中的晶片408的第二表面。然后，通过蚀刻技术，采用合适的蚀刻条件，贯穿晶片408的厚度去除被图案化的抗蚀剂膜暴露的晶片408。然后，采用对第三电介质层407相对于第二电介质层404具有蚀刻选择性的蚀刻条件(即第三电介质层407的蚀刻速率大于第二电介质层404的蚀刻速率)执行蚀刻工艺。通过该蚀刻工艺，在第一焊盘401的上方，第二电介质层404作为蚀刻停止层，从而形成通过贯穿位于第一焊盘401上方的部分中的晶片408和第三电介质层407而到达第二电介质层404的表面的第一TSV 409。
接下来，从晶片408的第二表面，形成第二TSV，该第二TSV与第一开口407的至少一部分重叠，穿过晶片408、第三电介质层407及其下方的由第一开口406暴露的第一电介质层403，并暴露出第二焊盘402的至少一部分的表面(图2中的步骤S24)。在图9A中所示的示例中，通过以下步骤来形成TSV 410a(第二TSV)。
图案化的抗蚀剂膜(未示出)暴露出与第一开口406的全部重叠的区域中的晶片408的第二表面。然后，通过蚀刻技术，采用合适的蚀刻条件，贯穿晶片408的厚度去除被图案化的抗蚀剂膜暴露的晶片408。然后，通过采用对第三电介质层407和第一电介质层403相对于第二电介质层404具有蚀刻选择性的蚀刻条件(即第三电介质层407和第一电介质层403的蚀刻速率大于第二电介质层404的蚀刻速率)执行蚀刻工艺。通过该蚀刻工艺，去除了被图案化的晶片408暴露的第二电介质层404之上的第三电介质层407、填充在第一开口406中的第三电介质层407及其下方的第一电介质层403。因此，在第二焊盘402的上方，形成通过贯穿位于第二焊盘402上方的部分中的晶片408以及第三电介质层407和第一电介质层403而到达第二焊盘402的表面的TSV 410a。在由此形成的TSV 410a中，TSV 410a在第二电介质层404之上的部分的形状由图案化的抗蚀剂膜限定，并且TSV410a在第二电介质层404中和第一电介质层403中的部分的形状由第一开口406限定。
在图9A中所示的示例中，TSV 410a暴露出了第一开口406(如图6中所示)全部。但是，本发明并不限于此。在如图9B中所示的示例中，通过以下步骤来形成TSV 410b(第二TSV)。
在此示例中，图案化的抗蚀剂膜(未示出)只与第一开口406的一部分重叠。因此，在该示例中，在贯穿晶片408的厚度去除被图案化的抗蚀剂膜暴露的晶片408之后，通过采用对第三电介质层407和第一电介质层403相对于第二电介质层404具有蚀刻选择性的蚀刻条件(即第三电介质层407和第一电介质层403的蚀刻速率大于第二电介质层404的蚀刻速率)执行蚀刻工艺。通过该蚀刻工艺，去除了被图案化的晶片408暴露的第二电介质层404之上的第三电介质层407、由此暴露的填充在第一开口406中的第三电介质层407及其下方的第一电介质层403，从而形成到达第二焊盘402的表面的TSV 410b。在由此形成的TSV 410b中，TSV 410b在第二电介质层404之上的部分的形状由图案化的抗蚀剂膜限定，并且TSV410b在第二电介质层404中和第一电介质层403中的部分的形状由图案化的抗蚀剂膜和第一开口406的重叠部分限定。
在以上的示例中，在截面图中，TSV 410a和TSV 410b在第二电介质层404之上的部分的第一横向尺寸大于第一开口406的第二横向尺寸。但是本发明并不限于此。第一横向尺寸可以大于、小于或等于第二横向尺寸。只要TSV 410a和410b在第二电介质层404之上的部分与第一开口406的至少一部分重叠即可。通过采用对第三电介质层407和第一电介质层403与第二电介质层404的蚀刻选择比大的蚀刻条件，仍然可以形成暴露出第二焊盘402的一部分的表面的TSV。
在一个实施例中，可以在相同的工艺步骤形成第一TSV 409和TSV 410a/410b(第二TSV)。在另一个实施例中，可以在不同的工艺步骤中分别形成第一TSV 409和TSV 410a/410b(第二TSV)。
因此，通过在第二电介质层404中形成第一开口406，并且采用对第三电介质层407和第一电介质层403与第二电介质层404的蚀刻选择比大的蚀刻条件，可以允许在形成TSV410a和410b的过程中发生偏移，而不影响随后形成在TSV 410a和410b内的导电插塞电耦接到相应的第二焊盘402。
接下来，形成分别填充第一TSV 409和TSV 410a/410b(第二TSV)的第一导电插塞和第二导电插塞(图2中的步骤S25)。在图10和图11中所示的一个实施例中，作为示例，通过以下步骤在图9A中形成的第一TSV 409和TSV 410a中形成第一导电插塞412和第二导电插塞413。
如图10中所示，首先，通过溅射方法等，在晶片408的第二表面上，包含第一TSV409和TSV 410a的内部，沉积包含钽(Ta)膜和位于Ta膜之上的氮化钽(TaN)膜的层叠膜作为阻挡膜。随后，通过溅射方法等在阻挡膜之上沉积薄铜膜作为铜籽膜(未示出)，并且通过电解镀覆方法在铜籽膜之上沉积铜膜(单镶嵌方法)。随后，如图11中所示，例如通过CMP方法等去除晶片408的第二表面之上的不必要的阻挡膜、铜籽膜和铜膜，从而去除了第一TSV409和TSV 410a外的导电层411，由此将第一TSV 409和TSV 410a内的导电层411分别形成为第一导电插塞412和第二导电插塞413。图10和图11以为了简化附图而以一体示出阻挡导体膜、铜籽膜和铜镀敷膜的方式示出了导电层411和第一导电插塞412和第二导电插塞413。
接下来，在一个可选的实施例中，如图12中所示，例如通过CVD方法等在晶片408的第二表面上形成盖帽层414。盖帽层414包含诸如例如碳氮化硅(SiCN)膜的绝缘膜以及在该绝缘膜之上的包含例如氧化硅膜或低介电常数膜的绝缘膜，以用于防止包含例如Cu的第一导电插塞412和第二导电插塞413的扩散。
以这种方式，制造了根据第一实施例的半导体装置。在通过以上工艺步骤形成的半导体装置中，通过控制第一TSV 409不通过第二电介质层404(不接触第一焊盘401)，从而形成例如由第一导电插塞412、第二电介质层404和第一电介质层403以及第一焊盘401构成的去耦电容的绝缘体金属绝缘体(MIM)结构。由此该MIM结构与例如用于供电的第一焊盘401非常近，因此对减少电源噪声非常有效。
另外，在由此形成的半导体装置中，通过第一开口406作为自对准结构，即使在形成TSV 410a和410b的过程中发生偏移，也能防止TSV 410a和410b(关键TSV)失准而导致TSV410a和410b内的第二导电插塞413不能电耦接到相应的焊盘402。
因此，在第一实施例的公开中，针对三维堆叠TSV结构，利用逻辑晶片400上的第二电介质层404作为停止层并在其中形成第一开口406，一方面形成MIM结构，达到减少电源噪声目的，另一方面使关键TSV内的导电插塞耦接到相应的焊盘，达到自对准的目的。因此，以上公开了针对TSV的偏移且引入MIM结构的一种易操作的制造半导体装置的方法。
(第二实施例)
图3A是例示根据第二实施例的半导体装置的制造工艺的工艺流程图。图13A-图15是示出根据第二实施例的半导体装置的制造工艺的主要工艺步骤的截面图。将根据图3A的步骤图并参考图13A至图15来描述根据第二实施例的半导体装置的制造方法的一个示例。该实施例与第一实施例的不同在于本实施例并不应用于不同晶片堆叠而成的三维堆叠结构，而是应用于单个晶片。
在本实施例中，图3A的步骤S31与第一实施例中的步骤S21类似(对应于图4-图7中的截面图)。因此，在此不重复描述这些工艺步骤和对应的半导体装置的主要部分的截面图。
接下来，形成第二开口，第二开口与第一焊盘401的至少一部分重叠，穿过第三电介质层407，并暴露出第二电介质层404的一部分的表面(图3A中的步骤S32)。在一个实施例中，如图13A中所示，在图7后的制造工艺期间，通过以下步骤来形成第二开口415(第一穿通孔)：在第三电介质层407上形成抗蚀剂膜(未示出)，并且将抗蚀剂膜图案化，以暴露在与第一焊盘401的至少一部分重叠的区域中的第三电介质层407的表面；然后以图案化的抗蚀剂膜作为掩模，采用对第三电介质层407与第二电介质层404的蚀刻选择比大的蚀刻条件执行蚀刻工艺。由此，在第一焊盘401的上方，第二电介质层404作为蚀刻停止层，从而形成暴露出第二电介质层404的一部分的表面的第二开口415。
接下来，形成第三开口，第三开口与第一开口406的至少一部分重叠，穿过第三电介质层407及其下方的由第一开口406暴露的第一电介质层403，并暴露出第二焊盘402的至少一部分的表面(图3A的步骤S33)。在图13A中所示的示例中，通过以下步骤来形成开口416a(第三开口、第二穿通孔)。
图案化的抗蚀剂膜(未示出)暴露出与第一开口406的全部重叠的区域中的第三电介质层407的表面。然后，通过采用对第三电介质层407和第一电介质层403相对于第二电介质层404具有蚀刻选择性的蚀刻条件(即第三电介质层407和第一电介质层403的蚀刻速率大于第二电介质层404的蚀刻速率)执行蚀刻工艺。通过该蚀刻工艺，去除了被图案化的抗蚀剂膜暴露的第二电介质层404之上的第三电介质层407、填充在第一开口406中的第三电介质层407及其下方的第一电介质层403。因此，在第二焊盘402的上方，形成通过贯穿位于第二焊盘402上方的部分中的第三电介质层407和第一电介质层403而到达第二焊盘402的表面的开口416a。在由此形成的开口416a中，开口416a在第二电介质层404之上的部分的形状由图案化的抗蚀剂膜限定，并且开口416a在第二电介质层404中和第一电介质层403中的部分的形状由第一开口406限定。
在图13A中所示的示例中，开口416a暴露出了第一开口406(如图6中所示)全部。但是，本发明并不限于此。在如图13B中所示的示例中，通过以下步骤来形成开口416b(第三开口、第二穿通孔)。
在此示例中，图案化的抗蚀剂膜(未示出)只与第一开口406的一部分重叠。因此，通过采用对第三电介质层407和第一电介质层403相对于第二电介质层404具有蚀刻选择性的蚀刻条件(即第三电介质层407和第一电介质层403的蚀刻速率大于第二电介质层404的蚀刻速率)执行蚀刻工艺。通过该蚀刻工艺，去除了图案化的抗蚀剂膜暴露的第二电介质层404之上的第三电介质层407、由此暴露的填充在第一开口406中的第三电介质层407及其下方的第一电介质层403，从而形成到达第二焊盘402的表面的开口416b。在由此形成的开口416b中，开口416b在第二电介质层404之上的部分的形状由图案化的抗蚀剂膜限定，并且开口416b在第二电介质层404中和第一电介质层403中的部分的形状由图案化的抗蚀剂膜和第一开口406的重叠部分限定。
在本发明中，开口416a和416b在第二电介质层404之上的部分的横向尺寸可以大于、小于或等于第一开口406的横向尺寸，只要开口416a和416b在第二电介质层404之上的部分与第一开口406的至少一部分重叠即可。通过采用对第三电介质层407和第一电介质层403与第二电介质层404的蚀刻选择比大的蚀刻条件，仍然可以形成暴露出第二焊盘402的一部分的表面的开口。
在一个实施例中，可以在相同的工艺步骤形成第二开口415和开口416a/416b(第三开口)。在另一个实施例中，可以在不同的工艺步骤中分别形成第二开口415和开口416a/416b(第三开口)。
因此，通过在第二电介质层404中形成第一开口406，并且采用对第三电介质层407和第一电介质层403与第二电介质层404的蚀刻选择比大的蚀刻条件，可以允许在形成第二开口415和开口416a和416b的过程中发生偏移，而不影响随后形成在开口416a和416b内的导电插塞电耦接到相应的第二焊盘402。
接下来，形成分别填充第二开口415和开口416a/416b(第三开口)的第一导体和第二导体(图3A中的步骤S34)。在图14和图15中所示的一个实施例中，作为示例，通过以下步骤在图13A中形成的第二开口415和开口416a中形成第一导体418和第二导电插塞419。
如图14中所示，在一个示例中，首先，通过溅射方法等，在第三电介质层407上，包括第二开口415和开口416a的内部，即第二开口415和开口416a的底部和侧壁之上，形成阻挡导体膜(例如，钛膜、氮化钛膜或其堆叠膜)。随后，在阻挡导体膜上形成包括钨膜等的主导体膜，以便填充第二开口415和开口416a。随后，如图15中所示，然后通过CMP工艺、回蚀工艺等去除第二开口415和开口416a外部的不需要的主导体膜和不必要的阻挡导体膜，从而可以形成第一导体418和第二导体419。在图14和图15中，为了简化附图，以一体的方式示出了构造第一导体418和第二导体419的阻挡导体膜和主导体膜(钨膜)。
在另一个示例中，可以通过以下步骤来形成第一导体418和第二导体419。首先，在第三电介质层407上，包括第二开口415和开口416a的底部和侧壁之上，形成阻挡导体膜(例如，氮化钛膜、钽膜、氮化钽膜等)。随后，通过CVD工艺、溅射工艺等在阻挡导体膜上形成铜籽膜，然后通过电解镀敷工艺等在铜籽膜上形成铜镀敷膜，使得第二开口415和开口416a填充有铜镀敷膜。随后，通过例如CMP工艺去除除了第二开口415和开口416a以外的区域中的主导体膜(铜镀敷膜和铜籽膜)和阻挡导体膜，以形成分别嵌入在第二开口415和开口416a中的第一导体418和第二导体419。图14和15以为了简化附图而以一体示出阻挡导体膜、铜籽膜和铜镀敷膜的方式示出了导电层417以及第一导体418和第二导体419。
以这种方式，制造了根据第二实施例的半导体装置。在通过以上工艺步骤形成的半导体装置中，通过控制第二开口415不通过第二电介质层404(不接触第一焊盘401)，从而形成例如由第一导体418、第二电介质层404和第一电介质层403以及第一焊盘401构成的去耦电容的绝缘体金属绝缘体(MIM)结构。由此该MIM结构与例如用于供电的第一焊盘401非常近，因此对减少电源噪声非常有效。
另外，在由此形成的半导体装置中，通过第一开口406作为自对准结构，即使在形成开口416a和416b的过程中发生偏移，也能防止开口416a和416b的失准而导致开口416a和416b内的导体不能电耦接到相应的焊盘。
因此，在第二实施例的公开中，利用逻辑晶片400上的第二电介质层404作为停止层并在其中形成第一开口406，一方面形成MIM结构，达到减少电源噪声目的，另一方面也能防止开口的形成过程的失准而导致开口416a和416b内的导体不能电耦接到相应的焊盘，达到了自对准的目的。
(第三实施例)
图3B是例示根据第三实施例的半导体装置的制造工艺的工艺流程图。图16-图20是示出根据第三实施例的半导体装置的制造工艺的主要工艺步骤的截面图。将根据图3B的步骤图并参考图16至图20来描述根据第三实施例的半导体装置的制造方法的一个示例。在第三实施例中，在第二实施例中形成的半导体装置上施加另一晶片，并在由此形成的三维堆叠结构中形成关键TSV和MIM结构。
如图16中所示，在图3A中的步骤A之后，将晶片420以与第三电介质层407邻接的方式接合到晶片400(图3B中的步骤S35)。晶片420具有面对晶片400的第一表面和与第一表面相对的第二表面。在一个实施例中，晶片420中除了包括逻辑电路之外，还包括感光单元(例如包括光电二极管及其上方的滤色器、微透镜等)和相应的像素电路(例如，放大晶体管、复位晶体管、传送晶体管、选择晶体管等)。因此，在一个示例中，晶片420也被称为像素晶片。
当第一导体418和第二导体419包含例如Cu时，在将晶片420接合到晶片400之前，包括以下步骤：通过例如CVD方法等在第三电介质层407之上形成包含诸如例如碳氮化硅(SiCN)膜的绝缘膜的衬里膜(未示出)。衬里膜是用于防止包含例如Cu的导电插塞的扩散的扩散防止膜。衬里膜也是用于保护第三电介质层407的保护膜。
接下来，从晶片420的第二表面，形成第一穿孔和第二穿孔以分别暴露出第一导体418的至少一部分和第二导体419的至少一部分(图3B中的S36)。具体而言，在一个实施例中，通过以下步骤来形成TSV 421a(第一穿孔)和TSV 422a(第二穿孔)。
首先，如图17A中所示，在晶片420的第二表面上形成抗蚀剂膜(未示出)，然后通过光刻工艺对抗蚀剂膜进行图案化，以使得图案化的抗蚀剂膜暴露出与第一导体418的全部重叠的区域中和与第二导体419的全部重叠的区域中的晶片420的第二表面。然后，通过蚀刻技术，采用合适的蚀刻条件，贯穿晶片420的厚度去除被图案化的抗蚀剂膜暴露的晶片420。由此，在第一焊盘401的上方，形成通过贯穿位于第一焊盘401上方的部分中的晶片420而到达第一导体418的表面的TSV 421a。此外，在第二焊盘402的上方，形成通过贯穿位于第二焊盘402上方的部分中的晶片420而到达第二导体419的表面的TSV 422a。
在图17A中所示的示例中，TSV 421a和TSV 422a分别露出第一导体418和第二导体419的整个上表面。但是，本发明并不限于此。在如图17B中所示的示例中，通过以下步骤来形成TSV 421b(第一穿孔)和TSV 422b(第二穿孔)。
在此示例中，图案化的抗蚀剂膜(未示出)只与第一导体418和第二导体419的一部分重叠。因此，在该示例中，贯穿晶片420形成的TSV 421b和422b分别只暴露出第一导体418和第二导体419的一部分的表面。
在以上的示例中，在截面图中，TSV 421a、422a、421b和422b的第一横向尺寸大于第一导体418和第二导体419的第二横向尺寸。但是本发明并不限于此。第一横向尺寸可以大于、小于或等于第二横向尺寸。只要TSV 421a(421b)和TSV422a(422b)分别与第一导体418和第二导体419的至少一部分重叠即可。
在一个实施例中，可以在相同的工艺步骤形成TSV 421a(421b)和TSV 422a(422b)。在另一个实施例中，可以在不同的工艺步骤中分别形成TSV 421a(421b)和TSV422a(422b)。
因此，通过利用在第二实施例中形成的第一导体418和第二导体419，可以允许在第三实施例中的形成TSV的过程中发生偏移，而不影响随后形成在TSV内的导电插塞分别电耦接到第一导体418和第二导体419。
接下来，形成分别填充第一穿孔(TSV 421a、421b)和第二穿孔(TSV 422a、422b)并分别与第一导体418和第二导体419电接触的第三导体和第四导体(图3B中的步骤S37)。在图18和图19中所示的一个实施例中，作为示例，通过以下步骤在图17A中形成的TSV421a(第一穿孔)和TSV 422a(第二穿孔)中形成导电插塞424(第三导体)和导电插塞425(第四导体)。
如图18中所示，首先，通过溅射方法等，在晶片420的第二表面之上，包含TSV 421a和TSV 422a的内部，沉积包含钽(Ta)膜和位于Ta膜之上的氮化钽(TaN)膜的层叠膜作为阻挡膜。随后，通过溅射方法等在阻挡膜之上沉积薄铜膜作为铜籽膜(未示出)，并且通过电解镀覆方法在铜籽膜之上沉积铜膜(单镶嵌方法)。随后，如图19中所示，例如通过CMP方法等去除晶片420的第二表面之上的不必要的阻挡膜、铜籽膜和铜膜，从而去除了TSV 421a和TSV 422a外的导电层423，由此将TSV 421a和TSV 422a内的导电层423分别形成为导电插塞424和425。图18和图19以为了简化附图而以一体示出阻挡导体膜、铜籽膜和铜镀敷膜的方式示出了导电层423和导电插塞424和425。
接下来，在一个可选的实施例中，如图20中所示，例如通过CVD方法等在晶片420的第二表面上形成盖帽层426。盖帽层426包含诸如例如碳氮化硅(SiCN)膜的绝缘膜以及在该绝缘膜之上的包含例如氧化硅膜或低介电常数膜的绝缘膜，以用于防止包含例如Cu的导电插塞424和425的扩散。
以这种方式，制造了根据第三实施例的半导体装置。在通过以上工艺步骤形成的半导体装置中，通过利用第二实施例中形成的第一导体418，从而在三维堆叠结构中形成例如由第一导体418和导电插塞424、第二电介质层404和第一电介质层403以及第一焊盘401构成的去耦电容的绝缘体金属绝缘体(MIM)结构。由此该MIM结构与例如用于供电的第一焊盘401非常近，因此对减少电源噪声非常有效。另外，在由此形成的半导体装置中，通过利用第二实施例中形成的第一导体418和第二导体419，即使在形成TSV 421b/422b的过程中发生偏移，也能防止TSV 421b/422b失准。
因此，在第三实施例的公开中，针对三维堆叠TSV结构，一方面形成MIM结构，达到减少电源噪声目的，另一方面使关键TSV 422b内的导电插塞425耦接到相应的第二焊盘402。
(变形例)
图21示出了根据变形例的半导体装置的主要部分截面图。在图21中所示的示例中，在如图16中所示的晶片420中(和如图8所示的晶片408中)，除了包括逻辑电路、感光单元和相应的像素电路之外，还在第一表面设有焊盘427。焊盘427可以耦接到导电插塞425和/或导电插塞426(导电插塞414和/或导电插塞413)，以将晶片420(晶片408)中的电路电耦接到晶片400中的相应的电路。
在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、“之下”等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本公开的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。
如在此所使用的，词语“示例性的”意指“用作示例、实例或说明”，而不是作为将被精确复制的“模型”。在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在上述技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。
如在此所使用的，词语“基本上”意指包含由设计或制造的缺陷、器件或元件的容差、环境影响和/或其它因素所致的任意微小的变化。词语“基本上”还允许由寄生效应、噪声以及可能存在于实际的实现方式中的其它实际考虑因素所致的与完美的或理想的情形之间的差异。
另外，前面的描述可能提及了被“连接”或“耦接”在一起的元件或节点或特征。如在此所使用的，除非另外明确说明，“连接”意指一个元件/节点/特征与另一种元件/节点/特征在电学上、机械上、逻辑上或以其它方式直接地连接(或者直接通信)。类似地，除非另外明确说明，“耦接”意指一个元件/节点/特征可以与另一元件/节点/特征以直接的或间接的方式在机械上、电学上、逻辑上或以其它方式连结以允许相互作用，即使这两个特征可能并没有直接连接也是如此。也就是说，“耦接”意图包含元件或其它特征的直接连结和间接连结，包括利用一个或多个中间元件的连接。
另外，仅仅为了参考的目的，还可以在本文中使用“第一”、“第二”等类似术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语“第一”、“第二”和其它此类数字词语并没有暗示顺序或次序。
还应理解，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。
在本公开中，术语“提供”从广义上用于涵盖获得对象的所有方式，因此“提供某对象”包括但不限于“购买”、“制备/制造”、“布置/设置”、“安装/装配”、和/或“订购”对象等。
本领域技术人员应当意识到，在上述操作之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且在其他各种实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。
另外，本公开的实施方式还可以包括以下示例：
1.一种制造半导体装置的方法，其特征在于，所述方法包括以下步骤：
提供第一晶片，所述第一晶片包括：
在第一表面上的第一电连接件和第二电连接件，
在所述第一表面上的第一电介质层和所述第一电介质层上的第二电介质层，所述第一电介质层和第二电介质层覆盖所述第一电连接件和第二电连接件，所述第二电介质层具有第一开口，以暴露出与所述第二电连接件的至少一部分重叠的所述第一电介质层的一部分的表面，以及
第三电介质层，所述第三电介质层至少覆盖所述第二电介质层并填充所述第一开口；
将第二晶片以与所述第三电介质层邻接的方式接合到所述第一晶片，其中所述第二晶片具有面对所述第一晶片的第一表面和与第一表面相对的第二表面；
从所述第二晶片的第二表面，形成第一硅通孔TSV，该第一TSV与所述第一电连接件的至少一部分重叠，穿过所述第二晶片和所述第三电介质层，并暴露出所述第二电介质层的一部分的表面，
从所述第二晶片的第二表面，形成第二TSV，所述第二TSV与所述第一开口的至少一部分重叠，穿过所述第二晶片、所述第三电介质层及其下方的由所述第一开口暴露的所述第一电介质层，并暴露出所述第二电连接件的至少一部分的表面；
形成分别填充所述第一TSV和所述第二TSV的第一导电插塞和第二导电插塞。
2.根据权利要求1中所述的方法，其中形成第一导电插塞和第二导电插塞的步骤包括：
在所述第二晶片的第二表面上形成第一导电层，使得所述第一导电层至少填充所述第一TSV和所述第二TSV；以及
去除所述第一TSV和所述第二TSV外的所述第一导电层，以将所述第一TSV内的所述第一导电层和所述第二TSV内的所述第一导电层分别形成为第一导电插塞和第二导电插塞。
3.根据权利要求1所述的方法，其特征在于，所述方法还包括在形成第一导电插塞和第二导电插塞之后，在所述第二晶片的第二表面上形成盖帽层。
4.根据权利要求1所述的方法，其特征在于，所述第一导电插塞、所述第一电连接件以及其间的所述第一电介质层和所述第二电介质层形成金属绝缘体金属MIM结构。
5.根据权利要求1所述的方法，其特征在于，所述第三电介质层和所述第一电介质层被配置为相对于所述第二电介质层具有蚀刻选择性。
6.根据权利要求1所述的方法，其特征在于，在同一工艺步骤中形成所述第一TSV和所述第二TSV。
7.根据权利要求1所述的方法，其特征在于，所述第二电介质层包括氮化硅层。
8.根据权利要求1所述的方法，其特征在于，所述第一电介质层和所述第三电介质层包括氧化物层。
9.根据权利要求1所述的方法，其特征在于，所述第一导电层由铜形成。
10.根据权利要求1所述的方法，其特征在于，所述第一电连接件和所述第二电连接件由铝形成。
11.一种制造半导体装置的方法，其特征在于，所述方法包括以下步骤：
提供第一晶片，所述第一晶片包括：
在第一表面上的第一电连接件和第二电连接件，
在所述第一表面上的第一电介质层和所述第一电介质层上的第二电介质层，所述第一电介质层和第二电介质层覆盖所述第一电连接件和第二电连接件，所述第二电介质层具有第一开口，以暴露出与所述第二电连接件的至少一部分重叠的所述第一电介质层的一部分的表面，以及
第三电介质层，所述第三电介质层至少覆盖所述第二电介质层并填充所述第一开口；
形成第二开口，所述第二开口与所述第一电连接件的至少一部分重叠，穿过所述第三电介质层，并暴露出所述第二电介质层的一部分的表面，
形成第三开口，所述第三开口与所述第一开口的至少一部分重叠，穿过所述第三电介质层及其下方的由所述第一开口暴露的所述第一电介质层，并暴露出所述第二电连接件的至少一部分的表面；
形成分别填充所述第二开口和所述第三开口的第一导体和第二导体。
12.根据权利要求11所述的方法，其特征在于，所述方法还包括以下步骤：
在形成所述第一导体和第二导体之后，将第二晶片以与所述第三电介质层邻接的方式接合到所述第一晶片，其中所述第二晶片具有面对所述第一晶片的第一表面和与第一表面相对的第二表面；
从所述第二晶片的第二表面，形成第一穿孔和第二穿孔以分别暴露出所述第一导体的至少一部分和所述第二导体的至少一部分；
形成分别填充所述第一穿孔和所述第二穿孔并分别与所述第一导体和所述第二导体电接触的第三导体和第四导体。
13.根据权利要求12所述的方法，其特征在于，所述方法还包括在形成第三导体和第四导体之后，在所述第二晶片的第二表面上形成盖帽层。
14.根据权利要求11或12所述的方法，其特征在于，所述第一导体、所述第一电连接件以及其间的所述第一电介质层和所述第二电介质层形成金属绝缘体金属MIM结构。
15.根据权利要求11或12所述的方法，其特征在于，所述第三电介质层和所述第一电介质层被配置为相对于所述第二电介质层具有蚀刻选择性。
16.一种半导体装置，其特征在于，所述半导体装置包括：
第一晶片，所述第一晶片包括：
在第一表面上的第一电连接件和第二电连接件，
在所述第一表面上的第一电介质层和所述第一电介质层上的第二电介质层，所述第一电介质层和第二电介质层覆盖所述第一电连接件和第二电连接件，以及
第三电介质层，所述第三电介质层至少覆盖所述第二电介质层；
第一穿通孔，贯穿所述第三电介质层，露出所述第二电介质层的一部分，第一穿通孔与所述第一电连接件的至少一部分重叠；
第二穿通孔，贯穿所述第一至第三电介质层，露出所述第二电连接件的至少一部分的表面；以及
第一导体和第二导体，所述第一导体和第二导体分别填充在所述第一穿通孔和所述第二穿通孔内，并且其中所述第二导体与所述第二电连接件电接触。
17.根据权利要求16所述的半导体装置，其特征在于，所述半导体装置还包括：
第二晶片，以与所述第三电介质层邻接的方式接合到所述第一晶片，所述第二晶片具有与所述第一穿通孔和所述第二穿通孔对应的第一穿孔和第二穿孔，以及
第三导体和第四导体，分别填充在所述第一穿孔和所述第二穿孔内，以分别与所述第一导体和所述第二导体电接触。
18.根据权利要求16或17所述的半导体装置，其特征在于，所述第一导体、所述第一电连接件以及其间的所述第一电介质层和所述第二电介质层形成金属绝缘体金属MIM结构。
19.根据权利要求16所述的半导体装置，其特征在于，所述第二电介质具有第一开口，所述第三电介质层填充所述第二开口，所述第二穿通孔穿过所述第三电介质层的填充于所述第二开口内的部分。
20.根据权利要求16或17所述的半导体装置，其特征在于，所述第二电介质层包括氮化硅层。
21.根据权利要求16或17所述的半导体装置，其特征在于，所述第一电介质层和所述第三电介质层包括氧化物层。
22.根据权利要求17所述的半导体装置，其特征在于，所述第一导体、所述第二导体、所述第三导体和所述第四导体由铜形成。
23.根据权利要求16或17所述的半导体装置，其特征在于，所述第一电连接件和所述第二电连接件由铝形成。
24.根据权利要求17所述的半导体装置，其特征在于，所述第一晶片是逻辑晶片，以及所述第二晶片是像素晶片。
25.根据权利要求24所述的半导体装置，其特征在于，作为像素晶片的所述第二晶片的第一表面包括第三电连接件，所述第三电连接件耦接到所述第一导体和/或所述第二导体，以将第二晶片中的电路电连接到第一晶片中的电路。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。在此公开的各实施例可以任意组合，而不脱离本公开的精神和范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。
Claims (10)
1.一种制造半导体装置的方法，其特征在于，所述方法包括以下步骤：
提供第一晶片，所述第一晶片包括：
在第一表面上的第一电连接件和第二电连接件，
在所述第一表面上的第一电介质层和所述第一电介质层上的第二电介质层，所述第一电介质层和第二电介质层覆盖所述第一电连接件和第二电连接件，所述第二电介质层具有第一开口，
以暴露出与所述第二电连接件的至少一部分重叠的所述第一电介质层的一部分的表面，以及
第三电介质层，所述第三电介质层至少覆盖所述第二电介质层并填充所述第一开口；
将第二晶片以与所述第三电介质层邻接的方式接合到所述第一晶片，其中所述第二晶片具有面对所述第一晶片的第一表面和与第一表面相对的第二表面；
从所述第二晶片的第二表面，形成第一硅通孔TSV，该第一TSV与所述第一电连接件的至少一部分重叠，穿过所述第二晶片和所述第三电介质层，并暴露出所述第二电介质层的一部分的表面，
从所述第二晶片的第二表面，形成第二TSV，所述第二TSV与所述第一开口的至少一部分重叠，穿过所述第二晶片、所述第三电介质层及其下方的由所述第一开口暴露的所述第一电介质层，并暴露出所述第二电连接件的至少一部分的表面；
形成分别填充所述第一TSV和所述第二TSV的第一导电插塞和第二导电插塞。
2.根据权利要求1所述的方法，其特征在于，所述第一导电插塞、所述第一电连接件以及其间的所述第一电介质层和所述第二电介质层形成金属绝缘体金属MIM结构。
3.根据权利要求1所述的方法，其特征在于，所述第三电介质层和所述第一电介质层被配置为相对于所述第二电介质层具有蚀刻选择性。
4.一种制造半导体装置的方法，其特征在于，所述方法包括以下步骤：
提供第一晶片，所述第一晶片包括：
在第一表面上的第一电连接件和第二电连接件，
在所述第一表面上的第一电介质层和所述第一电介质层上的第二电介质层，所述第一电介质层和第二电介质层覆盖所述第一电连接件和第二电连接件，所述第二电介质层具有第一开口，
以暴露出与所述第二电连接件的至少一部分重叠的所述第一电介质层的一部分的表面，以及
第三电介质层，所述第三电介质层至少覆盖所述第二电介质层并填充所述第一开口；
形成第二开口，所述第二开口与所述第一电连接件的至少一部分重叠，穿过所述第三电介质层，并暴露出所述第二电介质层的一部分的表面，
形成第三开口，所述第三开口与所述第一开口的至少一部分重叠，穿过所述第三电介质层及其下方的由所述第一开口暴露的所述第一电介质层，并暴露出所述第二电连接件的至少一部分的表面；
形成分别填充所述第二开口和所述第三开口的第一导体和第二导体。
5.根据权利要求4所述的方法，其特征在于，所述方法还包括以下步骤：
在形成所述第一导体和第二导体之后，将第二晶片以与所述第三电介质层邻接的方式接合到所述第一晶片，其中所述第二晶片具有面对所述第一晶片的第一表面和与第一表面相对的第二表面；
从所述第二晶片的第二表面，形成第一穿孔和第二穿孔以分别暴露出所述第一导体的至少一部分和所述第二导体的至少一部分；
形成分别填充所述第一穿孔和所述第二穿孔并分别与所述第一导体和所述第二导体电接触的第三导体和第四导体。
6.根据权利要求4或5所述的方法，其特征在于，所述第一导体、所述第一电连接件以及其间的所述第一电介质层和所述第二电介质层形成金属绝缘体金属MIM结构。
7.根据权利要求4或5所述的方法，其特征在于，所述第三电介质层和所述第一电介质层被配置为相对于所述第二电介质层具有蚀刻选择性。
8.一种半导体装置，其特征在于，所述半导体装置包括：
第一晶片，所述第一晶片包括：
在第一表面上的第一电连接件和第二电连接件，
在所述第一表面上的第一电介质层和所述第一电介质层上的第二电介质层，所述第一电介质层和第二电介质层覆盖所述第一电连接件和第二电连接件，以及
第三电介质层，所述第三电介质层至少覆盖所述第二电介质层；
第一穿通孔，贯穿所述第三电介质层，露出所述第二电介质层的一部分，第一穿通孔与所述第一电连接件的至少一部分重叠；
第二穿通孔，贯穿所述第一至第三电介质层，露出所述第二电连接件的至少一部分的表面；以及
第一导体和第二导体，所述第一导体和第二导体分别填充在所述第一穿通孔和所述第二穿通孔内，并且其中所述第二导体与所述第二电连接件电接触。
9.根据权利要求8所述的半导体装置，其特征在于，所述半导体装置还包括：
第二晶片，以与所述第三电介质层邻接的方式接合到所述第一晶片，所述第二晶片具有与所述第一穿通孔和所述第二穿通孔对应的第一穿孔和第二穿孔，以及
第三导体和第四导体，分别填充在所述第一穿孔和所述第二穿孔内，以分别与所述第一导体和所述第二导体电接触。
10.根据权利要求8或9所述的半导体装置，其特征在于，所述第一导体、所述第一电连接件以及其间的所述第一电介质层和所述第二电介质层形成金属绝缘体金属MIM结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810543233.4A CN108766893B (zh) | 2018-05-31 | 2018-05-31 | 半导体装置及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201810543233.4A CN108766893B (zh) | 2018-05-31 | 2018-05-31 | 半导体装置及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108766893A true CN108766893A (zh) | 2018-11-06 |
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810543233.4A Active CN108766893B (zh) | 2018-05-31 | 2018-05-31 | 半导体装置及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108766893B (zh) |
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