CN108573911A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN108573911A
CN108573911A CN201710131300.7A CN201710131300A CN108573911A CN 108573911 A CN108573911 A CN 108573911A CN 201710131300 A CN201710131300 A CN 201710131300A CN 108573911 A CN108573911 A CN 108573911A
Authority
CN
China
Prior art keywords
layer
plug
barrier layer
atom
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710131300.7A
Other languages
English (en)
Other versions
CN108573911B (zh
Inventor
邓浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201710131300.7A priority Critical patent/CN108573911B/zh
Publication of CN108573911A publication Critical patent/CN108573911A/zh
Application granted granted Critical
Publication of CN108573911B publication Critical patent/CN108573911B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1073—Barrier, adhesion or liner layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种半导体结构及其形成方法，其中，方法包括：提供衬底；在所述衬底上形成介质层，所述介质层中具有开口；形成覆盖所述开口侧壁的第一阻挡层；形成覆盖所述开口侧壁的改善层；形成所述第一阻挡层和改善层之后，在所述开口中形成插塞，所述改善层材料的原子用于与所述插塞材料的原子形成化学键。因此，当所述插塞原子向所述介质层扩散的过程中，所述改善层能够与所述插塞原子反应，从而阻挡所述插塞原子向介质层扩散，进而能够提高所述介质层的绝缘性能，改善所形成半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小。随着晶体管尺寸的急剧减小，半导体领域对半导体结构的性能提出了更高的要求，例如对导电插塞之间介质层的绝缘性的要求越来越高。
导电插塞是实现半导体器件与外部电路电连接的重要结构。导电插塞形成于介质层中，如果介质层的绝缘性降低，容易使导电插塞发生漏电，从而影响半导体器件的性能。
导电插塞的形成步骤包括：提供衬底；在所述衬底上形成介质层；在所述介质层中形成开口；在所述开口中形成导电插塞。为了阻挡导电插塞原子扩散进入所述介质层中，往往在所述导电插塞与介质层之间形成阻挡层。
然而，现有技术形成的半导体结构中介质层容易被击穿，使半导体结构产生较大的漏电流。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，能够提高所形成半导体结构中介质层的绝缘性，改善所形成半导体结构性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成介质层，所述介质层中具有开口；形成覆盖所述开口侧壁的第一阻挡层；在所述第一阻挡层上形成覆盖所述开口侧壁的改善层；形成改善层之后，在所述开口中形成插塞，所述改善层材料的原子用于与所述插塞材料的原子形成化学键。
可选的，还包括：在所述改善层上形成覆盖所述开口侧壁的第二阻挡层。
可选的，所述第一阻挡层的材料为氮化钽或氮化钛。
可选的，所述第二阻挡层的材料为钽或钛。
可选的，形成所述第一阻挡层的工艺包括原子层沉积工艺，且形成所述第二阻挡层的工艺包括物理气相沉积工艺。
可选的，所述改善层的材料为非晶锗或非晶硅。
可选的，所述改善层的厚度为2纳米～5纳米。
可选的，形成所述改善层的工艺包括：化学气相沉积工艺、原子层沉积工艺或物理气相沉积工艺。
可选的，所述插塞的材料为铜。
可选的，形成所述插塞之后，还包括：对所述插塞、改善层和第一阻挡层进行退火处理。
相应的，本发明还提供一种半导体结构，包括：衬底；位于所述衬底上的介质层，所述介质层中具有开口，所述开口贯穿所述介质层；覆盖所述开口侧壁的第一阻挡层；覆盖所述开口侧壁的改善层；位于开口中的插塞，所述第一阻挡层和所述改善层位于所述插塞与所述介质层之间，所述改善层位于所述插塞和所述第一阻挡层之间，所述改善层材料的原子用于与所述插塞材料的原子形成化学键。
可选的，还包括：覆盖所述开口侧壁的第二阻挡层，所述第二阻挡层位于所述改善层和所述插塞之间。
可选的，所述第一阻挡层的材料为氮化钽或氮化钛。
可选的，所述第二阻挡层的材料为钽或钛。
可选的，所述改善层的材料为非晶锗或非晶硅。
可选的，所述改善层的厚度为2纳米～5纳米。
可选的，所述插塞的材料为铜。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体结构的形成方法中，在形成所述插塞之前，形成所述改善层，所述改善层材料的原子能够与插塞材料的原子形成化学键。因此，当所述插塞材料的原子向所述介质层扩散的过程中，所述改善层能够与所述插塞材料的原子形成化学键，从而阻挡所述插塞材料的原子扩散进入所述介质层中，进而能够提高所述介质层的绝缘性能，改善所形成半导体结构的性能。此外，所述改善层材料的原子能够扩散到所述第一阻挡层与介质层的接触面，使第一阻挡层材料原子、改善层材料原子和介质层材料原子形成化学键，从而增加第一阻挡层与介质层之间的粘附性，进而改善所形成半导体结构的性能。
进一步，所述形成方法还包括形成所述第二阻挡层，且所述改善层位于所述第一阻挡层和第二阻挡层之间。所述改善层材料原子还能够扩散到第二阻挡层与插塞的接触面，使第二阻挡层材料原子、插塞材料原子和改善层材料原子形成化学键，从而增加第二阻挡层与插塞之间的粘附性。因此，所述形成方法能够改善所形成半导体结构的性能。
进一步，通过原子层沉积工艺形成的第一阻挡层的阶梯覆盖性较强，不容易堵塞所述开口，从而有利于插塞的形成；通过物理气相沉积工艺形成的第二阻挡层的致密度好，对插塞材料的原子向介质层扩散的阻挡作用较强，从而能够增加所述介质层的绝缘性，改善所形成半导体结构的性能。此外，形成所述改善层之前，通过原子层沉积工艺形成所述第一阻挡层，能够增加第一阻挡层对介质层之间的阶梯覆盖性，从而不容易阻塞所述开口，从而有利于后续形成改善层和第二阻挡层。
本发明技术方案提供的半导体结构中，所述开口侧壁具有改善层，所述改善层材料的原子能够与插塞材料的原子形成化学键。因此，当所述插塞材料的原子向所述介质层扩散的过程中，所述改善层能够与所述插塞材料的原子形成化学键，从而阻挡所述插塞材料的原子扩散进入所述介质层中，进而能够提高所述介质层的绝缘性能，改善所形成半导体结构的性能。此外，所述改善层材料的原子能够扩散到所述第一阻挡层与介质层的接触面，使第一阻挡层材料原子、改善层材料原子和介质层材料原子形成化学键，从而增加第一阻挡层与介质层之间的粘附性，进而改善所形成半导体结构的性能。
附图说明
图1是一种半导体结构的形成方法的结构示意图；
图2至图8是本发明的半导体结构的形成方法一实施例中各步骤的结构示意图。
具体实施方式
半导体结构的形成方法存在诸多问题，包括：所形成的半导体结构中介质层容易被击穿，使半导体结构产生较大的漏电流。
现结合一种半导体结构的形成方法，分析导致所述半导体结构中介质层容易被击穿，使半导体结构产生较大的漏电流的原因：
图1是一种半导体结构的形成方法的结构示意图。
请参考1，所述半导体结构的形成方法包括：提供衬底100；在所述衬底100上形成电介质覆盖层102和介质层110，所述介质层110和电介质覆盖层102中具有开口；在所述开口底部和侧壁形成第一阻挡层111；在所述第一阻挡层111表面形成第二阻挡层112；形成所述第二阻挡层112之后，在所述开口中形成插塞120。
其中，所述第一阻挡层111和第二阻挡层112用于阻挡所述插塞120中的原子向所述介质层110中扩散，从而提高所述介质层110的绝缘性。
所述第一阻挡层111的形成工艺为原子层沉积工艺，原子层沉积工艺形成的第一阻挡层111的阶梯覆盖性较强，不容易堵塞所述开口，从而有利于插塞120的形成。然而原子层沉积工艺形成的第一阻挡层111的致密性较差，对插塞120材料的原子扩散的阻挡作用较小。所述第二阻挡层112的形成工艺包括物理气相沉积工艺，物理气相沉积工艺形成的第二阻挡层112的致密性好，对插塞120材料的原子的阻挡作用较强。因此，所述形成方法形成所述插塞120之前，形成第一阻挡层111和第二阻挡层112。
然而，所述第一阻挡层111和第二阻挡层112主要通过物理性的阻挡作用阻挡插塞120材料原子扩散进入所述介质层110中。然而所述物理性的阻挡作用很有限，导致所述第一阻挡层111和第二阻挡层112对插塞120材料的原子的阻挡作用仍然较差，插塞120材料的原子仍然容易穿过所述第一阻挡层111和第二阻挡层112到达所述介质层110中，导致所述介质层110的绝缘性降低，从而使所述介质层110容易被击穿，进而产生较大的漏电。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，提供衬底；在所述衬底上形成介质层，所述介质层中具有开口；形成覆盖所述开口侧壁的第一阻挡层；在所述第一阻挡层上形成覆盖所述开口侧壁的改善层；形成改善层之后，在所述开口中形成插塞，所述改善层材料的原子用于与所述插塞材料的原子形成化学键。
其中，在形成所述插塞之前，形成所述改善层，所述改善层材料的原子能够与插塞材料的原子形成化学键。因此，当所述插塞材料的原子向所述介质层扩散的过程中，所述改善层能够与所述插塞材料的原子形成化学键，从而阻挡所述插塞材料的原子扩散进入所述介质层中，进而能够提高所述介质层的绝缘性能，改善所形成半导体结构的性能。此外，所述改善层材料的原子能够扩散到所述第一阻挡层与介质层的接触面，使第一阻挡层材料原子、改善层材料原子和介质层材料原子形成化学键，从而增加第一阻挡层与介质层之间的粘附性，进而改善所形成半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图8是本发明的半导体结构的形成方法一实施例的各步骤结构示意图。
请参考图2，提供衬底200。
本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底的还可以为锗衬底、硅锗衬底、绝缘体上硅或绝缘体上锗等半导体衬底。
本实施例中，所述衬底为下层的铜连接线。在其他实施例中，所述衬底还可以为CMOS器件。
请参考图3，在所述衬底200上形成介质层201，所述介质层201中具有开口202。
本实施例中，所述开口202用于形成电互连结构，且所述电互连结构为大马士革结构。
本实施例中，所述形成方法还包括：在所述衬底200上形成电介质覆盖层213。所述开口202还位于所述电介质覆盖层213中。
本实施例中，形成所述介质层201和电介质覆盖层213的步骤包括：在所述衬底200上形成初始电介质覆盖层；在所述初始电介质覆盖层上形成初始介质层；对所述电介质覆盖层和所述初始介质层进行图形化，形成电介质覆盖层和位于电介质覆盖上的介质层201，所述介质层201和所述电介质覆盖层213中具有开口202，所述开口202贯穿所述介质层201和所述电介质覆盖层213。
本实施例中，所述初始介质层的材料为低k介质材料(k小于3.9)，例如：氟硅玻璃，多孔氧化硅，掺杂聚合物等。
本实施例中，形成所述初始介质层的工艺包括化学气相沉积工艺。
所述介质层201用于实现衬底200与外界的隔离；所述开口202用于后续容纳插塞。
本实施例中，对所述初始介质层201进行图形化的工艺包括干法刻蚀工艺。
请参考图4，在所述开口202侧壁表面形成第一阻挡层221。
所述第一阻挡层221用于阻挡后续形成的插塞中的原子向所述介质层201中扩散。
本实施例中，所述第一阻挡层221的材料为氮化钽。在其他实施例中，所述第一阻挡层的材料还可以为氮化钛。
本实施例中，所述第一阻挡层221还位于所述开口202底部和所述介质层201上。
本实施例中，形成所述第一阻挡层221的工艺包括原子层沉积工艺。原子层沉积工艺形成的第一阻挡层221的阶梯覆盖性较强，不容易堵塞所述开口202，从而有利于后续插塞的形成。在其他实施例中，形成所述第一阻挡层的工艺还可以包括物理气相沉积工艺。
如果所述第一阻挡层221的厚度过大，容易阻塞所述开口，从而不利于后续插塞的形成；如果所述第一阻挡层221的厚度过小，不利于阻挡后续插塞材料的原子向介质层201扩散。具体的，本实施例中，所述第一阻挡层221的厚度为2纳米～5纳米。
请参考图5，在所述第一阻挡层221上形成覆盖所述开口202侧壁的改善层222。
所述改善层222材料原子用于与后续形成的插塞材料的原子形成化学键，从而阻挡插塞中的原子向所述介质层201扩散。
本实施例中，所述改善层222的材料为非晶锗。锗原子能够与扩散到所述改善层222的插塞材料的原子反应，形成共价键，从而阻挡插塞材料的原子向所述介质层201扩散。且非晶锗的电阻较小，不容易增加所述开口202底部的改善层的电阻，从而不容易影响所形成半导体结构的性能。在其他实施例中，所述改善层的材料还可以为非晶硅。
其次，锗原子容易扩散到所述第一阻挡层221和介质层201的接触面上，使第一阻挡层221材料原子、改善层222材料原子和介质层201材料原子形成化学键，从而增加第一阻挡层221与介质层201之间的粘附性，进而改善所形成半导体结构的性能。
具体的，所述改善层222材料的原子容易扩散到所述介质层201与第一阻挡层221的接触面上，与所述介质层201和第一阻挡层221材料的原子形成TaN-Ge-SiO化学键，从而能够增加介质层201与第一阻挡层221的粘附性，改善所形成半导体结构性能。
如果所述改善层222的厚度过大，容易阻塞所述开口202，从而不利于后续插塞的形成；如果所述改善层222的厚度过小，不利于阻挡插塞材料的原子扩散进入介质层201中。具体的，所述改善层222的厚度为2纳米～5纳米。
本实施例中，形成所述改善层222的工艺包括原子层沉积工艺。原子层沉积工艺形成的改善层222的阶梯覆盖性好，不容易阻塞所述开口202。在其他实施例中，形成所述改善层的工艺还可以包括化学气相沉积工艺或物理气相沉积工艺。
请参考图6，在所述改善层222上形成覆盖所述开口202侧壁的第二阻挡层223。
所述第二阻挡层223用于阻挡后续形成的插塞材料的原子向介质层201扩散。
所述改善层222与所述第二阻挡层223之间的粘附性大于第一阻挡层221与第二阻挡层223之间的粘附性，所述改善层222与所述第一阻挡层221之间的粘附性大于第一阻挡层221与第二阻挡层223之间的粘附性。
需要说明的是，所述改善层222与所述第二阻挡层223之间的粘附性大于第一阻挡层221与第二阻挡层223之间的粘附性，所述改善层222与所述第一阻挡层221之间的粘附性大于第一阻挡层221与第二阻挡层223之间的粘附性，则所述改善层222能够改善所述第一阻挡层221和第二阻挡层223之间的粘附性，从而能够增加所述第一阻挡层221和第二阻挡层223对后续形成插塞材料的原子的阻挡作用，进而增加所述介质层201的绝缘性能，改善所形成的半导体结构性能。
本实施例中，所述第二阻挡层223的材料为钽。在其他实施例中，所述第二阻挡层的材料还可以为钛。
本实施例中，所述改善层222材料的原子容易扩散进入所述第二阻挡层223与插塞的接触面，使第二阻挡层223材料原子、后续形成的插塞材料原子和改善层222材料原子形成化学键，从而增加第二阻挡层223与插塞之间的粘附性。因此，所述形成方法能够改善所形成半导体结构的性能。
本实施例中，形成所述第二阻挡层223的工艺包括物理气相沉积工艺。通过物理气相沉积工艺形成的第二阻挡层223的致密度好，对后续形成的插塞中材料的原子向介质层201扩散的阻挡作用较强，从而能够增加所述介质层201的绝缘性，改善所形成半导体结构性能。
如果所述第二阻挡层223的厚度过大，容易阻塞所述开口202，从而不利于后续插塞的形成；如果所述第二阻挡层223的厚度过小，不利于对插塞材料的原子向介质层202扩散进行有效阻挡。具体的，本实施例中，所述第二阻挡层223的厚度为3纳米～8纳米。
需要说明的是，在其他实施例中，所述形成方法还可以包括形成所述第二阻挡层。
后续形成所述第一阻挡层221和改善层222之后，在所述开口202中形成插塞，所述改善层222材料原子用于与所述插塞材料原子形成化学键。
本实施例中，形成所述插塞的步骤如图7和图8所示。
请参考图7，形成所述第二阻挡层223之后，在所述开口202中和所述介质层201上形成金属层230。
所述金属层230用于后续形成插塞。
本实施例中，所述金属层230的材料为铜。铜具有较低的电阻率。在其他实施例中，所述金属层的材料还可以为钨。
形成所述金属层230的工艺包括化学气相沉积工艺、物理气相沉积工艺或电化学镀膜工艺。
本实施例中，所述金属层的形成工艺为铜电镀工艺(electro-coppering，简称ECP)；所述铜电镀工艺的步骤包括：在所述第二阻挡层223表面形成种子层；采用电镀工艺在所述种子层表面形成金属层230。
请参考图8，去除所述介质层201上的金属层230(如图7所示)，形成插塞231。
所述插塞231用于实现所述衬底200与外部电路的电连接。
所述插塞231材料的原子容易向介质层201扩散。由于本发明中，在形成所述插塞231之前，形成所述改善层222，所述改善层222材料的原子能够与插塞231材料的原子形成化学键。因此，当所述插塞231材料的原子向所述介质层201扩散的过程中，所述改善层222能够与所述插塞231材料的原子形成化学键，从而阻挡所述插塞231材料的原子进入所述介质层201中，进而能够提高所述介质层201的绝缘性能，改善所形成半导体结构的性能。
具体的，本实施例中，所述插塞231的材料为铜。
所述改善层222材料的原子能够扩散到所述插塞231与第二阻挡层223的接触面上，所述改善层222材料的原子与所述第二阻挡层223材料的原子、所述插塞231材料的原子反应形成Cu-Ge-Ta键，从而增加第二阻挡层223与插塞231材料的原子的结合性，因此，所述改善层222能够增加第二阻挡层223与插塞231之间的粘附性，从而改善所形成半导体结构的性能。
其次，当所述插塞231材料的原子扩散进入所述改善层222中，所述改善层222材料的原子容易与所述插塞231材料的原子反应，形成铜锗键，从而阻挡所述插塞231材料的原子向所述介质层201扩散。
本实施例中，去除所述介质层201上的金属层230的工艺包括化学机械研磨工艺。
所述形成方法还包括：去除所述介质层201上的第二阻挡层223、改善层222和第一阻挡层221。
本实施例中，去除所述介质层201上的第二阻挡层223、改善层222和第一阻挡层221的过程与去除所述介质层201上的金属层230的过程在同一工艺中进行。
本实施例中，形成所述插塞231之后，还包括：对所述插塞231、改善层222和第一阻挡层221进行退火处理。
所述退火处理用于使所述插塞231再结晶，消除所述插塞231中的缺陷，改善所形成半导体结构性能。同时，所述退火处理还可以增加所述改善层222材料原子的扩散，从而有利于增加第一阻挡层221与介质层201，以及第二阻挡层222与插塞231之间的粘附性，进而改善所形成半导体结构的性能。
综上，本发明实施例提供的半导体结构的形成方法中，在形成所述插塞之前，形成所述改善层，所述改善层材料的原子能够与插塞材料的原子形成化学键。因此，当所述插塞材料的原子向所述介质层扩散的过程中，所述改善层能够与所述插塞材料的原子形成化学键，从而阻挡所述插塞材料的原子扩散进入所述介质层中，进而能够提高所述介质层的绝缘性能，改善所形成半导体结构的性能。此外，所述改善层材料的原子能够扩散到所述第一阻挡层与介质层的接触面，使第一阻挡层材料原子、改善层材料原子和介质层材料原子形成化学键，从而增加第一阻挡层与介质层之间的粘附性，进而改善所形成半导体结构的性能。
进一步，所述形成方法还包括形成所述第二阻挡层，且所述改善层位于所述第一阻挡层和第二阻挡层之间。所述改善层材料原子还能够扩散到第二阻挡层与插塞的接触面，使第二阻挡层材料原子、插塞材料原子和改善层材料原子形成化学键，从而增加第二阻挡层与插塞之间的粘附性。因此，所述形成方法能够改善所形成半导体结构的性能。
进一步，通过原子层沉积工艺形成的第一阻挡层的阶梯覆盖性较强，不容易堵塞所述开口，从而有利于插塞的形成；通过物理气相沉积工艺形成的第二阻挡层的致密度好，对插塞材料的原子向介质层扩散的阻挡作用较强，从而能够增加所述介质层的绝缘性，改善所形成半导体结构的性能。形成所述改善层之前，通过原子层沉积工艺形成所述第一阻挡层，能够增加第一阻挡层与介质层之间的阶梯覆盖性，从而不容易阻塞所述开口，从而有利于后续形成改善层和第二阻挡层。
继续参考图8，本发明实施例还提供一种半导体结构，包括：衬底200；位于所述衬底200上的介质层201，所述介质层201中具有开口；覆盖所述开口侧壁的第一阻挡层221；覆盖所述开口侧壁的改善层222；位于开口中的插塞231，所述第一阻挡层221和所述改善层222位于所述插塞231与所述介质层201之间，所述改善层222位于所述插塞231和所述第一阻挡层221之间，所述改善层222材料原子用于与所述插塞231材料原子形成化学键。
需要说明的是，所述插塞231与所述第一阻挡层221之间具有改善层222，所述改善层222材料原子能够与插塞231材料的原子反应形成化学键。因此，当所述插塞231材料原子向所述介质层201扩散的过程中，所述改善层222能够与所述插塞231材料原子反应，从而阻挡所述插塞231材料原子扩散进入介质层201中，进而能够提高所述介质层201的绝缘性能，改善所形成半导体结构的性能。
本实施例中，所述衬底200为下层铜连线，在其他实施例中，所述衬底还可以为CMOS晶体管。
本实施例中，所述半导体结构还包括：位于所述介质层201和所述衬底200之间的电介质覆盖层213。
本实施例中，所述半导体结构还包括：覆盖所述开口侧壁的第二阻挡层223，所述改善层222位于所述第一阻挡层221和第二阻挡层223之间。
具体的，所述第一阻挡层221位于所述开口侧壁表面，所述改善层222位于所述第一阻挡层221表面，所述第二阻挡层223位于所述改善层222表面。
本实施例中，所述改善层222与所述第一阻挡层221之间的粘附性大于第一阻挡层221与第二阻挡层223之间的粘附性，所述改善层222与所述第二阻挡层223之间的粘附性大于第一阻挡层221与第二阻挡层223之间的粘附性。
需要说明的是，所述改善层222位于所述第一阻挡层221和第二阻挡层223之间，且所述改善层222与所述第二阻挡层223之间的粘附性大于第一阻挡层221与第二阻挡层223之间的粘附性，所述改善层222与所述第一阻挡层221之间的粘附性大于第一阻挡层221与第二阻挡层223之间的粘附性，则所述改善层222能够改善所述第一阻挡层221和第二阻挡层223之间的粘附性，从而能够增加所述第一阻挡层221和第二阻挡层223对插塞231材料的原子的阻挡作用，进而增加所述介质层201的绝缘性能，改善所形成的半导体结构性能。
本实施例中，所述第一阻挡层221的材料为氮化钽；所述第二阻挡层223的材料为钽。在其他实施例中，所述第一阻挡层的材料还可以氮化钛。所述第二阻挡层的材料还可以为钛。
本实施例中，所述第一阻挡层221的厚度为2纳米～5纳米；所述第二阻挡层223的厚度为3纳米～8纳米。
本实施例中，所述改善层222的材料为非晶锗。在其他实施例中，所述改善层的材料还可以为非晶硅。
本实施例中，所述改善层222的厚度为2纳米～5纳米。
本实施例中，所述插塞231的材料为铜。在其他实施例中，所述插塞的材料还可以为钨。
本实施例与上一实施例的半导体结构的形成方法形成的半导体结构相同，在此不做赘述。
综上，本发明实施例提供的半导体结构中，所述开口侧壁具有改善层，所述改善层材料的原子能够与插塞材料的原子形成化学键。因此，当所述插塞材料的原子向所述介质层扩散的过程中，所述改善层能够与所述插塞材料的原子形成化学键，从而阻挡所述插塞材料的原子扩散进入所述介质层中，进而能够提高所述介质层的绝缘性能，改善所形成半导体结构的性能。此外，所述改善层材料的原子能够扩散到所述第一阻挡层与介质层的接触面，使第一阻挡层材料原子、改善层材料原子和介质层材料原子形成化学键，从而增加第一阻挡层与介质层之间的粘附性，进而改善所形成半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成介质层，所述介质层中具有开口；
形成覆盖所述开口侧壁的第一阻挡层；
在所述第一阻挡层上形成覆盖所述开口侧壁的改善层；
形成改善层之后，在所述开口中形成插塞，所述改善层材料的原子用于与所述插塞材料的原子形成化学键。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述改善层上形成覆盖所述开口侧壁的第二阻挡层。
3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述第一阻挡层的材料为氮化钽或氮化钛。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第二阻挡层的材料为钽或钛。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述第一阻挡层的工艺包括原子层沉积工艺，且形成所述第二阻挡层的工艺包括物理气相沉积工艺。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述改善层的材料为非晶锗或非晶硅。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述改善层的厚度为2纳米～5纳米。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，形成所述改善层的工艺包括：化学气相沉积工艺、原子层沉积工艺或物理气相沉积工艺。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述插塞的材料为铜。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述插塞之后，还包括：对所述插塞、改善层和第一阻挡层进行退火处理。
11.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底上的介质层，所述介质层中具有开口，所述开口贯穿所述介质层；
覆盖所述开口侧壁的第一阻挡层；
覆盖所述开口侧壁的改善层；
位于开口中的插塞，所述第一阻挡层和所述改善层位于所述插塞与所述介质层之间，所述改善层位于所述插塞和所述第一阻挡层之间，所述改善层材料的原子用于与所述插塞材料的原子形成化学键。
12.如权利要求11所述的半导体结构，其特征在于，还包括：覆盖所述开口侧壁的第二阻挡层，所述第二阻挡层位于所述改善层和所述插塞之间。
13.如权利要求11或12所述的半导体结构，其特征在于，所述第一阻挡层的材料为氮化钽或氮化钛。
14.如权利要求12所述的半导体结构，其特征在于，所述第二阻挡层的材料为钽或钛。
15.如权利要求11所述的半导体结构，其特征在于，所述改善层的材料为非晶锗或非晶硅。
16.如权利要求15所述的半导体结构，其特征在于，所述改善层的厚度为2纳米～5纳米。
17.如权利要求11所述的半导体结构，其特征在于，所述插塞的材料为铜。
CN201710131300.7A 2017-03-07 2017-03-07 半导体结构及其形成方法 Active CN108573911B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710131300.7A CN108573911B (zh) 2017-03-07 2017-03-07 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710131300.7A CN108573911B (zh) 2017-03-07 2017-03-07 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN108573911A true CN108573911A (zh) 2018-09-25
CN108573911B CN108573911B (zh) 2020-11-27

Family

ID=63577404

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710131300.7A Active CN108573911B (zh) 2017-03-07 2017-03-07 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN108573911B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109841566A (zh) * 2019-01-30 2019-06-04 长江存储科技有限责任公司 半导体结构的形成方法及半导体结构
CN112928062A (zh) * 2019-12-05 2021-06-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102881647A (zh) * 2012-10-12 2013-01-16 上海华力微电子有限公司 铜金属覆盖层的制备方法
CN103094184A (zh) * 2011-10-31 2013-05-08 中芯国际集成电路制造(上海)有限公司 一种铜互连结构的制造方法
CN104103573A (zh) * 2013-04-02 2014-10-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20150255336A1 (en) * 2014-03-06 2015-09-10 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
US20150262870A1 (en) * 2014-03-14 2015-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier Structure for Copper Interconnect
CN105140172A (zh) * 2014-05-27 2015-12-09 中芯国际集成电路制造(北京)有限公司 互连结构及其形成方法
CN105336670A (zh) * 2014-07-14 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN105374857A (zh) * 2014-08-26 2016-03-02 中芯国际集成电路制造(上海)有限公司 金属栅极结构及其形成方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103094184A (zh) * 2011-10-31 2013-05-08 中芯国际集成电路制造(上海)有限公司 一种铜互连结构的制造方法
CN102881647A (zh) * 2012-10-12 2013-01-16 上海华力微电子有限公司 铜金属覆盖层的制备方法
CN104103573A (zh) * 2013-04-02 2014-10-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20150255336A1 (en) * 2014-03-06 2015-09-10 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
US20150262870A1 (en) * 2014-03-14 2015-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier Structure for Copper Interconnect
CN105140172A (zh) * 2014-05-27 2015-12-09 中芯国际集成电路制造(北京)有限公司 互连结构及其形成方法
CN105336670A (zh) * 2014-07-14 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN105374857A (zh) * 2014-08-26 2016-03-02 中芯国际集成电路制造(上海)有限公司 金属栅极结构及其形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109841566A (zh) * 2019-01-30 2019-06-04 长江存储科技有限责任公司 半导体结构的形成方法及半导体结构
CN112928062A (zh) * 2019-12-05 2021-06-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
CN108573911B (zh) 2020-11-27

Similar Documents

Publication Publication Date Title
TWI405301B (zh) 雙重線路的積體電路晶片
TWI414041B (zh) Semiconductor device manufacturing method
CN106486418A (zh) 半导体装置及其制造方法
US7709376B2 (en) Method for fabricating semiconductor device and semiconductor device
CN105762109A (zh) 半导体结构的形成方法
CN101286473B (zh) 半导体器件的制造方法
CN105097650A (zh) 接触插塞的形成方法
TWI786757B (zh) 半導體結構及其形成方法
CN108573911A (zh) 半导体结构及其形成方法
CN102054758A (zh) 钨栓塞的形成方法
TW201901760A (zh) 製造半導體結構之方法
CN112151440B (zh) 半导体结构的形成方法、晶体管
CN112490180A (zh) 半导体结构及其形成方法
TWI707401B (zh) 基本原則區域中完全對準介層窗
CN104900662B (zh) 半导体器件及其形成方法
US9209268B2 (en) Semiconductor device and method of making
TWI223393B (en) Method of filling bit line contact via
CN104299939B (zh) 互连结构的形成方法
US7199040B2 (en) Barrier layer structure
CN106549018A (zh) 单元接触结构
TW202133233A (zh) 包括碳化矽材料之電子裝置及相關之方法及系統
CN109994479A (zh) 一次性可编程器件的制造方法及一次性可编程器件
KR20150112750A (ko) 비아 내에 식각 저항 구조물을 갖는 반도체 구조물 및 그 제조 방법
CN106910709B (zh) 一种半导体器件及其制备方法、电子装置
CN105097645B (zh) 一种半导体器件的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant