CN105374857A - 金属栅极结构及其形成方法 - Google Patents

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Abstract

本发明提供了一种金属栅极结构及其形成方法。所述金属栅极结构中,介质层的凹槽的侧壁以及底部设有作为扩散阻挡层的氮化钛层,所述氮化钛层从靠近所述凹槽内表面到远离所述凹槽内表面的方向依次包括TiNx、TiN和TiNy,其中x<1,y>1。相比与现有的扩散阻挡层,具有上述结构的氮化钛层可有效减少金属栅极内金属原子向介质层的扩散的问题,所述扩散阻挡层具有较好的扩散阻挡能力,从而提高了后续形成的半导体器件的性能。

Description

金属栅极结构及其形成方法
技术领域
本发明涉及半导体技术领域,尤其是涉及一种金属栅极结构及其形成方法。
背景技术
随着半导体技术发展,半导体器件的集成度不断增加,半导体器件特征尺寸(CriticalDimension,CD)越来越小,这对晶体管等元器件的性能提出了更高的要求。
由于多晶硅栅极的电阻较大,现有技术晶体管开始采用金属材料作为栅极,金属栅极电阻较低,可以提高晶体管性能。
此外,在CMOS的金属栅极制备过程中,多采用后栅极工艺(gatelast)制备金属栅极,以避免金属栅极的金属材料对晶体管其他结构的影响。
现有的后栅工艺包括:先参考图1所示,在半导体衬底上形成伪栅(如多晶硅栅极);在形成源/漏区13后,在半导体衬底上形成介质层11,并去除伪栅,在介质层11内形成栅极凹槽12;接着,参考图2所示,向栅极凹槽12内填充金属材料,以形成金属栅极15。
此外,继续参考图1所示,为了避免金属栅极中的金属原子向介质层11内扩散,而影响后续形成的半导体器件性能,在向栅极凹槽12内填充金属材料前,需要在所述栅极凹槽12的侧壁形成一层扩散阻挡层14,用于减少金属栅极中的金属原子向介质层11中的扩散问题。
然而,即便如此,现有的扩散阻挡层技术已无法满足半导体器件发展要求。为此,如何进一步防止金属原子扩散是本领域技术人员亟需解决的问题。
发明内容
本发明解决的问题是提供一种金属栅极结构及其形成方法,以抑制金属原子扩散的现象。
为了解决上述问题,本发明提供一种金属栅极结构包括:
基底;
位于基底上介质层,所述介质层中设有凹槽;
位于所述凹槽的侧壁和底部的扩散阻挡层,所述扩散阻挡层包括氮化钛层,所述氮化钛层从靠近所述凹槽内表面到远离所述凹槽内表面的方向依次为TiNx、TiN和TiNy,其中x<1,y>1;
位于所述凹槽内的金属栅极。
可选地,所述扩散阻挡层从靠近所述凹槽内表面到远离所述凹槽内表面的方向依次包括:第一氮化钛层、第二氮化钛层和第三氮化钛层,所述第一氮化钛层为TiNx,所述第二氮化钛层为TiN,第三氮化钛层为TiNy。
可选地,所述第一氮化钛层、第二氮化钛层和第三氮化钛层的厚度均为
可选地,所述扩散阻挡层还包括:位于所述氮化钛层表面的氮化铝钛层。
可选地,所述氮化铝钛层的厚度为
可选地,所述扩散阻挡层还包括:
覆盖在所述凹槽的侧壁和底面上的钽层,所述氮化钛层位于所述钽层上。
可选地,所述扩散阻挡层还包括:
位于所述钽层和氮化钛层之间的氮化钽层。
可选地,所述金属栅极结构还包括:位于所述凹槽底部且位于所述扩散阻挡层下方的高K介质层,用作栅极介质层。
可选地,所述金属栅极为铝栅极。
本发明还提供了一种金属栅极结构的形成方法,包括:
提供基底;
在基底上形成介质层,在所述介质层内形成凹槽;
在所述凹槽的侧壁和底部形成扩散阻挡层,所述扩散阻挡层包括氮化钛层,所述氮化钛层从靠近所述凹槽内表面到远离所述凹槽内表面的方向依次为TiNx、TiN和TiNy,其中x<1,y>1;
向所述凹槽内填充金属材料,形成金属栅极。
可选地,所述氮化钛层的形成步骤包括:
在所述凹槽侧壁和底部形成第一氮化钛层,所述第一氮化钛层为TiNx;
在所述第一氮化钛层表面形成第二氮化钛层,所述第二氮化钛层为TiN;
在所述第二氮化钛层表面形成第三氮化钛层,所述第三氮化钛层为TiNy。
可选地,
形成第一氮化钛层的步骤包括:在所述凹槽的侧壁和底面形成第一钛层,对所述第一钛层进行第一氮等离子体处理,使所述第一钛层转化为第一氮化钛层;
形成第二氮化钛层的步骤包括:在所述第一氮化钛层的表面形成第二钛层,对所述第二钛层进行第二氮等离子体处理,使所述第二钛层转化为第二氮化钛层,所述第二氮等离子处理中氮气的流量大于所述第一氮等离子体处理中氮气流量;
形成第三氮化钛层的步骤包括:在所述第二氮化钛层的表面形成第三钛层,对所述第三钛层进行第三氮等离子体处理,使所述第三钛层转化为第三氮化钛层,所述第三氮等离子处理中氮气的流量大于所述第二氮等离子体处理中氮气流量。
可选地,形成所述第一钛层、第二钛层和第三钛层的工艺为物理气相沉积法;
所述第一氮等离子体处理的步骤包括:控制气压为0.01~10torr、功率为50~500W,通入流量为100~500sccm的氮气持续1~100s;
所述第二氮等离子体处理的步骤包括:控制气压为0.01~10torr、功率为50~500W,通入流量为500~1000sccm的氮气持续1~100s;
所述第三氮等离子体处理的步骤包括:控制气压为0.01~10torr、功率为20~2000W,通入流量为1000~2000sccm的氮气持续1~100s。
可选地,形成扩散阻挡层的步骤还包括:
形成所述氮化钛层后,在所述氮化钛层表面形成氮化铝钛层。
可选地,形成氮化铝钛层的步骤包括:
在所述氮化钛层表面形成钛铝合金层;
进行第四氮等离子体处理,使所述钛铝合金层转化为氮化铝钛层。
可选地,所述第四氮等离子体处理的方法包括:控制气压为0.01~10torr、功率为50~500W,通入流量为100~500sccm的氮气持续1~100s。
可选地,形成扩散阻挡层的步骤还包括:
在形成所述氮化钛层前,先在所述凹槽的侧壁和底面形成钽层。
可选地,形成扩散阻挡层的步骤还包括:
在形成所述钽层后,形成所述氮化钛层前,在所述钽层表面形成氮化钽层。
可选地,在所述介质层内形成凹槽的步骤包括:
在形成所述介质层前,先在所述基底上形成伪栅;
之后形成与所述表面齐平的介质层,去除所述伪栅以形成所述凹槽。
可选地,在形成扩散阻挡层前,所述金属栅极结构的形成方法还包括:在所述凹槽底部形成用作栅极介质层的高K介质层。
与现有技术相比,本发明的技术方案具有以下优点:
在本发明提供的金属栅极结构中,介质层的凹槽的侧壁以及底部设有作为扩散阻挡层的氮化钛层,所述氮化钛层从靠近所述凹槽内表面到远离所述凹槽内表面的方向依次包括TiNx、TiN和TiNy,其中x<1,y>1。相比与现有的扩散阻挡层,具有上述结构的氮化钛层可有效减少金属栅极内金属原子向介质层的扩散的问题,所述扩散阻挡层具有较好的扩散阻挡能力,从而提高了后续形成的半导体器件的性能。
附图说明
图1和图2现有技术一种金属栅极形成方法的结构示意图;
图3~图14是本发明金属栅极结构的形成方法一实施例中各步骤的示意图;
图15是本发明金属栅极结构一实施例的结构示意图。
具体实施方式
如背景技术所述,现有金属栅极结构中,在介质层与金属栅极之间会设置扩散阻挡层,以抑制金属栅极中的金属原子扩散进入介质层中,进而提高半导体器件的性能。
而随着半导体技术发展,现有技术形成的扩散阻挡层对于金属栅极中金属原子扩散进入介质层的抑制作用有限,已无法满足半导体技术发展需求。
为此,本发明提供了一种金属栅极结构及其形成方法。
所述金属栅极结构包括:覆盖于介质层内凹槽底部和侧壁的扩散阻挡层,和位于所述扩散阻挡层上的金属栅极。所述扩散阻挡层包括氮化钛层,且所述氮化钛层从靠近所述凹槽内表面到远离所述凹槽内表面的方向依次为TiNx、TiN和TiNy,其中x<1,y>1。与现有的扩散阻挡层相比,具有上述结构的氮化钛层可有效减少金属栅极内金属原子向介质层的扩散的问题,所述扩散阻挡层具有较好的扩散阻挡能力,从而提高了后续形成的半导体器件的性能。
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明金属栅极结构及其形成方法的具体实施方式做详细的说明。
图3~图14是本发明金属栅极结构的形成方法一实施例中个步骤的示意图。
本实施例,金属栅极结构的形成方法包括:
先参考图3所示,提供基底20,在所述基底20上形成介质层22,并在所述介质层22内形成凹槽23,所述凹槽23用于形成金属栅极。
本实施例中,所述基底20包括:半导体衬底。或是,所述基底20包括半导体衬底和形成于半导体衬底内或半导体衬底表面的半导体元器件。
所述半导体衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底或其他III-V族衬底。
所述介质层22的材料为介电材料,如氧化硅等。本发明对所述半导体衬底,以及介质层22的材料并不做限制。
本实施例中,所述基底20内还形成有位于所述凹槽23周边(以及下方部分区域)内的源漏极21。
本实施例中,所述金属栅极结构的形成工艺可选为后栅工艺(gatelast),所述凹槽23的形成工艺包括,在形成所述介质层前,先在所述基底上形成伪栅;之后形成与所述表面齐平的介质层,去除所述伪栅以形成所述凹槽。
具体地,可先在所述基底20上形成多晶硅层;在刻蚀所述多晶硅层形成多晶硅伪栅后,采用离子注入工艺在所述多晶硅伪栅的周边形成源漏极21;之后再于所述基底20上形成覆盖所述多晶硅伪栅的介质层,通过化学机械研磨使介质层与多晶硅伪栅齐平,再然后去除所述多晶硅伪栅,在所述介质层22内形成所述凹槽23。上述工艺为本领域的成熟工艺,在此不再赘述。
可选地,形成所述凹槽23后,在所述凹槽23的底部覆盖高K介质层26,用作栅极介质层。所述高K介质层26的材料包括氧化铪(HfO2)、氧化钛(TiO2)、五氧化二钽(Ta2O5)和氧化锆(ZrO2)等。所述高K介质层26的形成工艺为原子沉积(atomiclayerdeposition,ALD)。本发明对所述K介质层26的材料并不做限制。
本实施例中,所述高K介质层26为氧化铪(HfO2)。
接着参考图4,在所述凹槽23的底部以及侧壁形成扩散阻挡层。
本实施例中,所述扩散阻挡层包括钽层,以及氮化钽层,在形成所述氮化钛层前,参考图4所示,先在所述介质层22的表面,以及所述凹槽23的侧壁和底部覆盖钽(Ta)层24;之后在所述钽层24的表面形成氮化钽(TaN)层25。
本实施例中,所述钽层24的形成工艺为物理气相沉积(PhysicalVaporDeposition,PVD),如磁控溅射;
所述氮化钽25层的形成工艺包括:先采用PVD等工艺,如磁控溅射,在所述钽层24表面形成另一钽层,之后采用氮等离子体处理等工艺对所述另一钽层进行氮化处理,使得另一钽层被氮化,从而形成氮化钽;抑或是采用磁控溅射等产生钽的同时通入氮气,从而在使得钽与氮气反应直接在所述钽层上覆盖氮化钽层。所述钽层和氮化钽层的形成工艺并不限定本发明的保护范围。
本实施例中,所述钽层24和氮化钽层25的厚度为
参考图5至图10,本实施例中,形成所述扩散阻挡层的步骤包括形成氮化钛层30,且所述氮化钛层30从靠近所述凹槽内表面到远离所述凹槽内表面的方向依次为TiNx、TiN和TiNy,其中x<1,y>1。具有上述结构的氮化钛层30可有效减少金属栅极内金属原子向介质层的扩散的问题,所述扩散阻挡层具有较好的扩散阻挡能力。
需要说明的是,本实施例是在所述氮化钽25的表面形成氮化钛层30。在除本实施例外的另一个实施例中,可在形成所述钽层24后,直接在所述钽层24上形成氮化钛层,亦或是无需所述钽层24和氮化钽层25,直接在所述凹槽23的底部以及侧壁上形成氮化钛层,所述氮化钽层25和钽层24可提高扩散阻挡层整体的功效,但不形成所述氮化钽层和钽层并不妨碍本发明目的实现,可以形成只包括氮化钛层30的扩散阻挡层。
本实施例中,所述氮化钛层30为三层结构,包括覆盖在所述氮化钽层25表面,也即位于最内的第一氮化钛层31、覆盖在所述第一氮化钛层31表面的第二氮化钛层32和覆盖在第二氮化钛层32表面,也即位于最外的第三氮化钛层33。其中,所述第一氮化钛层为TiNx(x<1)、第二氮化钛层为TiN,第三氮化钛层为TiNy(y>1),所述第一氮化钛层31、第二氮化钽层32和第三氮化钛层33中的氮含量依次递增。
具体地,所述氮化钛层30的形成工艺包括:
参考图5所示,先在所述氮化钽层25表面形成第一钛层301。
本实施例中,所述第一钛层301的形成工艺为PVD,具体地,采用钛靶材的磁控溅射在所述氮化钽层25表面覆盖第一钛层301。
接着参考图6所示,对所述第一钛层301进行第一氮等离子体处理,使氮与所述第一钛层301反应形成氮化钛,从而将所述第一钛层301转化为第一氮化钛层31,且所述第一氮化钛层31中,氮原子个数百分含量小于钛原子个数百分含量。
本实施例中,若所述第一氮化钛层31的厚度过厚,影响后续形成的金属栅极尺寸;若所述第一氮化钛层31过薄,不利于后续形成的扩散阻挡层整体的抑制金属原子扩散功效。
本实施例中,所述第一氮化钛层31的厚度为
所述第一氮等离子体处理具体工艺包括:
若所述气压过小,会降低反应腔体内氮气的量,不利于氮等离子与第一氮化钛层31反应,且第一氮化钛层31中的氮含量过低;气压过大,增大氮气的量,使得氮气浓度过大,使得氮与第一钛层301过度反应,致使后续形成的第一氮化钛层31中的氮含量过高;若功率过小,氮气被等离子化力度不够,不利于第一钛层301被氮化;若功率过大,氮气被等离子化力度过高,氮等离子体浓度过高,致使后续形成的第一氮化钛层31中的氮含量过高。
本实施例中,在所述氮化钽层25表面覆盖厚度适当的第一钛层301后,控制气压为0.01~10torr,功率为50~500W通入流量为100~500sccm的氮气1~100s。
需要说明的是,所述第一氮等离子体处理工艺参数可以根据实际需求(例如:第一钛层301厚度以及预设的第一氮化钛层31中氮含量)进行设定。接着在所述第一氮化钛层31的表面形成第二氮化钛层32,所述第二氮化钛层32中的氮原子个数百分含量大于所述第一氮化钛层31内的氮原子个数百分含量。所述第二氮化钛层32的形成步骤包括:
参考图7所示,在所述第一氮化钛层31表面形成第二钛层302。
本实施例中,所述第二钛层302的形成工艺为PVD,具体地为采用钛靶材的磁控溅射在所述第一氮化钛层31表面覆盖第二钛层302。
接着参考图8所示,对所述第二钛层302进行第二氮等离子体处理,使氮与所述第二钛层302反应形成氮化钛,从而将所述第二钛层302转化为第二氮化钛层32,其中,所述第二氮等离子处理中氮气的流量大于所述第一氮等离子体处理中氮气流量。
本实施例中,所述第二氮化钛层32的厚度为
本实施例中,所述第二氮化钛层32内氮原子个数百分含量与钛原子个数百分含量相近,进一步地,所述第二氮化钛层32内氮原子个数百分含量等于钛原子个数百分含量。
所述第二氮等离子体处理具体工艺包括:
在所述第一氮化钛层31表面覆盖厚度适当的第二钛层302后,控制气压为0.01~10torr,功率为50~500W通入流量为500~1000sccm的氮气1~100s。
需要说明的是,所述第二氮等离子体处理工艺参数可以根据实际需求(例如:第二钛层302厚度以及预设的第二氮化钛层32中氮含量)进行设定。
接着参考图9和图10所示,在所述第二氮化钛层32的表面形成第三氮化钛层33,所述第三氮化钛层33中氮原子个数百分含量大于钛原子个数百分含量。
所述第三氮化钛层33的形成步骤包括:
参考图9所示,在所述第二氮化钛层32表面形成第三钛层303。
本实施例中,所述第三钛层303的形成工艺为PVD,具体地,采用钛靶材的磁控溅射在所述第二氮化钛层32表面覆盖第二钛层303。
接着参考图10所示,对所述第三钛层303进行第三氮等离子体处理,使氮与所述第三钛层303反应形成氮化钛,从而将所述第三钛层303转化为第三氮化钛层33,其中,所述第三氮等离子处理中氮气的流量大于所述第二氮等离子体处理中氮气流量,使得所述第三氮化钛层33内氮原子个数百分含量大于钛原子个数百分含量。
本实施例中,所述第三氮化钛层33的厚度为
所述第三氮等离子体处理具体工艺包括:
在所述第二氮化钛层32表面覆盖厚度适当的第三钛层303后,控制气压为0.01~10torr,功率为20~2000W通入流量为1000~2000sccm的氮气1~100s。
所述第三氮等离子体处理工艺参数根据实际需要(如第三钛层303厚度,以及预设的第三氮化钛层33中氮含量)进行设定。
值得注意的是,本实施例中,所述氮化钛层为三层结构,但除本实施例外的其他实施例中,所述氮化钛层可为四层或大于四层的结构,且从靠近所述凹槽内表面到远离所述凹槽内表面的方向,所述氮化钛层中氮原子个数百分含量依次递增,且位于最内的氮化钛层中氮原子个数百分含量小于钛原子个数百分含量(即为TiNx,x<1),而位于最外的氮化钛层中氮原子个数百分含量大于钛原子个数百分含量(即为TiNy,y>1)。
亦或是,所述氮化钛层可仅为单层结构,但单层结构的氮化钛层中,从靠近所述凹槽内表面到远离所述凹槽内表面的方向依次为TiNx、TiN和TiNy,其中x<1,y>1,即,单层结构的氮化钛层中,从靠近所述凹槽内表面到远离所述凹槽内表面的方向,所述氮化钛层中氮原子个数百分含量依次递增,且位于最内的氮化钛层中氮原子个数百分含量小于钛原子个数百分含量,而位于最外的氮化钛层中氮原子个数百分含量大于钛原子个数百分含量,位于中间区域的氮化钛层中氮原子个数百分含量与钛原子个数百分含量相当。
所述单层结构的氮化钛层的形成过程包括:采用诸如化学气相沉积(ChemicalVaporDeposition,CVD),采用含钛的钛源气体以及含氮的氮源气体作为反应气体,并通过调整钛源气体和氮源气体的量,以形成不同的位置具有特定氮含量以及钛含量的氮化钛层;或是采用PVD工艺形成钛层,同时通入氮气等氮源气体,使得所述氮源气体和钛层反应形成氮化钛层,并通过调整氮源气体的量以形成不同部位具有特定氮含量以及钛含量的氮化钛层。这些简单的改变均在本发明的保护范围内。
参考图11和12所示,本实施例中,所述扩散阻挡层还包括位于氮化钛层上的氮化铝钛(TiAlN)层41。所述氮化铝钛层41的形成工艺包括:
参考图11所示,在所述氮化钛层30的表面形成钛铝合金层401。
本实施例中,所述钛铝合金层401的形成工艺为PVD,具体地,采用钛铝合金合金靶材的磁控溅射在所述氮化钛层30的表面形成钛铝合金层401。
之后,参考图12所示,对所述钛铝合金层401进行第四氮等离子处理,从而将钛铝合金层401转化为氮化铝钛层41。
本实施例中,所述氮化铝钛层41的厚度为
本实施例中,所述氮化铝钛层41有助于提高氮化钛层30与后续形成的金属栅极之间的结合强度,以及进一步加强扩散阻挡层整体抑制金属栅极中金属原子扩散的能力。但若不形成所述氮化铝钛层41同样不妨碍本发明目的实现。
同样,所述钽层24以及氮化钽层25可进一步提高扩散阻挡层整体抑制金属栅极中金属原子扩散的能力,但不形成所述钽层24和氮化钽层25同样不妨碍本发明目的实现。本发明对是否设置所述氮化铝钛层41、钽层24和氮化钽层25不做限制。
参考图13所示,在形成所述扩散阻挡层后,在所述介质层22上形成金属材料50,所述金属材料50填充满所述凹槽23。
之后参考图14所示,采用化学机械研磨(CMP)等工艺,去除所述介质层22上多余的金属材料50以及扩散阻挡层,露出所述介质层22表面,在所述凹槽23内形成金属栅极51。
本实施例中,所述金属材料为铝,所述金属栅极51为铝栅极。但除本实施例外其他实施例中,所述金属栅极可采用其他金属材料,其并不限定本发明的保护范围。
继续参考图14所示,本发明提供的金属栅极结构一实施例的结构示意图。所述金属栅极结构可采用上述实施例提供的金属栅极结构的形成方法制得,但所述金属栅极结构的形成方法并不局限于上述实施例提供的金属栅极结构的形成方法。
所述金属栅极结构具体包括:
基底20。
位于基底20上介质层22,所述介质层22内开设有凹槽(图中未标示)。
在所述凹槽的侧壁和底部覆盖有扩散阻挡层,所述扩散阻挡层包括氮化钛层30,所述氮化钛层从靠近所述凹槽内表面到远离所述凹槽内表面的方向依次为TiNx、TiN和TiNy,其中x<1,y>1。
位于所述凹槽内,且位于所述扩散阻挡上的金属栅极51。
本实施例中,所述基底20内形成有位于所述金属栅极51周边的源漏极21。
本实施例中,所述金属栅极结构还包括在所述凹槽底部且位于所述金属栅极51下方的高K介质层26。所述高K介质层26的材料包括氧化铪(HfO2)、氧化钛(TiO2)、五氧化二钽(Ta2O5)和氧化锆(ZrO2)等,形成工艺包括原子沉积法(ALD)等工艺。
具体地,所述K介质层26为氧化铪(HfO2)。
本实施例中,所述氮化钛层30包括:
第一氮化钛层31,所述第一氮化钛层为TiNx,x<1,即,所述第一氮化钛层中的氮原子个数百分含量小于钛原子个数百分含量;
覆盖在第一氮化钛层31表面的第二氮化钛层32,所述第一氮化钛层为TiN,所述第二氮化钛层32中的氮原子个数百分含量与所述第二氮化钛层32中的钛原子个数百分含量相近,可选地,所述第二氮化钛层32中的氮原子个数百分含量等于所述第二氮化钛层32中的钛原子个数百分含量;
覆盖在第二氮化钛层32表面的第三氮化钛层33,第三氮化钛层为TiNy,y>1,即,所述第三氮化钛层32中的氮原子个数百分含量大于钛原子个数百分含量。
具体地,所述第一氮化钛层31、第二氮化钛层32和第三氮化钛层33的厚度均为
本实施例中,所述扩散阻挡层还包括:位于所述氮化钛层表面的氮化铝钛层41,所述氮化铝钛层41的厚度为
所述扩散阻挡层还可以包括:
位于所述凹槽的侧壁和底面上的钽层24,所述氮化钛层30位于所述钽层24上。
进一步地,所述扩散阻挡层还可以包括:位于所述钽层24和氮化钛层30之间的氮化钽层25。
所述钽层24和氮化钽层25的厚度均为
结合参考图15所示,在图15中,本实施例提供的扩散阻挡层包括:
由通孔的表面至栅极层叠设置的层24、氮化钽层25、第一氮化钛层31、第二氮化钛层32、第三氮化钛层33以及氮化铝钛层41。
金属栅极51位于所述氮化铝钛层41表面,填充满所述介质层22内的通孔。所述金属栅极51可以是为铝栅极。
金属栅极51中的铝原子容易向介质层22内扩散(图中箭头指向方向),但所述扩散阻挡层可有效抑制铝金属原子的扩散。且相比于现有的扩散阻挡层,本实施例中,具有氮化钛层30结构的扩散阻挡层(包括第一氮化钛层31、第二氮化钛层32和第三氮化钛层33)可更为提高阻挡金属原子扩散的效果,可以提高金属栅极结构的性能。
值得注意的是,除本实施例外的其他实施例中,氮化钛层可为四层或大于四层的结构,且从靠近所述凹槽内表面到远离所述凹槽内表面的方向,所述氮化钛层中氮原子个数百分含量依次递增,且位于最内的氮化钛层中氮原子个数百分含量小于钛原子个数百分含量(即为TiNx,x<1),位于中间部分的氮化钛层中氮原子个数百分含量近似于钛原子个数百分含量(即为TiN),而位于最外的氮化钛层中氮原子个数百分含量大于钛原子个数百分含量(即为TiNy,y>1);
亦或是,所述氮化钛层可仅为单层结构,但单层结构的氮化钛层中,从靠近所述凹槽内表面到远离所述凹槽内表面的方向依次为TiNx、TiN和TiNy,其中x<1,y>1,即,单层结构的氮化钛层中,从靠近所述凹槽内表面到远离所述凹槽内表面的方向,所述氮化钛层中氮原子个数百分含量依次递增,且位于最内的氮化钛层中氮原子个数百分含量小于钛原子个数百分含量,而位于最外的氮化钛层中氮原子个数百分含量大于钛原子个数百分含量。这些简单的改变均在本发明的保护范围内。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种金属栅极结构,其特征在于,包括:
基底;
位于基底上介质层,所述介质层中设有凹槽;
位于所述凹槽的侧壁和底部的扩散阻挡层,所述扩散阻挡层包括氮化钛层,所述氮化钛层从靠近所述凹槽内表面到远离所述凹槽内表面的方向依次为TiNx、TiN和TiNy,其中x<1,y>1;
位于所述凹槽内的金属栅极。
2.如权利要求1所述的金属栅极结构,其特征在于,所述扩散阻挡层从靠近所述凹槽内表面到远离所述凹槽内表面的方向依次包括:第一氮化钛层、第二氮化钛层和第三氮化钛层,所述第一氮化钛层为TiNx,所述第二氮化钛层为TiN,第三氮化钛层为TiNy。
3.如权利要求2所述的金属栅极结构,其特征在于,所述第一氮化钛层、第二氮化钛层和第三氮化钛层的厚度均为
4.如权利要求1所述的金属栅极结构,其特征在于,所述扩散阻挡层还包括:
位于所述氮化钛层表面的氮化铝钛层。
5.如权利要求4所述的金属栅极结构,其特征在于,所述氮化铝钛层的厚度为
6.如权利要求1所述的金属栅极结构,其特征在于,所述扩散阻挡层还包括:
覆盖在所述凹槽的侧壁和底面上的钽层,所述氮化钛层位于所述钽层上。
7.如权利要求6所述的金属栅极结构,其特征在于,所述扩散阻挡层还包括:
位于所述钽层和氮化钛层之间的氮化钽层。
8.如权利要求1所述的金属栅极结构,其特征在于,所述金属栅极结构还包括:位于所述凹槽底部且位于所述扩散阻挡层下方的高K介质层,用作栅极介质层。
9.如权利要求1所述的金属栅极结构,其特征在于,所述金属栅极为铝栅极。
10.一种金属栅极结构的形成方法,其特征在于,包括:
提供基底;
在基底上形成介质层,在所述介质层内形成凹槽;
在所述凹槽的侧壁和底部形成扩散阻挡层,所述扩散阻挡层包括氮化钛层,所述氮化钛层从靠近所述凹槽内表面到远离所述凹槽内表面的方向依次为TiNx、TiN和TiNy,其中x<1,y>1;
向所述凹槽内填充金属材料,形成金属栅极。
11.如权利要求10所述的金属栅极结构的形成方法,其特征在于,所述氮化钛层的形成步骤包括:
在所述凹槽侧壁和底部形成第一氮化钛层,所述第一氮化钛层为TiNx;
在所述第一氮化钛层表面形成第二氮化钛层,所述第二氮化钛层为TiN;
在所述第二氮化钛层表面形成第三氮化钛层,所述第三氮化钛层为TiNy。
12.如权利要求11所述的金属栅极结构的形成方法,其特征在于,
形成第一氮化钛层的步骤包括:在所述凹槽的侧壁和底面形成第一钛层,对所述第一钛层进行第一氮等离子体处理,使所述第一钛层转化为第一氮化钛层;
形成第二氮化钛层的步骤包括:在所述第一氮化钛层的表面形成第二钛层,对所述第二钛层进行第二氮等离子体处理,使所述第二钛层转化为第二氮化钛层,所述第二氮等离子处理中氮气的流量大于所述第一氮等离子体处理中氮气流量;
形成第三氮化钛层的步骤包括:在所述第二氮化钛层的表面形成第三钛层,对所述第三钛层进行第三氮等离子体处理,使所述第三钛层转化为第三氮化钛层,所述第三氮等离子处理中氮气的流量大于所述第二氮等离子体处理中氮气流量。
13.如权利要求12所述的金属栅极结构的形成方法,其特征在于,形成所述第一钛层、第二钛层和第三钛层的工艺为物理气相沉积法;
所述第一氮等离子体处理的步骤包括:控制气压为0.01~10torr、功率为50~500W,通入流量为100~500sccm的氮气持续1~100s;
所述第二氮等离子体处理的步骤包括:控制气压为0.01~10torr、功率为50~500W,通入流量为500~1000sccm的氮气持续1~100s;
所述第三氮等离子体处理的步骤包括:控制气压为0.01~10torr、功率为20~2000W,通入流量为1000~2000sccm的氮气持续1~100s。
14.如权利要求10所述的金属栅极结构的形成方法,其特征在于,形成扩散阻挡层的步骤还包括:
形成所述氮化钛层后,在所述氮化钛层表面形成氮化铝钛层。
15.如权利要求14所述的金属栅极结构的形成方法,其特征在于,形成氮化铝钛层的步骤包括:
在所述氮化钛层表面形成钛铝合金层;
进行第四氮等离子体处理,使所述钛铝合金层转化为氮化铝钛层。
16.如权利要求15所述的金属栅极结构的形成方法,其特征在于,所述第四氮等离子体处理的方法包括:控制气压为0.01~10torr、功率为50~500W,通入流量为100~500sccm的氮气持续1~100s。
17.如权利要求10所述的金属栅极结构的形成方法,其特征在于,形成扩散阻挡层的步骤还包括:
在形成所述氮化钛层前,先在所述凹槽的侧壁和底面形成钽层。
18.如权利要求17所述的金属栅极结构的形成方法,其特征在于,形成扩散阻挡层的步骤还包括:
在形成所述钽层后,形成所述氮化钛层前,在所述钽层表面形成氮化钽层。
19.如权利要求10所述的金属栅极结构的形成方法,其特征在于,在所述介质层内形成凹槽的步骤包括:
在形成所述介质层前,先在所述基底上形成伪栅;
之后形成与所述表面齐平的介质层,去除所述伪栅以形成所述凹槽。
20.如权利要求10所述的金属栅极结构的形成方法,其特征在于,在形成扩散阻挡层前,所述金属栅极结构的形成方法还包括:在所述凹槽底部形成用作栅极介质层的高K介质层。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108573911A (zh) * 2017-03-07 2018-09-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109728078A (zh) * 2017-10-30 2019-05-07 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10157856B2 (en) * 2016-05-31 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure and fabrication method therefor
US11776900B2 (en) * 2020-06-22 2023-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with contact structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6727560B1 (en) * 2003-02-10 2004-04-27 Advanced Micro Devices, Inc. Engineered metal gate electrode
JP2012114445A (ja) * 2010-11-24 2012-06-14 Samsung Electronics Co Ltd 金属ゲート電極を有する半導体素子の製造方法
CN102903741A (zh) * 2011-07-28 2013-01-30 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US20130026579A1 (en) * 2011-07-26 2013-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques Providing High-K Dielectric Metal Gate CMOS

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7515264B2 (en) * 1999-06-15 2009-04-07 Tokyo Electron Limited Particle-measuring system and particle-measuring method
US6635939B2 (en) 1999-08-24 2003-10-21 Micron Technology, Inc. Boron incorporated diffusion barrier material

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6727560B1 (en) * 2003-02-10 2004-04-27 Advanced Micro Devices, Inc. Engineered metal gate electrode
JP2012114445A (ja) * 2010-11-24 2012-06-14 Samsung Electronics Co Ltd 金属ゲート電極を有する半導体素子の製造方法
US20130026579A1 (en) * 2011-07-26 2013-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques Providing High-K Dielectric Metal Gate CMOS
CN102903741A (zh) * 2011-07-28 2013-01-30 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108573911A (zh) * 2017-03-07 2018-09-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109728078A (zh) * 2017-10-30 2019-05-07 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN109728078B (zh) * 2017-10-30 2022-09-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法

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