TWI786757B - 半導體結構及其形成方法 - Google Patents

半導體結構及其形成方法 Download PDF

Info

Publication number
TWI786757B
TWI786757B TW110128225A TW110128225A TWI786757B TW I786757 B TWI786757 B TW I786757B TW 110128225 A TW110128225 A TW 110128225A TW 110128225 A TW110128225 A TW 110128225A TW I786757 B TWI786757 B TW I786757B
Authority
TW
Taiwan
Prior art keywords
layer
source
drain
gate
sidewall
Prior art date
Application number
TW110128225A
Other languages
English (en)
Other versions
TW202230721A (zh
Inventor
蘇博
吳漢洙
Original Assignee
大陸商中芯國際集成電路製造（上海）有限公司
大陸商中芯國際集成電路製造（北京）有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商中芯國際集成電路製造（上海）有限公司, 大陸商中芯國際集成電路製造（北京）有限公司 filed Critical 大陸商中芯國際集成電路製造（上海）有限公司
Publication of TW202230721A publication Critical patent/TW202230721A/zh
Application granted granted Critical
Publication of TWI786757B publication Critical patent/TWI786757B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)
  • Thin Film Transistor (AREA)

Abstract

一種半導體結構及其形成方法，形成方法包括：提供基底、柵極結構、位於柵極結構兩側基底中的源汲摻雜區以及位於柵極結構側部基底上的底部介質層；形成貫穿源汲摻雜區頂部的底部介質層的源汲互連層；在底部介質層上形成頂部介質層；形成貫穿柵極結構頂部的頂部介質層的柵極接觸孔和貫穿源汲互連層頂部的頂部介質層的源汲接觸孔；在柵極接觸孔和源汲接觸孔的側壁形成犧牲側壁層；形成填充柵極接觸孔的柵極插塞以及填充源汲接觸孔的源汲插塞；去除犧牲側壁層形成第一間隙；形成密封第一間隙的密封層，使位於源汲插塞側壁和位於柵極插塞側壁的第一間隙中的至少一個與密封層圍成第一空氣隙。本發明實施例有利於降低柵極插塞與源汲插塞之間的寄生電容。

Description

半導體結構及其形成方法
本發明實施例涉及半導體製造領域，尤其涉及一種半導體結構及其形成方法。
隨著集成電路製造技術的不斷發展，人們對集成電路的集成度和性能的要求變得越來越高。為了提高集成度，降低成本，元器件的關鍵尺寸不斷變小，集成電路內部的電路密度越來越大，這種發展使得晶圓表面無法提供足夠的面積來製作所需要的互連線。
為了滿足關鍵尺寸縮小過後的互連線所需，目前不同金屬層或者金屬層與基底的導通是通過互連結構實現的。互連結構包括互連線和形成於接觸開口內的接觸插塞。接觸插塞與半導體器件相連接，互連線實現接觸插塞之間的連接，從而構成電路。電晶體結構內的接觸插塞包括位於柵極結構上的柵極接觸插塞，用於實現柵極結構與外部電路的連接，還包括位於源汲摻雜區上的源汲接觸插塞，用於實現源汲摻雜區與外部電路的連接。
目前，為實現電晶體面積的進一步縮小，引入了有源柵極接觸插塞（Contact Over Active Gate，COAG）工藝。與傳統的柵極接觸插塞位於隔離區域的柵極結構上方相比，COAG工藝能夠把柵極接觸插塞做到有源區（Active Area，AA）的柵極結構上方，從而進一步節省芯片的面積。
本發明實施例解决的問題是提供一種半導體結構及其形成方法，提升了半導體結構的性能。
為解决上述問題，本發明實施例提供一種半導體結構的形成方法，包括：提供基底、位於所述基底上的柵極結構、位於所述柵極結構兩側的基底中的源汲摻雜區、以及位於所述柵極結構側部的基底上且覆蓋源汲摻雜區的底部介質層；形成貫穿所述源汲摻雜區頂部的底部介質層、與所述源汲摻雜區相接觸的源汲互連層；在所述底部介質層上形成頂部介質層，覆蓋所述柵極結構和源汲互連層；形成貫穿所述柵極結構頂部的頂部介質層且暴露出柵極結構頂部的柵極接觸孔、以及貫穿所述源汲互連層頂部的頂部介質層且暴露出所述源汲互連層頂部的源汲接觸孔；在所述柵極接觸孔和源汲接觸孔的側壁上形成犧牲側壁層；在所述犧牲側壁層上，形成填充於所述柵極接觸孔的柵極插塞、以及填充於所述源汲接觸孔的源汲插塞；去除所述犧牲側壁層，形成暴露出所述柵極插塞側壁和源汲插塞側壁的第一間隙；形成密封所述第一間隙的密封層，使位於所述源汲插塞側壁的第一間隙和位於所述柵極插塞側壁的第一間隙中的至少一個，與所述密封層圍成第一空氣隙。
相應的，本發明實施例還提供一種半導體結構，包括：基底；柵極結構，位於所述基底上；源汲摻雜區，位於所述柵極結構兩側的基底中；源汲互連層，位於所述源汲摻雜區的頂部上且與所述源汲摻雜區相接觸；柵極插塞，位於所述柵極結構的頂部上且與所述柵極結構相接觸；源汲插塞，位於所述源汲互連層的頂部上且與所述源汲插塞相接觸；介質層，覆蓋所述柵極插塞和源汲插塞的側壁，並填充於所述柵極插塞與源汲插塞之間；第一間隙，位於所述柵極插塞的側壁與所述介質層之間、以及所述源汲插塞的側壁與所述介質層之間；密封層，位於所述介質層上且密封所述第一間隙，位於所述源汲插塞側壁的第一間隙和位於所述柵極插塞側壁的第一間隙中的至少一個，與所述密封層圍成第一空氣隙。
本發明實施例提供的半導體結構的形成方法中，在形成所述柵極接觸孔和源汲接觸孔後，還在所述柵極接觸孔和源汲接觸孔的側壁上形成犧牲側壁層，隨後在所述犧牲側壁層上形成填充於所述柵極接觸孔的柵極插塞、以及填充於所述源汲接觸孔的源汲插塞，並去除所述犧牲側壁層，形成暴露出所述柵極插塞側壁和源汲插塞側壁的第一間隙，之後在所述柵極插塞和源汲插塞上形成密封所述第一間隙的密封層，使位於所述源汲插塞側壁的第一間隙和位於所述柵極插塞側壁的第一間隙中的至少一個，與所述密封層圍成第一空氣隙；本發明實施例先形成用於為第一間隙佔位的所述犧牲側壁層，在形成柵極插塞和源汲插塞後，去除所述犧牲側壁層，從而在所述柵極插塞的側壁、以及源汲插塞的側壁形成第一間隙，之後對所述第一間隙的頂部密封，使位於所述源汲插塞側壁的第一間隙和位於所述柵極插塞側壁的第一間隙中的至少一個，與所述密封層圍成第一空氣隙（Air Gap），空氣隙具有比半導體工藝中常用介質材料（例如：低k介質材料或超低k介質材料）更低的介電常數，從而有利於降低所述柵極插塞與所述源汲插塞之間的寄生電容（Parasitic Capacitance）、減少RC（電阻電容）延遲，進而提升了半導體結構的性能。
可選方案中，所述基底包括有源區；所述形成方法還包括：在提供基底後，在形成所述源汲互連層之前，去除部分厚度的所述柵極結構，在剩餘的所述柵極結構的頂部上形成柵極蓋帽層；所述柵極接觸孔貫穿所述有源區的柵極結構頂部的所述柵極蓋帽層和頂部介質層；相應地，在形成所述柵極插塞的步驟中，所述柵極插塞位於所述有源區的柵極結構上方，所述柵極插塞為有源柵極接觸孔插塞（Contact Over Active Gate，COAG），和傳統位於隔離區的柵極插塞相比，本發明實施例柵極插塞與源汲插塞之間的距離更近，通過在柵極插塞的側壁以及源汲插塞的側壁形成第一間隙，並對第一間隙進行密封在源汲插塞和柵極插塞中的至少一個側壁形成第一空氣隙，有利於顯著降低柵極插塞與源汲插塞之間的寄生電容、減少RC延遲，進而顯著提升半導體結構的性能。
由背景技術可知，COAG工藝有利於節省芯片面積。但是，目前所形成的器件仍有性能不佳的問題。具體地，在COAG工藝中，COAG工藝形成的柵極接觸插塞位於有源區（Active Area，AA）的柵極結構上方，與傳統的柵極接觸插塞位於隔離區域的柵極結構上方相比，柵極接觸插塞和源汲接觸插塞之間的距離更近，容易導致柵極接觸插塞和源汲接觸插塞之間的寄生電容過大，導致器件的性能不佳。
為了解决所述技術問題，本發明實施例提供的半導體結構的形成方法中，先形成用於為第一間隙佔位的所述犧牲側壁層，在形成柵極插塞和源汲插塞後，去除所述犧牲側壁層，從而在所述柵極插塞的側壁、以及源汲插塞的側壁形成第一間隙，之後對所述第一間隙的頂部密封，使位於所述源汲插塞側壁的第一間隙和位於所述柵極插塞側壁的第一間隙中的至少一個，與所述密封層圍成第一空氣隙，空氣隙具有比半導體工藝中常用介質材料（例如：低k介質材料或超低k介質材料）更低的介電常數，從而有利於降低所述柵極插塞與所述源汲插塞之間的寄生電容、減少RC延遲，進而提升了半導體結構的性能。
為使本發明實施例的上述目的、特徵和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。
圖1至圖16是本發明半導體結構的形成方法一實施例中各步驟對應的結構示意圖。
參考圖1至圖5，提供基底100、位於基底100上的柵極結構110、位於柵極結構110兩側的基底100中的源汲摻雜區130、以及位於柵極結構110側部的基底100上且覆蓋源汲摻雜區130的底部介質層135。
基底100用於為後續製程提供工藝平台。本實施例中，基底100為平面型襯底。在其他實施例中，基底還能夠為立體型基底，例如：基底包括襯底以及凸出於襯底的鰭部。本實施例中，基底100為矽襯底。在其他實施例中，基底還可以為其他材料類型的襯底。基底100包括有源區（Active Area，AA）100a。
柵極結構110作為器件柵極，在器件工作時，用於控制導電溝道的開啓或關斷。本實施例中，柵極結構110為金屬柵極結構，柵極結構110通過後形成高k柵介質層後形成柵電極層（high k last metal gate last）工藝形成。
源汲摻雜區130用於在器件工作時提供載流子源。
底部介質層135用於隔離相鄰器件。底部介質層135的材料為絕緣材料，包括：氧化矽、氮化矽、氮氧化矽、碳氧化矽、碳氮化矽和碳氮氧化矽中的一種或多種。本實施例中，底部介質層135的材料為氧化矽。
本實施例中，柵極結構110的側壁與底部介質層135之間還形成有與柵極結構110側壁接觸的偽側牆120、以及位於偽側牆120側壁的接觸刻蝕停止層（Contact Etch Stop Layer，CESL）140，接觸刻蝕停止層140還位於源汲摻雜區130與底部介質層135之間。
後續步驟還包括：去除偽側牆120，形成暴露出柵極結構110的側壁的第二間隙，第二間隙位於接觸刻蝕停止層140與柵極結構110的側壁之間，因此，偽側牆120用於為形成第二間隙佔據空間，從而後續形成密封第二間隙的覆蓋介質層，且覆蓋介質層材料的介電常數低於偽側牆120材料的介電常數，相應使得柵極結構110的側壁上的材料具有更低的介電常數，有利於減小半導體結構的寄生電容，例如：減少柵極結構110與後續形成的源汲互連層之間的有效電容，進而有利於提升半導體結構的性能。
而且，後續的覆蓋介質層選用具有較低介電常數的材料，例如：低k介質材料或超低k介質材料等，為了使覆蓋介質層的材料能夠具有較低的介電常數，覆蓋介質層的材料通常為結構較為疏鬆、緻密度較低的材料，通過先形成用於為第二間隙佔位的偽側牆120，這能夠靈活選擇偽側牆120的材料，使得偽側牆120的材料與後續工藝製程相兼容（例如：對偽側牆120材料的介電常數要求較低），相應能夠選用具有較高緻密度和抗刻蝕度的材料作為偽側牆120的材料，從而有利於降低偽側牆120在半導體結構的形成過程中被誤刻蝕而受損或被去除的概率，有利於保證偽側牆120的完整性，相應保證第二間隙的尺寸和位置滿足設計要求，進而有利於保證柵極結構110與其他導電結構（例如：源汲互連層）之間的絕緣效果，相應提升了半導體結構的性能。
具體地，本實施例中，形成源汲摻雜區130的過程包括進行預清洗（Pre-clean）的步驟，形成柵極結構110包括去除偽柵結構形成暴露出偽側牆120的柵極開口的步驟，偽側牆120的緻密度和抗刻蝕度高，有利於降低偽側牆120在這兩個步驟中被誤刻蝕的幾率。
本實施例中，偽側牆120的材料包括氧化矽、氮化矽、碳化矽、氮氧化矽、氮化硼、氧化鋁和氮化鋁中的一種或多種。作為一種示例，偽側牆120的材料為含氧材料。具體地，偽側牆120的材料為氧化矽。氧化矽為易於獲得且為半導體工藝中常用的絕緣材料，有利於提高偽側牆120與現有工藝的兼容性、降低工藝風險，還有利於節省成本。
偽側牆120的厚度不宜過小，否則沿垂直於柵極結構110側壁的方向，後續形成的第二間隙的寬度也較小，後續頂部介質層的材料難以填充於第二間隙中，從而導致降低柵極結構110與源汲互連層之間的有效電容的效果不明顯；偽側牆120的厚度也不宜過大，否則沿垂直於柵極結構110側壁的方向，導致溝道長度過大，難以滿足器件小型化的需求。為此，在平行於基底100表面且垂直於柵極結構110側壁的方向上，偽側牆120的厚度為2nm至12nm。
後續在源汲摻雜區130頂部的底部介質層135中形成與源汲摻雜區130相接觸的源汲互連層，形成源汲互連層的過程包括刻蝕底部介質層135形成互連通孔的步驟，接觸刻蝕停止層140用於在形成互連通孔的過程中暫時定義刻蝕停止的位置，從而提高刻蝕一致性且有利於防止源汲摻雜區130受損。
本實施例中，接觸刻蝕停止層140的材料為低k介質材料或超低k介質材料，從而使得位於偽側牆120與底部介質層135之間的接觸刻蝕停止層140能夠進一步減小柵極結構110與源汲互連層之間的有效電容。在其他實施例中，接觸刻蝕停止層的材料還可以為氮化矽。
本實施例中，偽側牆120與接觸刻蝕停止層140之間還形成有防擴散層125，用於防止偽側牆120中的易擴散離子擴散至接觸刻蝕停止層140中，從而防止因離子擴散而對接觸刻蝕停止層140材料造成不良影響。例如：偽側牆120的材料為含氧材料（例如，氧化矽），當氧離子擴散至接觸刻蝕停止層140中時，會導致接觸刻蝕停止層140的材料介電常數變大，通過形成防擴散層125，能夠降低接觸刻蝕停止層140材料介電常數變大的概率。
因此，防擴散層125的緻密度較高，且後續保留防擴散層125，防擴散層125的材料為絕緣材料。具體地，防擴散層125的材料包括氮化矽、碳化矽、碳氮化矽、碳氮氧化矽、氮氧化矽、氮化硼、碳氮化硼、氧化鋁和氮化鋁中的一種多種。作為一種示例，防擴散層125的材料為氮化矽。
需要說明的是，後續形成源汲互連層後，防擴散層125也位於源汲互連層和柵極結構110之間，防擴散層125也會影響源汲互連層和柵極結構110之間的有效電容。因此，在保證防擴散層125對離子的防擴散作用的同時，為了防止源汲互連層和柵極結構110之間的有效電容過大，以及為防止源汲互連層與柵極結構110之間的距離過大而佔用過多的芯片面積，防擴散層125的厚度小於或等於30Å。本實施例中，防擴散層125的厚度小於或等於15Å。其中，當防擴散層125的厚度過小時，易導致防擴散層125的防止離子擴散的作用變差，因此，本實施例中，防擴散層125的厚度為5Å至15Å。
以下結合附圖對本發明提供基底100的步驟進行詳細說明。
如圖1所示，形成基底100；在基底100上形成偽柵結構115。
偽柵結構115用於為形成柵極結構佔據空間。偽柵結構115為單層或叠層結構。本實施例中，偽柵結構115為單層結構，偽柵結構115的材料為多晶矽。
如圖1所示，在偽柵結構115的側壁上形成偽側牆120。本實施例中，偽側牆120還形成在偽柵結構115的頂部以及基底100上。
本實施例中，形成偽側牆120的工藝包括原子層沉積工藝。原子層沉積工藝具有較高的階梯覆蓋能力，還有利於提高偽側牆120的厚度均一性。
本實施例中，在形成偽側牆120之前，形成方法還包括：在偽柵結構115的側壁形成偏移側牆（Offset Spacer）105。偏移側牆105用於增大所形成電晶體的溝道長度，以改善短溝道效應以及由短溝道效應引起的熱載流子效應。
本實施例中，偏移側牆105還形成在偽柵結構115的頂部以及基底100上。相應地，偽側牆120形成在偏移側牆105上。
偏移側牆105的材料為氧化矽、氮化矽、氮氧化矽、氮碳氧化矽、氮硼氧化矽或氮碳硼氧矽。本實施例中，偏移側牆105的材料為氮化矽。
如圖2所示，在偽柵結構115兩側的基底100中形成源汲摻雜區130。
本實施例中，在源汲摻雜區130之前，形成方法還包括：去除偽柵結構115兩側基底100上的偽側牆120和偏移側牆105，暴露出偽柵結構115兩側基底100的表面，從而為形成源汲摻雜區130做準備。
如圖3所示，形成保形覆蓋偽側牆120和源汲摻雜區130的接觸刻蝕停止層140。本實施例中，在形成接觸刻蝕停止層140之前，形成保形覆蓋偽側牆120和源汲摻雜區130的防擴散層125。相應地，接觸刻蝕停止層140形成在防擴散層125上。
形成防擴散層125的工藝包括原子層沉積工藝、化學氣相沉積工藝或等離子體增强化學氣相沉積工藝。本實施例中，採用原子層沉積工藝形成防擴散層125，從而易於形成厚度較小的防擴散層125，且使得防擴散層125的厚度均勻性和緻密度好，此外，還使得防擴散層125具有良好的台階覆蓋能力。
如圖4所示，在偽柵結構115兩側的接觸刻蝕停止層140上形成露出偽柵結構115頂部的底部介質層135。
本實施例中，形成底部介質層135的步驟包括：在基底100上形成覆蓋偽柵結構115頂部的初始介質層（圖未示）；去除高於偽柵結構115頂部的初始介質層，形成底部介質層135。本實施例中，去除高於偽柵結構115頂部的初始介質層的步驟中，還去除位於偽柵結構115頂部的偏移側牆105、偽側牆120、防擴散層125以及刻蝕停止層140，從而暴露出偽柵結構115的頂部，以便於後續去除偽柵結構115。
如圖5所示，去除偽柵結構115，形成柵極開口（圖未示）；在柵極開口中形成柵極結構110。
結合參考圖6，本實施例中，形成方法還包括：在提供基底100後，去除部分厚度的柵極結構110，在剩餘的柵極結構110的頂部上形成柵極蓋帽層145。本實施例中，柵極蓋帽層145的頂面與底部介質層135的頂面相齊平。
柵極蓋帽層145用於在後續形成源汲互連層以及形成源汲插塞的過程中，對柵極結構110的頂部起到保護的作用，從而降低柵極結構110受損以及柵極結構110與源汲互連層或源汲插塞之間發生短接問題的概率。
後續還在源汲互連層的頂面上形成源汲蓋帽層，用於對源汲互連層的頂部起到保護的作用，因此，柵極蓋帽層145選用與源汲蓋帽層、底部介質層135以及後續形成的介質層具有刻蝕選擇性的材料，從而保證柵極蓋帽層145對柵極結構110的保護作用。本實施例中，柵極蓋帽層145的材料包括氮化矽、碳化矽、碳氮化矽、碳氮氧化矽、氮氧化矽、氮化硼和碳氮化硼中的一種或多種。作為一種示例，柵極蓋帽層145的材料為氮化矽。
參考圖7，形成貫穿源汲摻雜區130頂部的底部介質層135、且與源汲摻雜區130相接觸的源汲互連層150。源汲互連層150與源汲摻雜區130相接觸，用於使源汲摻雜區130與外部電路或其他互連結構之間實現電連接。
本實施例中，源汲互連層150的材料為銅。銅的電阻率較低，有利於改善後段RC的信號延遲，提高芯片的處理速度，同時還有利於降低源汲互連層150的電阻，相應降低了功耗。在其他實施例中，源汲互連層的材料還可以為鎢或鈷等導電材料。
本實施例中，源汲互連層150還貫穿位於源汲摻雜區130上的接觸刻蝕停止層140以及防擴散層125。
本實施例中，形成方法還包括：在形成源汲互連層150之後，去除部分厚度的源汲互連層150，在剩餘的源汲互連層150頂部上形成源汲蓋帽層155。
本實施例中，源汲蓋帽層155的頂面與底部介質層135的頂面相齊平。
後續形成與柵極結構110相接觸的柵極插塞，源汲蓋帽層155位於源汲互連層150的頂面，在形成柵極插塞的過程中，源汲蓋帽層155能夠對源汲互連層150起到保護的作用，有利於降低源汲互連層150受損以及降低柵極插塞與源汲互連層150發生短接的概率。
源汲蓋帽層155選用與柵極蓋帽層145、偽側牆120、底部介質層135以及後續介質層具有較高刻蝕選擇性的材料，從而保證源汲蓋帽層155對源汲互連層150的保護作用。本實施例中，源汲蓋帽層155的材料包括氮化矽、碳化矽、碳氮化矽、碳氮氧化矽、氮氧化矽、氮化硼和碳氮化硼中的一種或多種。具體地，源汲蓋帽層155和柵極蓋帽層145的材料不同，源汲蓋帽層155和偽側牆120的材料不同。作為一種示例，源汲蓋帽層155的材料為碳化矽。
參考圖8，在底部介質層135上形成頂部介質層160，覆蓋柵極結構110和源汲互連層150。
後續在頂部介質層160中形成與源汲互連層150相接觸的源汲插塞、以及與柵極結構110相接觸的柵極插塞，頂部介質層160用於實現源汲插塞和柵極插塞之間的電隔離。此外，本實施例中，後續還會去除頂部介質層160和偽側牆120，在底部介質層135與柵極結構110的側壁之間形成第二間隙；在底部介質層135上形成密封第二間隙的頂部的覆蓋介質層。頂部介質層160還用於為形成覆蓋介質層佔據空間位置。
本實施例中，頂部介質層160覆蓋柵極蓋帽層145和源汲蓋帽層155。
頂部介質層160的材料為絕緣材料。而且，本實施例中，後續還會刻蝕頂部介質層160，因此，頂部介質層160選用易於被刻蝕的材料。頂部介質層160的材料包括氧化矽、碳化矽、碳氮化矽、碳氮氧化矽、氮氧化矽、氮化硼、碳氮化硼、氧化鋁和氮化鋁中的一種或多種。本實施例中，頂部介質層160的材料為氧化矽。
參考圖9，形成貫穿柵極結構110頂部的頂部介質層160且暴露出柵極結構110頂部的柵極接觸孔10、以及貫穿源汲互連層150頂部的頂部介質層160且暴露出源汲互連層150頂部的源汲接觸孔20。
柵極接觸孔10用於為形成柵極插塞提供空間位置。源汲接觸孔20用於為形成源汲插塞提供空間位置。本實施例中，柵極接觸孔10和源汲接觸孔20還用於為後續形成犧牲側壁層預留空間，柵極接觸孔10和源汲接觸孔20的側壁用於為形成犧牲側壁層提供支撑的作用。
後續形成的犧牲側壁層具有厚度，因此，為了使柵極接觸孔10能夠為形成犧牲側壁層和柵極插塞預留足夠的空間，本實施例可根據實際工藝需求適當增大柵極接觸孔10的開口尺寸。同樣的，為了使源汲接觸孔20能夠為形成犧牲側壁層和源汲插塞預留足夠的空間，本實施例可根據實際工藝需求適當增大源汲接觸孔20的開口尺寸。
本實施例中，柵極接觸孔10貫穿有源區100a的柵極結構110頂部的柵極蓋帽層145和頂部介質層160。具體地，本實施例中，為增大柵極接觸孔10的尺寸，柵極接觸孔10還貫穿位於柵極蓋帽層145側壁的部分偏移側牆105。因此，柵極接觸孔10還暴露出部分的偽側牆120。
本實施例中，源汲接觸孔20貫穿源汲互連層150頂部的源汲蓋帽層155和頂部介質層160。
本實施例中，分別在不同步驟中形成源汲接觸孔20和柵極接觸孔10。
參考圖10至圖11，在柵極接觸孔10和源汲接觸孔20的側壁上形成犧牲側壁層170。
形成犧牲側壁層170後，柵極接觸孔10中的剩餘空間用於形成柵極插塞，源汲接觸孔20中的剩餘空間用於形成源汲插塞。
犧牲側壁層170用於為形成第一間隙佔據空間，也就是說，後續去除犧牲側壁層170，形成暴露出柵極插塞側壁和源汲插塞側壁的第一間隙，並在柵極插塞和源汲插塞上形成密封第一間隙的密封層，使第一間隙與密封層圍成第一空氣隙，空氣隙具有比半導體工藝中常用介質材料（例如：低k介質材料或超低k介質材料）更低的介電常數，從而有利於降低柵極插塞與源汲插塞之間的寄生電容、減少RC延遲，進而提升了半導體結構的性能。
後續還需去除犧牲側壁層170，因此，犧牲側壁層170選用易於被去除的材料，從而降低去除犧牲側壁層170的難度；而且，犧牲側壁層170的材料選取為：與柵極蓋帽層145、源汲蓋帽層155、底部介質層135、頂部介質層160、以及源汲插塞和柵極插塞之間均具有刻蝕選擇性的材料，從而在後續去除犧牲側壁層170的步驟中，犧牲側壁層170與這些膜層結構均具有刻蝕選擇比，有利於降低去除犧牲側壁層170對其他膜層的損傷，進而提高工藝兼容性。
本實施例中，犧牲側壁層170的材料包括無定形矽、碳氧化矽、氧化矽、氮化矽、碳化矽、氮化硼、氧化鋁、氮化鋁和氮氧化矽中的一種或幾種。作為一種示例，犧牲側壁層170的材料為無定形矽。
需要說明的是，沿垂直於柵極接觸孔10側壁或垂直於源汲接觸孔20側壁的方向，犧牲側壁層170的厚度不宜過小，也不宜過大。如果犧牲側壁層170的厚度過小，後續去除犧牲側壁層170形成的第一間隙的寬度也過小，第一空氣隙的寬度相應也過小，容易導致第一空氣隙用於減小源汲插塞與柵極插塞之間寄生電容的效果不明顯；如果犧牲側壁層170的厚度過大，則後續第一間隙的寬度也過大，後續密封層的材料容易填充至第一間隙內，進而導致難以形成第一空氣隙，而且犧牲側壁層170的寬度過大還容易增加後續去除犧牲側壁層170的難度，相應易增加工藝風險。為此，本實施例中，犧牲側壁層170的厚度為10Å至40Å，例如：犧牲側壁層170的厚度為20Å、30Å。
以下結合附圖對本實施例中形成犧牲側壁層170的步驟進行詳細說明。
如圖10所示，在柵極接觸孔10的側壁和底部、源汲接觸孔20的側壁和底部以及頂部介質層160的頂面上形成側壁材料層165。
形成側壁材料層165的工藝包括原子層沉積和化學氣相沉積中的一種或兩種工藝。作為一種示例，採用原子層沉積工藝形成側壁材料層165。原子層沉積工藝是基於原子層沉積過程的自限制反應過程，沉積所得薄膜可以達到單層原子的厚度，有利於形成較薄的側壁材料層165，相應有利於使犧牲側壁層的厚度滿足工藝要求；而且，原子層沉積工藝還具有較高的階梯覆蓋能力，從而提高側壁材料層165在柵極接觸孔10和源汲接觸孔20的側壁上的覆蓋能力，相應提高側壁材料層165的厚度均勻性和成膜質量。
在其他實施例中，還可以選用化學氣相沉積工藝形成側壁材料層。化學氣相沉積工藝可以為傳統的化學氣相沉積工藝，也可以為引入等離子體處理功能的化學氣相沉積工藝。其中，引入等離子體處理功能的化學氣相沉積工藝包括多次的沉積循環，在每一次沉積循環中，在沉積成膜後，還包括對沉積薄膜進行等離子體處理（Plasma Treatment），以提高薄膜的緻密度和覆蓋能力。具體地，等離子體處理採用的氣體包括氫氣、氦氣、氬氣、氧氣和氮氣中的一種或多種氣體，等離子體處理能夠利用帶有能量的等離子體，減少或去除沉積薄膜表面的懸掛鍵，從而提高沉積薄膜的緻密度，並為下一次的沉積循環做準備。
如圖11所示，去除位於柵極接觸孔10和源汲接觸孔20的底部、以及頂部介質層160頂面上的側壁材料層165，剩餘位於柵極接觸孔10和源汲接觸孔20側壁上的側壁材料層165用於作為犧牲側壁層170。
由於側壁材料層165保形覆蓋於柵極接觸孔10和源汲接觸孔20的底部與側壁、以及頂部介質層160頂面，因此，本實施例能夠在無掩膜的環境下，通過各向異性的刻蝕工藝，去除位於柵極接觸孔10和源汲接觸孔20的底部、以及頂部介質層160頂面上的側壁材料層165。各向異性的刻蝕工藝具有各向異性刻蝕的特性，該刻蝕工藝在沿垂直於基底100表面方向（即縱向）的刻蝕速率大於在沿平行於基底100方向（即橫向）的刻蝕速率，從而能夠將位於柵極接觸孔10和源汲接觸孔20的底部、以及頂部介質層160頂面的側壁材料層165刻蝕去除，同時位於柵極接觸孔10和源汲接觸孔20側壁上的側壁材料層165能夠被保留用於作為犧牲側壁層。具體地，各向異性的刻蝕工藝包括各向異性的乾法刻蝕工藝。乾法刻蝕工藝的工藝可控性、刻蝕精度和刻蝕效率高。
參考圖12，在犧牲側壁層170上，形成填充於柵極接觸孔10的柵極插塞11、以及填充於源汲接觸孔20的源汲插塞21。
柵極插塞11用於實現柵極結構110與外部電路或其他互連結構之間的電連接。
本實施例中，柵極插塞11形成於所述有源區100a的柵極結構110上方，柵極插塞11為有源柵極接觸孔插塞（COAG），有利於節省芯片的面積，從而實現芯片尺寸的進一步縮小。
源汲插塞21與源汲互連層150相接觸，從而通過源汲互連層150使源汲摻雜區130與外部電路或其他互連結構之間實現電連接。
對柵極插塞11和源汲插塞21的材料的具體描述，可結合參考前述對源汲互連層150的描述，在此不再贅述。
本實施例中，在形成源汲接觸孔20和柵極接觸孔10後，在同一步驟中，形成源汲插塞21和柵極插塞11。
需要說明的是，本實施例中，在形成柵極插塞11和源汲插塞21之後，所述半導體結構的形成方法還包括以下步驟。
參考圖13，刻蝕位於偽側牆120頂部以及犧牲側壁層170之間的頂部介質層160，暴露出偽側牆120的頂面和犧牲側壁層170的側壁；去除偽側牆120，在接觸刻蝕停止層140與柵極結構110的側壁之間形成第二間隙40。
第二間隙40用於為後續覆蓋介質層提供形成空間。具體地，本實施例中，在防擴散層125與偏移側牆105之間、以及防擴散層125與犧牲側壁層170之間，形成第二間隙40。
本實施例中，採用各向同性的刻蝕工藝，去除頂部介質層160和偽側牆120。通過採用各向同性的刻蝕工藝，以便於能夠將頂部介質層160和偽側牆120去除乾淨，而且，刻蝕速率較快。本實施例中，各向同性的刻蝕工藝為遠程等離子體（Remote Plasma）刻蝕工藝。遠程等離子體蝕刻工藝具有各向同性的刻蝕特性，而且，遠程等離子體刻蝕工藝也具有較好的刻蝕選擇性，從而在刻蝕的過程中，減小對其他膜層的損耗。其中，遠程等離子體蝕刻工藝的原理是在刻蝕腔室外部形成等離子體（例如：通過遠程等離子體發生器産生等離子體），然後引入刻蝕腔室中並利用等離子體與被刻蝕層的化學反應進行蝕刻，因而可以實現各向同性的刻蝕效果，且因為沒有離子轟擊，因而不會損傷其他膜層。
在其他實施例中，各向同性的刻蝕工藝也可以為濕法刻蝕工藝。
本實施例中，頂部介質層160和偽側牆120的材料相同，因此，能夠在同一刻蝕步驟中去除頂部介質層160和偽側牆120，簡化了工藝步驟。
參考圖14，在底部介質層135上形成覆蓋犧牲側壁層170側壁的覆蓋介質層180，覆蓋介質層180密封第二間隙40，覆蓋介質層180材料的介電常數低於偽側牆120材料的介電常數。
通過去除偽側牆120，並形成材料介電常數更低的覆蓋介質層180，覆蓋介質層180密封第二間隙40，從而降低柵極結構110和源汲互連層150之間的有效電容，進而提高半導體結構的性能。此外，本實施例中，覆蓋介質層180還用於實現源汲插塞21與柵極插塞11之間的電隔離，而且，後續去除犧牲側壁層170，覆蓋介質層180與柵極插塞11的側壁或源汲插塞21的側壁之間具有第一間隙；覆蓋介質層180還為後續形成密封第一間隙的密封層提供支撑作用。
本實施例中，以覆蓋介質層180填充於第二間隙40內作為示例，從而實現對第二間隙40的密封。在其他實施例中，當第二間隙的深寬比（Aspect Ratio，AR）較大時，覆蓋介質層還能夠密封第二間隙的頂部，使第二間隙與覆蓋介質層圍成第二空氣隙。空氣的介電常數較小，相應有利於進一步降低柵極結構和源汲互連層之間的有效電容。
本實施例中，覆蓋介質層180的材料包括低k介質材料或超低k介質材料，有利於降低柵極結構110和源汲互連層150之間的有效電容、以及源汲插塞21與柵極插塞11之間的寄生電容，減少集成電路中互連結構的RC延遲。
形成覆蓋介質層180的工藝包括流動式化學氣相沉積工藝、原子層沉積工藝、旋塗工藝和化學氣相沉積工藝中的一種或幾種。本實施例中，形成覆蓋介質層180的工藝包括旋塗工藝。旋塗工藝的工藝溫度較低，從而避免高溫所引起的溝道退化問題，有利於提高半導體結構的性能，而且，旋塗工藝的間隙填充能力較高，有利於提高覆蓋介質層180在第二間隙40以及源汲插塞21和柵極插塞11之間的填充質量。
本實施例中，形成覆蓋介質層180的步驟包括：在底部介質層135上形成覆蓋犧牲側壁層170側壁的介質材料層（圖未示），介質材料層還覆蓋柵極插塞11和源汲插塞21的頂部，介質材料層密封第二間隙40；去除高於柵極插塞11和源汲插塞21頂部的介質材料層。
本實施例中，採用旋塗工藝形成介質材料層。
參考圖15，去除犧牲側壁層170，形成暴露出柵極插塞11側壁和源汲插塞21側壁的第一間隙30。第一間隙30用於與後續形成的密封層圍成第一空氣隙。
本實施例中，在覆蓋介質層180與柵極插塞11的側壁之間、以及覆蓋介質層180與源汲插塞21的側壁之間形成第一間隙30。
本實施例中，採用各向同性的刻蝕工藝去除犧牲側壁層170。採用各向同性的刻蝕工藝，以便於能夠將犧牲側壁層170去除乾淨，而且刻蝕速率較快。
本實施例中，各向同性的刻蝕工藝為遠程等離子體刻蝕工藝。遠程等離子體蝕刻工藝具有各向同性的刻蝕特性，而且，遠程等離子體刻蝕工藝也具有較好的刻蝕選擇性，從而在刻蝕的過程中，減小對其他膜層的損耗。其中，遠程等離子體蝕刻工藝的原理是在刻蝕腔室外部形成等離子體（例如：通過遠程等離子體發生器産生等離子體），然後引入刻蝕腔室中並利用等離子體與被刻蝕層的化學反應進行蝕刻，因而可以實現各向同性的刻蝕效果，且因為沒有離子轟擊，因而不會損傷其他膜層。
在其他實施例中，各向同性的刻蝕工藝也可以為濕法刻蝕工藝。
參考圖16，形成密封第一間隙30的密封層190，使位於源汲插塞21側壁的第一間隙30和位於柵極插塞11側壁的第一間隙30中的至少一個，與密封層190圍成第一空氣隙50。
本實施例通過使位於源汲插塞21側壁的第一間隙30和位於柵極插塞11側壁的第一間隙30中的至少一個，與密封層190圍成第一空氣隙（Air Gap）50，空氣隙具有比半導體工藝中常用介質材料（例如：低k介質材料或超低k介質材料）更低的介電常數，從而有利於降低柵極插塞11與源汲插塞21之間的寄生電容、減少RC延遲，進而提升了半導體結構的性能。
本實施例中，柵極插塞11為有源柵極接觸孔插塞（COAG），和傳統位於隔離區的柵極插塞相比，本實施例柵極插塞11與源汲插塞12之間的距離更近，通過在柵極插塞11的側壁以及源汲插塞21的側壁形成第一間隙30，並密封第一間隙30，在源汲插塞21和柵極插塞11中的至少一個的側壁形成第一空氣隙50，有利於顯著降低柵極插塞11與源汲插塞12之間的寄生電容、減少RC延遲問題，進而顯著提升半導體結構的性能。
本實施例中，密封層190覆蓋源汲插塞21、柵極插塞11以及覆蓋介質層180的頂部。後續製程還包括：在源汲插塞21和柵極插塞11的頂部形成金屬互連線，用於實現源汲插塞21與外部電路、以及柵極插塞11與外部電路之間的電連接，金屬互連線形成於金屬層間介質（Inter Metal Dielectric，IMD）層中，通過使密封層190覆蓋源汲插塞180的頂部，使得高於源汲插塞180頂部的密封層190作為金屬層間介質層，從而簡化後段（BEOL）製程的工藝步驟、並使密封層190與後段工藝相兼容。
密封層190的材料為介質材料。對密封層190的材料的具體描述，可結合參考前述對覆蓋介質層180的描述，在此不再贅述。
作為一種示例，密封層190在位於源汲插塞21側壁的第一間隙30的頂部拐角處相接觸，從而將第一間隙30的頂部密封，進而使位於源汲插塞21側壁的第一間隙30與密封層190圍成第一空氣隙50。
作為一種示例，密封層190填充於位於柵極插塞11側壁的第一間隙30中。
具體地，本實施例中，源汲插塞21的剖面為上大下小的倒梯形，位於源汲插塞21側壁的第一間隙30側壁相應也具有一定的傾斜角度，柵極插塞11的側壁垂直度大於源汲插塞21側壁的垂直度，因此，密封層190在位於源汲插塞21側壁的第一間隙30中的填充難度，大於在位於柵極插塞11側壁的第一間隙30中的填充難度，相應地，密封層190易於與源汲插塞21側壁的第一間隙30圍成第一空氣隙50，密封層190填充位於柵極插塞11側壁的第一間隙30中。
在其他實施例中，根據位於柵極插塞的第一間隙的深寬比、以及柵極插塞的剖面形貌、第一間隙的側壁傾斜度等實際工藝條件，密封層還能夠在位於柵極插塞側壁的第一間隙的頂部拐角處相接觸，從而將該第一間隙的頂部密封，進而使位於柵極插塞側壁的第一間隙與密封層也圍成第一空氣隙。在另一些實施例中，還可以僅使位於柵極插塞側壁的第一間隙與密封層圍成第一空氣隙。
本實施例中，採用填充能力較弱的沉積工藝，形成密封層190，從而使密封層190不易填充至第一間隙30中，進而使密封層190易於在第一間隙30的頂部拐角處相接觸形成第一空氣隙50。本實施例中，形成密封層190的工藝包括化學氣相沉積工藝和等離子體增强化學氣相沉積工藝中的一種或兩種。
需要說明的是，本實施例中，以COAG工藝為例進行說明。在其他實施例中，當柵極插塞位於隔離區的柵極結構頂部時，通過本實施例提供的半導體結構的形成方法，仍能夠起到降低源汲插塞和柵極結構之間的寄生電容的效果。
相應的，本發明還提供一種半導體結構。參考圖16，示出了本發明半導體結構一實施例的結構示意圖。
所述半導體結構包括：基底100；柵極結構110，位於基底100上；源汲摻雜區130，位於柵極結構110兩側的基底100中；源汲互連層150，位於源汲摻雜區130的頂部上且與源汲摻雜區130相接觸；柵極插塞11，位於柵極結構110的頂部上且與柵極結構110相接觸；源汲插塞21，位於源汲互連層150的頂部上且與源汲插塞21相接觸；介質層180，覆蓋柵極插塞11和源汲插塞21的側壁，並填充於柵極插塞11與源汲插塞21之間；第一間隙30（如圖15所示），位於柵極插塞11的側壁與介質層180之間、以及源汲插塞21的側壁與介質層180之間；密封層190，位於介質層180上且密封第一間隙30，位於源汲插塞21側壁的第一間隙30和位於柵極插塞11側壁的第一間隙30中的至少一個，與密封層190圍成第一空氣隙50。
通過設置暴露出柵極插塞11側壁和源汲插塞12側壁的第一間隙30，以及設置密封層190，位於源汲插塞21側壁的第一間隙30和位於柵極插塞11側壁的第一間隙30中的至少一個，與密封層190圍成第一空氣隙50，空氣隙具有比半導體工藝中常用介質材料（例如：低k介質材料或超低k介質材料）更低的介電常數，從而有利於降低柵極插塞11與源汲插塞21之間的寄生電容、減少RC延遲，進而提升了半導體結構的性能。
基底100用於為工藝製程提供平台。本實施例中，基底100為平面型襯底。本實施例中，基底100為矽襯底。基底100包括有源區100a。
柵極結構110作為器件柵極，在器件工作時，用於控制導電溝道的開啓或關斷。
本實施例中，柵極結構110為金屬柵極結構，柵極結構110通過後形成高k柵介質層後形成柵電極層工藝形成。
源汲摻雜區130用於在器件工作時提供載流子源。
本實施例中，半導體結構還包括：底部介質層135（如圖6所示），位於柵極結構110露出的基底100上。底部介質層135用於隔離相鄰器件。本實施例中，底部介質層135的材料為氧化矽。
源汲互連層150與源汲摻雜區130相接觸，用於使源汲摻雜區130與外部電路或其他互連結構之間實現電連接。本實施例中，源汲互連層150的材料為銅。在其他實施例中，源汲互連層的材料還可以為鎢或鈷等導電材料。
本實施例中，源汲互連層150貫穿位於源汲摻雜區130上的底部介質層135。
本實施例中，半導體結構還包括：柵極蓋帽層145（如圖8所示），位於所述柵極結構110的頂部與介質層180之間；源汲蓋帽層155，位於源汲互連層150的頂部與所述介質層180之間。
本實施例中，源汲蓋帽層155的頂面與底部介質層135的頂面相齊平。
源汲蓋帽層155位於源汲互連層150的頂面，用於在柵極插塞11的形成過程中，對源汲互連層150起到保護的作用，有利於降低源汲互連層150受損、以及降低柵極插塞11與源汲互連層150發生短接的概率。
柵極蓋帽層145用於在形成源汲互連層150以及形成源汲插塞21的過程中，對柵極結構110的頂部起到保護的作用，從而降低柵極結構110受損以及降低柵極結構110與源汲互連層150或源汲插塞11之間發生短接問題的概率。
關於柵極蓋帽層145和源汲蓋帽層155的材料的具體描述，可參考前述實施例中的相應描述，在此不再贅述。
本實施例中，半導體結構還包括：接觸刻蝕停止層140，位於源汲互連層150的側壁和柵極結構110之間的基底100上，且與柵極結構110的側壁相對設置，接觸刻蝕停止層140和柵極結構110的側壁之間具有第二間隙40（如圖13所示）。
接觸刻蝕停止層140還位於源汲摻雜區130的頂面，接觸刻蝕停止層140用於在源汲互連層150的形成過程中暫時定義刻蝕停止的位置，從而提高刻蝕一致性且有利於防止源汲摻雜區130受損。本實施例中，接觸刻蝕停止層140的材料為低k介質材料或超低k介質材料，從而使得接觸刻蝕停止層140，能夠進一步減小柵極結構110與源汲互連層150之間的有效電容。在其他實施例中，接觸刻蝕停止層的材料還可以為氮化矽。
本實施例中，介質層180為覆蓋介質層180。覆蓋介質層180密封第二間隙40。第二間隙40用於為覆蓋介質層180提供形成空間。
覆蓋介質層180密封第二間隙40，從而降低柵極結構110和源汲互連層150之間的有效電容，進而提高半導體結構的性能。
本實施例中，覆蓋介質層180的材料包括低k介質材料或超低k介質材料。本實施例中，所述覆蓋介質層180填充於第二間隙40。其他實施例中，當第二間隙的深寬比（Aspect Ratio，AR）較大時，覆蓋介質層密封第二間隙的頂部，第二間隙與覆蓋介質層圍成第二空氣隙。空氣的介電常數較小，相應有利於進一步降低柵極結構和源汲互連層之間的有效電容。
本實施例中，在平行於基底100表面且垂直於柵極結構110側壁的方向上，第二間隙40的寬度為2nm至12nm。
本實施例中，半導體結構還包括：防擴散層125，位於第二間隙40露出的接觸刻蝕停止層140的側壁。所述第二間隙40通過去除偽側牆形成，所述防擴散層125用於防止偽側牆中的易擴散離子擴散至接觸刻蝕停止層140中，從而防止因離子擴散而對接觸刻蝕停止層140造成不良影響。
因此，防擴散層125的緻密度較高，且防擴散層125的材料為絕緣材料。具體地，防擴散層125的材料包括氮化矽、碳化矽、碳氮化矽、碳氮氧化矽、氮氧化矽、氮化硼、碳氮化硼、氧化鋁和氮化鋁中的一種多種。作為一種示例，防擴散層125的材料為氮化矽。
需要說明的是，防擴散層125也位於源汲互連層150和柵極結構110之間，防擴散層125也會影響源汲互連層150和柵極結構110之間的有效電容。因此，在保證防擴散層125對離子的防擴散作用的同時，為了防止源汲互連層150和柵極結構110之間的有效電容過大以及防止佔用過大的芯片面積，防擴散層125的厚度小於或等於30Å。本實施例中，防擴散層125的厚度小於或等於15Å。其中，當防擴散層125的厚度過小時，容易導致防擴散層125的防止離子擴散的作用變差。本實施例中，防擴散層125的厚度為5Å至15Å。
本實施例中，半導體結構還包括：偏移側牆105，位於第二間隙40露出的柵極結構110的側壁。偏移側牆105用於改善短溝道效應以及由短溝道效應引起的熱載流子效應。
本實施例中，偏移側牆105還位於第二間隙40露出的基底100上。偏移側牆105的材料為氧化矽、氮化矽、氮氧化矽、氮碳氧化矽、氮硼氧化矽或氮碳硼氧矽。
柵極插塞11用於實現柵極結構110與外部電路或其他互連結構之間的電連接。
本實施例中，柵極插塞11位於有源區100a的柵極結構110上方，柵極插塞11為有源柵極接觸孔插塞，與柵極插塞與位於隔離區的柵極結構相接觸的方案相比，本實施例省去了柵極結構110位於隔離區的部分，有利於節省芯片的面積，從而實現芯片尺寸的進一步縮小。
源汲插塞21與源汲互連層150相接觸，從而通過源汲互連層150使源汲摻雜區130與外部電路或其他互連結構之間實現電連接。
對柵極插塞11和源汲插塞21的具體描述，可結合參考前述對源汲互連層150的描述，在此不再贅述。
本實施例中，覆蓋介質層180密封第二間隙40，從而降低柵極結構110和源汲互連層150之間的有效電容，進而提高半導體結構的性能。此外，本實施例中，覆蓋介質層180還用於實現源汲插塞21與柵極插塞11之間的電隔離，而且，覆蓋介質層180還為形成密封第一間隙30的密封層190提供支撑作用。
本實施例中，覆蓋介質層180的材料包括低k介質材料或超低k介質材料，從而能夠降低柵極結構110和源汲互連層150之間的有效電容，而且還有利於降低源汲插塞21與柵極插塞11之間的寄生電容，減少RC延遲。
第一間隙30用於形成第一空氣隙50，從而有利於降低源汲插塞21與柵極插塞11之間的寄生電容。
沿垂直於柵極插塞11側壁或垂直於源汲插塞21側壁的方向，第一間隙30的寬度不宜過小，也不宜過大。如果第一間隙30的寬度過小，第一空氣隙50的寬度相應也過小，容易導致第一空氣隙50用於減小源汲插塞21與柵極插塞11之間寄生電容的效果不明顯；如果第一間隙30的寬度過大，則密封層190的材料容易填充至第一間隙30內，進而導致難以形成第一空氣隙50。為此，本實施例中，沿垂直於柵極插塞11側壁或垂直於源汲插塞21側壁的方向，第一間隙30的寬度為10Å至40Å，例如：第一間隙30的寬度為20Å、30Å。
密封層190用於密封第一間隙30，從而形成第一空氣隙50。空氣隙具有比半導體工藝中常用介質材料（例如：低k介質材料或超低k介質材料）更低的介電常數，從而有利於降低柵極插塞11與源汲插塞21之間的寄生電容、減少RC延遲，進而提升了半導體結構的性能。
本實施例中，柵極插塞11為有源柵極接觸孔插塞（COAG），和傳統位於隔離區的柵極插塞相比，柵極插塞11與源汲插塞12之間的距離更近，通過設置第一空氣隙50，有利於顯著降低柵極插塞11與源汲插塞12之間的寄生電容、減少RC延遲問題，進而顯著提升半導體結構的性能。
本實施例中，密封層190覆蓋源汲插塞21、柵極插塞11以及覆蓋介質層180的頂部。後續製程還包括：在源汲插塞21和柵極插塞11的頂部形成金屬互連線，用於實現源汲插塞21或柵極插塞11與外部電路之間的電連接，金屬互連線形成於金屬層間介質（IMD）層中，通過使密封層190覆蓋源汲插塞180的頂部，使得密封層190高於源汲插塞180頂部的部分作為金屬層間介質層，從而簡化後段（BEOL）製程的工藝步驟、並使密封層190與後段工藝相兼容。
密封層190的材料為介質材料。對密封層190的材料的具體描述，可結合參考前述對覆蓋介質層180的描述，在此不再贅述。
作為一種示例，密封層190在位於源汲插塞21側壁的第一間隙30的頂部拐角處相接觸，從而將第一間隙30的頂部密封，進而使位於源汲插塞21側壁的第一間隙30與密封層190圍成第一空氣隙50。
作為一種示例，密封層190填充於位於柵極插塞11側壁的第一間隙30中。
具體地，本實施例中，源汲插塞21的剖面為上大下小的倒梯形，位於源汲插塞21側壁的第一間隙30側壁相應也具有一定的傾斜角度，柵極插塞11的側壁垂直度大於源汲插塞21側壁的垂直度，因此，密封層190在位於源汲插塞21側壁的第一間隙30中的填充難度，大於在位於柵極插塞11側壁的第一間隙30中的填充難度，相應地，密封層190易於與源汲插塞21側壁的第一間隙30圍成第一空氣隙50，密封層190填充於位於柵極插塞11側壁的第一間隙30中。
在其他實施例中，根據位於柵極插塞側壁的第一間隙的深寬比、以及柵極插塞的剖面形貌、第一間隙的側壁傾斜度等實際工藝條件，密封層還能夠在位於柵極插塞側壁的第一間隙的頂部拐角處相接觸，從而將該第一間隙的頂部密封，進而使位於柵極插塞側壁的第一間隙與密封層也圍成第一空氣隙。在另一些實施例中，還可以僅使位於柵極插塞側壁的第一間隙與密封層圍成第一空氣隙。
需要說明的是，本實施例中，以柵極插塞11為COAG為例進行說明。在其他實施例中，當柵極插塞位於隔離區的柵極結構頂部時，通過本實施例提供的半導體結構，仍能夠起到降低源汲插塞和柵極結構之間的寄生電容的效果。
所述半導體結構可以採用前述實施例所述的形成方法所形成，也可以採用其他形成方法所形成。對本實施例所述半導體結構的具體描述，可參考前述實施例中的相應描述，本實施例在此不再贅述。
雖然本發明披露如上，但本發明並非限定於此。任何本領域技術人員，在不脫離本發明的精神和範圍內，均可作各種更動與修改，因此本發明的保護範圍應當以申請專利範圍所限定的範圍為準。
10:柵極接觸孔 11:柵極插塞 20:源汲接觸孔 21:源汲插塞 30:第一間隙 40:第二間隙 50:第一空氣隙 100:基底 100a:有源區 105:偏移側牆 110:柵極結構 115:偽柵結構 120:偽側牆 125:防擴散層 130:源汲摻雜區 135:底部介質層 140:接觸刻蝕停止層 145:柵極蓋帽層 150:源汲互連層 155:源汲蓋帽層 160:頂部介質層 165:側壁材料層 170:犧牲側壁層 180:覆蓋介質層 190:密封層
圖1至圖16是本發明半導體結構的形成方法一實施例中各步驟對應的結構示意圖。
11:柵極插塞
21:源汲插塞
50:第一空氣隙
100:基底
100a:有源區
105:偏移側牆
110:柵極結構
125:防擴散層
130:源汲摻雜區
140:接觸刻蝕停止層
150:源汲互連層
155:源汲蓋帽層
180:覆蓋介質層
190:密封層

Claims (20)

  1. 一種半導體結構，包括：基底；柵極結構，位於所述基底上；源汲摻雜區，位於所述柵極結構兩側的基底中；底部介質層，位於所述柵極結構露出的基底上；源汲互連層，貫穿位於所述源汲摻雜區的頂部上的底部介質層且與所述源汲摻雜區相接觸；柵極插塞，位於所述柵極結構的頂部上且與所述柵極結構相接觸；源汲插塞，位於所述源汲互連層的頂部上且與所述源汲插塞相接觸；覆蓋介質層，位於所述底部介質層上且覆蓋所述柵極插塞和源汲插塞的側壁，並填充於所述柵極插塞與源汲插塞之間；第一間隙，位於所述柵極插塞的側壁與所述覆蓋介質層之間、以及所述源汲插塞的側壁與所述覆蓋介質層之間，且位於所述柵極插塞側壁的第一間隙的底部高於柵極結構的頂部，位於所述源汲插塞側壁的第一間隙的底部高於源汲互連層的頂部；密封層，位於所述覆蓋介質層上且密封所述第一間隙，位於所述源汲插塞側壁的第一間隙和位於所述柵極插塞側壁的第一間隙中的至少一個，與所述密封層圍成第一空氣隙。
  2. 如請求項1所述的半導體結構，所述基底包括有源區；所述半導體結構還包括：柵極蓋帽層，位於所述柵極結構的頂部與所述覆蓋介質層之間；源汲蓋帽層，位於所述源汲互連層的頂部與所述覆蓋介質層之間；所述柵極插塞位於所述有源區的柵極結構上方。
  3. 如請求項1所述的半導體結構，沿垂直於所述柵極插塞或所述源汲插塞側壁的方向，所述第一間隙的寬度為10Å至40Å。
  4. 如請求項1所述的半導體結構，所述半導體結構還包括：接觸刻蝕停止層，位於所述源汲互連層的側壁和柵極結構之間的基底上且與所述柵極結構的側壁相對設置，所述接觸刻蝕停止層和柵極結構的側壁之間具有第二間隙；所述覆蓋介質層填充於所述第二間隙，或者，所述覆蓋介質層密封所述第二間隙的頂部，所述第二間隙與所述覆蓋介質層圍成第二空氣隙。
  5. 如請求項1或4所述的半導體結構，所述覆蓋介質層的材料包括低k介質材料或超低k介質材料。
  6. 一種半導體結構的形成方法，包括：提供基底、位於所述基底上的柵極結構、位於所述柵極結構兩側的基底中的源汲摻雜區、以及位於所述柵極結構側部的基底上且覆蓋源汲摻雜區的底部介質層；形成貫穿所述源汲摻雜區頂部的底部介質層、且與所述源汲摻雜區相接觸的源汲互連層；在所述底部介質層上形成頂部介質層，覆蓋所述柵極結構和源汲互連層；形成貫穿所述柵極結構頂部的頂部介質層且暴露出柵極結構頂部的柵極接觸孔、以及貫穿所述源汲互連層頂部的頂部介質層且暴露出所述源汲互連層頂部的源汲接觸孔；在所述柵極接觸孔和源汲接觸孔的側壁上形成犧牲側壁層；在所述犧牲側壁層上，形成填充於所述柵極接觸孔的柵極插塞、以及填充於所述源汲接觸孔的源汲插塞； 去除所述犧牲側壁層，形成暴露出所述柵極插塞側壁和源汲插塞側壁的第一間隙，且位於所述柵極插塞側壁的第一間隙的底部高於柵極結構的頂部，位於所述源汲插塞側壁的第一間隙的底部高於源汲互連層的頂部；形成密封所述第一間隙的密封層，使位於所述源汲插塞側壁的第一間隙和位於所述柵極插塞側壁的第一間隙中的至少一個，與所述密封層圍成第一空氣隙。
  7. 如請求項6所述的半導體結構的形成方法，提供基底的步驟中，所述基底包括有源區；所述半導體結構的形成方法還包括：在提供基底後，形成所述頂部介質層之前，去除部分厚度的所述柵極結構，在剩餘的所述柵極結構的頂部上形成柵極蓋帽層；在形成所述源汲互連層之後，形成所述頂部介質層之前，去除部分厚度的所述源汲互連層，在剩餘的所述源汲互連層頂部上形成源汲蓋帽層；所述頂部介質層覆蓋所述柵極蓋帽層和所述源汲蓋帽層；所述柵極接觸孔貫穿所述有源區的柵極結構頂部的所述柵極蓋帽層和頂部介質層；所述源汲接觸孔貫穿所述源汲互連層頂部的源汲蓋帽層和頂部介質層。
  8. 如請求項6所述的半導體結構的形成方法，提供基底的步驟中，所述柵極結構的側壁和底部介質層之間還形成有與柵極結構側壁接觸的偽側牆以及位於所述偽側牆側壁的接觸刻蝕停止層，所述接觸刻蝕停止層還位於所述源汲摻雜區與底部介質層之間；所述半導體結構的形成方法還包括：在形成所述柵極插塞和源汲插塞之後，去除所述犧牲側壁層之前，刻蝕位於所述偽側牆頂部以及犧牲側壁層之間的所述頂部介質層，暴露出所述偽側牆的頂面和犧牲側壁層的側壁；去除所述偽側牆，在所述接觸刻蝕停止層與所述柵極結構的側壁之間形成第二間隙；在 所述底部介質層上形成覆蓋所述犧牲側壁層側壁的覆蓋介質層，所述覆蓋介質層填充於所述第二間隙內，所述覆蓋介質層材料的介電常數低於所述偽側牆材料的介電常數，或者，所述覆蓋介質層密封所述第二間隙的頂部，使所述第二間隙與所述覆蓋介質層圍成第二空氣隙；去除所述犧牲側壁層的步驟中，在所述覆蓋介質層與所述柵極插塞的側壁之間、以及所述覆蓋介質層與所述源汲插塞的側壁之間形成所述第一間隙。
  9. 如請求項6所述的半導體結構的形成方法，形成所述犧牲側壁層的步驟包括：在所述柵極接觸孔的側壁和底部、源汲接觸孔的側壁和底部、以及所述頂部介質層的頂面上形成側壁材料層；去除位於所述柵極接觸孔和源汲接觸孔的底部、以及所述頂部介質層頂面上的側壁材料層，剩餘位於所述柵極接觸孔和源汲接觸孔側壁上的側壁材料層用於作為所述犧牲側壁層。
  10. 如請求項9所述的半導體結構的形成方法，形成所述側壁材料層的工藝包括原子層沉積和化學氣相沉積中的一種或兩種工藝。
  11. 如請求項9所述的半導體結構的形成方法，去除位於所述柵極接觸孔和源汲接觸孔的底部、以及所述頂部介質層頂面上的側壁材料層的工藝包括各向異性的乾法刻蝕工藝。
  12. 如請求項6所述的半導體結構的形成方法，所述犧牲側壁層的材料包括無定形矽、碳氧化矽、氧化矽、氮化矽、碳化矽、氮化硼、氧化鋁、氮化鋁和氮氧化矽中的一種或幾種。
  13. 如請求項6所述的半導體結構的形成方法，形成所述犧牲側壁層的步驟中，沿垂直於所述柵極接觸孔側壁或垂直於所述源汲接觸孔側壁的方向，所述犧牲側壁層的厚度為10Å至40Å。
  14. 如請求項6所述的半導體結構的形成方法，去除所述犧牲側壁層的工藝包括遠程等離子體刻蝕工藝或濕法刻蝕工藝。
  15. 如請求項6所述的半導體結構的形成方法，形成所述密封層的工藝包括化學氣相沉積工藝和等離子體增强化學氣相沉積工藝中的一種或兩種。
  16. 如請求項8所述的半導體結構的形成方法，去除所述頂部介質層和偽側牆的工藝包括遠程等離子體刻蝕工藝或濕法刻蝕工藝。
  17. 如請求項8所述的半導體結構的形成方法，形成所述覆蓋介質層的工藝包括流動式化學氣相沉積工藝、原子層沉積工藝、旋塗工藝和化學氣相沉積工藝中的一種或幾種。
  18. 如請求項8所述的半導體結構的形成方法，所述偽側牆的材料包括氧化矽、氮化矽、碳化矽、氮氧化矽、氮化硼、氧化鋁和氮化鋁中的一種或多種。
  19. 如請求項8所述的半導體結構的形成方法，所述覆蓋介質層的材料包括低k介質材料或超低k介質材料。
  20. 如請求項6或8所述的半導體結構的形成方法，所述頂部介質層的材料包括氧化矽、氮化矽、碳化矽、氮氧化矽、氮化硼、氧化鋁和氮化鋁中的一種或多種。
TW110128225A 2020-09-25 2021-07-30 半導體結構及其形成方法 TWI786757B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/CN2020/117831 WO2022061738A1 (zh) 2020-09-25 2020-09-25 半导体结构及其形成方法
WOPCT/CN2020/117831 2020-09-25

Publications (2)

Publication Number Publication Date
TW202230721A TW202230721A (zh) 2022-08-01
TWI786757B true TWI786757B (zh) 2022-12-11

Family

ID=80846116

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110128225A TWI786757B (zh) 2020-09-25 2021-07-30 半導體結構及其形成方法

Country Status (4)

Country Link
US (1) US20230238449A1 (zh)
CN (1) CN115989577A (zh)
TW (1) TWI786757B (zh)
WO (1) WO2022061738A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114446883A (zh) * 2017-09-22 2022-05-06 蓝枪半导体有限责任公司 半导体元件及其制作方法
US20220246519A1 (en) * 2021-02-03 2022-08-04 Changxin Memory Technologies, Inc. Interconnection structure and manufacturing method thereof and semiconductor structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109904120A (zh) * 2017-12-11 2019-06-18 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US20200066866A1 (en) * 2018-04-10 2020-02-27 International Business Machines Corporation Contact over active gate employing a stacked spacer

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9608065B1 (en) * 2016-06-03 2017-03-28 International Business Machines Corporation Air gap spacer for metal gates
US9666533B1 (en) * 2016-06-30 2017-05-30 International Business Machines Corporation Airgap formation between source/drain contacts and gates
DE102017113681A1 (de) * 2016-12-14 2018-06-14 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleiter-bauelement mit luft-abstandshalter
US10026824B1 (en) * 2017-01-18 2018-07-17 Globalfoundries Inc. Air-gap gate sidewall spacer and method
CN108074866B (zh) * 2017-11-29 2023-12-01 长鑫存储技术有限公司 一种半导体晶体管的制备方法和结构
US10861953B2 (en) * 2018-04-30 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Air spacers in transistors and methods forming same
CN110071046A (zh) * 2019-04-28 2019-07-30 上海华虹宏力半导体制造有限公司 半导体结构的制备方法及半导体结构

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109904120A (zh) * 2017-12-11 2019-06-18 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US20200066866A1 (en) * 2018-04-10 2020-02-27 International Business Machines Corporation Contact over active gate employing a stacked spacer

Also Published As

Publication number Publication date
CN115989577A (zh) 2023-04-18
US20230238449A1 (en) 2023-07-27
CN115989577A8 (zh) 2024-05-14
WO2022061738A1 (zh) 2022-03-31
TW202230721A (zh) 2022-08-01

Similar Documents

Publication Publication Date Title
TWI249774B (en) Forming method of self-aligned contact for semiconductor device
US20230238449A1 (en) Semiconductor structure and forming method therefor
WO2022088758A1 (zh) 半导体结构的形成方法以及半导体结构
JPH11251457A (ja) 半導体デバイス，メモリ・セル，およびその形成方法
KR101248943B1 (ko) 반도체 장치 및 그 제조방법
CN107799462B (zh) 半导体结构的形成方法
CN108321083B (zh) 半导体结构及其形成方法
WO2022088788A1 (zh) 半导体结构的形成方法以及半导体结构
US20220320180A1 (en) Embedded backside memory on a field effect transistor
KR20090036876A (ko) 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법
US11362033B2 (en) Semiconductor structure and method for fabricating the same
CN108962817B (zh) 半导体结构及其形成方法
CN113629145B (zh) 半导体结构及其形成方法
KR100791343B1 (ko) 반도체 소자 및 그 제조 방법
US11810966B2 (en) Semiconductor structure and method for fabricating the same
TWI223393B (en) Method of filling bit line contact via
KR20080092557A (ko) 반도체소자의 배선 형성방법
KR20070001509A (ko) 반도체 소자의 플러그 형성 방법
CN113903803B (zh) 半导体器件及其形成方法
TWI512894B (zh) 金屬內連線結構及其製程
CN113113485B (zh) 半导体器件及其形成方法
CN114203814A (zh) 半导体结构及其形成方法
KR100487915B1 (ko) 반도체소자의캐패시터형성방법
CN114156228A (zh) 半导体结构及其形成方法
KR100548579B1 (ko) 반도체소자의 제조방법