CN108550520A - 一种改善存储区浅槽线平整度的方法 - Google Patents

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Abstract

本发明包括一种改善存储区浅槽线平整度的方法，用于嵌入式闪存在浅槽图形化的过程中，包括：步骤S1提供半导体衬底，于半导体衬底上依次覆盖氧化层、氮化层；步骤S2于氮化层上依次沉积第一硬掩膜层、第二硬掩膜层，于第二硬掩膜层上旋涂光刻胶层；步骤S3图形化光刻胶层，以打开用以形成浅槽的工艺窗口；步骤S4、修复光刻胶层上工艺窗口侧壁不平整的区域；步骤S5、以光刻胶层为掩膜刻蚀第二硬掩膜层，以于第二硬掩膜层中形成暴露第一硬掩膜层的沟槽。有益效果：增加第一硬掩膜层与第二硬掩膜层，替代传统的硬掩膜层，减薄硬掩膜层的厚度，降低工艺成本，优化刻蚀条件，改善工艺窗口侧壁不平整的区域，稳定多晶硅的填充能力，提升器件的工作效率。

Description

一种改善存储区浅槽线平整度的方法
技术领域
本发明涉及光刻工艺技术领域，尤其涉及一种改善存储区浅槽线平整度的方法。
背景技术
光刻工艺是半导体器件制造工艺中的一个重要步骤，该步骤利用曝光和显影在光刻胶层上刻画集合图形结构，然后通过刻蚀工艺将光研磨上的图形转移到所在衬底上。
在现有技术中，嵌入式闪存在浅槽图形化过程中，通过以传统的不定型碳和介电抗反射层作为硬掩膜层，因为槽深的需要，同时需要很厚的硬掩膜层，刻蚀传递图形的过程中常伴有平整度差的现象，并且较差的平整度直接影响半导体器件栅极的填充能力，进而影响器件的存储能力和擦除效率，同时降低器件的质量和工作效率。
发明内容
针对现有技术中存在的上述问题，现提供一种改善存储区浅槽线平整度的方法。
具体技术方案如下：
一种改善存储区浅槽线平整度的方法，适用于嵌入式闪存在浅槽图形化的过程中，其中包括：
步骤S1、提供一半导体衬底，于所述半导体衬底上依次覆盖一氧化层、一氮化层；
步骤S2、于所述氮化层上依次沉积一第一硬掩膜层、一第二硬掩膜层，于所述第二硬掩膜层上旋涂一光刻胶层；
步骤S3、图形化所述光刻胶层，以打开用以形成浅槽的工艺窗口；
步骤S4、修复所述光刻胶层上所述工艺窗口侧壁不平整的区域；
步骤S5、以所述光刻胶层为掩膜刻蚀所述第二硬掩膜层，以于所述第二硬掩膜层中形成暴露所述第一硬掩膜层的沟槽。
优选的，所述第一硬掩膜层材质为有机硅。
优选的，所述第二硬掩膜层为有机介电层。
优选的，于所述步骤S4中，修复光刻胶上工艺窗口侧壁不平整的区域的方法为：
步骤S41、于550-650W功率解离通入的氩气以获得氩等离子体；
步骤S42、于0-5W偏压功率下，以所述氩等离子体于各向同性条件下刻蚀所述光刻胶层。
优选的，于所述步骤S5中，于一偏压功率下，通入一CHXFY气体对所述第二硬掩膜层进行刻蚀。
优选的，所述偏压功率维持在70-110W。
优选的，所述半导体衬底的材料为单晶硅；和/或
所述氧化层的材料为氧化硅；和/或
所述氮化层的材料为氮化硅。
优选的，所述第一硬掩膜层的厚度为100-200nm。
优选的，所述第二硬掩膜层的厚度为30-40nm。
优选的，所述光刻胶层的厚度为100-150nm。
本发明的技术方案有益效果在于：增加第一硬掩膜层与第二硬掩膜层，替代传统的不定型碳和介电抗反射层作为硬掩膜层，进而减薄了硬掩膜层的厚度，降低了工艺成本，同时优化刻蚀条件，有效降低对光刻胶层上工艺窗口的侧壁的损坏，同时能有效修复光刻胶层上工艺窗口侧壁不平整的区域，进而稳定多晶硅的填充能力，提升器件的工作效率。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1为本发明中，关于改善存储区浅槽线平整度的方法的流程图；
图2-4为本发明中，关于改善存储区浅槽线平整度的方法的工艺过程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
本发明包括一种改善存储区浅槽线平整度的方法，如图1所示，适用于嵌入式闪存在浅槽图形化的过程中，其中包括：
步骤S1、提供一半导体衬底1，于半导体衬底1上依次覆盖一氧化层、一氮化层；
步骤S2、于氮化层上依次沉积一第一硬掩膜层2、一第二硬掩膜层3，于第二硬掩膜层3上旋涂一光刻胶层4；
步骤S3、图形化光刻胶层4，以打开用以形成浅槽的工艺窗口40；
步骤S4、修复光刻胶层4上工艺窗口40侧壁不平整的区域；
步骤S5、以光刻胶层4为掩膜刻蚀第二硬掩膜层3，以于第二硬掩膜层3中形成暴露第一硬掩膜层2的沟槽30。
采用上述技术方案，如图1所示，改善存储区浅槽线平整度的方法适用于嵌入式闪存在浅槽图形化的过程中，首先在半导体衬底1上依次覆盖一氧化层、一氮化层，其中半导体衬底1的材料为单晶硅SI，氧化层的材料为氧化硅SIO，氮化层的材料为氮化硅SIN；
进一步地，在氮化层上利用化学沉积方法依次沉积第一硬掩膜层2与第二硬掩膜层3，其中，第一硬掩膜层2的材料为有机硅SHB，第二硬掩膜层3的材料为有机介电层ODL，通过改变硬掩膜层的材料，减薄硬掩膜层的厚度，进而降低工艺成本；
进一步地，在第二硬掩膜层3上旋涂一光刻胶层4进行图形化，以打开用以形成浅槽的工艺窗口40，然后利用等离子体轰击的干法刻蚀对光刻胶层进行预处理，优化刻蚀条件，在550-650W功率解离通入的氩气以获得氩等离子体，并且在0-5W低的偏压功率下，以氩等离子体在各向同性条件下刻蚀光刻胶层，有效降低对光刻胶层上工艺窗口的侧壁的损坏，同时能有效修复光刻胶层4上工艺窗口40侧壁不平整的区域，最后以光刻胶层4为掩膜刻蚀第二硬掩膜层3，以于第二硬掩膜层3中形成暴露第一硬掩膜层2的沟槽30，进而稳定多晶硅的填充能力，提升器件的工作效率。
为了具体说明本方法，图2-4显示了本方法的每个工艺步骤中的结构示意图。
如图2所示，提供一半导体衬底1，材料为单晶硅SI，于单晶硅SI上依次覆盖氧化硅SIO、氮化硅SIN，在氮化硅SIN上采用化学气相沉积方法依次沉积第一硬掩膜层2与第二硬掩膜层3，然后在第二硬掩膜层2上旋涂一光刻胶层4，其中第一硬掩膜层2的材料为有机硅SHB，厚度为100-200nm，第二硬掩膜层3的材料为有机介电层ODL，厚度为30-40nm，通过改变硬掩膜层的材料，减薄硬掩膜层的厚度，进一步地降低工艺成本，然后图形化光刻胶层4，以打开用以形成浅槽的工艺窗口40，光刻胶层4的材料为光刻胶PR，厚度为100-150nm；
如图3所示，优化刻蚀条件，修复光刻胶层4上工艺窗口40侧壁不平整的区域，在550-650W功率解离通入的氩气以获得氩等离子体，并且在0-5W低的偏压功率下，以氩等离子体在各向同性条件下刻蚀光刻胶层4，能有效修复光刻胶层4上工艺窗口40侧壁不平整的区域，进一步地稳定多晶硅的填充能力；
如图4所示，在偏压功率维持在70-110W的低水平下，通入一CHXFY气体，以光刻胶层4为掩膜刻蚀第二硬掩膜层3，以于第二硬掩膜层3中形成暴露第一硬掩膜层2的沟槽30，能有效降低对光刻胶层4上工艺窗口的侧壁的损坏，进一步提升器件的工作效率。
需要说明的是，CHXFY气体为本技术领域惯用的刻蚀气体，在此不再赘述。
进一步地，通过改变硬掩膜层的材料，减薄硬掩膜层的厚度，进而降低工艺成本，同时优化刻蚀条件，在550-650W功率解离通入的氩气以获得氩等离子体，并且在0-5W低的偏压功率下，以氩等离子体在各向同性条件下刻蚀光刻胶层，有效降低对光刻胶层上工艺窗口的侧壁的损坏，同时能有效修复光刻胶层上工艺窗口侧壁不平整的区域，进而稳定多晶硅的填充能力，提升器件的工作效率。
以上仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (10)

1.一种改善存储区浅槽线平整度的方法，适用于嵌入式闪存在浅槽图形化的过程中，其特征在于，包括：
步骤S1、提供一半导体衬底，于所述半导体衬底上依次覆盖一氧化层、一氮化层；
步骤S2、于所述氮化层上依次沉积一第一硬掩膜层、一第二硬掩膜层，于所述第二硬掩膜层上旋涂一光刻胶层；
步骤S3、图形化所述光刻胶层，以打开用以形成浅槽的工艺窗口；
步骤S4、修复所述光刻胶层上所述工艺窗口侧壁不平整的区域；
步骤S5、以所述光刻胶层为掩膜刻蚀所述第二硬掩膜层，以于所述第二硬掩膜层中形成暴露所述第一硬掩膜层的沟槽。
2.根据权利要求1所述的改善存储区浅槽线平整度的方法，其特征在于，所述第一硬掩膜层材质为有机硅。
3.根据权利要求1所述的改善存储区浅槽线平整度的方法，其特征在于，所述第二硬掩膜层为有机介电层。
4.根据权利要求1所述的改善存储区浅槽线平整度的方法，其特征在于，于所述步骤S4中，修复光刻胶上工艺窗口侧壁不平整的区域的方法为：
步骤S41、于550-650W功率解离通入的氩气以获得氩等离子体；
步骤S42、于0-5W偏压功率下，以所述氩等离子体于各向同性条件下刻蚀所述光刻胶层。
5.根据权利要求1所述的改善存储区浅槽线平整度的方法，其特征在于，于所述步骤S5中，于一偏压功率下，通入一CHXFY气体对所述第二硬掩膜层进行刻蚀。
6.根据权利要求5所述的改善存储区浅槽线平整度的方法，其特征在于，所述偏压功率维持在70-110W。
7.根据权利要求1所述的改善存储区浅槽线平整度的方法，其特征在于，所述半导体衬底的材料为单晶硅；和/或
所述氧化层的材料为氧化硅；和/或
所述氮化层的材料为氮化硅。
8.根据权利要求1所述的改善存储区浅槽线平整度的方法，其特征在于，所述第一硬掩膜层的厚度为100-200nm。
9.根据权利要求1所述的改善存储区浅槽线平整度的方法，其特征在于，所述第二硬掩膜层的厚度为30-40nm。
10.根据权利要求1所述的改善存储区浅槽线平整度的方法，其特征在于，所述光刻胶层的厚度为100-150nm。
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