CN103928304B - 一种多晶硅上小尺寸图形结构的制备方法 - Google Patents

一种多晶硅上小尺寸图形结构的制备方法 Download PDF

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Abstract

一种多晶硅上小尺寸图形结构的制备方法,包括多晶硅、APF层图形结构、氮化硅和氧化硅层图形结构等,在多晶硅和初始氮化硅图形结构的表面采取原子层沉积技术沉积一层8~12纳米厚的氧化硅,利用气体干法刻蚀和湿法刻蚀,实现多晶硅上节距23~28纳米内的8~12纳米线宽的小尺寸氧化硅图形结构;该制备方法能保证氧化硅图形结构的平整度,并能保证小尺寸深槽内的介质材料被完全祛除干净,同时保护沟槽底部及周围图形不受损伤,以提高沟槽深度的均匀性,减少了图形结构中存在栅栏、皱纹或者琢面的缺陷,提高了半导体器件的集成度和使用性能。

Description

一种多晶硅上小尺寸图形结构的制备方法
技术领域
本发明涉及集成电路半导体器件的制造技术领域,尤其涉及一种应用于多晶硅上图形结构的制备方法。
背景技术
目前,在集成电路半导体器件的制造技术中,需要用光刻机在多晶硅上进行小尺寸图形结构的刻蚀制备,刻蚀制备过程是指将衬底上没有被光刻胶保护的部分以物理或化学的方法去除,从而达到将光掩膜上的图案转移到衬底上的目的;随着半导体器件体积的减小和集成度的提高,要求在保证半导体器件性能的前提下,不断减小多晶硅上图形结构的尺寸;目前一般能做到节距46~56纳米内的20~30纳米的规则线宽图形结构,如图1至图8所示,其中,1为多晶硅,2为APF(无定形碳),2-1为APF层图形结构,3为SiOC(硬质掩膜),3-1为SiOC层图形结构,4为BARC(有机抗反射涂层),4-1为BARC层图形结构,5为光刻胶,5-1为光刻胶图形结构,5-2为减薄后的光刻胶图形结构,6为氮化硅,6-1为氮化硅图形结构,7为氧化硅,7-1为氧化硅图形结构;其制造步骤包括:步骤A:在晶圆表面依次沉积一层多晶硅、一层APF、一层SiOC、一层BARC和一层光刻胶,并用栅极光罩进行一次曝光,形成光刻胶图形结构;步骤B:在等离子体的刻蚀条件下,用CL2(氯气)、HBr(溴化氢)、O2(氧气)和CF4(四氟化碳)的气体组合物对BARC进行刻蚀,BARC层图形结构停留在SiOC层;步骤C:在等离子体的刻蚀条件下,用CF4和CH2F2(二氟甲烷)的气体组合物对SiOC层进行刻蚀,SiOC层图形结构停留在APF层;步骤D:在等离子体的刻蚀条件下,用SO2(二氧化硫)和O2的气体组合物对APF层进行刻蚀,APF层图形结构停留在多晶硅层上;步骤E:在等离子体的刻蚀条件下,利用CF4和CH2F2的气体组合物对APF层顶部的SiOC层图形结构、BARC层图形结构和减薄后的光刻胶图形结构进行刻蚀,形成第一次大尺寸APF层图形结构;步骤F:在多晶硅表面和第一次大尺寸APF层图形结构基础上,利用原子层沉积技术沉积一层15~25纳米厚的氮化硅;步骤G:在等离子体的刻蚀条件下,用CHF3(三氟甲烷)、CH2F2和CF4的气体组合物对氮化硅层进行刻蚀,去除APF层图形结构顶部及多晶硅表面上的氮化硅,在APF层图形结构侧壁形成氮化硅侧墙形式的初始氮化硅图形结构;步骤H:利用在等离子体中用SO2和O2的气体组合物进行刻蚀时,APF层图形结构中的APF对初始氮化硅图形结构中的氮化硅具有高选择比特性,对APF层图形结构进行刻蚀,形成没有APF层图形结构的初始氮化硅图形结构。
但随着工艺尺寸不断缩小,特别是20纳米及其以下技术中,由于栅极宽度要求进一步减小,目前刻蚀机所用的这种刻蚀方法制备的图形结构存在栅栏、皱纹或者琢面等缺陷,所以无法保证20纳米及其以下的刻蚀中沟槽侧壁的平整度和沟槽深度以及宽度的均匀性。
为了保证半导体器件性能,整个硅片上沟槽侧壁的平整度和沟槽深度以及宽度的均匀性必须同时得到控制;为了达到以上目的,目前现有技术是:
1)提高设备精度,采用浸润式曝光机;
2)采用LELE方法,即一次光刻工艺和一次刻蚀工艺,然后再来一次光刻和一次刻蚀工艺;
3)一次SADP方法,即自对准双层图形结构方法。
但提高设备精度而采用浸润式曝光机,因为其设备成本和制造成本高,降低了所制备的半导体器件的竞争性;而LELE方法的缺点是两次光刻的对准要求高,容易发生对准偏差问题而造成刻蚀中沟槽侧壁的平整度和沟槽深度的均匀性;一次SADP方法,虽然线宽最小可达到8到12纳米,但受光刻限制,节距无法做到30纳米的要求。
综上所述,目前国内外所用的这种多晶硅上小尺寸图形结构的制备方法,有以下几个缺点:
1)由于栅极宽度要求进一步减小,目前刻蚀机所用的刻蚀方法无法保证20纳米及其以下的刻蚀中沟槽侧壁的平整度和沟槽深度的均匀性;
2)提高设备精度而采用浸润式曝光机,因为其设备成本和制造成本高,降低了所制备的半导体器件的竞争性;
3)LELE方法的缺点是两次光刻的对准要求高,容易发生对准偏差问题而造成刻蚀中沟槽侧壁的平整度和沟槽深度的均匀性;
4)一次SADP方法,虽然线宽最小可达到8到12纳米,但受光刻限制,节距无法做到30纳米的要求;
5)目前刻蚀机所用的刻蚀方法制备的图形结构存在栅栏、皱纹或者琢面等缺陷,影响了半导体器件的使用性能。
发明内容
为了解决现有技术下多晶硅上小尺寸图形结构的制备中所存在的上述问题,本发明提供了一种多晶硅上小尺寸图形结构的制备方法,该制备方法在多晶硅上小尺寸图形结构的制备中,能够实现多晶硅上节距23~28纳米内的8~12纳米线宽的小尺寸氧化硅图形结构,并能保证刻蚀中沟槽侧壁的平整度和沟槽深度的均匀性,提高半导体器件的集成度和使用性能。本发明的具体方案如下所述:
一种多晶硅上小尺寸图形结构的制备方法,包括多晶硅、多晶硅表面上的初始氮化硅图形结构,其为节距46~56纳米内的20~30纳米的规则线宽图形结构,该初始图形结构的制备方法包括:步骤A:在晶圆表面依次沉积一层多晶硅、一层APF、一层SiOC、一层BARC和一层光刻胶,并用栅极光罩进行一次曝光,形成光刻胶图形结构;步骤B:在等离子体的刻蚀条件下,用CL2、HBr、O2和CF4的气体组合物对BARC进行刻蚀,BARC层图形结构停留在SiOC层;步骤C:在等离子体的刻蚀条件下,用CF4和CH2F2的气体组合物对SiOC层进行刻蚀,SiOC层图形结构停留在APF层;步骤D:在等离子体的刻蚀条件下,用SO2和O2的气体组合物对APF层进行刻蚀,APF层图形结构停留在多晶硅层上;步骤E:在等离子体的刻蚀条件下,利用CF4和CH2F2的气体组合物对APF层顶部的SiOC层图形结构、BARC层图形结构和减薄后的光刻胶图形结构进行刻蚀,形成第一次大尺寸APF层图形结构;步骤F:在多晶硅表面和第一次大尺寸APF层图形结构基础上,利用原子层沉积技术沉积一层15~25纳米厚的氮化硅;步骤G:在等离子体的刻蚀条件下,用CHF3、CH2F2和CF4的气体组合物对氮化硅层进行刻蚀,去除APF层图形结构顶部及多晶硅表面上的氮化硅,在APF层图形结构侧壁形成氮化硅侧墙形式的初始氮化硅图形结构;步骤H:利用在等离子体中用SO2和O2的气体组合物进行刻蚀时,APF层图形结构中的APF对初始氮化硅图形结构中的氮化硅具有高选择比特性,对APF层图形结构进行刻蚀,形成没有APF层图形结构的初始氮化硅图形结构;其特征在于,还包括下列工艺步骤:
第一步:在多晶硅和初始氮化硅图形结构的表面采取原子层沉积技术沉积一层8~12纳米厚的氧化硅;
第二步:利用气体干法刻蚀中,氧化硅对初始氮化硅图形结构中的氮化硅具有高选择比特性,对氧化硅层进行刻蚀,去除初始氮化硅图形结构顶部及多晶硅层上的氧化硅,在初始氮化硅图形结构侧壁形成氧化硅侧墙形式的氧化硅图形结构;
第三步:通过湿法刻蚀组合物中,初始氮化硅图形结构中的氮化硅对氧化硅图形结构中的氧化硅具有高选择比特性,去除初始氮化硅图形结构,实现多晶硅上节距23~28纳米内的8~12纳米线宽的无氮化硅的小尺寸氧化硅图形结构。
根据本发明的一种多晶硅上小尺寸图形结构的制备方法,其特征在于,所述的第二步中氧化硅的刻蚀,是在不带光刻胶的条件下进行的整个氧化硅表层在深度方向统一厚度的刻蚀。
此处设计目的在于,利用气体干法刻蚀中,氧化硅对初始氮化硅图形结构中的氮化硅具有高选择比特性,对氧化硅层进行刻蚀,在初始氮化硅图形结构侧壁形成氧化硅侧墙形式的氧化硅图形结构,能保证该侧墙形式的氧化硅图形结构的平整度;通过湿法刻蚀组合物中,初始氮化硅图形结构中的氮化硅对氧化硅图形结构中的氧化硅具有高选择比特性,能从刻蚀的沟槽中完全的去除初始氮化硅图形结构,同时保护沟槽底部及周围图形不受损伤,提高沟槽深度的均匀性,以提高刻蚀的精度,从而实现多晶硅上节距23~28纳米内的8~12纳米线宽的无氮化硅的小尺寸氧化硅图形结构,所以通过薄膜合理搭配的方法,可实现连续两次SADP,实现更小尺寸的8~12纳米线宽的图形结构。
根据本发明的一种多晶硅上小尺寸图形结构的制备方法,其特征在于,所述的第二步中气体干法刻蚀中所用组合物含有35%~77%(体积百分比)的C4F8(八氟环丁烷)、7%~23%(体积百分比)的O2和15%~50%(体积百分比)的CF4;气体组合物压强为14~20帕(100~150毫托)。
根据本发明的一种多晶硅上小尺寸图形结构的制备方法,其特征在于,所述第二步中气体干法刻蚀中所用组合物含有57%(体积百分比)的C4F8、13%(体积百分比)的O2和30%(体积百分比)的CF4;气体组合物压强为17帕(130毫托)。
根据本发明的一种多晶硅上小尺寸图形结构的制备方法,其特征在于,所述第二步中干法刻蚀时的组合物温度为50℃~90℃,刻蚀时间为35~55秒。
根据本发明的一种多晶硅上小尺寸图形结构的制备方法,其特征在于,所述第二步中干法刻蚀时的组合物温度为70℃,刻蚀时间为45秒。
此处设计目的在于,35%~77%(体积百分比)的C4F8、7%~23%(体积百分比)的O2和15%~50%(体积百分比)的CF4的气体组合物在压强为14~20帕(100~150毫托)的条件下,特别是在57%(体积百分比)的C4F8、13%(体积百分比)的O2和30%(体积百分比)的CF4的气体组合物在压强为17帕(130毫托),温度为70℃的条件下,刻蚀时间维持45秒,能保证该侧墙形式的氧化硅图形结构(7-1)的平整度。
根据本发明的一种多晶硅上小尺寸图形结构的制备方法,其特征在于,所述第三步中湿法刻蚀所用组合物含有75%~85%(重量百分比)的H3PO4(磷酸),余量为水。
根据本发明的一种多晶硅上小尺寸图形结构的制备方法,其特征在于,所述第三步中湿法刻蚀所用组合物含有80%(重量百分比)的H3PO4,余量为水。
根据本发明的一种多晶硅上小尺寸图形结构的制备方法,其特征在于,所述第三步的湿法刻蚀中H3PO4温度为155℃~168℃。
根据本发明的一种多晶硅上小尺寸图形结构的制备方法,其特征在于,所述第三步的湿法刻蚀中H3PO4温度为165℃。
此处设计目的在于,75%~85%(重量百分比)的H3PO4,特别是80%(重量百分比)的H3PO4,温度为165℃时,能保证从刻蚀的沟槽中完全的去除初始氮化硅图形结构,同时保护沟槽底部及周围图形不受损伤,提高沟槽深度的均匀性,以提高刻蚀的精度。
使用本发明的一种多晶硅上小尺寸图形结构的制备方法获得了如下有益效果:
1)本发明的一种多晶硅上小尺寸图形结构的制备方法,其利用气体干法刻蚀中,氧化硅对初始氮化硅图形结构中的氮化硅具有高选择比特性,对氧化硅层进行刻蚀,在初始氮化硅图形结构侧壁形成氧化硅侧墙形式的氧化硅图形结构,能保证该侧墙形式的氧化硅图形结构的平整度;
2)本发明的一种多晶硅上小尺寸图形结构的制备方法,其能保证从刻蚀的沟槽中完全的去除初始氮化硅图形结构,同时保护沟槽底部及周围图形不受损伤,提高沟槽深度的均匀性,以提高刻蚀的精度;
3)本发明的一种多晶硅上小尺寸图形结构的制备方法,在不提高制造设备和产品成本的前提下,提高了半导体器件的集成度和质量;
4)本发明的一种多晶硅上小尺寸图形结构的制备方法,在多晶硅上节距23~28纳米内刻蚀出了8~12纳米线宽的特征结构,同时又保证了线条边缘表面的平整性,减少了图形结构存在栅栏、皱纹或者琢面等缺陷,提高了半导体器件的使用性能。
附图说明
图1为栅极光罩之前的晶圆表面各层结构示意图;
图2为栅极光罩之后光刻胶层图形结构示意图;
图3为BARC层图形结构示意图;
图4为SiOC层图形结构示意图;
图5为APF层图形结构示意图;
图6为APF层图形结构基础上利用原子层沉积技术沉积一层氮化硅示意图;
图7为在APF层图形结构侧壁形成氮化硅侧墙形式的初始氮化硅图形结构示意图;
图8为没有APF层图形结构的初始氮化硅图形结构示意图;
图9为在多晶硅和初始氮化硅图形结构的表面沉积一层氧化硅示意图;
图10为在初始氮化硅图形结构侧壁形成氧化硅侧墙形式的氧化硅图形结构示意图;
图11为多晶硅上节距23~28纳米内的8~12纳米线宽的无氮化硅的小尺寸氧化硅图形结构示意图;
图中:1-多晶硅,2-APF,2-1-APF层图形结构,3-SiOC,3-1-SiOC层图形结构,4-BARC,4-1-BARC层图形结构,5-光刻胶,5-1-光刻胶层图形结构,5-2-减薄后的光刻胶图形结构,6-氮化硅,6-1-氮化硅层图形结构,7-氧化硅,7-1-氧化硅层图形结构。
具体实施方式
下面结合附图和实施例对本发明的一种多晶硅上小尺寸图形结构的制备方法做进一步的描述。
实施例
如图9至图11所示,一种多晶硅上小尺寸图形结构的制备方法,一种多晶硅上小尺寸图形结构的制备方法,包括多晶硅1、多晶硅1表面上的初始氮化硅图形结构6-1,其为节距50纳米内的25纳米的规则线宽图形结构,该初始图形结构的制备方法包括:步骤A:在晶圆表面依次沉积一层多晶硅1、一层APF、一层SiOC、一层BARC和一层光刻胶5,并用栅极光罩进行一次曝光,形成光刻胶图形结构5-1;步骤B:在等离子体的刻蚀条件下,用CL2、HBr、O2和CF4的气体组合物对BARC进行刻蚀,BARC层图形结构4-1停留在SiOC层;步骤C:在等离子体的刻蚀条件下,用CF4和CH2F2的气体组合物对SiOC层进行刻蚀,SiOC层图形结构3-1停留在APF层;步骤D:在等离子体的刻蚀条件下,用SO2和O2的气体组合物对APF层进行刻蚀,APF层图形结构2-1停留在多晶硅1层上;步骤E:在等离子体的刻蚀条件下,利用CF4和CH2F2的气体组合物对APF层顶部的SiOC层图形结构3-1、BARC层图形结构4-1和减薄后的光刻胶图形结构5-2进行刻蚀,形成第一次大尺寸APF层图形结构2-1;步骤F:在多晶硅1表面和第一次大尺寸APF层图形结构2-1基础上,利用原子层沉积技术沉积一层25纳米厚的氮化硅6;步骤G:在等离子体的刻蚀条件下,用CHF3、CH2F2和CF4的气体组合物对氮化硅6层进行刻蚀,去除APF层图形结构2-1顶部及多晶硅1表面上的氮化硅6,在APF层图形结构2-1侧壁形成氮化硅侧墙形式的初始氮化硅图形结构6-1;步骤H:利用在等离子体中用SO2和O2的气体组合物进行刻蚀时,APF层图形结构2-1中的APF对初始氮化硅图形结构6-1中的氮化硅具有高选择比特性,对APF层图形结构2-1进行刻蚀,形成没有APF层图形结构2-1的初始氮化硅图形结构6-1;还包括下列工艺步骤:
第一步:在多晶硅1和初始氮化硅图形结构6-1的表面采取原子层沉积技术沉积一层8~12纳米厚的氧化硅7;
第二步:利用气体干法刻蚀中,氧化硅7对初始氮化硅图形结构6-1中的氮化硅具有高选择比特性,对氧化硅7层进行刻蚀,去除初始氮化硅图形结构6-1顶部及多晶硅1层上的氧化硅7,在初始氮化硅图形结构6-1侧壁形成氧化硅侧墙形式的氧化硅图形结构7-1;
第三步:通过湿法刻蚀组合物中,初始氮化硅图形结构6-1中的氮化硅对氧化硅图形结构7-1中的氧化硅具有高选择比特性,去除初始氮化硅图形结构6-1,实现多晶硅1上节距25纳米内的10纳米线宽的无氮化硅的小尺寸氧化硅图形结构7-1。
第二步中氧化硅7的刻蚀,是在不带光刻胶的条件下进行的整个氧化硅7表层在深度方向统一厚度的刻蚀。
利用气体干法刻蚀中,氧化硅7对初始氮化硅图形结构6-1中的氮化硅具有高选择比特性,对氧化硅7层进行刻蚀,在初始氮化硅图形结构6-1侧壁形成氧化硅侧墙形式的氧化硅图形结构7-1,能保证该侧墙形式的氧化硅图形结构7-1的平整度;通过湿法刻蚀组合物中,初始氮化硅图形结构6-1中的氮化硅对氧化硅图形结构7-1中的氧化硅具有高选择比特性,能从刻蚀的沟槽中完全的去除初始氮化硅图形结构6-1,能保证深槽内的氮化硅被完全祛除干净,同时保护沟槽底部及周围图形不受损伤,提高沟槽深度的均匀性,以提高刻蚀的精度,从而实现多晶硅1上节距25纳米内的10纳米线宽的无氮化硅的小尺寸氧化硅图形结构7-1,所以通过薄膜合理搭配的方法,可实现连续两次SADP,实现更小尺寸的10纳米线宽的图形结构。
实施证明,第二步中气体干法刻蚀中所用组合物含有45%(体积百分比)的C4F8、15%(体积百分比)的O2和40%(体积百分比)的CF4;气体组合物压强为18帕(128毫托)时,能保证氧化硅图形结构的平整度。
实施证明,第二步中气体干法刻蚀中所用组合物含有57%(体积百分比)的C4F8、13%(体积百分比)的O2和30%(体积百分比)的CF4;气体组合物压强为17帕(130毫托),能更好的保证氧化硅图形结构的平整度。
实施证明,第二步中干法刻蚀时的组合物温度为68℃,刻蚀时间为40秒,能保证刻蚀无皱纹产生。
实施证明,第二步中干法刻蚀时的组合物温度为70℃,刻蚀时间为45秒,更能保证氧化硅图形结构的平整度。
所以,45%(体积百分比)的C4F8、15%(体积百分比)的O2和40%(体积百分比)的CF4的气体组合物在压强为18帕(130毫托)的条件下,特别是在57%(体积百分比)的C4F8、13%(体积百分比)的O2和30%(体积百分比)的CF4的气体组合物在压强为17帕(130毫托),温度为70℃的条件下,刻蚀时间维持45秒,更能保证该侧墙形式的氧化硅图形结构7-1的平整度。
实施证明,第三步中湿法刻蚀所用组合物含有75%(重量百分比)的H3PO4,余量为水,温度为155℃能保证沟槽深度的均匀性。
实施证明,第三步中湿法刻蚀所用组合物含有80%(重量百分比)的H3PO4,余量为水,温度为165℃,更能保证深槽内的氮化硅被完全祛除干净,同时保护沟槽底部及周围图形不受损伤,以进一步的提高沟槽深度的均匀性。
所以,75%(重量百分比)的H3PO4,特别是80%(重量百分比)的H3PO4,温度为165℃时,更能保证深槽内的氮化硅被完全祛除干净,同时保护沟槽底部及周围图形不受损伤,能进一步的提高沟槽深度的均匀性,以提高刻蚀的精度。
使用本发明的一种多晶硅上小尺寸图形结构的制备方法,其利用气体干法刻蚀中,氧化硅对初始氮化硅图形结构中的氮化硅具有高选择比特性,对氧化硅层进行刻蚀,在初始氮化硅图形结构侧壁形成氧化硅侧墙形式的氧化硅图形结构,能保证该侧墙形式的氧化硅图形结构的平整度;能保证深槽内的氮化硅被完全祛除干净,同时保护沟槽底部及周围图形不受损伤,提高沟槽深度的均匀性,以提高刻蚀的精度;在不提高制造设备和产品成本的前提下,在多晶硅上节距23~28纳米内刻蚀出了8~12纳米线宽的特征结构,减少了图形结构存在栅栏、皱纹或者琢面等缺陷,提高了半导体器件的集成度和质量。本发明适用于各种集成电路半导体器件的小尺寸图形结构制备技术领域。

Claims (10)

1.一种多晶硅上小尺寸图形结构的制备方法,包括多晶硅(1)、多晶硅(1)表面上的初始氮化硅图形结构(6-1),其为节距46~56纳米内的20~30纳米的规则线宽图形结构,该初始图形结构的制备方法包括:
步骤A:在晶圆表面依次沉积一层多晶硅(1)、一层无定形碳(2)、一层SiOC(3)、一层BARC(4)和一层光刻胶(5),并用栅极光罩进行一次曝光,形成光刻胶图形结构(5-1);
步骤B:在等离子体的刻蚀条件下,用CL2、HBr、O2和CF4的气体组合物对BARC(4)进行刻蚀,BARC层图形结构(4-1)停留在SiOC(3)层;
步骤C:在等离子体的刻蚀条件下,用CF4和CH2F2的气体组合物对SiOC(3)层进行刻蚀,SiOC层图形结构(3-1)停留在无定形碳(2)层;
步骤D:在等离子体的刻蚀条件下,用SO2和O2的气体组合物对无定形碳(2)层进行刻蚀,无定形碳层图形结构(2-1)停留在多晶硅(1)层上;
步骤E:在等离子体的刻蚀条件下,利用CF4和CH2F2的气体组合物对无定形碳(2)层顶部的SiOC层图形结构(3-1)、BARC层图形结构(4-1)和减薄后的光刻胶图形结构(5-2)进行刻蚀,形成第一次大尺寸无定形碳层图形结构(2-1);
步骤F:在多晶硅(1)表面和第一次大尺寸无定形碳层图形结构(2-1)基础上,利用原子层沉积技术沉积一层15~25纳米厚的氮化硅(6);
步骤G:在等离子体的刻蚀条件下,用CHF3、CH2F2和CF4的气体组合物对氮化硅(6)层进行刻蚀,去除无定形碳层图形结构(2-1)顶部及多晶硅(1)表面上的氮化硅(6),在无定形碳层图形结构(2-1)侧壁形成氮化硅侧墙形式的初始氮化硅图形结构(6-1);
步骤H:利用在等离子体中用SO2和O2的气体组合物进行刻蚀时,无定形碳层图形结构(2-1)中的无定形碳对初始氮化硅图形结构(6-1)中的氮化硅具有高选择比特性,对无定形碳层图形结构(2-1)进行刻蚀,形成没有无定形碳层图形结构(2-1)的初始氮化硅图形结构(6-1);
其特征在于,还包括下列工艺步骤:
第一步:在多晶硅(1)和初始氮化硅图形结构(6-1)的表面采取原子层沉积技术沉积一层8~12纳米厚的氧化硅(7);
第二步:利用气体干法刻蚀中,氧化硅(7)对初始氮化硅图形结构(6-1)中的氮化硅具有高选择比特性,对氧化硅(7)层进行刻蚀,去除初始氮化硅图形结构(6-1)顶部及多晶硅(1)层上的氧化硅(7),在初始氮化硅图形结构(6-1)侧壁形成氧化硅侧墙形式的氧化硅图形结构(7-1);
第三步:通过湿法刻蚀组合物中,初始氮化硅图形结构(6-1)中的氮化硅对氧化硅图形结构(7-1)中的氧化硅具有高选择比特性,去除初始氮化硅图形结构(6-1),实现多晶硅(1)上节距23~28纳米内的8~12纳米线宽的无氮化硅的小尺寸氧化硅图形结构(7-1)。
2.根据权利要求1所述的制备方法,其特征在于,所述的第二步中氧化硅(7)的刻蚀,是在不带光刻胶的条件下进行的整个氧化硅(7)表层在深度方向统一厚度的刻蚀。
3.根据权利要求1至2任一项所述的制备方法,其特征在于,所述的第二步中气体干法刻蚀中所用组合物含有35%~77%体积百分比的C4F8、7%~23%体积百分比的O2和15%~50%体积百分比的CF4;气体组合物压强为14~20帕。
4.根据权利要求1至2任一项所述的制备方法,其特征在于,所述第二步中气体干法刻蚀中所用组合物含有57%体积百分比的C4F8、13%体积百分比的O2和30%体积百分比的CF4;气体组合物压强为17帕。
5.根据权利要求1至2任一项所述的制备方法,其特征在于,所述第二步中干法刻蚀时的组合物温度为50℃~90℃,刻蚀时间为35~55秒。
6.根据权利要求1至2任一项所述的制备方法,其特征在于,所述第二步中干法刻蚀时的组合物温度为70℃,刻蚀时间为45秒。
7.根据权利要求1至2任一项所述的制备方法,其特征在于,所述第三步中湿法刻蚀所用组合物含有75%~85%重量百分比的H3PO4,余量为水。
8.根据权利要求1至2任一项所述的制备方法,其特征在于,所述第三步中湿法刻蚀所用组合物含有80%重量百分比的H3PO4,余量为水。
9.根据权利要求1至2任一项所述的制备方法,其特征在于,所述第三步的湿法刻蚀中H3PO4温度为155℃~168℃。
10.根据权利要求1至2任一项所述的制备方法,其特征在于,所述第三步的湿法刻蚀中H3PO4温度为165℃。
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Citations (1)

* Cited by examiner, † Cited by third party
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