CN1085462C - 级联可拆分有条件接入模块的方法及其电路 - Google Patents

Abstract

一种级联可拆分有条件接入模块的方法和一种插入一预定序列的电路以及一种用来检测所述序列的电路，其中每个模块具有通过它的由一固定长度的间隔所分隔的固定长度数据包所构成的数据流，该方法在于用一不妨碍数据包(P2，P3，P4)有用内容的一恒定预定序列来填充该数据包之间的间隔(G1，G2，G3)，这种序列用于仅使用该数据流来再生一数据包时钟(PC)。它们应用于收费电视。

Description

级联可拆分有条件接入模块的方法及其电路

本发明涉及一种用来级联可拆分有条件接入模块(detachable conditionalaccess modules)的方法。本发明还涉及一种用来插入如在该方法所描述的一预定序列的电路及一种用来检测这种序列的电路。

在数字收费电视领域中，如在图1中所示，目前在市场上出售的译码器包括一其内包含有一解调器的输入电路1或“前端”、一与解扰器3联系在一起的信号分离器2、一与该解扰器3相连以便特别提供控制字CW的微处理器4、以及与该信号分离器的输出相连的视频5和音频6电路。一特别包括对节目进行存取数据授权接入的芯片卡7以已知方式与该译码器的微处理器4相连。该译码器在它的输入端接收一“多路复用”信号，该信号可包含有极大量的节目，其中的某些是明文的，而另一些则是加扰的。该视频信号通过输入电路1送来，这就可能使得该视频信号在输入电路1的输出端复原为一数据流TS或“传送流”，它包含有由一固定长度的数据包之间的间隔所分隔的固定长度的数据包，每个数据包由一数据包时钟PC所检测。该信号分离器、解扰器、微处理器和芯片卡的任务是特别对属于用户有权接入和选择的节目的加扰数据包进行解扰。通常希望发送加扰节目的服务提供者规定他们自己译码器的专一性、特别是它们的接入控制系统的专一性。该有条件接入子系统的这些专一的元件或秘密妨碍了它的标准化。

为了补救这些缺陷并且考虑到将来的标准数字电视接收系统的生产，提出了将该有条件接入子系统隔绝在芯片卡或PCMCIA大小和形状的一可拆分模块中。在这种情况中，几个可拆分模块可与一单个的译码器相连。在该译码器的输入电路的输出端上得到完整的数据流并且该数据流相继通过以级联方式连接的每个模块。每个模块可对与它有关的加扰数据包进行解扰。因此，当用于该被选择的节目的有条件接入信息由该模块识别时并且当该用户具有对这个节目有接入的权利时，这时并且仅仅在这样情况下该数据流的相应数据包才被解扰同时被保持它们的相对位置不变。在图2中示出了上述类型的一种译码器。该译码器包括有一输入电路1′，该输入电路接收高频信号S，将该信号S解调以便得到数据流TS0或“传送流”和数据包时钟PCL，并且随后将该信号送到第一可拆分模块A的输入端。每个可拆分模块还包括有与一解扰器3′和一微处理器4′相连的一信号分离器2′。它可以具有如同微计算器世界现有的芯片卡或PCMCIA的形状和大小。通过上述电路，可能部分地被解扰的数据流TS1以相对于该数据流的时间偏移通过接口电路5′所示的专用输出端而离开该模块。然后该数据流TS1被送到第二可拆分模块B的一专用输入端，在第二可拆分模块B中根据可连接到该译码器的可拆分模块的编号而进行同样的处理。从最后的模块输出的数据流TS2被送到在该译码器中以已知方式与音频8′和视频7′电路相连的信号分离器6′的输入端。另外，该译码器包括一连接到位于每个可拆分模块中的每个微处理器4′及连接到信号分离器6′的微处理器9′。如上所述，在一模块的输出端上的数据流相对于在该输入端上的数据流有时间偏移，因此如象在通常所使用的译码器的情况一样必须具有一使数据能被找到的时钟。此外，该数据流被分成由一固定长度的间隔相互分隔的固定长度的数据位包。在这种情况中，为了指出一数据包的开始和终止而将一数据包时钟PC0与该数据流相联系。这种数据包时钟通常使用在该可拆分模块中。因此，在欧洲，提出了用来提供一进入的数据包时钟PC0-PC1和一离开的数据包时钟PC1-PC2的公共接口，如图2所示，该公共接口需要二条符合正在标准化过程中的DVB建议的专用接口引线。在美国，所建议使用的可拆分模块在其输入端提供有一数据包时钟而在其输出端却没有数据包时钟。虽然这一建议可能节省一条接口引线，但它存在这样的缺陷，即，该可拆分模块必须在译码器处以及可能在其它的模块处提供关于延时的信息，而该延时是数据流的数据包通过该可拆分模块时由可拆分模块给予的，以便译码器和其他可拆分模块能够通过该基准数据包时钟的正确偏移而重建再次进入的数据流的数据包时钟。

本发明的目标是通过提供一种在该模块/译码器接口中能不使用专用引线的方法来补救上述的缺陷，这些专用引线是为了在每个模块和译码器中得到数据包时钟而设立的。

本发明的目的是提供一种用来级联可拆分有条件接入模块而无需依赖于一数据包时钟信号的方法，其中每个模块具有通过它的由一固定长度间隔所分隔的固定长度数据包所构成的数据流，该方法的特征是数据包之间的间隔是用一不妨碍该数据包有用内容的一预定序列来填充的，这个序列被用于再生一数据包时钟。

根据一优选的实施例，该预定序列由二进制数据的递增或递减系列组成。最好由一位于所有数据包的起始处的具有同一确定值的数据项来接续该预定序列。

本发明的另一目的是提供一种位于该译码器的输入电路的输出端的用来插入预定序列的电路。该电路包括一多路转换器，该多路转换器在第一输入端接收原始数据流，而在第二输入端接收来自预定序列产生装置的预定序列中的数据，该电路还包括一数据包开始和数据包结束检测器，使得能够选择第一输入端和第二输入端中的一个输入端。

本发明还有另外的目的是提供用来检测位于各模块和译码器处的预定序列的电路。该电路包括有：

在第一输入端接收每个数据包之间附加有预定序列的数据流和在第二输入端接收该预定序列的数据的比较器；

用来产生该预定序列数据的装置，该装置由比较器的输出访问，以便当该比较器检测到不相等时送出该预定序列的第一数据项而当该比较器检测到相等时送出预定序列后续的数据项；和

产生一相应于数据包长度的脉冲的装置，该装置通过对该预定序列最后数据项的检测而被触发。

本发明的其它特征和优点将通过结合附图对一优选实施例的说明而显露出来。

图1是已经予以描述的现有技术中的一译码器的构成方框图；

图2是已经予以描述的现有技术中的配有可拆分模块的一译码器的构成方框图；

图3是根据本发明的配有可拆分模块的译码器的构成方框图；

图4是根据本发明的一插入电路的图；

图5是说明该插入电路的操作的时序图；

图6是根据本发明的一检测电路的图；和

图7是说明该检测电路的操作的时序图。

为了使该说明简化起见，在附图中，相同标号表示相同部件。

根据本发明，为了避免至少使用一个专用于在译码器和可拆分模块之间的接口处的数据包时钟PC0的引线，利用了这样的事实，即，在美国和欧洲目前确定的系统中所使用的数据流TS被划分成固定长度的数据包，这些数据包是由也是固定长度的数据包之间的间隔所分隔的。因此，本发明在于用一预定序列来填充这个固定长度的数据包之间的间隔。这个序列是恒定的并且不妨碍该数据包的有用内容。它用来再生数据包时钟。该预定序列最好是由二进制数据的递增或递减系列组成。它可由一位于所有数据包开始处的具有确定相同值的数据项来接续。

例如，正在讨论过程中的欧洲DVB标准的情况中，基于MPEG2系统标准，该数据流被划分成由一128比特(16个8位位组)的间隔分隔的1504比特(188个8位位组)的数据包。如果这16个8位位组(octets)用从0到15范围内的连续序列来填充，则随后由相继取0到15范围中的一增长值的16个8位位组的相继来识别数据包的开始。检测一伪同步的概率则等于5×10⁺³⁷。这个概率是在该序列不能与该数据流的相同长度的一序列部分地合并的假定下计算出来的。另外，由MPEG2系统标准所规定的数据流在该数据包的开始处具有一用来同步的恒定的8位位组，根据本发明的另一特征，为了进一步减小伪检测的概率，这个8位位组可包括在该预定序列的尾部。已经描述了由8位位组的增长序列组成的一预定序列的使用。很明显，对于本技术领域的普通技术人员来说可以使用任何严格单调递增或递减的序列。

为了实施上述的方法，现在对在图2中所示的译码器所作的改进作一说明。在这种情况中，在该译码器的输入端的高频信号S被送到一与图2相同的输入电路1′。在该输入电路1′的输出端，用一已知的方式得到数据流TS0和数据包时钟PC0。根据本发明，该数据流TS0和数据包时钟PC0被送到下面将要更为详细说明的用来插入一预定序列的电路10′中。在该输出端获得包含有在每个数据包之间的预定序列的一数据流TS0′。这个数据流TS0′通过接口5′的一专用引线被送到第一可拆分模块A。在该第一模块A中，由检测电路11′对该预定序列进行处理，以便获得由具有与图2的实施例相同功能的信号分离器2′、解扰器3′和微处理器4′执行操作所需的数据包时钟。由于这些功能并不构成本发明的部分，因此不再作任何更为详细的描述。一旦经过处理，新的数据流TS1通过在其结构与第一可拆分模块A相同的第二可拆分模块B的输入端上的接口的专用输出端被送出。因此，它包括有一接口5′、一用于预定序列的检测电路11′、一信号分离器2′、一解扰器3′和一微处理器4′。数据流TS1在模块B中所进行的处理类似于在模块A所进行的处理。随后新的数据流TS2被送到已描述的有两个可拆分模块的实施例中的译码器中。该数据流TS2随后送到信号分离器6′的输入端并送到检测电路11′以检测与这些可拆分模块的预定序列相同的预定序列以便恢复将被传送到信号分离器6′的数据包时钟PC2。其它的电路，即视频电路7′、音频电路8′和微处理器9′与在图2中的译码器的电路是相同的并有相同的功能。

现在将参照图4和5对用来插入预定序列的电路10′的一实施例作一说明。如图4所示，该电路包括一在输入端A接收原始数据流TS0的各8位位组的多路转换器100。在它的另一输入端B，它接收预定序列的各个8位位组。从输入端A到输入端B以及反之由输入端B到输入端A的转换是由一选择脉冲“选择A/B”来确定的，该选择脉冲是从一接收数据包时钟PC0作为它的输入的数据包边界检测电路101获得的。该预定序列的8位位组可以用不同方式得到。如此，在图4的实施例中，该电路包括一以时钟CB即8位位组时钟的速率从1到16计数的计数器102。该计数器包括一由来自数据包开始和结束检测电路101的一数据包结束脉冲PF所触发的复位到1的输入端RESET。随着每个时钟脉冲，该计数器102将一对应于序列中8位位组数的数据项送到包括有不同数据包值的表103，脉冲“选择A/B”处于逻辑0，所以选择了多路转换器的输入端A以便允许原始数据流TS0的各个8位位组通过。在这种方式中，随着一预定序列的插入，在该多路转换器的输出端得到一数据流TS0′。现在参照附图6和7对用来检测该预定序列的电路11′的实施例作一说明。该电路包括有一比较器110，该比较器在它的A的输入端上接收配有预定序列的诸如TS0、TS1、TS2之类的数据流的8位位组，在它的输入端B上接收来自规定预定序列的一电路的预定序列的8位位组。在图6的实施例中，该电路包括一以8位位组时钟频率计数的计数器111。这是因为该8位位组时钟CB被提供给计数器111的“时钟”输入端。另外，当A＝B时该计数器在它的输入端1接收该比较器的输出而当A≠B时在它的复位输入端接收该比较器的输出。在所描述的实施例中，计数器在1和16之间计数。该计数器的输出作为一地址被送到包括有预定序列的8位位组值的表112。相应于来自该计数器的8位位组数的预定序列的那个8位位组被送到该比较器110的输出端B。当计数器值超过16时，它将一脉冲N＞16送到脉冲发生器113的“起始”输入端，脉冲发生器113实际上包含有一具有一188个8位位组长度的单稳态多谐振荡器，这个发生器在它的输出端给出数据包时钟PC。

借助于图7的时序图能够更好地了解该电路的操作。在图7中，BS相应于配备有预定序列的数据流TS0′、TS1、TS2。当该系统开始工作时，计数器被置为1。来自该数据流的当前8位位组与预定序列中由该计数器给出列位值的那个8位位组进行比较。如果A≠B，该计数器被复位为1，如果A＝B则该计数器被递增。当该计数器达到值17时，它送出一如在图7中由N＞16表示的脉冲，这个脉冲触发该单稳态多谐振荡器113，如图7中PC所示。但是，由于该单稳态多谐振荡器不可能被复位到零并且它的脉冲具有相应于一数据包的持续时间，也就是在本实施例中所示的所述188个8位位组时钟周期CB，所以其它检测到的预定序列都不可以重新触发该发生器113。因此，如图7所示，伪序列FS触发一脉冲N＞16，但是这个脉冲不会影响该数据包时钟PC。

很明显，本技术领域的普通技术人员，如同对于用来插入所述序列的电路所提及的那样，可以修改产生预定序列的电路。自计数器输出的值可用作该预定序列的8位位组的值或作为对由任何类型存贮器所产生的表进行寻址的另外一种手段。

另外，本发明的方法还可应用于具有处理一由固定长度间隔分隔的固定长度数据包所构成的多路复用的功能的任何模块。

Claims (12)

1、一种在对模块进行级联时产生时钟信号、处理由一固定长度间隔分隔的固定长度的数据包所构成的多路复用信号的方法，其特征在于：该数据包之间的间隔用一不妨碍该数据包有用内容的一恒定预定序列所填充，该序列用于再生一数据包时钟信号。

2、如权利要求1所述的处理所述多路复用信号的方法，其特征是该预定序列由二进制数据的一递增或递减序列组成。

3、如权利要求2所述的处理所述多路复用信号的方法，其特征是该预定序列由位于所有数据包的起始处具有规定和相同值的一数据项接续。

4、一种用于在由一固定长度间隔分隔的固定长度的数据包所构成的多路复用信号中插入预定序列的电路，用来实施如权利要求1至3之一所述的方法，该电路包括一多路转换器(100)，用于在第一输入端接收原始数据流(TS0)和在第二输入端接收来自预定序列产生装置(102，103)的预定序列的数据，以及一数据包起始和数据包结束检测器(101)，使第一输入端或第二输入端中的一个输入端能被选择。

5、如权利要求4所述的插入所述预定序列的电路，其特征在于所述预定序列产生装置包括一存贮器(103)，在连续地址上存有该预定序列的不同数据，该地址在每个8位位组时钟周期被递增和在每个数据包的终端被返送到起始地址。

6、如权利要求5所述的插入所述预定序列的电路，其特征在于由一计数器(102)执行该存贮器的寻址，该计数器在每个数据包时钟周期递增1而在每个数据包的终端复位到1。

7、如权利要求4所述的插入所述预定序列的电路，其特征在于所述预定序列产生装置包括一个在每个数据包的终端复位于该预定序列的初始值而在每个8位位组时钟周期递增1的计数器。

8、一种用于检测被插入到由一固定长度间隔分隔的固定长度的数据包所构成的多路复用信号中的预定序列的电路，用来实施权利要求1至3的方法，其特征在于该电路包括：

一比较器(110)，在第一输入端接收在每个数据包之间插入有预定序列的数据流，并在第二输入端接收该预定序列的数据；

一用来产生该预定序列的数据的装置(111，112)，该装置由该比较器的输出来寻址，以便当该比较器检测出不等时送出该预定序列的第一数据项而当该比较器检测出相等时送出该预定序列的后续数据项；和

一用于产生相应于数据包长度的脉冲的装置(113)，该装置通过对该预定序列中的最后一个数据项的检测而被启动。

9、如权利要求8所述的检测所述预定序列的电路，其特征在于用来产生该预定序列的数据的装置包括有一在连续地址上装有该预定序列的不同数据的表(112)，每当该比较器(110)检测出不等时该表的寻址被置为第一地址，而每当该比较器检测相等时寻址递增或递减，当该表的所有地址均被扫描时该表与一发送脉冲(N＞16)的装置(111)相关联。

10、如权利要求9所述的检测所述预定序列的电路，其特征在于每当该比较器检测出不等时在初始地址由一被复位到1的计数器(111)执行寻址，每当该比较器检测出相等时寻址被递增或递减，寻址该表(112)的该比较器的输出和该计数器在一有限值的范围内被递增或递减并且在该范围的终端送出一脉冲(N＞16)。

11、如权利要求10所述的检测所述预定序列的电路，其特征在于用来产生该预定序列的数据的装置包括一计数器，该计数器的输出直接给出该预定序列的8位位组值。

12、如权利要求8到11中任何一个权利要求所述的检测所述预定序列的电路，其特征在于用来产生相应于一数据包的长度的脉冲的装置(113)包括一不能被复位到零的单稳态多谐振荡器。

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