CN108538570B - 电子部件的制造方法 - Google Patents

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Abstract

并行制造具备素体及导体的多个电子部件的电子部件的制造方法包括：在第一基材的表面上相互分开而设定的多个区域上分别形成成为电子部件的层叠体的工序；将层叠体从区域剥离的工序；和热处理层叠体的工序。形成层叠体的工序包括第一工序和第二工序。在第一工序中，将包含素体的构成材料且对多个区域分别进行了图案化的素体图案分别形成于多个区域上。在第二工序中，将包含导体的构成材料且对多个区域分别进行了图案化的导体图案分别形成于多个区域上。

Description

电子部件的制造方法
技术领域
本发明的一个方面涉及一种电子部件的制造方法。
背景技术
日本专利第4816971号公报中公开了一种电子部件的制造方法，其具备：形成具有多个芯片的层叠体的工序；将层叠体切断为各芯片的工序；和烧成切断后的各芯片的工序。在该电子部件的制造方法中，在形成层叠体的工序中，一对外部电极与芯片同时形成，因此，在后面的工序中，无需形成外部电极。因此，能够削减工序数。
在日本专利第4816971号公报所记载的电子部件的制造方法中，在切断层叠体的工序中，可能发生切断偏移及切断时的应力导致的层叠体的变形。其结果，成品率可能降低。
发明内容
本发明的一个方面提供一种能够提高成品率的电子部件的制造方法。
本发明的一个方面是一种并行制造具备素体及导体的多个电子部件的电子部件的制造方法。该电子部件的制造方法包括：在第一基材的表面上相互分开而设定的多个区域上分别形成成为电子部件的层叠体的工序；将层叠体从区域剥离的工序；和热处理层叠体的工序。形成层叠体的工序包括第一工序和第二工序。在第一工序中，将包含素体的构成材料且对多个区域分别进行了图案化的素体图案分别形成于多个区域上。在第二工序中，将包含导体的构成材料且对多个区域分别进行了图案化的导体图案分别形成于多个区域上。
在该电子部件的制造方法中，在同一基材的表面上相互分开而设定的多个区域上分别形成成为电子部件的层叠体。在形成层叠体的工序中，形成对多个区域分别进行了图案化的素体图案及导体图案。因此，无需用于将层叠体彼此相互分开的切断工序。因此，能够抑制切断偏移及切断时的应力导致的层叠体的变形的发生。其结果，能够提高成品率。
在第一工序中，也可以是通过光刻法形成素体图案。在第二工序中，也可以是通过光刻法形成导体图案。在该情况下，例如与基于印刷法的情况相比，能够高精度形成导体图案及素体图案。
在第一工序中，也可以是通过光刻法将素体图案形成于第二基材上后，将素体图案分别复制于多个区域上。在第二工序中，也可以是通过光刻法将导体图案形成于第三基材上后，将导体图案分别复制于多个区域上。在该情况下，在与形成有层叠体的第一基材不同的基材即第二基材及第三基材上形成导体图案及素体图案。因此，形成导体图案及素体图案时产生的残渣不在第一基材上产生。因此，能够削减从层叠体去除残渣的工序。
在第一工序中，也可以是横跨多个区域形成包含素体的构成材料的第一抗蚀剂层后，通过光刻法对第一抗蚀剂层进行图案化。在第二工序中，也可以是横跨多个区域形成包含导体的构成材料的第二抗蚀剂层后，通过光刻法对第二抗蚀剂层进行图案化。在该情况下，与将形成于其它基材上的导体图案及素体图案复制于第一基材上的情况相比，层叠时的位置精度高。因此，可以抑制与层叠方向正交的方向上的位置偏移。
在形成层叠体的工序中，也可以是经由剥离层在多个区域上分别形成层叠体。在该情况下，能够容易地将层叠体从第一基材上的区域剥离。
在形成层叠体的工序中，也可以是在设定为彼此的分开距离为100μm以下的多个区域上分别形成层叠体。在该情况下，能够增加电子部件的生产数。
在第二工序中，也可以是从与区域正交的方向观察，以沿着区域的外缘延伸的方式形成导体图案。在这种情况下，例如，根据以一体化了的状态形成多个层叠体后进行切断的制造方法，切断区域包含素体图案及导体图案，因此，可能很难将切断条件针对每个素体图案及导体图案最优化。根据该电子部件的制造方法，即使在这种情况下也能够提高成品率。
附图说明
图1是通过第一实施方式所涉及的层叠线圈部件的制造方法制造的层叠线圈部件的立体图；
图2是图1所示的层叠线圈部件的分解立体图；
图3是表示第一实施方式所涉及的层叠线圈部件的制造方法的流程图；
图4是层叠体的立体图；
图5是基材的俯视图；
图6是概念性地表示第一实施方式所涉及的层叠线圈部件的制造方法的截面图；
图7是概念性地表示第一实施方式所涉及的层叠线圈部件的制造方法的截面图；
图8是概念性地表示第一实施方式所涉及的层叠线圈部件的制造方法的截面图；
图9是表示第二实施方式所涉及的层叠线圈部件的制造方法的流程图；
图10是概念性地表示第二实施方式所涉及的层叠线圈部件的制造方法的截面图；
图11是概念性地表示第二实施方式所涉及的层叠线圈部件的制造方法的截面图；
图12是概念性地表示第二实施方式所涉及的层叠线圈部件的制造方法的截面图；
图13是用于说明变形例所涉及的层叠线圈部件的制造方法的图。
具体实施方式
下面，参照附图，对实施方式进行详细的说明。在说明中，对同一要素或具有同一功能的要素使用同一符号，省略重复的说明。
[第一实施方式]
(层叠线圈部件)
参照图1及图2对第一实施方式所涉及的层叠线圈部件进行说明。图1是通过第一实施方式所涉及的层叠线圈部件的制造方法制造的层叠线圈部件的立体图。图2是图1所示的层叠线圈部件的分解立体图。
如图1及图2所示，第一实施方式所涉及的层叠线圈部件1具备素体2、安装用导体3、4、多个线圈导体5c、5d、5e、5f及连接导体6、7。
素体2呈长方体形状。长方体形状包括角部及棱线部被倒角的长方体形状，及角部及棱线部被圆化的长方体形状。素体2具有端面2a、2b和侧面2c、2d、2e、2f。端面2a、2b相互相对。侧面2c、2d相互相对。侧面2e、2f相互相对。下面，将端面2a、2b的相对方向设为方向D1，将侧面2c、2d的相对方向设为方向D2，及将侧面2e、2f的相对方向设为方向D3。方向D1、方向D2及方向D3相互大致正交。
端面2a、2b以连结侧面2c、2d的方式沿着方向D2延伸。端面2a、2b也以连结侧面2e、2f的方式沿着方向D3延伸。侧面2c、2d以连结端面2a、2b的方式沿着方向D1延伸。侧面2c、2d也以连结侧面2e、2f的方式沿着方向D3延伸。侧面2e、2f以连结侧面2c、2d的方式沿着方向D2延伸。侧面2e、2f也以连结端面2a、2b的方式沿着方向D1延伸。
侧面2c为安装面，例如在将层叠线圈部件1安装于未图示的其它电子设备(例如，电路基材或电子部件)时为与其它电子设备相对的面。端面2a、2b为从安装面(即侧面2c)连续的面。
素体2的方向D1上的长度比素体2的方向D2上的长度及素体2的方向D3上的长度长。素体2的方向D2上的长度和素体2的方向D3上的长度相互同等。即，在本实施方式中，端面2a、2b呈正方形状，侧面2c、2d、2e、2f呈长方形状。素体2的方向D1上的长度可以与素体2的方向D2上的长度及素体2的方向D3上的长度同等，也可以比它们的长度短。素体2的方向D2上的长度及素体2的方向D3上的长度也可以互不相同。
此外，在本实施方式中，“同等”除了相等之外，也可以将包含预先设定的范围内的微差或制造误差等的值视为同等。例如，如果多个值包含在该多个值的平均值的±5％的范围内，则该多个值规定为同等。
在素体2，设置有凹部21、22、23、24。凹部21、22一体设置，且与安装用导体3对应。凹部23、24一体设置，且与安装用导体4对应。
凹部21设置于侧面2c的端面2a侧，朝向侧面2d凹下。凹部22设置于端面2a的侧面2c侧，朝向端面2b凹下。凹部23设置于侧面2c的端面2b侧，朝向侧面2d凹下。凹部24设置于端面2b的侧面2c侧，朝向端面2a凹下。凹部21、22、23、24例如呈相同形状。凹部21、22、23、24从侧面2d、2e、2f分开而设置。凹部21和凹部23在方向D1上相互分开而设置。
素体2包含在方向D3上层叠的多个素体层12a～12f。具体的层叠结构在后面叙述。在实际的素体2中，多个素体层12a～12f被一体化为无法辨识其层间的边界的程度。素体层12a～12f例如由磁性材料(Ni-Cu-Zn系铁氧体材料、Ni-Cu-Zn-Mg系铁氧体材料或Ni-Cu系铁氧体材料等)构成。构成素体层12a～12f的磁性材料中也可以包含Fe合金等。素体层12a～12f也可以由非磁性材料(玻璃陶瓷材料或电介质材料等)构成。
安装用导体3配置于凹部21、22内。安装用导体4配置于凹部23、24内。安装用导体3、4在方向D1上相互分开。安装用导体3、4例如呈相同形状。安装用导体3、4例如呈截面L字形。可以说安装用导体3、4例如从方向D3观察呈L字形。也可以通过在安装用导体3、4上实施电解镀或无电解镀，在其外表面上形成镀层。镀层包含Ni、Sn或Au等。
安装用导体3包含在方向D3上层叠的多个安装用导体层13。从方向D3观察，安装用导体层13呈L字形。在实际的安装用导体3中，多个安装用导体层13被一体化为无法辨识其层间的边界的程度。安装用导体3具有一体形成的导体部分31、32。导体部分31、32呈大致矩形板状。导体部分31、32例如呈相同形状。导体部分31配置于凹部21内。导体部分32配置于凹部22内。
安装用导体4包含在方向D3上层叠的多个安装用导体层14。从方向D3观察，安装用导体层14呈L字形。在实际的安装用导体4中，多个安装用导体层14被一体化为无法辨识其层间的边界的程度。安装用导体4具有一体形成的导体部分41、42。导体部分41、42呈大致矩形板状。导体部分41、42例如呈相同形状。导体部分41配置于凹部23内。导体部分42配置于凹部24内。
多个线圈导体5c、5d、5e、5f相互连接，在素体2内构成线圈10。从方向D3观察，线圈导体5c、5d、5e、5f以至少一部分相互重叠的方式配置。线圈导体5c、5d、5e、5f从端面2a、2b及侧面2c、2d、2e、2f分开而配置。
线圈导体5c构成线圈10的一端部。线圈导体5c的一端部和连接导体6在方向D1上相邻，且相互连接。线圈导体5c的另一端部和线圈导体5d的一端部在方向D3上相邻，且相互连接。线圈导体5d的另一端部和线圈导体5e的一端部在方向D3上相邻，且相互连接。线圈导体5e的另一端部和线圈导体5f的一端部在方向D3上相邻，且相互连接。线圈导体5f的另一端部和连接导体7在方向D1上相邻，且相互连接。
线圈导体5c、5d、5e、5f包含在方向D3上层叠的多个线圈导体层15c、15d、15e、15f。从方向D3观察，多个线圈导体层15c、15d、15e、15f分别以全部相互重叠的方式配置。线圈导体5c、5d、5e、5f也可以由1个线圈导体层15c、15d、15e、15f构成。在图2中仅示出1个线圈导体层15c、15d、15e、15f。在实际的线圈导体5c、5d、5e、5f中，多个线圈导体层15c、15d、15e、15f被一体化为无法辨识其层间的边界的程度。
连接导体6沿着方向D1延伸，与线圈10的线圈导体5c和导体部分42连接。连接导体7沿着方向D1延伸，与线圈导体5f和导体部分32连接。连接导体6、7包含在方向D3上层叠的多个连接导体层16、17。在图2中仅示出1个连接导体层16、17。在实际的连接导体6、7中，多个连接导体层16、17被一体化为无法辨识其层间的边界的程度。
上述的安装用导体层13、14、线圈导体层15c、15d、15e、15f及连接导体层16、17由导电材料(例如，Ag或Pd)构成。这些各层可以由相同的材料构成，也可以由不同的材料构成。这些各层呈截面大致矩形状。
层叠线圈部件1具备多个层La、Lb、Lc、Ld、Le、Lf。层叠线圈部件1例如通过从侧面2f侧依次层叠2个层La、1个层Lb、3个层Lc、3个层Ld、3个层Le、3个层Lf、1个层Lb及2个层La而构成。在图2中，关于3个层Lc、3个层Ld、3个层Le及3个层Lf，分别图示了1个，省略其它2个的图示。
层La由素体层12a构成。
层Lb通过相互组合素体层12b和安装用导体层13、14而构成。在素体层12b，设置有嵌入有安装用导体层13、14的缺损部Rb。缺损部Rb具有与安装用导体层13、14的形状对应的形状。素体层12b和安装用导体层13、14的整体具有相互互补的关系。
层Lc通过相互组合素体层12c、和安装用导体层13、14及线圈导体层15c而构成。在素体层12c，设置有嵌入有安装用导体层13、14、线圈导体层15c及连接导体层16的缺损部Rc。缺损部Rc具有与安装用导体层13、14、线圈导体层15c及连接导体层16的形状对应的形状。素体层12c、和安装用导体层13、14、线圈导体层15c及连接导体层16的整体具有相互互补的关系。
层Ld通过相互组合素体层12d、和安装用导体层13、14及线圈导体层15d而构成。在素体层12d，设置有嵌入有安装用导体层13、14及线圈导体层15d的缺损部Rd。缺损部Rd具有与安装用导体层13、14及线圈导体层15d的形状对应的形状。素体层12d、和安装用导体层13、14及线圈导体层15d的整体具有相互互补的关系。
层Le通过相互组合素体层12e、和安装用导体层13、14及线圈导体层15e而构成。在素体层12e，设置有嵌入有安装用导体层13、14及线圈导体层15e的缺损部Re。缺损部Re具有与安装用导体层13、14及线圈导体层15e的形状对应的形状。素体层12e、和安装用导体层13、14及线圈导体层15e的整体具有相互互补的关系。
层Lf通过相互组合素体层12f、和安装用导体层13、14、线圈导体层15f及连接导体层17而构成。在素体层12f，设置有嵌入有安装用导体层13、14、线圈导体层15f及连接导体层17的缺损部Rf。缺损部Rf具有与安装用导体层13、14、线圈导体层15f及连接导体层17的形状对应的形状。素体层12f、和安装用导体层13、14、线圈导体层15f及连接导体层17的整体具有相互互补的关系。
缺损部Rb、Rc、Rd、Re、Rf被一体化而构成上述的凹部21、22、23、24。缺损部Rb、Rc、Rd、Re、Rf的宽度(下面，缺损部的宽度)设定为基本上比安装用导体层13、14、线圈导体层15c、15d、15e、15f及连接导体层16、17的宽度(下面，导体部的宽度)宽。为了提高素体层12b、12c、12d、12e、12f、和安装用导体层13、14、线圈导体层15c、15d、15e、15f及连接导体层16、17的粘接性，缺损部的宽度也可特意设定为比导体部的宽度窄。从缺损部的宽度减去导体部的宽度而得的值例如优选为-3μm以上10μm以下，更优选为0μm以上10μm以下。
(层叠线圈部件的制造方法)
参照图3～图8对第一实施方式所涉及的层叠线圈部件1的制造方法进行说明。图6～图8的截面图被概念性地表示，未必与实际的层叠线圈部件1的截面图一致。
在第一实施方式所涉及的层叠线圈部件1的制造方法中，并行制造多个层叠线圈部件1。首先，如图4及图5所示，在基材40的表面40a上，在相互分开而设定的多个(在此为8)区域R1上分别经下述的工序而形成成为层叠线圈部件1的层叠体50(工序S10)。区域R1为形成有层叠体50的区域。基材40的表面40a具有多个区域R1和配置于区域R1的周围的区域R2。区域R2构成区域R1以外的表面40a整体。
区域R1例如呈与侧面2f(参照图1)相同形状。多个区域R1在方向D1及方向D2上排列。多个区域R1中，在方向D1上相邻的2个区域R1彼此的分开距离L1及在方向D2上相邻的2个区域R1彼此的分开距离L2设定为例如100μm以下，更优选设定为10μm以上50μm以下。换言之，多个区域R1中，配置于在方向D1上相邻的2个区域R1之间的区域R2的方向D1上的长度及配置于在方向D2上相邻的2个区域R1之间的区域R2的方向D2上的长度设定为例如100μm以下，更优选设定为10μm以上50μm以下。
分开距离L1、L2可以相互同等，也可以互不相同。多个区域R1在方向D1上可以等间隔地排列，也可以以不同的间隔排列。即，分开距离L1可以为一定，也可以不为一定。多个区域R1在方向D2上可以等间隔地排列，也可以以不同的间隔排列。即，分开距离L2可以为一定，也可以不为一定。
在方向D1上相邻的2个层叠体50以热处理后成为端面2a的面及热处理后成为端面2b的面相互相对的方式配置。由此，热处理后成为安装用导体3的导体部分32的部分及热处理后成为安装用导体4的导体部分42的部分相互相对。在方向D2上相邻的2个层叠体50以热处理后成为侧面2c的面彼此相互相对的方式配置。由此，热处理后成为安装用导体3的导体部分31的部分及热处理后成为安装用导体4的导体部分41的部分相互相对。这样，在相邻的2个层叠体50中，热处理后成为安装用导体3的部分及热处理后成为安装用导体4的部分相互相对。
具体而言，层叠体50如以下所述形成。首先，如图6(a)所示，在基材60上形成素体抗蚀剂层61(工序S1)。基材60例如为PET膜。素体抗蚀剂层61例如包含上述的素体层12a～12f的构成材料。素体抗蚀剂层61例如通过将包含素体层12a～12f的构成材料及感光性材料的素体膏涂布于基材60上而形成。素体膏中包含的感光性材料可以为负型及正型中的任意一种，能够使用公知的材料。
接着，如图6(b)及图6(c)所示，例如通过使用了Cr掩膜的光刻法对素体抗蚀剂层61进行曝光及显影，将对多个区域R1分别进行了图案化的素体图案62a及素体图案62b形成于基材60上(工序S2)。素体图案62a、62b形成为在与区域R1重叠时不从区域R1露出。从与区域R1正交的方向观察，素体图案62a形成为成为区域R1的形状。从与区域R1正交的方向观察，素体图案62b形成为比区域R1小。
此外，本实施方式的“图案化”是指在物理上形成为规定的形状，而不是假想性地设定为规定的形状。在工序S2中也包括如下情况：对多个区域R1分别图案化下述的导体图案72(参照图6(e))后，对导体图案72图案化素体图案62a或素体图案62b，由此，对多个区域R1分别图案化素体图案62a或素体图案62b。
多个素体图案62a以按多个区域R1相互物理性地分开的方式形成。从与基材60的表面正交的方向观察，素体图案62a通过去除与区域R2(参照图5)的形状对应的形状而形成。多个素体图案62b以按多个区域R1相互物理性地分开的方式形成。从与基材60的表面正交的方向观察，素体图案62b通过去除与下述的导体图案72(参照图6(e))的形状对应的形状和与区域R2的形状对应的形状而形成。素体图案62a、62b可以形成于不同的基材60上，如果是相互分开的状态的话，则也可以形成于共同的基材60上。本实施方式的“光刻法”只要是通过对包含感光性材料的加工对象的层进行曝光及显影而加工成所希望的图案的方法即可，并不限定于掩膜的种类等。
素体图案62a为经过下述的工序而成为素体层12a的图案。素体图案62b为经过下述的工序而成为素体层12b～12f的图案。即，在工序S2中，形成设置有与区域R2对应的缺损部63的素体图案62a和设置有与区域R2或缺损部Rc、Rd、Re、Rf对应的缺损部63的素体图案62b。
另一方面，如图6(d)所示，在基材70上形成导体抗蚀剂层71(工序S3)。基材70例如为PET膜。导体抗蚀剂层71例如包含上述的安装用导体层13、14、线圈导体层15c、15d、15e、15f及连接导体层16、17的构成材料。导体抗蚀剂层71例如通过将包含安装用导体层13、14、线圈导体层15c、15d、15e、15f及连接导体层16、17的构成材料、及感光性材料的导体膏涂布于基材70上而形成。导体膏中包含的感光性材料可以为负型及正型中的任意一种，能够使用公知的材料。
接着，如图6(e)所示，例如通过使用了Cr掩膜的光刻法对导体抗蚀剂层71进行曝光及显影，将对多个区域R1分别进行了图案化的导体图案72形成于基材70上(工序S4)。导体图案72形成为在与区域R1重叠时不从区域R1露出。从与区域R1正交的方向观察，导体图案72形成为比区域R1小。导体图案72为经过下述的工序而成为安装用导体层13、14、线圈导体层15c、15d、15e、15f及连接导体层16、17的层。多个导体图案72以按多个区域R1相互物理性地分开的方式形成。在工序S4中也包括如下情况：对多个区域R1分别图案化素体图案62a或素体图案62b后，对素体图案62a或素体图案62b图案化导体图案72，由此，对多个区域R1分别图案化导体图案72。
接着，如图7(a)所示，将素体图案62a分别形成于多个区域R1上(工序S5)。具体而言，将上述工序S2中形成的素体图案62a从基材60上复制于区域R1上。在上述工序S2中通过光刻法形成素体图案62a，因此，可以说在区域R1上分别通过光刻法形成素体图案62a。通过反复进行多次工序S5，可以在区域R1上分别层叠多个素体图案62a。在本实施方式中，通过反复进行2次工序S5，在区域R1上分别层叠2层素体图案62a。这些素体图案62a为热处理后成为层La的层。
接着，如图7(b)所示，将导体图案72分别形成于多个区域R1上(工序S6)。具体而言，在上述工序S5中形成的素体图案62a上，将上述工序S4中形成的导体图案72从基材70上复制于区域R1上。在上述工序S4中通过光刻法形成导体图案72，因此，可以说在区域R1上分别通过光刻法形成导体图案72。在素体图案62a上，导体图案72中成为安装用导体层13、14(参照图2)的部分以从与区域R1正交的方向观察沿着区域R1的外缘延伸的方式形成。在相邻的2个区域R1中，导体图案72中成为安装用导体层13、14的部分以从与区域R1正交的方向观察夹持区域R2而相互相对的方式形成。由此，如上所述，在相邻的2个层叠体50上，热处理后成为安装用导体3的部分及热处理后成为安装用导体4的部分相互相对。
接着，如图7(c)所示，将素体图案62b分别形成于多个区域R1上(工序S7)。具体而言，在上述工序S5中形成的素体图案62a上，将上述工序S2中形成的素体图案62b从基材60上复制于区域R1上。在上述工序S2中，通过光刻法形成素体图案62b，因此，可以说在工序S7中，在区域R1上分别通过光刻法形成素体图案62b。将上述工序S6中形成的导体图案72组合于素体图案62b的缺损部63，素体图案62b及导体图案72成为同一层。
再有，如图7(d)所示，通过反复实施上述工序S6及上述工序S7，以相互组合了的状态在方向D3(参照图1)上层叠素体图案62b及导体图案72(工序S8)。由此，层叠热处理后成为层Lb、Lc、Ld、Le、Lf的层。此外，在上述工序S8中，未必需要一对一地反复进行上述工序S6及上述工序S7，例如，可以比上述工序S7多地反复进行上述工序S6。由此，例如，也可以对素体图案62b额外地复制仅与安装用导体层13、14对应的导体图案72。
接着，如图8(a)所示，将素体图案62a分别形成于多个区域R1上(工序S9)。具体而言，将上述工序S2中形成的素体图案62a从基材60上复制于上述工序S8中层叠的层上。在上述工序S2中通过光刻法形成素体图案62a，因此，可以说在区域R1上分别通过光刻法形成素体图案62a。通过反复进行多次工序S9，也可以在该层上层叠多个素体图案62a。在本实施方式中，通过反复进行2次工序S9，在该层上层叠2层素体图案62a。这些素体图案62a为热处理后成为层La的层。
根据以上所述，在多个区域R1上分别形成层叠体50。此外，例如，也可以根据需要进一步层叠设置有切断标记或表示芯片(层叠线圈部件1)的方向性的标记的层或着色层并设为层叠体50。
接着，在方向D3上压制层叠体50(工序S20)。作为压制方法，例如可以使用热均压压制(WIP)等的均压压制或单轴压制。由此，例如能够使相邻的导体图案72及素体图案62a、62b相互紧贴。另外，例如，可以抑制起因于成为同一层的导体图案72和素体图案62b之间的阶差而在层叠体50内产生空隙。
接着，如图8(b)所示，将层叠体50从区域R1剥离(工序S30)。接着，对层叠体50进行热处理(工序S40)。具体而言，例如对多个层叠体50分别进行脱粘合剂处理后，进行热处理。(工序S40)。热处理温度为例如850～900℃左右。也可以在上述工序S40之后进行上述工序S30。接着，根据需要，对安装用导体3、4实施电解镀或无电解镀，在安装用导体3、4的外表面上形成镀层。由此，可得到层叠线圈部件1。
如上面说明的那样，在本实施方式中，在同一基材40的表面40a上相互分开而设定的多个区域R1上分别形成成为层叠线圈部件1的层叠体50。在上述工序S10中，形成对多个区域R1分别进行了图案化的素体图案62a、62b及导体图案72。因此，无需用于将层叠体50彼此相互分开的切断工序。因此，能够抑制切断偏移及切断时的应力导致的层叠体50的变形的发生。其结果，能够提高成品率。另外，通过削减切断工序，制造效率提高。
在本实施方式中，均通过光刻法形成素体图案62a、62b及导体图案72。因此，例如与基于印刷法的情况相比，能够高精度地形成素体图案62a、62b及导体图案72。
在本实施方式中，均在与形成有层叠体50的基材40不同的基材60、70上形成素体图案62a、62b及导体图案72。因此，通过光刻法形成素体图案62a、62b及导体图案72时产生的残渣不在基材40上产生。因此，能够削减从层叠体50去除残渣的工序。
在本实施方式中，在设定为分开距离L1、L2为100μm以下的多个区域R1上分别形成层叠体50。因此，能够增加基材40的每单位面积的层叠线圈部件1的生产数。
[第二实施方式]
参照图4、图5及图9～图12对第二实施方式所涉及的层叠线圈部件1的制造方法进行说明。图10～图12的截面图被概念性地表示，未必与实际的层叠线圈部件1的截面图一致。通过第二实施方式所涉及的制造方法制造的层叠线圈部件1和通过第一实施方式所涉及的制造方法制造的层叠线圈部件1为相互相同的结构。
第二实施方式所涉及的制造方法主要在形成层叠体50的上述工序S10的具体内容的方面、及不包括上述工序S20的方面，与第一实施方式所涉及的制造方法不同。下面，以这些不同点为中心进行说明。
在上述工序S10中，具体而言，层叠体50如以下所述形成。首先，如图10(a)所示，在基材40的表面40a上，横跨多个区域R1形成素体抗蚀剂层61(工序S11)。素体抗蚀剂层61例如通过将素体膏涂布于表面40a而形成。之后，如图10(b)所示，例如通过使用了Cr掩膜的光刻法，对多个区域R1分别图案化素体抗蚀剂层61(工序S12)。通过这样的工序S11及工序S12，从与多个区域R1正交的方向观察，形成去除了与区域R2(参照图5)的形状对应的形状的素体图案62a。如图10(c)及图10(d)所示，通过反复进行工序S11及工序S12，也可以在区域R1上分别层叠多个素体图案62a。在本实施方式中，通过交替地反复进行2次工序S11及工序S12，在区域R1上分别层叠2层素体图案62a。这些素体图案62a为热处理后成为层La的层。
接着，如图11(a)所示，在基材40的表面40a上，横跨多个区域R1形成导体抗蚀剂层71(工序S13)。导体抗蚀剂层71例如通过涂布导体膏而形成。具体而言，导体抗蚀剂层71形成于通过工序S11及工序S12形成的素体图案62a的表面、及区域R2。导体抗蚀剂层71以填埋素体图案62a的缺损部63的方式形成。之后，如图11(b)所示，例如通过使用了Cr掩膜的光刻法，对多个区域R1分别图案化导体抗蚀剂层71(工序S14)。通过这样的工序S13及S14，在多个区域R1上分别形成导体图案72。
接着，如图11(c)所示，在基材40的表面40a上，横跨多个区域R1形成素体抗蚀剂层61(工序S15)。素体抗蚀剂层61例如通过涂布素体膏而形成。具体而言，素体抗蚀剂层61形成于通过工序S11及工序S12形成的素体图案62a的表面、通过工序S13及工序S14形成的导体图案72的表面、及区域R2。素体抗蚀剂层61以填埋素体图案62a的缺损部63及导体图案72的周围的方式形成。
之后，如图11(d)所示，例如通过使用了Cr掩膜的光刻法，对多个区域R1分别图案化素体抗蚀剂层61(工序S16)。由此，从与区域R1正交的方向观察，在多个区域R1上分别形成去除了与下述的导体图案72的形状对应的形状和与区域R2的形状对应的形状的素体图案62b。将上述工序S14中形成的导体图案72组合于素体图案62b的缺损部63，素体图案62b及导体图案72成为同一层。
接着，如图12(a)所示，依次反复进行上述工序S13～上述工序S16，以相互组合了的状态在方向D3(参照图1)上层叠素体图案62b及导体图案72(工序S17)。由此，层叠热处理后成为层Lb、Lc、Ld、Le、Lf的层。接着，将素体图案62a层叠于上述工序S17中层叠的层上(工序S18)。具体而言，与上述工序S1及上述工序S2同样，在形成素体抗蚀剂层61后，通过光刻法对素体抗蚀剂层61进行图案化，形成素体图案62a。通过反复进行多次工序S18，也可以在该层上层叠多个素体图案62a。在本实施方式中，通过反复进行2次工序S18，在该层上层叠2层素体图案62a。这些素体图案62a为热处理后成为层La的层。
根据以上所述，在区域R1上分别形成层叠体50。接着，如图12(b)所示，将层叠体50从区域R1剥离(工序S30)，之后，热处理层叠体50(工序S40)。由此，可得到层叠线圈部件1。此外，分开距离L1、L2窄，从而在未去除形成于区域R2的素体抗蚀剂层61及导体抗蚀剂层71而产生了残渣的情况下，根据需要也可以进行去除残渣的处理。作为去除残渣的处理，例如可以列举洗净处理或滚筒研磨等的研磨处理。滚筒研磨例如在上述工序S30后且上述工序S40前进行。
如上面说明的那样，即使在第二实施方式中也与第一实施方式同样无需切断工序，因此，能够提高成品率。另外，与将形成于基材60、70上的素体图案62a、62b及导体图案72复制于基材40上的第一实施方式相比，层叠时的位置精度高，因此，可以抑制与层叠方向(方向D3)正交的方向(方向D1、D2)上的位置偏移。再有，作为层叠体50，能够制作层间的紧贴度高的层叠体，因此，无需压制工序。此外，能够仅利用基材40形成层叠体50，因此，与第一实施方式相比，即使在狭窄的作业空间中也容易实施。
本发明不限于上述的实施方式，可以进行各种变形。
素体图案62a、62b及导体图案72也可以不通过光刻法而通过例如印刷法形成。素体图案62a、62b及导体图案72未必需要形成于不同的基材60、70上，只要素体图案62a、62b及导体图案72为相互分开的状态，也可以形成于共同的基材上。
图13是用于说明变形例所涉及的层叠线圈部件的制造方法的图。如图13所示，也可以是在形成层叠体50的上述工序S10中，经由剥离层45在多个区域R1上分别形成层叠体50。在该情况下，能够容易地将层叠体50从区域R1剥离。剥离层45可以横跨多个区域R1设置，也可以设置于每个区域R1。
在上述的第一实施方式及第二实施方式中，作为电子部件以层叠线圈部件1为例进行了说明，但本发明不限于此，也能够适用于层叠陶瓷电容器、层叠变阻器、层叠压电致动器、层叠热敏电阻或层叠复合部件等的其它电子部件的制造方法。

Claims (9)

1.一种电子部件的制造方法，其中，
是并行制造具备素体及导体的多个电子部件的电子部件的制造方法，
包括：
在第一基材的表面上相互分开而设定的多个区域上分别形成成为所述电子部件的层叠体的工序；
将所述层叠体从所述区域剥离的工序；和
对所述层叠体进行热处理的工序，
所述形成层叠体的工序包括：
第一工序，将包含所述素体的构成材料且对所述多个区域分别进行了图案化的素体图案分别形成于所述多个区域上；和
第二工序，将包含所述导体的构成材料且对所述多个区域分别进行了图案化的导体图案分别形成于所述多个区域上，
在所述第一工序中，通过光刻法将所述素体图案形成于第二基材上后，将所述素体图案以按所述多个区域相互隔着空间而分开的方式分别复制于所述多个区域上，
在所述第二工序中，通过光刻法将所述导体图案形成于第三基材上后，将所述导体图案以按所述多个区域相互隔着空间而分开的方式分别复制于所述多个区域上。
2.一种电子部件的制造方法，其中，
是并行制造具备素体及导体的多个电子部件的电子部件的制造方法，
包括：
在第一基材的表面上相互分开而设定的多个区域上分别形成成为所述电子部件的层叠体的工序；
将所述层叠体从所述区域剥离的工序；和
对所述层叠体进行热处理的工序，
所述形成层叠体的工序包括：
第一工序，将包含所述素体的构成材料且对所述多个区域分别进行了图案化的素体图案分别形成于所述多个区域上；和
第二工序，将包含所述导体的构成材料且对所述多个区域分别进行了图案化的导体图案分别形成于所述多个区域上，
所述第一工序中，横跨所述多个区域形成包含所述素体的构成材料的第一抗蚀剂层后，通过光刻法以按所述多个区域相互隔着空间而分开的方式对所述第一抗蚀剂层进行图案化，
所述第二工序中，横跨所述多个区域形成包含所述导体的构成材料的第二抗蚀剂层后，通过光刻法以按所述多个区域相互隔着空间而分开的方式对所述第二抗蚀剂层进行图案化，
所述第一工序的至少一次在所述第二工序的结束后进行。
3.根据权利要求1或2所述的电子部件的制造方法，其中，
在形成所述层叠体的工序中，经由剥离层在所述多个区域上分别形成所述层叠体。
4.根据权利要求1或2所述的电子部件的制造方法，其中，
在形成所述层叠体的工序中，在设定为彼此的分开距离为100μm以下的所述多个区域上分别形成所述层叠体。
5.根据权利要求3所述的电子部件的制造方法，其中，
在形成所述层叠体的工序中，在设定为彼此的分开距离为100μm以下的所述多个区域上分别形成所述层叠体。
6.根据权利要求1或2所述的电子部件的制造方法，其中，
在所述第二工序中，从与所述区域正交的方向观察，以沿着所述区域的外缘延伸的方式形成所述导体图案。
7.根据权利要求3所述的电子部件的制造方法，其中，
在所述第二工序中，从与所述区域正交的方向观察，以沿着所述区域的外缘延伸的方式形成所述导体图案。
8.根据权利要求4所述的电子部件的制造方法，其中，
在所述第二工序中，从与所述区域正交的方向观察，以沿着所述区域的外缘延伸的方式形成所述导体图案。
9.根据权利要求5所述的电子部件的制造方法，其中，
在所述第二工序中，从与所述区域正交的方向观察，以沿着所述区域的外缘延伸的方式形成所述导体图案。
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