CN108389830A - 掩模的制作方法 - Google Patents

掩模的制作方法 Download PDF

Info

Publication number
CN108389830A
CN108389830A CN201710063695.1A CN201710063695A CN108389830A CN 108389830 A CN108389830 A CN 108389830A CN 201710063695 A CN201710063695 A CN 201710063695A CN 108389830 A CN108389830 A CN 108389830A
Authority
CN
China
Prior art keywords
mask
material layer
groove
remaining
production method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710063695.1A
Other languages
English (en)
Other versions
CN108389830B (zh
Inventor
陈界得
朱贤士
王程钰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Original Assignee
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujian Jinhua Integrated Circuit Co Ltd, United Microelectronics Corp filed Critical Fujian Jinhua Integrated Circuit Co Ltd
Priority to CN201710063695.1A priority Critical patent/CN108389830B/zh
Priority to US15/876,226 priority patent/US10304679B2/en
Publication of CN108389830A publication Critical patent/CN108389830A/zh
Application granted granted Critical
Publication of CN108389830B publication Critical patent/CN108389830B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)

Abstract

本发明公开一种掩模的制作方法,包含提供一基底,基底上覆盖一第一材料层,部分移除第一材料层,使得剩余的第一材料层之间形成一第二沟槽,其中第二沟槽包含一高度,之后形成一第二材料层顺应地填入第二沟槽,其中第二材料层包含一厚度,第二材料层的厚度等于第二沟槽的高度,最后部分移除第二材料层,使得剩余的第二材料层和剩余的第一材料层组成一第二掩模。

Description

掩模的制作方法
技术领域
本发明涉及一种掩模的制作方法,特别是涉及一种制作上表面切齐的掩模的制作方法。
背景技术
半导体制作工艺中,为了使芯片上各个电子元件之间拥有良好的隔离,以避免元件相互干扰而产生短路现象,一般采用区域氧化法(localized oxidation isolation,LOCOS)或是浅沟槽隔离(shallow trench isolation,STI)方法来进行隔离与保护。由于LOCOS制作工艺中产生的场氧化层(field oxide)所占据芯片的面积太大,且生成过程会伴随鸟嘴现象的发生,因此,具有小尺寸隔离线宽、明确的主动区划分、均匀的隔离区深度、尺寸可调整以及绝佳的隔离区平坦架构等优点的浅沟槽隔离法,已渐渐成为目前半导体元件隔离技术的主流。
在形成浅沟槽隔离沟槽时,需在基底上形成掩模作为定义浅沟槽隔离沟槽位置的图案,然而依照现今的制作工艺,经常形成上表面不切齐的掩模,造成后续在基底内所形成的浅沟槽隔离沟槽和原始设计的大小不同。
发明内容
根据本发明的第一优选实施例,一种掩模的制作方法,包含提供一基底,基底上覆盖一第一材料层,接着形成一第一掩模覆盖第一材料层,第一掩模包含多个次掩模,其中一第一沟槽设置于相邻的各个次掩模之间,然后以第一掩模为掩模部分移除第一材料层,使得剩余的第一材料层之间形成一第二沟槽,第二沟槽和第一沟槽共同组成一第三沟槽,其中第二沟槽包含一高度,第三沟槽包含二侧壁和一底部,之后形成一第二材料层顺应地填入第三沟槽,其中第二材料层包含一厚度,第二材料层的厚度等于第二沟槽的高度,最后移除接触第三沟槽的侧壁的第二材料层,然后完全移除第一掩模,剩余的第二材料层位于第二沟槽内,其中剩余的第二材料层和剩余的第一材料层组成一第二掩模。
根据本发明的第二优选实施例,一种掩模的制作方法,包含提供一基底,基底上覆盖一第一材料层,然后形成一第一掩模覆盖第一材料层,第一掩模包含多个次掩模,其中一第一沟槽设置于相邻的各个次掩模之间,第一沟槽包含二侧壁和一底部,接着形成一第二材料层顺应地填入第一沟槽,其中第二材料层的材料和第一材料层的材料不同,然后形成一掩模材料填入第一沟槽,接续移除接触第一沟槽的侧壁的第二材料层,以形成多个第二沟槽,剩余的第二材料层覆盖第一沟槽的底部,然后在形成第二沟槽后,以掩模材料和第一掩模为掩模,移除部分的第一材料层,以形成一第二掩模,接着移除掩模材料和第一掩模,最后移除剩余的第二材料层。
为让本发明的上述目的、特征及优点能更明显易懂,下文特举优选实施方式,并配合所附的附图,作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用,并非用来对本发明加以限制者。
附图说明
图1至图6为本发明的第一优选实施例所绘示的掩模的制作方法的示意图;
图7至图12为本发明的第二优选实施例所绘示的掩模的制作方法的示意图;
图13为利用本发明的掩模所制作的浅沟槽隔离沟槽的示意图;
图14为传统制作工艺所制作的掩模的示意图。
主要元件符号说明
10基底 12掩模层
14氧化硅层 16非晶硅层
18第一材料层 20第一掩模
22有机介电层 24含硅底部抗反射层
26光致抗蚀剂 28开口
30次掩模 32第一沟槽
34第二沟槽 36第三沟槽
38侧壁 40底部
42第二材料层 44掩模材料
46第二掩模 48第三掩模
50开口 52截断浅沟槽图案
54第四掩模 56第二沟槽
60第二掩模 62第四掩模
64浅沟槽隔离沟槽 66掩模
68开口 70开口
118第一材料块 132第一沟槽
138侧壁 140底部
142第二材料层
具体实施方式
图1至图6为根据本发明的第一优选实施例所绘示的掩模的制作方法。如图1所示,首先提供一基底10,基底10可以为一硅(Silicon)基底、一锗(Germanium)基底、一砷化镓(Gallium Arsenide)基底、一硅锗(Silicon Germanium)基底、一磷化铟(IndiumPhosphide)基底、一氮化镓(Gallium Nitride)基底或一碳化硅(Silicon Carbide)基底。基底10上覆盖一掩模层12,掩模层12可以为单层材料或多层堆叠材料,掩模层12可以包含氧化硅、非晶硅、氮化硅、氮氧化硅等材料,根据本发明的优选实施例,掩模层12为多层堆叠材料包含一氧化硅层14和一非晶硅层16。接着在掩模层12上形成一第一材料层18,之后图案化第一材料层18,图案化第一材料层18的方式举例如下,先形成一第一掩模20覆盖第一材料层18,第一掩模20可以包含一有机介电层(organic dielectric layer,ODL)22和一含硅底部抗反射层(silicon-containing hard mask bottom anti-reflection coating,SHB)24,之后形成一光致抗蚀剂26覆盖第一掩模20,然后图案化光致抗蚀剂26,在光致抗蚀剂26上形成多个开口28,接续将光致抗蚀剂26的图案转印到第一掩模20和第一材料层18上,转印的方式可以利用蚀刻,在转印的过程中,依序将光致抗蚀剂26上的图案转印到含硅底部抗反射层24、有机介电层22和第一材料层18,但光致抗蚀剂26会在转印的过程中完全被消耗掉,而至少部分、甚至全部的含硅底部抗反射层24会在转印的过程中被消耗掉。
如图1和图2所示,当图案转印到有机介电层22时,依本实施来说第一掩模20只剩下有机介电层22,含硅底部抗反射层24已完全消耗,此时在第一掩模20只剩下有机介电层22作为第一材料层20的掩模,第一掩模20包含多个次掩模30,一第一沟槽32设置于相邻的各个次掩模30之间。然后接续蚀刻第一材料层18以移除部分的第一材料层18,使得剩余的第一材料层18之间形成一第二沟槽34,详细来说,剩余的第一材料层18形成多个各自独立的第一材料块118,在第一材料块118之间有第二沟槽34,各个第二沟槽34和其对应的第一沟槽32相通,并且相通的第一沟槽32及第二沟槽34共同组成一第三沟槽36,至此形成了多个第三沟槽36,此外第二沟槽34包含一高度D1,第三沟槽36包含二侧壁38和一底部40。
如图3所示,形成一第二材料层42顺应地填入第三沟槽36并且覆盖各个次掩模30,值得注意的是第二材料层42包含一厚度D2,第二材料层的厚度D2等于第二沟槽34的高度D1,此外,第一材料层18的材料和第二材料层42的材料相同,第一材料层18可以包含氧化硅、氮化硅或氮氧化硅。举例来说,第一材料层18可以为氧化硅,第二材料层42也同时为氧化硅。然后形成一掩模材料44覆盖第二材料层42并且填入第三沟槽36。掩模材料44可以为一有机介电层,此掩模材料44的有机介电层和有机介电层22优选为相同材料。请同时参阅图3和图4,先利用回蚀刻移除在第三沟槽36之外的掩模材料44和第二材料层42,直至在第三沟槽之外的第二材料层42完全去除为止,此时第三沟槽36的高度会变短,接着移除接触第三沟槽36的两个侧壁38上的的第二材料层42,余留下在第二沟槽34内并且被剩余的掩模材料44覆盖的第二材料层42,此时剩余的第二材料层42形成多个各自独立的第二材料块142,之后完全移除有机介电层22。此外第二材料块142位于第二沟槽34内,其中多个第二材料块142和多个第一材料块118组成一第二掩模46。值得注意的是,第二材料块142的上表面和第一材料块118的上表面切齐。此外,各个第二材料块142和第一材料块118交替排列,并且各个第二材料块142和第一材料块118不相连。
如图5所示,形成一第三掩模48覆盖第二掩模,第三掩模包含至少一开口50,在图5中以二个开口50为例,开口50的位置用来定义后续两条浅沟槽隔离的接合区域,其中设置于开口50正下方的第二掩模46定义为一截断浅沟槽图案52。如图6所示以第三掩模50为掩模,移除截断浅沟槽图案52,以将第二掩模46转变为一第四掩模54,然后移除第三掩模48。此时本发明的掩模,也就是第四掩模54业已完成。第四掩模54利用第一材料块118和第二材料块142组成,第二材料块142的上表面和第一材料块118的上表面切齐。
图1、图7至图12为根据本发明的第二优选实施例所绘示的掩模的制作方法,其中具有相同功能和位置的元件,将使用和第一优选实施中相同的标号。第一优选实施例和第二优选实施例的不同之处在于第二优选实施例中的第一材料层的材料和第二材料层的材料不同,而第一优选实施例中的第一材料层的材料和第二材料层的材料相同,此外第一优选实施例中的第一材料层在形成第二材料层之前会被蚀刻出第二沟槽,而第二优选实施例中的第一材料层在形成第二材料层之前未被蚀刻。
如图1所示,首先提供一基底10,基底10上覆盖一掩模层12,根据本发明的优选实施例,掩模层12为多层堆叠材料包含一氧化硅层14和一非晶硅层16。接着在掩模层12上形成一第一材料层18,然后形成一第一掩模20覆盖第一材料层18,第一掩模层20可以包含一有机介电层22和一含硅底部抗反射层24,之后形成一光致抗蚀剂26覆盖第一掩模20,然后图案化光致抗蚀剂26,在光致抗蚀剂26上形成多个开口28,如图7所示,将光致抗蚀剂26的图案转印到第一掩模20上,使得第一掩模20形成多个不相连的次掩模30,在此实施例中的第一掩模20中同时有有机介电层22和含硅底部抗反射层24,其中一第一沟槽132设置于相邻的各个次掩模30之间,第一沟槽132包含二侧壁138和一底部140。值得注意的是此时第一材料层18还未被图案化。
如图8所示,形成一第二材料层142顺应地填入第一沟槽132并且覆盖各个次掩模30,第二材料层142的材料和第一材料层18的材料不同,第一材料层18包含氧化硅、氮化硅或氮氧化硅,第二材料层142包含氧化硅、氮化硅或氮氧化硅,举例而言,第一材料层18可以为氧化硅,第二材料层142可以为氮化硅。接着形成一掩模材料44填入第一沟槽132并且覆盖第二材料层142。掩模材料44可以为一有机介电层,此掩模材料44的有机介电层和有机介电层22优选为相同材料。
请同时参阅图8和图9,先利用回蚀刻以移除第一沟槽132之外的掩模材料44、第二材料层142直至在第一沟槽132之外的第二材料层142完全被移除,此时含硅底部抗反射层24可能也会被完全移除,同时第一沟槽132的高度也会随之变短,接着移除接触第一沟槽132的两个侧壁138的第二材料层142,以形成多个第二沟槽56,剩余的第二材料层142覆盖第一沟槽132的底部140,请同时参阅图9和图10,形成各个第二沟槽56后,以掩模材料44和第一掩模20为掩模,移除部分的第一材料层18,此时剩余的第一材料层18形成多个各自独立的第一材料块118,多个第一材料块118组成一第二掩模60,另外此时部分的第一材料块118上覆盖有剩余的第二材料层142。
如图11所示,移除剩余的第二材料层142,由于第二材料层142的材料和第一材料层18的材料不同,也就是说第二材料层142的材料和第一材料块118的材料不同,因此可以利用蚀刻选择比不同,将第二材料层142移除并且留下第一材料块118。接着形成一第三掩模48覆盖第二掩模60,第三掩模包含至少一开口50,在图11中以二个开口50为例,其中设置于开口50正下方的第二掩模60定义为一截断浅沟槽图案52。如图12所示以第三掩模48为掩模,移除截断浅沟槽图案52,以将第二掩模60转变为一第四掩模62,然后移除第三掩模48。此时本发明的掩模,也就是第四掩模62业已完成。值得注意的是,在本实施例中的第四掩模62皆是由第一材料块118所组成,并且各个第一材料块118的上表面彼此切齐。
如图13所示,以第一实施例的第四掩模54或是以第二实施例的第四掩模62为掩模,移除部分的基底10,以形成多个浅沟槽隔离沟槽64于基底10中,移除基底10的方式优选为干蚀刻,详细来说,形成浅沟槽隔离沟槽64时,需以第四掩模54或第四掩模62为掩模,先蚀刻掩模12,之后再继续蚀刻基底10,并且在蚀刻基底10时,掩模12会被消耗变薄,甚至完全耗损。在完成浅沟槽隔离沟槽64后,若还有残留的掩模12,则可使用湿蚀刻,配合氢氟酸稀释溶液将掩模12完全去除。此外,开口较窄的浅沟槽隔离沟槽64之后在后续填入绝缘材料后会成为浅沟槽隔离,而开口较宽的浅沟槽隔离沟槽64在后续填入绝缘材料后会成为接合浅沟槽隔离,用来连结两个相邻的浅沟槽隔离。
以本发明的掩模的制作方法所完成的掩模,不会如图14所示的以传统方式所制作的掩模66发生上表面不切齐的情况。若是发生如图14不切齐的情况,当掩模66上的开口68和开口70宽度相同的情况下,就会使得有较高上表面的开口70所对应形成的浅沟槽隔离沟槽的开口较小,有较低上表面的开口68所对应形成的浅沟槽隔离沟槽的开口较大。而本发明的掩模可避免所对应形成的浅沟槽隔离沟槽发生开口大小不一的情形。
以上所述仅为本发明的优选实施例,凡依本发明权利要求所做的均等变化与修饰,都应属本发明的涵盖范围。

Claims (9)

1.一种掩模的制作方法,包含:
提供一基底,该基底上覆盖一第一材料层;
形成一第一掩模覆盖该第一材料层,该第一掩模包含多个次掩模,其中一第一沟槽设置于相邻的各该次掩模之间;
以该第一掩模为掩模部分移除该第一材料层,使得剩余的该第一材料层之间形成一第二沟槽,该第二沟槽和该第一沟槽共同组成一第三沟槽,其中该第二沟槽包含一高度,该第三沟槽包含二侧壁和一底部;
形成一第二材料层顺应地填入该第三沟槽,其中该第二材料层包含一厚度,第二材料层的该厚度等于该第二沟槽的该高度;以及
移除接触该第三沟槽的该多个侧壁的该第二材料层以及完全移除该第一掩模,剩余的该第二材料层位于该第二沟槽内,其中剩余的该第二材料层和剩余的该第一材料层组成一第二掩模。
2.如权利要求1所述的掩模的制作方法,还包含:
在形成该第二掩模后,形成一第三掩模覆盖该第二掩模,该第三掩模包含一开口,其中设置于该开口正下方的该第二掩模为一截断浅沟槽图案;
以该第三掩模为掩模,移除该截断浅沟槽图案,以将该第二掩模转变为一第四掩模;
移除该第三掩模;以及
以该第四掩模为掩模,移除部分的该基底,形成多个浅沟槽隔离沟槽。
3.如权利要求1所述的掩模的制作方法,其中该第一材料层的材料和该第二材料层的材料相同。
4.如权利要求3所述的掩模的制作方法,其中该第一材料层包含氧化硅、氮化硅或氮氧化硅。
5.如权利要求1所述的掩模的制作方法,其中在移除接触该第三沟槽的该多个侧壁的该第二材料层后,剩余的该第二材料层的上表面和剩余的该第一材料层的上表面切齐。
6.一种掩模的制作方法,包含:
提供一基底,该基底上覆盖一第一材料层;
形成一第一掩模覆盖该第一材料层,该第一掩模包含多个次掩模,其中一第一沟槽设置于相邻的各该次掩模之间,该第一沟槽包含二侧壁和一底部;
形成一第二材料层顺应地填入该第一沟槽,其中该第二材料层的材料和该第一材料层的材料不同;
形成一掩模材料填入该第一沟槽;
移除接触该第一沟槽的该多个侧壁的该第二材料层,以形成多个第二沟槽,剩余的该第二材料层覆盖该第一沟槽的该底部;
形成该多个第二沟槽后,以该掩模材料和第一掩模为掩模,移除部分的该第一材料层,以形成一第二掩模;
移除该掩模材料和该第一掩模;以及
移除剩余的该第二材料层。
7.如权利要求6所述的掩模的制作方法,还包含:
在形成该第二掩模后,形成一第三掩模覆盖该第二掩模,该第三掩模包含一开口,其中设置于该开口正下方的该第二掩模为一截断浅沟槽图案;
以该第三掩模为掩模,移除该截断浅沟槽图案,以将该第二掩模转变为一第四掩模;
移除该第三掩模;以及
以该第四掩模为掩模,移除部分的基底,形成多个浅沟槽隔离沟槽。
8.如权利要求6所述的掩模的制作方法,其中该第二材料层为氮化硅,该第一材料层为氧化硅。
9.如权利要求6所述的掩模的制作方法,其中该第二材料层为氧化硅,该第一材料层为氮化硅。
CN201710063695.1A 2017-02-03 2017-02-03 掩模的制作方法 Active CN108389830B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201710063695.1A CN108389830B (zh) 2017-02-03 2017-02-03 掩模的制作方法
US15/876,226 US10304679B2 (en) 2017-02-03 2018-01-22 Method of fabricating a mask

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710063695.1A CN108389830B (zh) 2017-02-03 2017-02-03 掩模的制作方法

Publications (2)

Publication Number Publication Date
CN108389830A true CN108389830A (zh) 2018-08-10
CN108389830B CN108389830B (zh) 2020-10-16

Family

ID=63037372

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710063695.1A Active CN108389830B (zh) 2017-02-03 2017-02-03 掩模的制作方法

Country Status (2)

Country Link
US (1) US10304679B2 (zh)
CN (1) CN108389830B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10504775B1 (en) * 2018-05-31 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming metal layer structures in semiconductor devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101005027A (zh) * 2006-01-19 2007-07-25 力晶半导体股份有限公司 掩模层与浅沟槽隔离结构的形成方法
US7745338B2 (en) * 2006-07-11 2010-06-29 Samsung Electronics Co., Ltd. Method of forming fine pitch hardmask patterns and method of forming fine patterns of semiconductor device using the same
US20110140229A1 (en) * 2009-12-16 2011-06-16 Willy Rachmady Techniques for forming shallow trench isolation

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5930644A (en) * 1997-07-23 1999-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a shallow trench isolation using oxide slope etching
US7118986B2 (en) * 2004-06-16 2006-10-10 International Business Machines Corporation STI formation in semiconductor device including SOI and bulk silicon regions
KR100801308B1 (ko) * 2005-11-12 2008-02-11 주식회사 하이닉스반도체 고선택비 하드마스크를 이용한 트렌치 형성 방법 및 그를이용한 반도체소자의 소자분리 방법
KR100714305B1 (ko) * 2005-12-26 2007-05-02 삼성전자주식회사 자기정렬 이중패턴의 형성방법
KR100672123B1 (ko) 2006-02-02 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US7892982B2 (en) * 2006-03-06 2011-02-22 Samsung Electronics Co., Ltd. Method for forming fine patterns of a semiconductor device using a double patterning process
KR101029391B1 (ko) * 2009-06-17 2011-04-14 주식회사 하이닉스반도체 반도체 소자의 패턴 형성방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101005027A (zh) * 2006-01-19 2007-07-25 力晶半导体股份有限公司 掩模层与浅沟槽隔离结构的形成方法
US7745338B2 (en) * 2006-07-11 2010-06-29 Samsung Electronics Co., Ltd. Method of forming fine pitch hardmask patterns and method of forming fine patterns of semiconductor device using the same
US20110140229A1 (en) * 2009-12-16 2011-06-16 Willy Rachmady Techniques for forming shallow trench isolation

Also Published As

Publication number Publication date
US10304679B2 (en) 2019-05-28
CN108389830B (zh) 2020-10-16
US20180226250A1 (en) 2018-08-09

Similar Documents

Publication Publication Date Title
KR101662218B1 (ko) 다중 깊이 sti 방법
US7427552B2 (en) Method for fabricating isolation structures for flash memory semiconductor devices
KR100279016B1 (ko) 반도체 제조시 비-컨포멀 디바이스 층을 평탄화하는 방법
CN108470710B (zh) 一种形成半导体存储装置的方法
US8530327B2 (en) Nitride shallow trench isolation (STI) structures and methods for forming the same
KR20160122695A (ko) 집적 회로 디바이스를 위한 스페이서 인에이블된 활성 분리
US8450180B2 (en) Methods of forming semiconductor trench and forming dual trenches, and structure for isolating devices
KR20070011828A (ko) 디보트가 방지된 트렌치 소자분리막이 형성된 반도체 소자의 제조 방법
CN108257910B (zh) 浅沟槽隔离沟槽的制作方法
CN110391133A (zh) 图案化方法
CN105633021A (zh) 半导体元件的制造方法
CN108389830A (zh) 掩模的制作方法
CN110896047A (zh) 浅沟槽隔离结构和半导体器件的制备方法
CN102130036A (zh) 浅沟槽隔离结构制作方法
CN108735585A (zh) 掩模图案的制作方法
CN110858561A (zh) 硅岛结构及其制作方法
KR100417853B1 (ko) Sti 및 dti를 갖는 반도체 장치의 제조방법
US6054364A (en) Chemical mechanical polishing etch stop for trench isolation
KR100548571B1 (ko) 반도체소자의 소자분리막 형성방법
CN108122974A (zh) 半导体装置及其制造方法
KR20080000785A (ko) 낸드 플래시 메모리 소자의 제조 방법
JP2023098661A (ja) 半導体構造及びその製造方法
KR100565759B1 (ko) 반도체 소자의 제조방법
KR20030052663A (ko) 반도체소자의 분리 방법
KR19980083839A (ko) 반도체장치의 트랜치 소자분리방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Hsinchu City, Taiwan, China

Applicant after: UNITED MICROELECTRONICS Corp.

Applicant after: Fujian Jinhua Integrated Circuit Co.,Ltd.

Address before: Hsinchu Science Industrial Park, Hsinchu City, Taiwan, China

Applicant before: UNITED MICROELECTRONICS Corp.

Applicant before: Fujian Jinhua Integrated Circuit Co.,Ltd.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant