CN108364924A - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

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Abstract

本发明提供一种半导体装置以及半导体装置的制造方法。抑制由再布线引起的半导体芯片中的翘曲的产生。半导体装置包含：第一半导体芯片；再布线，被设置在第一半导体芯片的主面上，具有第一焊盘部以及第二焊盘部；第一电极，被设置于在俯视时内含于第一焊盘部的区域，第一半导体芯片与再布线的层叠方向上的第一电极的一端与第一焊盘部连接，层叠方向上的第一电极的另一端与外部连接端子连接；以及第二电极，被设置于在俯视时内含于第二焊盘部的区域，层叠方向上的第二电极的一端与第二焊盘部连接。俯视时的第二焊盘部的外缘与第二电极的外缘之间的最短距离比俯视时的第一焊盘部的外缘与第一电极的外缘之间的最短距离小。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及半导体装置以及半导体装置的制造方法。
背景技术
WL－CSP(晶圆级芯片尺寸封装)是利用晶圆工艺进行再布线、电极的形成、树脂密封以及切割的半导体装置的封装技术。另外，也已知有包含层叠的多个半导体芯片的多芯片WL－CSP。
对于多芯片WL-CSP而言，由于封装的平面尺寸与被收纳在封装内的任意一个半导体芯片的平面尺寸大致相同、以及封装的高度与被收纳于封装内的多个半导体芯片的层叠体的高度大致相同，所以能够实现半导体装置的高性能化，并且能够缩小封装尺寸。另外，由于通过倒装芯片键合来进行多个半导体芯片间的连接，所以无需引线键合，能够实现可抑制半导体芯片间的通信的延迟等性能的提高。
在专利文献1中记载有具有被倒装芯片键合在第一半导体芯片上的第二半导体芯片的半导体装置。
专利文献1：日本特开2008－218926号公报
在第一半导体芯片上搭载有第二半导体芯片的多芯片WL－CSP的课题之一为可靠地进行第一半导体芯片与第二半导体芯片之间的接合。
在通常的WL－CSP中，在半导体芯片的元件形成面上具有再布线。再布线通常通过电镀来形成，其厚度为5μm左右，比较厚，所以有使半导体芯片产生翘曲的情况。在多芯片WL－CSP中，具有在使第一半导体芯片和第二半导体芯片的形成有再布线的元件形成面对置的状态下对这些半导体芯片进行层叠的特殊的结构。因此，对相互向相反方向翘曲的2个半导体芯片进行层叠。本发明者发现相互向相反方向翘曲的半导体芯片彼此的连接比将半导体芯片与布线基板连接的情况更加困难。
在这里，图1A和图1B是表示对相互向相反方向翘曲的第一半导体芯片501和第二半导体芯片502进行层叠而构成的半导体装置的半导体芯片间的连接状态的例子的剖视图。如图1A和图1B所示，在第一半导体芯片501和第二半导体芯片502相互向相反方向翘曲的情况下，产生形成于第二半导体芯片502的由焊料等构成的内部连接端子510未与形成在第一半导体芯片501上的电极520接触的位置，存在产生开路故障之虞。在日本特开2008－218926号所公开的技术中，未考虑由再布线引起的半导体芯片的翘曲。
发明内容
本发明是鉴于上述的点而完成的，其目的在于抑制由再布线引起的半导体芯片中的翘曲的产生。
基于本发明的第一观点的半导体装置包含：第一半导体芯片；再布线，被设置在上述第一半导体芯片的主面上，具有第一焊盘部以及第二焊盘部；第一电极，被设置在俯视时内含于上述第一焊盘部的区域，上述第一半导体芯片与上述再布线的层叠方向上的上述第一电极的一端与上述第一焊盘部连接，上述层叠方向上的上述第一电极的另一端与外部连接端子连接；以及第二电极，被设置在俯视时内含于上述第二焊盘部的区域，上述层叠方向上的上述第二电极的一端与上述第二焊盘部连接。俯视时的上述第二焊盘部的外缘与上述第二电极的外缘之间的最短距离比俯视时的上述第一焊盘部的外缘与上述第一电极的外缘之间的最短距离小。
基于本发明的第二观点的半导体装置包含：第一半导体芯片；再布线，被设置在上述第一半导体芯片的主面上，具有第一焊盘部以及具有比上述第一焊盘部的面积小的面积的第二焊盘部；第一电极，被设置在俯视时内含于上述第一焊盘部的区域，上述第一半导体芯片与上述再布线的层叠方向上的上述第一电极的一端与上述第一焊盘部连接，上述层叠方向上的上述第一电极的另一端与外部连接端子连接；以及第二电极，被设置在俯视时内含于上述第二焊盘部的区域，上述层叠方向上的上述第二电极的一端与上述第二焊盘部连接。
本发明的半导体装置的制造方法包含：在第一半导体芯片的主面上形成具备第一焊盘部以及具有比上述第一焊盘部的面积小的面积的第二焊盘部的再布线的工序；在俯视时内含于上述第一焊盘部的区域形成第一电极的工序，上述第一半导体芯片与上述再布线的层叠方向上的上述第一电极的一端与上述第一焊盘部连接；在俯视时内含于上述第二焊盘部的区域形成第二电极的工序，上述层叠方向上的上述第二电极的一端与上述第二焊盘部连接；使在主面具有第三电极的第二半导体芯片的上述第三电极与上述第二电极连接，来将上述第二半导体芯片搭载于上述第一半导体芯片上的工序；以及在上述第一电极的上述层叠方向上的另一端形成外部连接端子的工序。使俯视时的上述第二焊盘部的外缘与上述第二电极的外缘之间的最短距离比俯视时的上述第一焊盘部的外缘与上述第一电极的外缘之间的最短距离小。
根据本发明的半导体装置及其制造方法，能够抑制由再布线引起的半导体芯片中的翘曲的产生。
附图说明
图1A是表示对相互向相反方向翘曲的2个半导体芯片进行层叠而构成的半导体装置的半导体芯片间的连接状态的例子的剖视图。
图1B是表示对相互向相反方向翘曲的2个半导体芯片进行层叠而构成的半导体装置的半导体芯片间的连接状态的例子的剖视图。
图2是表示本发明的实施方式的半导体装置的结构的剖视图。
图3是放大地表示本发明的实施方式的半导体装置的局部结构的剖视图。
图4是表示本发明的实施方式的再布线、柱状电极以及芯片间接合电极的结构的一个例子的俯视图。
图5A是放大地表示本发明的实施方式的第一焊盘部以及柱状电极的俯视图。
图5B是放大地表示本发明的实施方式的第二焊盘部以及芯片间接合电极的俯视图。
图6A是表示本发明的实施方式的半导体装置的制造工序的一个例子的剖视图。
图6B是表示本发明的实施方式的半导体装置的制造工序的一个例子的剖视图。
图6C是表示本发明的实施方式的半导体装置的制造工序的一个例子的剖视图。
图6D是表示本发明的实施方式的半导体装置的制造工序的一个例子的剖视图。
图6E是表示本发明的实施方式的半导体装置的制造工序的一个例子的剖视图。
图6F是表示本发明的实施方式的半导体装置的制造工序的一个例子的剖视图。
图6G是表示本发明的实施方式的半导体装置的制造工序的一个例子的剖视图。
图6H是表示本发明的实施方式的半导体装置的制造工序的一个例子的剖视图。
图6I是表示本发明的实施方式的半导体装置的制造工序的一个例子的剖视图。
图6J是表示本发明的实施方式的半导体装置的制造工序的一个例子的剖视图。
图6K是表示本发明的实施方式的半导体装置的制造工序的一个例子的剖视图。
图6L是表示本发明的实施方式的半导体装置的制造工序的一个例子的剖视图。
图6M是表示本发明的实施方式的半导体装置的制造工序的一个例子的剖视图。
图6N是表示本发明的实施方式的半导体装置的制造工序的一个例子的剖视图。
图6O是表示本发明的实施方式的半导体装置的制造工序的一个例子的剖视图。
图6P是表示本发明的实施方式的半导体装置的制造工序的一个例子的剖视图。
图6Q是表示本发明的实施方式的半导体装置的制造工序的一个例子的剖视图。
图6R是表示本发明的实施方式的半导体装置的制造工序的一个例子的剖视图。
图6S是表示本发明的实施方式的半导体装置的制造工序的一个例子的剖视图。
图6T是表示本发明的实施方式的半导体装置的制造工序的一个例子的剖视图。
图6U是表示本发明的实施方式的半导体装置的制造工序的一个例子的剖视图。
图7A是放大地表示本发明的其他实施方式的半导体装置的局部结构的剖视图。
图7B是放大地表示本发明的其他实施方式的半导体装置的局部结构的剖视图。
附图标记说明：1…半导体装置；34…芯片间接合电极；35…柱状电极；40…再布线；41…第一焊盘部；42…第二焊盘部；54…芯片间接合电极；60…焊料端子；70…密封树脂；80…外部连接端子；101…第一半导体芯片；102…第二半导体芯片。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。此外，在各附图中，对实质相同或者等价的构成要素或者部分标注相同的参照符号。
图2是表示本发明的实施方式的半导体装置1的整体结构的剖视图。图3是放大地表示半导体装置1的局部结构的剖视图。
半导体装置1包含：第一半导体芯片101、被设置于第一半导体芯片101的主面上的再布线40、以及经由再布线40与第一半导体芯片101连接并且层叠在第一半导体芯片101上的第二半导体芯片102。半导体装置1还包含：以将第二半导体芯片102埋入内部的方式覆盖第一半导体芯片101的主面上的密封树脂70、贯通密封树脂70到达再布线40的柱状电极35、以及设置于柱状电极35的顶部的外部连接端子80。此外，在图3中，对于密封树脂70以及外部连接端子80，省略图示。
半导体装置1的封装的方式具有多芯片WL－CSP的方式。即，半导体装置1的封装的平面尺寸与第一半导体芯片101的平面尺寸大致相同，并且封装的高度与第一半导体芯片和第二半导体芯片102的层叠体大致相同。
在构成第一半导体芯片101的半导体基板10的表面形成有晶体管、电阻元件以及电容器等电路元件(未图示)。半导体基板10的表面被由SiO2等绝缘体构成的层间绝缘膜11覆盖。在层间绝缘膜11的表面设置有与形成于半导体基板10的电路元件连接的芯片电极12和具有使芯片电极12的表面局部地露出的开口部的钝化膜(保护膜)13。
钝化膜13的表面被由聚酰亚胺或者PBO(聚苯并恶唑)等感光性有机绝缘部件构成的下层绝缘膜21覆盖。在下层绝缘膜21设置有使芯片电极12的表面局部地露出的开口部。
在下层绝缘膜21的表面隔着第一UBM(Under Bump Metallurgy：凸块下金属层)膜31设置有再布线40。第一UBM膜31例如由包含Ti膜和Cu膜的层叠膜构成。Ti膜作为用于提高下层绝缘膜21与再布线40的粘合性的粘合层发挥作用。Cu膜作为用于通过电解电镀法形成再布线40的电镀种子层发挥作用。再布线40例如由Cu等导电体构成，并且在下层绝缘膜21的开口部经由第一UBM膜31与芯片电极12连接。构成第一UBM膜31的Cu膜被纳入构成再布线40的Cu。因此，成为在下层绝缘膜21与再布线40之间夹有作为粘合层发挥作用的Ti膜的结构。
下层绝缘膜21以及再布线40的表面被由聚酰亚胺或者PBO等感光性有机绝缘部件构成的上层绝缘膜22覆盖。在上层绝缘膜22中，在柱状电极35的形成位置设置有使再布线40局部地露出的第一开口部22A，在芯片间接合电极34的形成位置设置有使再布线40局部地露出的第二开口部22B。
在上层绝缘膜22上，设置有柱状电极35和芯片间接合电极34。柱状电极35形成于在俯视时内含上层绝缘膜22的第一开口部22A的区域。柱状电极35经由第二UBM膜32与再布线40的在第一开口部22A露出的部分连接。作为柱状电极35的材料，能够优选使用容易加工的Cu。柱状电极35例如具有圆柱形状。
芯片间接合电极34形成于在俯视时内含上层绝缘膜22的第二开口部22B的区域。芯片间接合电极34经由第二UBM膜32与再布线40的在第二开口部22B露出的部分连接。芯片间接合电极34例如由不产生朝向包含SnAg的焊料的扩散的金属构成。作为芯片间接合电极34的材料，例如能够优选使用Ni。即，芯片间接合电极34由与柱状电极35不同的材料构成。
第二UBM膜32被设置在再布线40与柱状电极35之间以及再布线40与芯片间接合电极34之间。第二UBM膜32与第一UBM膜31相同地，由包含作为粘合层发挥作用的Ti膜和作为电镀种子层发挥作用的Cu膜的层叠膜构成。构成第二UBM膜32的Cu膜被纳入构成柱状电极35的Cu。因此，成为在柱状电极35与再布线40之间夹有作为粘合层发挥作用的Ti膜的结构。另一方面，成为在芯片间接合电极34与再布线40之间夹有包含Ti膜和Cu膜的层叠膜的结构。
第二半导体芯片102以将电路元件(未图示)的形成面与第一半导体芯片101对置的状态配置在第一半导体芯片101上。第二半导体芯片102具有与第一半导体芯片101相同或者类似的结构。即，在构成第二半导体芯片102的半导体基板50的表面设置有由聚酰亚胺或者PBO等感光性有机绝缘部件构成的下层绝缘膜51，在下层绝缘膜51上设置有再布线53。再布线53经由设置于半导体基板50的表面的芯片电极(未图示)与设置于半导体基板50的表面的晶体管等电路元件(未图示)连接。
下层绝缘膜51和再布线53的表面被由聚酰亚胺或者PBO等感光性有机绝缘部件构成的上层绝缘膜52覆盖。在上层绝缘膜52上，在芯片间接合电极54的形成位置设置有使再布线53局部地露出的开口部。
在上层绝缘膜52上设置有芯片间接合电极54。芯片间接合电极54形成于在俯视时内含上层绝缘膜52的开口部的区域。芯片间接合电极54经由UBM膜55与再布线53的露出部分连接。芯片间接合电极54例如由不产生朝向包含SnAg的焊料的扩散的金属构成。作为芯片间接合电极54的材料，例如能够优选使用Ni。UBM膜55由包含作为粘合层发挥作用的Ti膜和作为电镀种子层发挥作用的Cu膜的层叠膜构成。
第二半导体芯片102的芯片间接合电极54例如经由由SnAg等焊料构成的焊料端子60与第一半导体芯片101的芯片间接合电极34连接。形成于第二半导体芯片102的电路元件经由第一半导体芯片101侧的芯片间接合电极34和再布线40与形成于第一半导体芯片101的电路元件或者柱状电极35(外部连接端子80)电连接。
在第一半导体芯片101的与第二半导体芯片102的接合面的一侧设置有密封树脂70，第二半导体芯片102和柱状电极35被埋入至密封树脂70内。芯片间接合电极34与芯片间接合电极54的接合部(焊料端子60)、柱状电极35和第二半导体芯片102的周围被密封树脂70覆盖。柱状电极35的顶部从密封树脂70的表面露出。在柱状电极35的顶部设置有由SnAg等焊料构成的外部连接端子80。半导体装置1通过外部连接端子80与布线基板(未图示)连接，从而被安装于布线基板。
此外，在图2所示的例子中，第二半导体芯片102的同与第一半导体芯片101的接合面相反侧的面(以下，称为背面)被密封树脂70覆盖，但第二半导体芯片102的背面也可以从密封树脂70露出。
图4是表示再布线40、柱状电极35以及芯片间接合电极34的结构的一个例子的俯视图。如图4所示，第一半导体芯片101的芯片电极12沿着具有矩形形状的第一半导体芯片101的各边配置。对于再布线40而言，一端与芯片电极12连接，并向第一半导体芯片101的平面方向的内侧引出。再布线40的另一端与柱状电极35或者芯片间接合电极34连接。
在与柱状电极35连接的再布线40的端部设置有成为柱状电极35的基座的第一焊盘部41。柱状电极35被设置于在俯视时内含于第一焊盘部41的区域，半导体芯片的层叠方向上的柱状电极35的一端与第一焊盘部41连接，半导体芯片的层叠方向上的柱状电极35的另一端与外部连接端子80连接。即，柱状电极35被设置于其外缘在平面方向上不从第一焊盘部41的外缘突出的位置。
在与芯片间接合电极34连接的再布线40的端部设置有成为芯片间接合电极34的基座的第二焊盘部42。芯片间接合电极34被设置于在俯视时内含于第二焊盘部42的区域，半导体芯片的层叠方向上的芯片间接合电极34的一端与第二焊盘部42连接，半导体芯片的层叠方向上的芯片间接合电极34的另一端与焊料端子60连接。即，芯片间接合电极34被设置于其外缘在平面方向上不从第二焊盘部42的外缘突出的位置。
在本实施方式中，芯片间接合电极34被集中配置在第一半导体芯片101的中央部，柱状电极35被配置为包围芯片间接合电极34的外周。第二半导体芯片102在集中配置有芯片间接合电极34的第一半导体芯片101的中央部搭载于第一半导体芯片101上。
图5A是放大地表示第一焊盘部41和柱状电极35的俯视图，图5B是放大地表示第二焊盘部42和芯片间接合电极34的俯视图。俯视时的第二焊盘部42的外缘与芯片间接合电极34的外缘之间的最短距离亦即间隙C2比俯视时的第一焊盘部41的外缘与柱状电极35的外缘之间的最短距离亦即间隙C1小。另外，第二焊盘部42的面积比第一焊盘部41的面积小。此外，第二焊盘部42的面积是在图5B中用虚线围起的区域的内侧延伸的导体图案的面积，第一焊盘部41的面积是在图5A中用虚线围起的区域的内侧延伸的导体图案的面积。
对于第二半导体芯片102的再布线53而言，一端与设置于第二半导体芯片102的芯片电极(未图示)连接，并向第二半导体芯片102的平面方向的内侧引出。再布线53的另一端与芯片间接合电极54连接。在再布线53的端部设置有成为芯片间接合电极54的基座的第三焊盘部53A(参照图3)。芯片间接合电极54被设置于在俯视时内含于第三焊盘部53A的区域，半导体芯片的层叠方向上的芯片间接合电极54的一端与第三焊盘部53A连接，芯片间接合电极54的另一端与焊料端子60连接。即，芯片间接合电极54被设置于其外缘在平面方向上不从第三焊盘部53A的外缘突出的位置。俯视时的第三焊盘部53A的外缘与芯片间接合电极54的外缘之间的最短距离亦即间隙C3(参照图3)比俯视时的第一焊盘部41的外缘与柱状电极35的外缘之间的最短距离亦即间隙C1小。另外，第三焊盘部53A的面积比第一焊盘部41的面积小。
以下，参照图6A～图6U对本实施方式的半导体装置1的制造方法进行说明。图6A～图6U是表示半导体装置1的制造工序的剖视图。
首先，准备第一半导体芯片101的制造工艺完成了的半导体晶圆(图6A)。第一半导体芯片101的制造工艺包含：在半导体基板10上形成晶体管等电路元件(未图示)的工序；在半导体基板10的表面形成由SiO2等绝缘体构成的层间绝缘膜11的工序；在层间绝缘膜11的表面形成芯片电极12的工序；以及在层间绝缘膜11的表面以使芯片电极12局部地露出的方式形成钝化膜(保护膜)13的工序。
接下来，例如使用旋涂法，在第一半导体芯片101的表面涂覆聚酰亚胺或者PBO等感光性有机绝缘部件，从而形成覆盖钝化膜13和芯片电极12的表面的下层绝缘膜21。接着，通过对下层绝缘膜21实施曝光和显影处理，在下层绝缘膜21形成使芯片电极12的表面局部地露出的开口部21A。之后，通过热处理使下层绝缘膜21固化(图6B)。
接下来，形成覆盖下层绝缘膜21的表面、在开口部21A露出的芯片电极12的表面的第一UBM膜31(图6C)。第一UBM膜31例如通过使用溅射法依次形成Ti膜和Cu膜而形成。Ti膜作为用于提高下层绝缘膜21与再布线40的粘合性的粘合层发挥作用。Cu膜作为用于利用电解电镀法形成再布线40的电镀种子层发挥作用。
接下来，使用公知的光刻技术，在第一UBM膜31的表面形成具有与再布线40的图案对应的开口部200A的抗蚀剂掩模200(图6D)。抗蚀剂掩模200通过在第一UBM膜31上涂覆感光性树脂，并对感光性树脂实施曝光和显影处理而形成。
接下来，使用电解电镀法，在第一UBM膜31的表面形成再布线40(图6E)。具体而言，将半导体基板10的表面浸入至电镀液，并向与第一UBM膜31连接的电镀电极(未图示)供给电流。由此，在第一UBM膜31(电镀种子层)的露出部分析出金属，而在第一UBM膜31上形成再布线40。再布线40的一端与芯片电极12连接。在再布线40的另一端，形成成为柱状电极35的基座的第一焊盘部41或者成为芯片间接合电极34的基座的第二焊盘部42。以第二焊盘部42的面积比第一焊盘部41的面积小的方式形成再布线40。作为再布线40的材料，例如能够使用Cu。在该情况下，构成第一UBM膜31的电镀种子层被纳入再布线40的Cu。因此，成为在再布线40与下层绝缘膜21之间夹有作为粘合层发挥作用的Ti膜的结构。
在形成再布线40之后，使用公知的灰化工艺或者有机溶剂等除去抗蚀剂掩模200。之后，将再布线40作为掩模除去第一UBM膜31的被抗蚀剂掩模200覆盖的不要部分(图6F)。
接下来，例如使用旋涂法，在通过经过上述各处理而形成的结构体的表面涂覆聚酰亚胺或者PBO等感光性有机绝缘部件，从而形成覆盖下层绝缘膜21以及再布线40的表面的上层绝缘膜22。接着，通过对上层绝缘膜22实施曝光和显影处理，在上层绝缘膜22上形成使再布线40的表面局部地露出的第一开口部22A和第二开口部22B。第一开口部22A形成于在俯视时内含于第一焊盘部41的区域。第二开口部22B形成于在俯视时内含于第二焊盘部42的区域。之后，通过热处理使上层绝缘膜22固化(图6G)。
接下来，形成覆盖上层绝缘膜22的表面、在第一开口部22A和第二开口部22B露出的再布线40(第一焊盘部41和第二焊盘部42)的表面的第二UBM膜32(图6H)。第二UBM膜32例如通过使用溅射法依次形成Ti膜和Cu膜而形成。Ti膜作为用于提高上层绝缘膜22与柱状电极35以及芯片间接合电极34的粘合性的粘合层发挥作用。Cu膜作为用于利用电解电镀法形成柱状电极35和芯片间接合电极34的电镀种子层发挥作用。
接下来，使用公知的光刻技术，在第二UBM膜32的表面形成在芯片间接合电极34的形成区域具有开口部201A的抗蚀剂掩模201(图6I)。抗蚀剂掩模201通过在第二UBM膜32上涂覆感光性树脂，并对感光性树脂实施曝光和显影处理而形成。抗蚀剂掩模201的开口部201A内含上层绝缘膜22的第二开口部22B，使第二开口部22B露出。
接下来，使用电解电镀法，在抗蚀剂掩模201的开口部201A露出的第二UBM膜32的表面形成芯片间接合电极34(图6J)。具体而言，将半导体基板10的表面浸入至电镀液，并对与第二UBM膜32连接的电镀电极(未图示)供给电流。由此，在第二UBM膜32(电镀种子层)的露出部分析出金属，而在第二UBM膜32上形成芯片间接合电极34。芯片间接合电极34经由第二UBM膜32与再布线40(第二焊盘部42)连接。作为芯片间接合电极34的材料，能够优选使用不产生朝向包含SnAg的焊料的扩散的Ni。在该情况下，成为在再布线40的表面的在第二开口露出的部分层叠Ti、Cu以及Ni的结构。以俯视时的第二焊盘部42的外缘与芯片间接合电极34的外缘之间的最短距离亦即间隙比俯视时的第一焊盘部41的外缘与之后形成的柱状电极35的外缘之间的最短距离亦即间隙小的方式，形成第二焊盘部42和芯片间接合电极34。
接下来，使用公知的灰化工艺或者有机溶剂等除去抗蚀剂掩模201(图6K)。
接下来，以覆盖第二UBM膜32和芯片间接合电极34的表面的方式，在通过经过上述各处理形成的结构体的表面粘贴第一层干膜211。第一层干膜211是具有感光性的膜状的抗蚀剂部件，例如使用粘贴机进行粘贴。之后，对第一层干膜211实施曝光和显影处理，从而在柱状电极35的形成区域形成开口部211A。第一层干膜211的开口部211A内含上层绝缘膜22的第一开口部22A，使第一开口部22A露出(图6L)。
接下来，使用电解电镀法，在第一层干膜211的开口部211A露出的第二UBM膜32的表面形成柱状电极35的下层部分35a(图6M)。具体而言，将半导体基板10的表面浸入至电镀液，并对与第二UBM膜32连接的电镀电极(未图示)供给电流。由此，在第二UBM膜32(电镀种子层)的露出部分析出金属，而在第二UBM膜32上形成柱状电极35的下层部分35a。柱状电极35的下层部分35a经由第二UBM膜32与再布线40(第一焊盘部41)连接。此外，优选以柱状电极35的下层部分35a的上表面的高度位置比第一层干膜211的上表面的高度位置低的方式形成下层部分35a。作为柱状电极35的材料，能够优选使用容易加工的Cu。在该情况下，构成第二UBM膜32的作为电镀种子层发挥作用的Cu膜被纳入构成柱状电极35的Cu。因此，成为在柱状电极35与再布线40之间夹有作为粘合层发挥作用的Ti膜的结构。
接下来，在第一层干膜211的表面粘贴第二层干膜212。第二层干膜212与第一层干膜211相同地，是具有感光性的膜状的抗蚀剂部件，例如使用粘贴机进行粘贴。之后，对第二层干膜212实施曝光和显影处理，从而在柱状电极35的形成区域形成开口部212A。即，第二层干膜212的开口部212A与第一层干膜的开口部211A连通，柱状电极35的下层部分35a在第二层干膜212的开口部212A露出(图6N)。
接下来，使用电解电镀法，在第二层干膜212的开口部212A中露出的柱状电极35的下层部分35a的表面形成柱状电极35的上层部分35b(图6O)。具体而言，将半导体基板10的表面浸入至电镀液，并对与第二UBM膜32连接的电镀电极(未图示)供给电流。由此，在柱状电极35的下层部分35a的表面析出金属，而在柱状电极35的下层部分35a的表面形成柱状电极35的上层部分35b。此外，优选以柱状电极35的上层部分35b的上表面的高度位置比第二层干膜212的上表面的高度位置高的方式形成上层部分35b。以俯视时的第二焊盘部42的外缘与芯片间接合电极34的外缘之间的最短距离亦即间隙比俯视时的第一焊盘部41的外缘与柱状电极35的外缘之间的最短距离亦即间隙小的方式，形成第一焊盘部41和柱状电极35。
在形成柱状电极35之后，使用有机剥离液等除去第一层干膜211和第二层干膜212(图6P)。
接下来，以柱状电极35和芯片间接合电极34作为掩模来除去第二UBM膜32的被第一层干膜211覆盖的不要部分(图6Q)。
接下来，将第二半导体芯片102搭载在第一半导体芯片101上(图6R)。第二半导体芯片102包含半导体基板50、下层绝缘膜51、具有第三焊盘部53A的再布线53、上层绝缘膜52以及芯片间接合电极54而构成。俯视时的第三焊盘部53A的外缘与芯片间接合电极54的外缘之间的最短距离亦即间隙比俯视时的第一焊盘部41的外缘与柱状电极35的外缘之间的最短距离亦即间隙小。另外，第三焊盘部53A的面积比第一焊盘部41的面积小。
第一半导体芯片101与第二半导体芯片102的接合例如使用包含SnAg的焊料端子60。具体而言，在第二半导体芯片102侧的芯片间接合电极54上形成焊料端子60，之后，在使焊料端子60与第一半导体芯片101侧的芯片间接合电极34接触的状态下进行回流处理。由于芯片间接合电极34和54由不产生朝向焊料端子60的扩散的Ni构成，所以与芯片间接合电极34和54包含柱状电极35的构成材料亦即Cu的情况相比较，能够提高第一半导体芯片101与第二半导体芯片102的连接的可靠性。此外，在本实施方式中，例示出了由Ni构成第一半导体芯片101侧的芯片间接合电极34的情况，但也能够由对Ni和SnAg层叠而成的层叠膜构成芯片间接合电极34。
接下来，例如使用丝网印刷法，在通过经过上述各处理而形成的结构体的表面涂覆密封树脂70。柱状电极35和第二半导体芯片102被埋入至密封树脂70内。之后，通过热处理使密封树脂70固化(图6S)。
接下来，通过使用研磨机对密封树脂70的表面进行研磨，使柱状电极35的顶部露出。也可以根据需要对第一半导体芯片101的背面(与搭载第二半导体芯片102的一侧相反侧的面)进行研磨来进行半导体装置1的薄膜化(图6T)。另外，在本实施方式中，第二半导体芯片102的背面(同与第一半导体芯片101的接合面相反侧的面)被密封树脂70覆盖，但也可以使第二半导体芯片102的背面从密封树脂70露出。
接下来，在从密封树脂70露出的柱状电极35的顶部形成外部连接端子80(图6U)。外部连接端子80例如通过在柱状电极35的顶部搭载了例如包含SnAg的焊球之后进行回流处理而形成。另外，也能够在通过丝网印刷在柱状电极35的顶部形成了例如包含SnAg的导体膏之后进行回流处理，从而形成外部连接端子80。
经过以上的各工序而制造的半导体装置1通过将外部连接端子80与布线基板(未图示)接合从而安装于布线基板。通过使经由柱状电极35与外部连接端子80连接的再布线40的第一焊盘部41的间隙C1较大，能够缓和在将半导体基板10安装于布线基板之后，从外部经由外部连接端子80传递的应力给再布线40的下层带来的影响。
另一方面，由于形成芯片间接合电极34与芯片间接合电极54的接合部的焊料端子60和第二半导体芯片102的周围被密封树脂70覆盖，所以从外部经由焊料端子60传递的应力给再布线40的下层带来的影响比较小。因此，能够使俯视时的第二焊盘部42的外缘与芯片间接合电极34的外缘之间的最短距离亦即间隙C2比俯视时的第一焊盘部41的外缘与柱状电极35的外缘之间的最短距离亦即间隙C1小。
通过使间隙C2比间隙C1小，能够使第二焊盘部42的面积比第一焊盘部41的面积小。由此，能够缩小第一半导体芯片101的主面上的第二半导体芯片102的搭载区域中的再布线的占有面积。半导体芯片所产生的翘曲的大小伴随着设置在半导体芯片的主面上的再布线的占有面积的增加而增加。根据本发明的实施方式的半导体装置1，由于能够缩小设置在第一半导体芯片101的主面上的再布线40的占有面积，所以能够在第一半导体芯片101抑制翘曲的产生。或者，能够减小在第一半导体芯片101产生的翘曲的大小。
第二半导体芯片102也相同地，能够使俯视时的第三焊盘部53A的外缘与芯片间接合电极54的外缘之间的最短距离亦即间隙C3比间隙C1小。通过使间隙C3比间隙C1小，能够使第三焊盘部53A的面积比第一焊盘部41的面积小。由此，能够减小第二半导体芯片102的主面上的再布线的占有面积。因此，能够在第二半导体芯片102抑制翘曲的产生。或者，能够减小在第二半导体芯片102产生的翘曲的大小。
图7A和图7B分别是表示本发明的第二实施方式的半导体装置1A和第三实施方式的半导体装置1B的局部结构的剖视图。此外，在图7A、图7B中，对于密封树脂70和外部连接端子80，省略图示。
半导体装置1A和1B在第一半导体芯片101侧的再布线包含设置于第一布线层的第一再布线40A和设置于与第一布线层不同的第二布线层并且与第一再布线40A连接的第二再布线40B而构成的方面，与上述的第一实施方式的半导体装置1不同。第一再布线40A被设置在下层绝缘膜21上。作为芯片间接合电极34的基座发挥作用的第二焊盘部42被设置为第一再布线40A的一部分。第二再布线40B被设置在上层绝缘膜22上。作为柱状电极35的基座发挥作用的第一焊盘部41被设置于第二再布线40B的端部。
在半导体装置1A中，第一再布线40A和第二再布线40B所连接的接触部45被配置在柱状电极35的正下方区域。另一方面，在半导体装置1B中，第一再布线40A和第二再布线40B所连接的接触部45被配置于在俯视时与柱状电极35的形成区域偏离的位置。
在半导体装置1A和1B中，俯视时的第二焊盘部42的外缘与芯片间接合电极34的外缘之间的最短距离亦即间隙C2比俯视时的第一焊盘部41的外缘与柱状电极35的外缘之间的最短距离亦即间隙C1小。另外，第二焊盘部42的面积比第一焊盘部41的面积小。
根据半导体装置1A和1B，能够得到与上述的第一实施方式的半导体装置1相同的效果。
此外，第一半导体芯片101是本发明中的第一半导体芯片的一个例子。第二半导体芯片102是本发明中的第二半导体芯片的一个例子。再布线40是本发明中的再布线的一个例子。第一焊盘部41是本发明中的第一焊盘部的一个例子。第二焊盘部42是本发明中的第二焊盘部的一个例子。柱状电极35是本发明中的第一电极的一个例子。芯片间接合电极34是本发明中的第二电极的一个例子。芯片间接合电极54是本发明中的第三电极的一个例子。密封树脂70是本发明中的密封部的一个例子。外部连接端子80是本发明中的外部连接端子的一个例子。

Claims (12)

1.一种半导体装置，包含：
第一半导体芯片；
再布线，被设置在所述第一半导体芯片的主面上，具有第一焊盘部以及第二焊盘部；
第一电极，被设置在俯视时内含于所述第一焊盘部的区域，所述第一半导体芯片与所述再布线的层叠方向上的所述第一电极的一端与所述第一焊盘部连接，所述层叠方向上的所述第一电极的另一端与外部连接端子连接；以及
第二电极，被设置在俯视时内含于所述第二焊盘部的区域，所述层叠方向上的所述第二电极的一端与所述第二焊盘部连接，
俯视时的所述第二焊盘部的外缘与所述第二电极的外缘之间的最短距离比俯视时的所述第一焊盘部的外缘与所述第一电极的外缘之间的最短距离小。
2.一种半导体装置，包含：
第一半导体芯片；
再布线，被设置在所述第一半导体芯片的主面上，具有第一焊盘部以及具有比所述第一焊盘部的面积小的面积的第二焊盘部；
第一电极，被设置在俯视时内含于所述第一焊盘部的区域，所述第一半导体芯片与所述再布线的层叠方向上的所述第一电极的一端与所述第一焊盘部连接，所述层叠方向上的所述第一电极的另一端与外部连接端子连接；以及
第二电极，被设置在俯视时内含于所述第二焊盘部的区域，所述层叠方向上的所述第二电极的一端与所述第二焊盘部连接。
3.根据权利要求1所述的半导体装置，其中，
所述第二焊盘部的面积比所述第一焊盘部的面积小。
4.根据权利要求1～3中任一项所述的半导体装置，其中，
还包含第二半导体芯片，所述第二半导体芯片被层叠在所述第一半导体芯片上，在主面具有与所述第二电极连接的第三电极。
5.根据权利要求4所述的半导体装置，其中，
还包含被设置在所述第二半导体芯片的主面上且包含与所述第三电极连接的第三焊盘部的再布线，
俯视时的所述第三焊盘部的外缘与所述第三电极的外缘之间的最短距离比俯视时的所述第一焊盘部的外缘与所述第一电极的外缘之间的最短距离小。
6.根据权利要求4或5所述的半导体装置，其中，
还包含密封部，所述密封部覆盖所述第二电极与所述第三电极的接合部以及所述第二半导体芯片的周围。
7.根据权利要求1～6中任一项所述的半导体装置，其中，
所述再布线包含：
第一再布线，被设置于第一布线层并具有所述第二焊盘部；以及
第二再布线，被设置于与所述第一布线层不同的第二布线层，并且与所述第一再布线连接并具有所述第一焊盘部。
8.根据权利要求7所述的半导体装置，其中，
所述第一再布线和所述第二再布线所连接的接触部被配置于所述第一电极的正下方。
9.根据权利要求7所述的半导体装置，其中，
所述第一再布线和所述第二再布线所连接的接触部被配置于在俯视时与所述第一电极的形成区域偏离的位置。
10.一种半导体装置的制造方法，包含：
在第一半导体芯片的主面上形成具备第一焊盘部以及具有比所述第一焊盘部的面积小的面积的第二焊盘部的再布线的工序；
在俯视时内含于所述第一焊盘部的区域形成第一电极的工序，所述第一半导体芯片与所述再布线的层叠方向上的所述第一电极的一端与所述第一焊盘部连接；
在俯视时内含于所述第二焊盘部的区域形成第二电极的工序，所述层叠方向上的所述第二电极的一端与所述第二焊盘部连接；
将在主面具有第三电极的第二半导体芯片的所述第三电极与所述第二电极连接，来将所述第二半导体芯片搭载于所述第一半导体芯片上的工序；以及
在所述第一电极的所述层叠方向上的另一端形成外部连接端子的工序，
使俯视时的所述第二焊盘部的外缘与所述第二电极的外缘之间的最短距离比俯视时的所述第一焊盘部的外缘与所述第一电极的外缘之间的最短距离小。
11.根据权利要求10所述的半导体装置的制造方法，其中，还包含：
在所述第二半导体芯片的主面上形成具备具有比所述第一焊盘部的面积小的面积的第三焊盘部的再布线的工序；以及
在俯视时内含于所述第三焊盘部的区域形成所述第三电极的工序，所述层叠方向上的所述第三电极的一端与所述第三焊盘部连接，
使俯视时的所述第三焊盘部的外缘与所述第三电极的外缘之间的最短距离比俯视时的所述第一焊盘部的外缘与所述第一电极的外缘之间的最短距离小。
12.根据权利要求10或11所述的半导体装置的制造方法，其中，
还包含形成覆盖所述第二电极与所述第三电极的接合部以及所述第二半导体芯片的周围的密封部的工序。
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